KR19980059898A - 반도체 메모리 소자 및 그의 제조 방법 - Google Patents
반도체 메모리 소자 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR19980059898A KR19980059898A KR1019960079244A KR19960079244A KR19980059898A KR 19980059898 A KR19980059898 A KR 19980059898A KR 1019960079244 A KR1019960079244 A KR 1019960079244A KR 19960079244 A KR19960079244 A KR 19960079244A KR 19980059898 A KR19980059898 A KR 19980059898A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- peripheral circuit
- dummy
- forming
- cell
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 230000002093 peripheral effect Effects 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims description 27
- 238000009792 diffusion process Methods 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 16
- 238000002955 isolation Methods 0.000 claims description 15
- 239000003990 capacitor Substances 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 111
- 239000011229 interlayer Substances 0.000 description 14
- 238000003860 storage Methods 0.000 description 14
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자에 관한 것으로, 특히 다층 배선 구조에서 셀부와 주변회로부의 단차를 감소시키는데 적당하도록한 반도체 메모리 소자 및 그의 제조 방법에 관한 것이다.
이와 같은 본 발명의 반도체 메모리 소자는 정보를 저장할 수 있는 복수개의 셀들과 그 셀들에 연결되는 워드 라인, 게이트 라인을 포함하는 셀 어레이부와 상기 셀들의 정보 입출력을 제어하는 주변회로가 구성되는 주변 회로부의 경계 부분에 형성되는 상기 워드 라인, 비트 라인의 더미 패턴층을 포함하여 구성된다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 다층 배선 구조에서 셀부와 주변회로부의 단차를 감소시키는데 적당하도록 한 반도체 메모리 소자 및 그의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 메모리 소자에 관하여 설명하면 다음과 같다.
도 1a내지 도 1m은 종래 기술의 반도체 메모리 소자의 공정 단면도이다.
종래 기술의 반도체 소자의 셀부와 주변회로부의 경계에서의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a에서와 같이, 반도체 기판에 n형 웰(1)과 p형 웰(2)을 형성한다.
그리고 도 1b에서와 같이, 상기의 n형 웰(1)과 p형 웰(2)이 형성된 반도체 기판의 소정 영역에 셀부와 주변회로부를 격리하기 위한 격리층(4)과 셀과 셀 사이를 격리하기 위한 소자 격리층(3)을 형성한다.
이어, 도 1c에서와 같이, 상기의 소자 격리층(3) 및 격리층(4)에 의해 정의된 활성 영역에 소자의 문턱 전압을 조절하기 위한 이온 주입 공정을 실시한다.(이때, NMOS와 PMOS 트랜지스터에 따라 주입되는 이온이 달라진다.)
그리고 도 1d에서와 같이, 셀부에 메모리 소자의 워드 라인을 형성한다.
이때, 셀부에 게이트가 형성되는 것과 같이 주변회로부에도 주변회로를 구성하는 게이트가 형성된다.
상기의 워드 라인은 반도체 기판상에 형성되는 게이트 절연막(5), 폴리 게이트(6), 캡산화막(7)으로 구성된다.
이어, 도 1e에서와 같이, 상기의 셀 트랜지스터들이 형성되지 않은 반도체 기판의 표면에 버퍼 산화막(8)을 형성한다.
상기의 버퍼 산화막(8)은 이온 주입 공정에서 기판에 가해지는 스트레스를 줄이기 위한 것이다.
상기의 게이트들을 마스크로 하여 저농도의 불순물을 이어 주입하여 소오스/드레인으로 사용되는 불순물 확산 영역(9)을 형성한다.
도 1f에서와 같이, 상기의 게이트들 양측에 측벽 산화막(10)을 형성한다.
상기의 측벽 산화막(10)이 형성된 게이트들을 마스크로 하여 LDD 구조의 불순물 확산 영역을 형성하기 위한 고농도의 불순물 이온 주입 공정을 실시한다.
이어, 상기의 셀 트랜지스터들이 형성된 반도체 기판의 전면에 제1절연층(11)을 형성한다.
그리고 상기 제1절연층(11)상에 평탄화용 BPSG층을 증착하여 제2절연층(12)을 형성하고 셀트랜지스터의 일측 불순물 확산 영역상의 제1, 2 절연층(11)(12)을 선택적으로 제거하여 비트 라인 콘택홀(13)을 형성한다.
이어, 도 1g에서와 같이, 상기 비트 라인 콘택홀(13)이 완전 매립되도록 전면에 n형 불순물이 도핑된 폴리 실리콘층(14) 및 텅스텐 실리사이드층(15)을 증착하고 선택적으로 패터닝하여 비트 라인을 형성한다.
그리고 도 1h에서와 같이, 상기의 비트 라인이 형성된 전면에 산화막을 증착하여 제3절연층(16)을 형성하고, 상기의 제3절연층(16)상에 질화막을 증착하여 제4절연층(17)을 형성한다.
상기의 제4절연층(17)상에 평탄화용 BPSG층을 증착하여 제5절연층(18)을 형성한다.
상기의 제5절연층(18)상에 산화막을 다시 증착하여 제6절연층(19)을 형성한다.
그리고 상기의 셀트랜지스터의 타측 불순물 확산 영역상의 절연층들(19)(18)(17)(16)(12)(11)을 선택적으로 제거하여 스토리지 노드 콘택홀(20)을 형성한다.
이어, 상기의 스토리지 노드 콘택홀(20)의 측면에 질화 측벽(21)을 형성한다.
그리고 도 1i에서와 같이, 상기의 스토리지 노드 콘택홀(20)에 의해 노출된 셀트랜지스터 타측의 불순물 확산 영역에 콘택되는 실린더 구조의 스토리지 노드 전극(22)을 형성하고 상기의 제5, 6 절연층(18)(19)을 습식 식각으로 제거한다.
이어, 상기의 스토리지 노드 전극(22)의 표면에 고유전율의 유전체층(23)을 형성한다.
그리고 도 1j에서와 같이, 상기의 유전체층(23)이 형성된 스토리지 노드 전극(22)에 대향하는 플레이트 전극(23)을 형성한다.
이어, 도 1k에서와 같이, 다층 배선을 하기 위하여 상기의 셀트랜지스터들 및 커패시터들이 형성된 전면에 산화막을 증착하여 제7절연층(25)을 형성하고, 상기의 제7절연층(25)상에 알루미늄 및 표면 반사 방지막층을 형성하고 다층 배선을 형성하기 위하여 상기의 알루미늄 및 표면 반사 방지막층을 선택적으로 식각하여 하부 배선층(26)을 형성한다.
이때, 주변회로부에도 트랜지스터 및 배선층들이 형성된다.
그리고 도 1l에서와 같이, 상기의 하부 배선층(26)이 형성된 전면에 층간 절연층(27)을 형성하고 그 상측에 SOG(Spin On Glass)(28)층을 도포하고 에치백 공정으로 단차 특성을 좋게 한다.
상기의 SOG층(28)상에 산화막을 증착하여 제8절연층(29)을 형성한다.
이어, 주변회로 영역의 하부 배선층이 노출되므로 제8절연층(29), SOG층(28), 층간 절연층(27)을 선택적으로 제거하여 층간 콘택홀(30)을 형성한다.
그리고 도 1m에서와 같이, 상기의 층간 콘택홀(30)내에 배선 특성을 향상시키기 위한 플로그층(31)을 형성하고 상기의 플러그층(31)에 콘택되도록 알루미늄과 반사 방지막으로 이루어진 상부 배선층(32)을 형성한다.
상기와 같은 종래 기술의 반도체 제조 공정은 DRAM 소자의 양산 체제에서 많이 적용되고 있는 COB(Capacitor Over Bit Line)구조를 갖는 메모리 소자의 제조공정을 나타낸 것이다.
메모리 소자에서 고집적화, 초미세화의 추세에 따라 금속 배선의 쇼트로 인한 소자의 불량이 많이 발생하게 되는데, 특히 셀 어레이가 구성되는 셀부와 상기 셀부의 워드선 또는 데이터선에 신호를 인가하여 데이터의 입출력을 컨트롤하는 주변 회로들이 구성되는 주변 회로부의 단차 때문에 발생하는 배선 쇼트가 가장 많다.
상기와 같이 셀부와 주변회로부가 단차를 갖고 형성되는 이유는 셀부에 데이터를 저장하기 위한 커패시터등이 형성되기 때문이다.
이와 같은 종래 기술의 반도체 메모리 소자의 제조 방법에 있어서는 주변회로부와 셀부와의 단차 문제 때문에 그 부분에서의 금속 배선이 쇼트되는 현상 많이 발생하는 문제점이 있었다.
이는 셀부의 금속 배선보다 주변회로부의 금속 배선의 높이가 낮아 그 위의 상부 금속 배선 형성시에 절연층들(제8절연층(29), SOG층(28), 층간 절연층(27) 등의)의 포토리소그래피 공정시에 정확하게 디파인되지 않아 쇼트 불량을 유발하게 된다.
또한, 층간 콘텍홀내의 중간 부분에서 노출되는 SOG 물질이 층간 콘택홀내로 흡습되어 플러그층을 부식시키는 문제점이 있다.
상기와 같은 플러그층의 부식으로 상부 배선과 하부 배선간의 전기적 특성이 저하된다.
본 발명은 상기와 같은 종래 기술의 반도체 메모리 소자의 문제점을 해결하기 위하여 안출한 것으로, 다층 배선 구조에 셀부와 주변회로부의 단차를 감소시키는데 적당하도록한 반도체 메모리 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1m은 종래 기술의 반도체 메모리 소자의 공정 단면도
도 2a내지 도 2m은 본 발명에 따른 반도체 메모리 소자의 공정 단면도
도면의 주요부분에 대한 부호의 설명
41:n형 웰 42:p형 웰 43, 44:소자 격리층
45:게이트 절연막 46:폴리 게이트 47:캡 산화막
48:버퍼 산화막 49:불순물 확산 영역 50:측벽 산화막
53:비트 라인 콘택홀 54:폴리 실리콘층 55:텅스텐 실리사이드층
60:스토리지 노드 콘택홀 61:질화 측벽
62:스토리지 노드 전극
63:유전체층 64:플레이트 전극 66:하부 배선층
67:층간 절연층 68:SOG층 70:층간 콘택홀
71:플러그층 72:상부 배선층
51, 52, 56, 57, 58, 59, 65, 69:절연층
이와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자는 정보를 저장할 수 있는 복수개의 셀들과 그 셀들에 연결되는 워드 라인, 게이트 라인을 포함하는 셀 어레이부와 상기 셀들의 정보 입출력을 제어하는 주변회로가 구성되는 주변 회로부의 경계 부분에 형성되는 상기 워드 라인, 비트 라인의 더미 패턴층을 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 메모리 소자 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2m은 본 발명에 따른 반도체 메모리 소자의 공정 단면도이다.
도 2a에서와 같이, 반도체 기판에 n형 웰(41)과 p형 웰(42)을 형성한다.
그리고 도 2b에서와 같이, 상기의 n형 웰(41)과 p형 웰(42)이 형성된 반도체 기판의 소정 영역에 셀부와 주변회로부를 격리하기 위한 격리층(44)과 셀과 셀 사이를 격리하기 위한 소자 격리층(43)을 형성한다.
이어, 도 2c에서와 같이, 상기의 소자 격리층(43) 및 격리층(44)에 의해 정의된 활성 영역에 소자의 문턱 전압을 조절하기 위한 이온 주입 공정을 실시한다.(이때, NMOS와 PMOS 트랜지스터에 따라 주입되는 이온이 달라진다.)
그리고 도 2d에서와 같이, 셀부에 메모리 소자의 워드 라인을 형성한다.
이때, 셀부에 게이트가 형성되는 것과 같이 주변회로부에도 주변회로를 구성하는 게이트가 형성된다.
상기의 워드 라인은 반도체 기판상에 형성되는 게이트 절연막(45), 폴리 게이트(46), 캡산화막(47)으로 구성된다.
이어, 도 2e에서와 같이, 상기의 셀 트랜지스터들이 형성되지 않은 반도체 기판의 표면에 버퍼 산화막(48)을 형성한다.
상기의 버퍼 산화막(48)은 이온 주입 공정에서 기판에 가해지는 스트레스를 줄이기 위한 것이다.
상기의 게이트들을 마스크로 하여 저농도의 불순물을 이온 주입하여 소오스/드레인으로 사용되는 불순물 확산 영역(49)을 형성한다.
도 2f에서와 같이, 상기의 게이트들 양측에 측벽 산화막(50)을 형성한다.
상기의 측벽 산화막(10)이 형성된 게이트들을 마스크로 하여 LDD 구조의 불순물 확산 영역을 형성하기 위한 고농도의 불순물 이온 주입 공정을 실시한다.
이어, 상기의 셀 트랜지스터들이 형성된 반도체 기판의 전면에 제1절연층(51)을 형성한다.
이때, 셀부와 주변회로부를 격리하기 위한 소자 격리층(44)상에는 주변회로를 구성하는 트랜지스터들이 구성되는데, 만약 트랜지스터들이 구성되지 않는 부분에는 셀부에 트랜지스터들을 형성할 때에 더미 패턴으로 트랜지스터를 형성한다.
이는 셀부와 주변회로부의 경계부에서 단차가 발생하는 것을 줄이기 위한 것이다.
그리고 상기 제1절연층(51)상에 평탄화용 BPSG층을 증착하여 제2절연층(52)을 형성하고 셀트랜지스터의 일측 불순물 확산 영역상의 제1, 2 절연층(51)(52)을 선택적으로 제거하여 비트 라인 콘택홀(53)을 형성한다.
이어, 도 2g에서와 같이, 상기 비트 라인 콘택홀(53)이 완전 매립되도록 전면에 n형 불순물이 도핑된 폴리 실리콘층(54) 및 텅스텐 실리사이드층(55)을 증착하고 선택적으로 패터닝하여 비트 라인을 형성한다.
이때, 셀부와 주변회로부의 경계가 되는 부분에도 상기 폴리 실리콘층(54)과 텅스텐 실리사이드층(55)을 더미 패턴으로 남겨 그 부분에서의 단차 발생을 막는다.
그리고 도 2h에서와 같이, 상기의 비트 라인이 형성된 전면에 산화막을 증착하여 제3절연층(56)을 형성하고, 상기의 제3절연층(56)상에 질화막을 증착하여 제4절연층(57)을 형성한다.
상기의 제4절연층(57)상에 평탄화용 BPSG층을 증착하여 제5절연층(58)을 형성한다.
상기의 제5절연층(58)상에 산화막을 다시 증착하여 제6절연층(59)을 형성한다.
그리고 상기의 셀트랜지스터의 타측 불순물 확산 영역상의 절연층들(59)(58)(57)(56)(52)(51)을 선택적으로 제거하여 스토리지 노드 콘택홀(20)을 형성한다.
이어, 상기의 스토리지 노드 콘택홀(60)의 측면에 질화 측면(61)을 형성한다.
그리고 도 2i에서와 같이, 상기의 스토리지 노드 콘택홀(60)에 의해 노출된 셀트랜지스터 타측의 불순물 확산 영역에 콘택되는 실린더 구조의 스토리지 노드 전극(62)을 형성하고 상기의 제5, 6 절연층(58)(59)을 습식 식각으로 제거한다.
이어, 상기의 스토리지 노드 전극(62)의 표면에 고유전율의 유전체층(63)을 형성한다.
그리고 도 2j에서와 같이, 상기의 유전체층(63)이 형성된 스토리지 노드 전극(62)에 대향하는 플레이트 전극(63)을 형성한다.
이어, 도 2k에서와 같이, 다층 배선을 하기 위하여 상기의 셀트랜지스터들 및 커패시터들이 형성된 전면에 산화막을 증착하여 제7절연층(65)을 형성하고, 상기의 제7절연층(65)상에 알루미늄 및 표면 반사 방지막층을 형성하고 다층 배선을 형성하기 위하여 상기의 알루미늄 및 표면 반사 방지막층을 선택적으로 식각하여 하부 배선층(66)을 형성한다.
이때, 주변회로부에도 트랜지스터 및 배선층들이 형성된다.
그리고 도 2l에서와 같이, 상기의 하부 배선층(66)이 형성된 전면에 층간 절연층(67)을 형성하고 그 상측에 SOG(Spin On Glass)(68)층을 도포하고 에치백 공정으로 단차 특성을 좋게 한다.
상기의 SOG층(68)상에 산화막을 증착하여 제8절연층(69)을 형성한다.
이어, 주변회로 영역의 하부 배선층이 노출되도록 제8절연층(69), SOG층(68), 층간 절연층(67)을 선택적으로 제거하여 층간 콘택홀(70)을 형성한다.
그리고 도 2m에서와 같이, 상기의 층간 콘택홀(70)내에 배선 특성을 향상시키기 위한 플로그층(71)을 형성하고 상기의 플로그층(71)에 콘택되도록 알루미늄과 반사 방지막으로 이루어진 상부 배선층(72)을 형성한다.
상기 제조 공정에 의한 본 발명의 반도체 메모리 소자는 셀부와 그 보다 낮게 형성되는 주변회로부의 경계 부분의 단차를 줄이기 위하여 공정 진행중에 상기의 경계 부분에 더미 패턴층을 형성한 것이다.
특히, 셀부의 게이트 라인과 비트 라인 형성시에 그 층들을 모두 제거하는 것이 아니라 셀부와 주변회로부의 경계 부분에 더미 라인 형식으로 남겨 후속되는 금속 배선 형성시에 공정의 용이성을 확보한 것이다.
이와 같은 본 발명의 반도체 메모리 소자 및 그의 제조 방법은 셀부와 그보다 낮게 형성되는 주변회로부의 경계가 되는 소자 격리층상에 게이트 라인, 비트 라인의 더미 패턴층을 남겨 단차를 없앤 것으로, 셀부에 커패시터(COB 구조의)가 형성되어도 셀부와 주변회로부의 단차가 크지 않게된다.
그러므로 금속 배선 형성시에 셀부를 포함하는 주변회로부의 금속 배선의 패터닝시에 정확하게 디파인되게 하는 효과가 있다.
그리고 층간 콘택홀내에서 SOG층이 노출되지 않으므로 SOG층의 흡습에 의한 플러그층의 부식을 막아 상부 배선과 하부 배선의 연결 부분에서의 전기적 특성 저하를 막는 효과가 있다.
Claims (8)
- 정보를 저장할 수 있는 복수개의 셀들과 그 셀들에 연결되는 워드 라인, 게이트 라인을 포함하는 셀 어레이부와 상기 셀들의 정보 입출력을 제어하는 주변회로가 구성되는 주변 회로부의 경계 부분에 형성되는 상기 워드 라인, 비트 라인의 더미 패턴층을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 더미 패턴층은 셀 어레이부와 주변 회로부를 격리하기 위한 소자 격리층상에 구성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 더미 패턴층은 게이트와 캡 산화막 그리고 그 측면의 측벽 산화막으로 이루어진 워드 라인 더미 패턴층과, 알루미늄 배선층과 표면 반사 방지막을 포함하는 비트 라인 더미 패턴층이 적층되어 구성되는 것을 특징으로 하는 반도체 메모리 소자.
- 셀 어레이부와 주변 회로부로 정의되는 반도체 기판과, 상기 셀 어레이부에 형성되는 복수개의 워드 라인과, 상기 워드 라인의 양측 반도체 기판내에 형성되는 불순물 확산 영역들과, 상기 셀 어레이부와 주변 회로부의 경계 부분에 형성되는 워드 라인 더미 패턴층과, 상기 워드 라인 그리고 워드 라인 더미 패턴층을 포함하는 전면에 형성되는 절연층들과, 상기 워드 라인 일측의 불순물 확산 영역에 콘택되어 형성되는 복수개의 비트 라인들과, 상기 워드 라인 더미 패턴층의 절연층상에 형성되는 비트 라인 더미 패턴층과, 상기 비트 라인 그리고 비트 라인 더미 패턴층을 포함하는 전면에 형성되는 다른 절연층들과, 상기 워드 라인의 타측 불순물 확산 영역에 한 전극이 콘택되는 커패시터와, 상기 커패시터를 포함하는 전면에 형성되는 또다른 절연층들과, 상기 또다른 절연층상에 선택적으로 연결되어 형성되는 다층의 금속 배선을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제4항에 있어서, 셀 어레이부와 주변 회로부를 구성하는 각각의 셀들을 격리하고 상기의 셀 어레이부와 주변 회로부를 격리하는 소자 격리층을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 반도체 기판에 셀부와 주변회로부를 격리하고 셀과 셀 사이를 격리하기 위한 소자 격리층을 형성하는 공정과, 상기 소자 격리층에 의해 정의된 활성 영역에 복수개의 게이트 라인 그리고 상기의 셀부와 주변회로부 경계 부분에 하나 이상의 더미 게이트 라인을 형성하는 공정과, 상기의 게이트 라인 양측에 불순물 확산 영역을 형성하고 전면에 절연층들을 형성하는 공정과, 상기 절연층들을 선택적으로 제거하여 일측 불순물 확산 영역이 노출되도록 하고 그에 콘택되는 복수개의 비트 라인과 상기 더미 게이트 라인 상측의 절연층상에 하나 이상의 더미 비트 라인 형성하는 공정과, 상기의 비트 라인 그리고 더미 비트 라인을 포함하는 전면에 다른 절연층들을 형성하고 타측 불순물 확산 영역이 노출되도록 하는 공정과, 상기의 타측 불순물 확산 영역에 한 전극이 콘택되는 커패시터를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제6항에 있어서, 게이트 라인과 더미 게이트 라인은 반도체 기판에 소자의 문턱 전압을 조절하기 이온을 주입하고 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막상에 폴리 실리콘층을 형성하는 공정과, 상기의 폴리 실리콘층상에 캡 산화막층을 형성하고 활성 영역에 복수개의 게이트 라인 패턴층이 남도록하는 것과 동시에 셀부와 주변 회로부의 경계 부분에도 하나 이상의 더미 게이트 라인 패턴층을 남기는 공정과, 불순물 확산 영역을 형성하기 위한 이온 주입 공정후에 상기의 게이트 라인 패턴층과 더미 게이트 라인 패턴층의 측면에 측벽 산화막을 형성하는 공정으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제6항에 있어서, 비트 라인과 더미 비트 라인은 노출된 일측 불순물 확산 영역을 포함하는 전면에 불순물이 도핑된 폴리 실리콘층을 형성하는 공정과, 상기의 폴리 실리콘층상에 텅스텐 실리사이드층을 증착하는 공정과, 활성 영역에 복수개의 비트 라인 패턴층이 남도록하는 것과 동시에 셀부와 주변 회로부의 경계 부분에도 하나 이상의 더미 비트 라인 패턴층을 남기는 공정으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960079244A KR100223890B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체 메모리 소자 및 그의 제조 방법 |
| CN97114679A CN1104054C (zh) | 1996-12-31 | 1997-07-16 | 半导体存储器件及其制造方法 |
| US08/931,449 US5972747A (en) | 1996-12-31 | 1997-09-16 | Method of fabricating semiconductor memory device |
| DE19740950A DE19740950B4 (de) | 1996-12-31 | 1997-09-17 | Halbleiterspeicher und Verfahren zum Herstellen desselben |
| JP9354525A JPH10209401A (ja) | 1996-12-31 | 1997-12-24 | 半導体メモリ素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960079244A KR100223890B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체 메모리 소자 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980059898A true KR19980059898A (ko) | 1998-10-07 |
| KR100223890B1 KR100223890B1 (ko) | 1999-10-15 |
Family
ID=19493092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960079244A KR100223890B1 (ko) | 1996-12-31 | 1996-12-31 | 반도체 메모리 소자 및 그의 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5972747A (ko) |
| JP (1) | JPH10209401A (ko) |
| KR (1) | KR100223890B1 (ko) |
| CN (1) | CN1104054C (ko) |
| DE (1) | DE19740950B4 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100473307B1 (ko) * | 1998-10-13 | 2005-03-07 | 닛본 덴끼 가부시끼가이샤 | 반도체 메모리 장치 및 그 제조 방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100506101B1 (ko) * | 1996-11-14 | 2006-04-21 | 텍사스 인스트루먼츠 인코포레이티드 | 메모리 셀 어레이 제조방법 및 메모리 셀 어레이 |
| JP3097627B2 (ja) | 1997-11-05 | 2000-10-10 | 日本電気株式会社 | 半導体記憶装置 |
| JP2000114481A (ja) * | 1998-10-05 | 2000-04-21 | Nec Corp | 半導体記憶装置の製造方法 |
| US6348709B1 (en) * | 1999-03-15 | 2002-02-19 | Micron Technology, Inc. | Electrical contact for high dielectric constant capacitors and method for fabricating the same |
| KR100408411B1 (ko) * | 2001-06-01 | 2003-12-06 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US20030042614A1 (en) * | 2001-08-30 | 2003-03-06 | Ammar Deraa | Metal silicide adhesion layer for contact structures |
| US6858904B2 (en) * | 2001-08-30 | 2005-02-22 | Micron Technology, Inc. | High aspect ratio contact structure with reduced silicon consumption |
| DE10229065A1 (de) * | 2002-06-28 | 2004-01-29 | Infineon Technologies Ag | Verfahren zur Herstellung eines NROM-Speicherzellenfeldes |
| US7364997B2 (en) * | 2005-07-07 | 2008-04-29 | Micron Technology, Inc. | Methods of forming integrated circuitry and methods of forming local interconnects |
| CN104183629B (zh) * | 2013-05-28 | 2017-07-11 | 台湾积体电路制造股份有限公司 | 半导体布置及其形成方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890003372B1 (ko) * | 1986-11-24 | 1989-09-19 | 삼성전자 주식회사 | 다이나믹 랜덤 액세스 메모리 어레이 |
| JPH052956A (ja) * | 1990-08-03 | 1993-01-08 | Hitachi Ltd | 真空遮断器 |
| JP2990870B2 (ja) * | 1991-07-18 | 1999-12-13 | 松下電器産業株式会社 | 半導体集積回路装置及びその製造方法 |
| JP2827675B2 (ja) * | 1992-03-26 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP2786071B2 (ja) * | 1993-02-17 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-12-31 KR KR1019960079244A patent/KR100223890B1/ko not_active IP Right Cessation
-
1997
- 1997-07-16 CN CN97114679A patent/CN1104054C/zh not_active Expired - Fee Related
- 1997-09-16 US US08/931,449 patent/US5972747A/en not_active Expired - Lifetime
- 1997-09-17 DE DE19740950A patent/DE19740950B4/de not_active Expired - Fee Related
- 1997-12-24 JP JP9354525A patent/JPH10209401A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100473307B1 (ko) * | 1998-10-13 | 2005-03-07 | 닛본 덴끼 가부시끼가이샤 | 반도체 메모리 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100223890B1 (ko) | 1999-10-15 |
| US5972747A (en) | 1999-10-26 |
| CN1104054C (zh) | 2003-03-26 |
| JPH10209401A (ja) | 1998-08-07 |
| DE19740950A1 (de) | 1998-07-02 |
| DE19740950B4 (de) | 2007-12-06 |
| CN1187041A (zh) | 1998-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5476619B2 (ja) | Ｓｏｉ型トランジスタを用いたメモリアレイ | |
| KR20020067981A (ko) | 액세스 속도를 향상시킨 반도체 메모리 장치 | |
| US20060163639A1 (en) | Semiconductor memory device and method for fabricating the same | |
| US5460995A (en) | Fully CMOS-type SRAM device and method for fabricating the same | |
| KR100223890B1 (ko) | 반도체 메모리 소자 및 그의 제조 방법 | |
| KR100190522B1 (ko) | 반도체 메모리 집적회로 및 그 제조방법 | |
| KR100310565B1 (ko) | 반도체장치의제조방법및반도체장치 | |
| KR100353470B1 (ko) | 반도체소자의 제조방법 | |
| KR20040048039A (ko) | 반도체 소자의 제조 방법 | |
| KR100266027B1 (ko) | 반도체장치의 제조방법 | |
| KR100252882B1 (ko) | 반도체 장치의 제조방법 | |
| KR20010060038A (ko) | 디램(ｄｒａｍ) 셀 캐패시터의 제조 방법 | |
| KR100295656B1 (ko) | 반도체메모리제조방법 | |
| KR100419751B1 (ko) | 반도체소자의 제조방법 | |
| KR970011758B1 (ko) | 반도체 집적회로의 전도막 형성방법 | |
| KR100368974B1 (ko) | 디램 커패시터 제조방법 | |
| KR100855037B1 (ko) | 디램 셀의 제조방법 | |
| KR100390041B1 (ko) | 디램 메모리 셀의 제조방법 | |
| KR0156099B1 (ko) | 다이나믹 램 셀 및 그의 제조방법 | |
| KR0126114B1 (ko) | 반도체 메모리 장치 제조방법 | |
| KR20020041190A (ko) | 반도체 소자의 제조방법 | |
| US20050153543A1 (en) | Method of forming self aligned contact | |
| JPH07235613A (ja) | 半導体記憶装置及びその製造方法 | |
| KR20000044902A (ko) | 강유전체 메모리 소자 제조 방법 | |
| KR20010056128A (ko) | 열처리 공정을 통하여 불순물을 확산시키는 ｓｒａｍ소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130624 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20140623 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |