JPH07235613A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH07235613A JPH07235613A JP6338249A JP33824994A JPH07235613A JP H07235613 A JPH07235613 A JP H07235613A JP 6338249 A JP6338249 A JP 6338249A JP 33824994 A JP33824994 A JP 33824994A JP H07235613 A JPH07235613 A JP H07235613A
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- film
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Abstract
(57)【要約】
【目的】 ＤＲＡＭの冗長回路への切り換えを行う浮遊
ゲート型メモリセルを、１トランジスタ／１キャパシタ
型のＤＲＡＭメモリセルと同時に製造する。 【構成】 同一シリコン基板１上に、ＤＲＡＭメモリセ
ルのゲート酸化膜４と浮遊ゲート型メモリセルのトンネ
ル酸化膜６を同時に形成した後、ＤＲＡＭメモリセルの
ゲート電極５と浮遊ゲート型メモリセルの浮遊ゲート下
部７′、ＤＲＡＭメモリセルのキャパシタ下部電極１３
と浮遊ゲート型メモリセルの浮遊ゲート上部７″、ＤＲ
ＡＭメモリセルのキャパシタ上部電極１７と浮遊ゲート
型メモリセルの制御ゲート１８をそれぞれ同一のポリシ
リコン膜で形成する。また、ＤＲＡＭメモリセルのキャ
パシタ誘電体膜１５と浮遊ゲート型メモリセルの浮遊ゲ
ート／制御ゲート間の誘電体膜１６を同時に形成する。
ゲート型メモリセルを、１トランジスタ／１キャパシタ
型のＤＲＡＭメモリセルと同時に製造する。 【構成】 同一シリコン基板１上に、ＤＲＡＭメモリセ
ルのゲート酸化膜４と浮遊ゲート型メモリセルのトンネ
ル酸化膜６を同時に形成した後、ＤＲＡＭメモリセルの
ゲート電極５と浮遊ゲート型メモリセルの浮遊ゲート下
部７′、ＤＲＡＭメモリセルのキャパシタ下部電極１３
と浮遊ゲート型メモリセルの浮遊ゲート上部７″、ＤＲ
ＡＭメモリセルのキャパシタ上部電極１７と浮遊ゲート
型メモリセルの制御ゲート１８をそれぞれ同一のポリシ
リコン膜で形成する。また、ＤＲＡＭメモリセルのキャ
パシタ誘電体膜１５と浮遊ゲート型メモリセルの浮遊ゲ
ート／制御ゲート間の誘電体膜１６を同時に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（Dynamic Ra
ndom Access Memory）等の半導体記憶装置及びその製造
方法に関する。
ndom Access Memory）等の半導体記憶装置及びその製造
方法に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭ等の半導体記憶装置にお
いては、製造プロセスのランダムな欠陥による歩留り低
下を防止するために、冗長回路方式が採用されている。
即ち、ＤＲＡＭ等では、膨大な数のメモリセルを１チッ
プ内に集積することにより記憶容量を増大させている
が、チップ内に、欠陥のあるメモリセルが１個あるだけ
でそのチップは不良となり、歩留りが低下する。
いては、製造プロセスのランダムな欠陥による歩留り低
下を防止するために、冗長回路方式が採用されている。
即ち、ＤＲＡＭ等では、膨大な数のメモリセルを１チッ
プ内に集積することにより記憶容量を増大させている
が、チップ内に、欠陥のあるメモリセルが１個あるだけ
でそのチップは不良となり、歩留りが低下する。
【０００３】冗長回路方式では、例えば、欠陥を生じた
メモリセルに接続されたアドレス指定用のワードライン
又はビットラインがアドレスデコーダから切り離される
とともに、予備メモリセルに接続されたアドレス指定用
のワードライン又はビットラインがアドレスデコーダと
接続される。これによって、欠陥を生じたメモリセルを
予備メモリセルに置き換えることができ、歩留りが向上
する。
メモリセルに接続されたアドレス指定用のワードライン
又はビットラインがアドレスデコーダから切り離される
とともに、予備メモリセルに接続されたアドレス指定用
のワードライン又はビットラインがアドレスデコーダと
接続される。これによって、欠陥を生じたメモリセルを
予備メモリセルに置き換えることができ、歩留りが向上
する。
【０００４】予備メモリセルへの切り換えを行う具体的
な方法としては、例えば、レーザービームスポットによ
りヒューズを切断して、欠陥を生じたメモリセルを予備
のメモリセルに置き換えるという、レーザーヒューズ方
式が広く用いられている。
な方法としては、例えば、レーザービームスポットによ
りヒューズを切断して、欠陥を生じたメモリセルを予備
のメモリセルに置き換えるという、レーザーヒューズ方
式が広く用いられている。
【０００５】また、電気的にヒューズを溶断する電気ヒ
ューズ方式も広く用いられており、例えば、特開昭６０
−６５５４５号公報、特開昭６２−１３９１９８号公
報、特開平４−１４７００号公報等に開示されている。
ューズ方式も広く用いられており、例えば、特開昭６０
−６５５４５号公報、特開昭６２−１３９１９８号公
報、特開平４−１４７００号公報等に開示されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記レ
ーザーヒューズ方式では、テスターからの情報によりレ
ーザービーム位置を制御してレーザービームを照射する
工程が比較的繁雑であり、また、高精度位置制御機能を
持つレーザービームスポット照射装置が必要であるとい
う問題があった。更に、ヒューズ切断の際に周辺回路に
与えるダメージの問題もあった。
ーザーヒューズ方式では、テスターからの情報によりレ
ーザービーム位置を制御してレーザービームを照射する
工程が比較的繁雑であり、また、高精度位置制御機能を
持つレーザービームスポット照射装置が必要であるとい
う問題があった。更に、ヒューズ切断の際に周辺回路に
与えるダメージの問題もあった。
【０００７】一方、電気ヒューズ方式でも、ヒューズを
電気的に溶断する際の周辺回路への影響や基板へのダメ
ージが問題となっていた。
電気的に溶断する際の周辺回路への影響や基板へのダメ
ージが問題となっていた。
【０００８】そこで、本発明の目的は、周辺回路や基板
にダメージを与えることなく冗長回路のメモリセルへの
切り換えを行うことができる半導体記憶装置及びその製
造方法を提供することである。
にダメージを与えることなく冗長回路のメモリセルへの
切り換えを行うことができる半導体記憶装置及びその製
造方法を提供することである。
【０００９】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明では、１個のＭＯＳトランジスタと１個の
キャパシタとで構成された複数個の第１のメモリセルか
らなる第１のメモリセルアレイを備えた本体部と、複数
個の前記第１のメモリセルからなる第２のメモリセルア
レイを備えた冗長回路を構成する予備部と、前記第１の
メモリセルアレイ及び前記第２のメモリセルアレイのア
ドレスを指定するためのアドレスデコーダと、電気的に
書き換えが可能であり且つ誘電体膜を介して浮遊ゲート
と制御ゲートとが形成された複数個の不揮発性の第２の
メモリセルからなり、前記アドレスデコーダに接続され
た不良ビット切り換え制御回路とを有し、前記アドレス
デコーダから前記第１のメモリセルアレイ及び前記第２
のメモリセルアレイのいずれにアドレス指定するかを、
前記不良ビット切り換え制御回路の前記第２のメモリセ
ルの記憶状態に応じて切り換える。
めに、本発明では、１個のＭＯＳトランジスタと１個の
キャパシタとで構成された複数個の第１のメモリセルか
らなる第１のメモリセルアレイを備えた本体部と、複数
個の前記第１のメモリセルからなる第２のメモリセルア
レイを備えた冗長回路を構成する予備部と、前記第１の
メモリセルアレイ及び前記第２のメモリセルアレイのア
ドレスを指定するためのアドレスデコーダと、電気的に
書き換えが可能であり且つ誘電体膜を介して浮遊ゲート
と制御ゲートとが形成された複数個の不揮発性の第２の
メモリセルからなり、前記アドレスデコーダに接続され
た不良ビット切り換え制御回路とを有し、前記アドレス
デコーダから前記第１のメモリセルアレイ及び前記第２
のメモリセルアレイのいずれにアドレス指定するかを、
前記不良ビット切り換え制御回路の前記第２のメモリセ
ルの記憶状態に応じて切り換える。
【００１０】本発明の一態様においては、前記誘電体膜
が強誘電体膜である。
が強誘電体膜である。
【００１１】本発明の半導体記憶装置の製造方法は、第
１の素子形成領域の半導体基板の上及び第２の素子形成
領域の前記半導体基板の上に、第１の絶縁膜をそれぞれ
形成する第１の工程と、前記第１の素子形成領域の前記
第１の絶縁膜の上及び前記第２の素子形成領域の前記第
１の絶縁膜の上に、第１の導電性膜をそれぞれパターン
形成する第２の工程と、前記第１の導電性膜をマスクと
して前記半導体基板にイオン注入を行って、前記第１の
素子形成領域及び前記第２の素子形成領域に一対の不純
物拡散層をそれぞれ形成する第３の工程と、前記半導体
基板の全面に第２の絶縁膜を形成する第４の工程と、前
記第１の素子形成領域において前記不純物拡散層の一方
に達する第１の開孔を前記第２の絶縁膜に形成するとと
もに、前記第２の素子形成領域において前記第１の導電
性膜に達する第２の開孔を前記第２の絶縁膜に形成する
第５の工程と、前記第１の開孔及び前記第２の開孔をそ
れぞれ埋め込むように第２の導電性膜をパターン形成す
る第６の工程と、前記第２の導電性膜の上に誘電体膜を
それぞれ形成する第７の工程と、前記誘電体膜の上に第
３の導電性膜をそれぞれパターン形成する第８の工程と
を備えている。
１の素子形成領域の半導体基板の上及び第２の素子形成
領域の前記半導体基板の上に、第１の絶縁膜をそれぞれ
形成する第１の工程と、前記第１の素子形成領域の前記
第１の絶縁膜の上及び前記第２の素子形成領域の前記第
１の絶縁膜の上に、第１の導電性膜をそれぞれパターン
形成する第２の工程と、前記第１の導電性膜をマスクと
して前記半導体基板にイオン注入を行って、前記第１の
素子形成領域及び前記第２の素子形成領域に一対の不純
物拡散層をそれぞれ形成する第３の工程と、前記半導体
基板の全面に第２の絶縁膜を形成する第４の工程と、前
記第１の素子形成領域において前記不純物拡散層の一方
に達する第１の開孔を前記第２の絶縁膜に形成するとと
もに、前記第２の素子形成領域において前記第１の導電
性膜に達する第２の開孔を前記第２の絶縁膜に形成する
第５の工程と、前記第１の開孔及び前記第２の開孔をそ
れぞれ埋め込むように第２の導電性膜をパターン形成す
る第６の工程と、前記第２の導電性膜の上に誘電体膜を
それぞれ形成する第７の工程と、前記誘電体膜の上に第
３の導電性膜をそれぞれパターン形成する第８の工程と
を備えている。
【００１２】本発明の一態様においては、第１の素子形
成領域の半導体基板の上及び第２の素子形成領域の前記
半導体基板の上に、第１の絶縁膜をそれぞれ形成する第
１の工程と、前記第１の素子形成領域の前記第１の絶縁
膜の上及び前記第２の素子形成領域の前記第１の絶縁膜
の上に、第１の導電性膜をそれぞれパターン形成する第
２の工程と、前記第１の導電性膜をマスクとして前記半
導体基板にイオン注入を行って、前記第１の素子形成領
域及び前記第２の素子形成領域に一対の不純物拡散層を
それぞれ形成する第３の工程と、前記半導体基板の全面
に第２の絶縁膜を形成する第４の工程と、前記第１の素
子形成領域において前記不純物拡散層の一方に達する第
１の開孔を前記第２の絶縁膜に形成するとともに、前記
第２の素子形成領域において前記第１の導電性膜に達す
る第２の開孔を前記第２の絶縁膜に形成する第５の工程
と、前記半導体基板の全面に第２の導電性膜を形成した
後、前記第２の導電性膜をエッチングによりパターニン
グして、前記第１の素子形成領域に前記第２の導電性膜
のパターンを形成する第６の工程と、前記第１の素子形
成領域においては少なくとも前記第２の導電性膜の上
に、前記第２の素子形成領域においては少なくとも前記
第２の開孔に露出している前記第１の導電性膜の上に、
誘電体膜をそれぞれ形成する第７の工程と、前記誘電体
膜の上に第３の導電性膜をそれぞれパターン形成する第
８の工程とを備えている。
成領域の半導体基板の上及び第２の素子形成領域の前記
半導体基板の上に、第１の絶縁膜をそれぞれ形成する第
１の工程と、前記第１の素子形成領域の前記第１の絶縁
膜の上及び前記第２の素子形成領域の前記第１の絶縁膜
の上に、第１の導電性膜をそれぞれパターン形成する第
２の工程と、前記第１の導電性膜をマスクとして前記半
導体基板にイオン注入を行って、前記第１の素子形成領
域及び前記第２の素子形成領域に一対の不純物拡散層を
それぞれ形成する第３の工程と、前記半導体基板の全面
に第２の絶縁膜を形成する第４の工程と、前記第１の素
子形成領域において前記不純物拡散層の一方に達する第
１の開孔を前記第２の絶縁膜に形成するとともに、前記
第２の素子形成領域において前記第１の導電性膜に達す
る第２の開孔を前記第２の絶縁膜に形成する第５の工程
と、前記半導体基板の全面に第２の導電性膜を形成した
後、前記第２の導電性膜をエッチングによりパターニン
グして、前記第１の素子形成領域に前記第２の導電性膜
のパターンを形成する第６の工程と、前記第１の素子形
成領域においては少なくとも前記第２の導電性膜の上
に、前記第２の素子形成領域においては少なくとも前記
第２の開孔に露出している前記第１の導電性膜の上に、
誘電体膜をそれぞれ形成する第７の工程と、前記誘電体
膜の上に第３の導電性膜をそれぞれパターン形成する第
８の工程とを備えている。
【００１３】本発明の一態様においては、半導体基板の
第１の素子形成領域に第１の絶縁膜と第１の導電性膜と
が順次形成され、前記半導体基板の第２の素子形成領域
に第２の絶縁膜と第２の導電性膜とが順次形成され、前
記第１の素子形成領域にはＭＯＳトランジスタ及びこの
ＭＯＳトランジスタの一対の不純物拡散層の一方に接続
された下部電極を有するキャパシタが形成され、前記第
２の素子形成領域には電気的に書き換えが可能な不揮発
性の浮遊ゲート型トランジスタが形成された半導体記憶
装置の製造方法において、前記第２の素子形成領域にお
いて前記第２の導電性膜に接し、且つ、前記第１の素子
形成領域において前記不純物拡散層の一方に接する第３
の導電性膜を形成する工程と、前記第１の素子形成領域
及び前記第２の素子形成領域において、前記第３の導電
性膜の上に誘電体膜を形成する工程と、前記第１の素子
形成領域及び前記第２の素子形成領域において、前記誘
電体膜の上に第４の導電性膜を形成する工程と、前記第
４の導電性膜、前記誘電体膜及び前記第３の導電性膜を
パターニングして、前記第１の素子形成領域には、前記
第４の導電性膜を上部電極とし、前記第３の導電性膜を
前記下部電極とする前記キャパシタを形成するととも
に、前記第２の素子形成領域には、前記第４の導電性膜
を制御ゲートとし、前記第２の導電性膜及び前記第３の
導電性膜を浮遊ゲートとする前記浮遊ゲート型トランジ
スタの複合ゲート部を形成する工程とを備えている。
第１の素子形成領域に第１の絶縁膜と第１の導電性膜と
が順次形成され、前記半導体基板の第２の素子形成領域
に第２の絶縁膜と第２の導電性膜とが順次形成され、前
記第１の素子形成領域にはＭＯＳトランジスタ及びこの
ＭＯＳトランジスタの一対の不純物拡散層の一方に接続
された下部電極を有するキャパシタが形成され、前記第
２の素子形成領域には電気的に書き換えが可能な不揮発
性の浮遊ゲート型トランジスタが形成された半導体記憶
装置の製造方法において、前記第２の素子形成領域にお
いて前記第２の導電性膜に接し、且つ、前記第１の素子
形成領域において前記不純物拡散層の一方に接する第３
の導電性膜を形成する工程と、前記第１の素子形成領域
及び前記第２の素子形成領域において、前記第３の導電
性膜の上に誘電体膜を形成する工程と、前記第１の素子
形成領域及び前記第２の素子形成領域において、前記誘
電体膜の上に第４の導電性膜を形成する工程と、前記第
４の導電性膜、前記誘電体膜及び前記第３の導電性膜を
パターニングして、前記第１の素子形成領域には、前記
第４の導電性膜を上部電極とし、前記第３の導電性膜を
前記下部電極とする前記キャパシタを形成するととも
に、前記第２の素子形成領域には、前記第４の導電性膜
を制御ゲートとし、前記第２の導電性膜及び前記第３の
導電性膜を浮遊ゲートとする前記浮遊ゲート型トランジ
スタの複合ゲート部を形成する工程とを備えている。
【００１４】本発明の一態様においては、前記誘電体膜
の上に前記第４の導電性膜を形成した後、前記複合ゲー
ト部を形成する工程において、前記誘電体膜と前記第４
の導電性膜とを同時にパターニングする。
の上に前記第４の導電性膜を形成した後、前記複合ゲー
ト部を形成する工程において、前記誘電体膜と前記第４
の導電性膜とを同時にパターニングする。
【００１５】本発明の一態様においては、前記誘電体膜
の上に前記第４の導電性膜を形成した後、前記複合ゲー
ト部を形成する工程において、前記第３の導電性膜と前
記誘電体膜と前記第４の導電性膜とを同時にパターニン
グする。
の上に前記第４の導電性膜を形成した後、前記複合ゲー
ト部を形成する工程において、前記第３の導電性膜と前
記誘電体膜と前記第４の導電性膜とを同時にパターニン
グする。
【００１６】本発明の一態様においては、前記第３の導
電性膜を形成した後、少なくとも前記第３の導電性膜を
パターニングすることにより、前記第１の素子形成領域
の前記不純物拡散層の一方に接する前記第３の導電性膜
と、前記第２の素子形成領域の前記第２の導電性膜に接
する前記第３の導電性膜とを分離する工程を有する。
電性膜を形成した後、少なくとも前記第３の導電性膜を
パターニングすることにより、前記第１の素子形成領域
の前記不純物拡散層の一方に接する前記第３の導電性膜
と、前記第２の素子形成領域の前記第２の導電性膜に接
する前記第３の導電性膜とを分離する工程を有する。
【００１７】本発明の一態様においては、前記第３の導
電性膜の上に前記誘電体膜を形成した後、前記誘電体膜
をパターニングすることにより、前記第１の素子形成領
域の前記誘電体膜と、前記第２の素子形成領域の前記誘
電体膜とを分離する工程を有する。
電性膜の上に前記誘電体膜を形成した後、前記誘電体膜
をパターニングすることにより、前記第１の素子形成領
域の前記誘電体膜と、前記第２の素子形成領域の前記誘
電体膜とを分離する工程を有する。
【００１８】本発明の一態様においては、前記第３の導
電性膜を形成する前に、前記第１の素子形成領域におい
て前記ＭＯＳトランジスタの前記不純物拡散層の一方に
達する前記第１のコンタクト孔と、前記第２の素子形成
領域において前記第２の導電性膜に達する前記第２のコ
ンタクト孔とを有する層間絶縁膜を形成し、前記第３の
導電性膜が前記第１のコンタクト孔及び前記第２のコン
タクト孔の内面から前記層間絶縁膜の上に延びるように
形成する。
電性膜を形成する前に、前記第１の素子形成領域におい
て前記ＭＯＳトランジスタの前記不純物拡散層の一方に
達する前記第１のコンタクト孔と、前記第２の素子形成
領域において前記第２の導電性膜に達する前記第２のコ
ンタクト孔とを有する層間絶縁膜を形成し、前記第３の
導電性膜が前記第１のコンタクト孔及び前記第２のコン
タクト孔の内面から前記層間絶縁膜の上に延びるように
形成する。
【００１９】本発明の一態様においては、半導体基板の
第１の素子形成領域に第１の絶縁膜と第１の導電性膜と
が順次形成され、前記半導体基板の第２の素子形成領域
に第２の絶縁膜と第２の導電性膜とが順次形成され、前
記第１の素子形成領域にはＭＯＳトランジスタ及びこの
ＭＯＳトランジスタの一対の不純物拡散層の一方に接続
された下部電極を有するキャパシタが形成され、前記第
２の素子形成領域には電気的に書き換えが可能な不揮発
性の浮遊ゲート型トランジスタが形成された半導体記憶
装置の製造方法において、前記第１の素子形成領域及び
前記第２の素子形成領域に層間絶縁膜を形成し、前記第
１の素子形成領域において前記ＭＯＳトランジスタの前
記不純物拡散層の一方に達する第１のコンタクト孔を前
記層間絶縁膜に形成し、前記第２の素子形成領域におい
て前記第２の導電性膜に達する第２のコンタクト孔を前
記層間絶縁膜に形成する工程と、前記第１の素子形成領
域及び前記第２の素子形成領域に第３の導電性膜を形成
し、前記第３の導電性膜をパターニングすることによ
り、前記第１のコンタクト孔から前記層間絶縁膜の上に
延びる前記第３の導電性膜のパターンを形成する工程
と、前記第２の素子形成領域の前記第２のコンタクト孔
における前記第２の導電性膜の上及び前記第１の素子形
成領域の前記第３の導電性膜の上に誘電体膜を形成する
工程と、前記誘電体膜の上に第４の導電性膜を形成する
工程と、前記誘電体膜及び前記第４の導電性膜をパター
ニングすることにより、前記第１の素子形成領域には、
前記第４の導電性膜を上部電極とし、前記第３の導電性
膜を前記下部電極とする前記キャパシタを形成するとと
もに、前記第２の素子形成領域には、前記第４の導電性
膜を制御ゲートとし、前記第２の導電性膜を浮遊ゲート
とする前記浮遊ゲート型トランジスタの複合ゲート部を
形成する工程とを備えている。
第１の素子形成領域に第１の絶縁膜と第１の導電性膜と
が順次形成され、前記半導体基板の第２の素子形成領域
に第２の絶縁膜と第２の導電性膜とが順次形成され、前
記第１の素子形成領域にはＭＯＳトランジスタ及びこの
ＭＯＳトランジスタの一対の不純物拡散層の一方に接続
された下部電極を有するキャパシタが形成され、前記第
２の素子形成領域には電気的に書き換えが可能な不揮発
性の浮遊ゲート型トランジスタが形成された半導体記憶
装置の製造方法において、前記第１の素子形成領域及び
前記第２の素子形成領域に層間絶縁膜を形成し、前記第
１の素子形成領域において前記ＭＯＳトランジスタの前
記不純物拡散層の一方に達する第１のコンタクト孔を前
記層間絶縁膜に形成し、前記第２の素子形成領域におい
て前記第２の導電性膜に達する第２のコンタクト孔を前
記層間絶縁膜に形成する工程と、前記第１の素子形成領
域及び前記第２の素子形成領域に第３の導電性膜を形成
し、前記第３の導電性膜をパターニングすることによ
り、前記第１のコンタクト孔から前記層間絶縁膜の上に
延びる前記第３の導電性膜のパターンを形成する工程
と、前記第２の素子形成領域の前記第２のコンタクト孔
における前記第２の導電性膜の上及び前記第１の素子形
成領域の前記第３の導電性膜の上に誘電体膜を形成する
工程と、前記誘電体膜の上に第４の導電性膜を形成する
工程と、前記誘電体膜及び前記第４の導電性膜をパター
ニングすることにより、前記第１の素子形成領域には、
前記第４の導電性膜を上部電極とし、前記第３の導電性
膜を前記下部電極とする前記キャパシタを形成するとと
もに、前記第２の素子形成領域には、前記第４の導電性
膜を制御ゲートとし、前記第２の導電性膜を浮遊ゲート
とする前記浮遊ゲート型トランジスタの複合ゲート部を
形成する工程とを備えている。
【００２０】本発明の一態様においては、前記誘電体膜
をパターニングしてから前記誘電体膜の上に前記第４の
導電性膜を形成する。
をパターニングしてから前記誘電体膜の上に前記第４の
導電性膜を形成する。
【００２１】本発明の一態様においては、前記誘電体膜
の上に前記第４の導電性膜を形成した後、前記複合ゲー
ト部を形成する工程において、前記誘電体膜と前記第４
の導電性膜とを同時にパターニングする。
の上に前記第４の導電性膜を形成した後、前記複合ゲー
ト部を形成する工程において、前記誘電体膜と前記第４
の導電性膜とを同時にパターニングする。
【００２２】本発明の一態様においては、前記第３の導
電性膜の上に前記誘電体膜を形成した後、前記誘電体膜
をパターニングすることにより、前記第１の素子形成領
域の前記誘電体膜と、前記第２の素子形成領域の前記誘
電体膜とを分離する工程を有する。
電性膜の上に前記誘電体膜を形成した後、前記誘電体膜
をパターニングすることにより、前記第１の素子形成領
域の前記誘電体膜と、前記第２の素子形成領域の前記誘
電体膜とを分離する工程を有する。
【００２３】本発明の一態様においては、前記第１の絶
縁膜及び前記第２の絶縁膜を同じ材料で同時に形成し、
前記第１の導電性膜及び前記第２の導電性膜を同じ材料
で同時に形成する。
縁膜及び前記第２の絶縁膜を同じ材料で同時に形成し、
前記第１の導電性膜及び前記第２の導電性膜を同じ材料
で同時に形成する。
【００２４】本発明の一態様においては、１個のＭＯＳ
トランジスタと１個のキャパシタとから構成された第１
のメモリセルからなる第１のメモリセルアレイを半導体
基板の第１の素子形成領域に備え、電気的に書き換えが
可能で浮遊ゲートと制御ゲートとを有する不揮発性の第
２のメモリセルからなる第２のメモリセルアレイを前記
半導体基板の第２の素子形成領域に備えた半導体記憶装
置の製造方法において、前記第１の素子形成領域の前記
半導体基板の上及び前記第２の素子形成領域の前記半導
体基板の上に、第１の絶縁膜をそれぞれ形成する工程
と、前記第１の素子形成領域の前記第１の絶縁膜の上及
び前記第２の素子形成領域の前記第１の絶縁膜の上に第
１の導電性膜をそれぞれ形成した後、前記第１の素子形
成領域の前記第１の導電性膜を前記ＭＯＳトランジスタ
のゲート電極の形状にパターニングするとともに、前記
第２の素子形成領域の前記第１の導電性膜を前記浮遊ゲ
ートの形状にパターニングする工程と、前記ＭＯＳトラ
ンジスタの前記ゲート電極の両側の前記第１の素子形成
領域及び前記浮遊ゲートの両側の前記第２の素子形成領
域にイオン注入を行って、前記第１の素子形成領域及び
前記第２の素子形成領域に一対の不純物拡散層をそれぞ
れ形成する工程と、前記半導体基板の全面に第２の絶縁
膜を形成した後、前記第１の素子形成領域において前記
不純物拡散層の一方に達する第１の開孔を前記第２の絶
縁膜に形成し、前記第２の素子形成領域において前記第
１の導電性膜に達する第２の開孔を前記第２の絶縁膜に
形成する工程と、前記第１の開孔及び前記第２の開孔を
それぞれ埋め込むように第２の導電性膜を形成した後、
前記第１の素子形成領域の前記第２の導電性膜と前記第
２の素子形成領域の前記第２の導電性膜とを分離するよ
うにパターニングする工程と、前記第２の導電性膜の上
に誘電体膜を形成してから前記誘電体膜の上に第３の導
電性膜を形成し、前記第１の素子形成領域の前記第３の
導電性膜と前記第２の素子形成領域の前記第３の導電性
膜とを分離するようにパターニングする工程とを備えて
いる。
トランジスタと１個のキャパシタとから構成された第１
のメモリセルからなる第１のメモリセルアレイを半導体
基板の第１の素子形成領域に備え、電気的に書き換えが
可能で浮遊ゲートと制御ゲートとを有する不揮発性の第
２のメモリセルからなる第２のメモリセルアレイを前記
半導体基板の第２の素子形成領域に備えた半導体記憶装
置の製造方法において、前記第１の素子形成領域の前記
半導体基板の上及び前記第２の素子形成領域の前記半導
体基板の上に、第１の絶縁膜をそれぞれ形成する工程
と、前記第１の素子形成領域の前記第１の絶縁膜の上及
び前記第２の素子形成領域の前記第１の絶縁膜の上に第
１の導電性膜をそれぞれ形成した後、前記第１の素子形
成領域の前記第１の導電性膜を前記ＭＯＳトランジスタ
のゲート電極の形状にパターニングするとともに、前記
第２の素子形成領域の前記第１の導電性膜を前記浮遊ゲ
ートの形状にパターニングする工程と、前記ＭＯＳトラ
ンジスタの前記ゲート電極の両側の前記第１の素子形成
領域及び前記浮遊ゲートの両側の前記第２の素子形成領
域にイオン注入を行って、前記第１の素子形成領域及び
前記第２の素子形成領域に一対の不純物拡散層をそれぞ
れ形成する工程と、前記半導体基板の全面に第２の絶縁
膜を形成した後、前記第１の素子形成領域において前記
不純物拡散層の一方に達する第１の開孔を前記第２の絶
縁膜に形成し、前記第２の素子形成領域において前記第
１の導電性膜に達する第２の開孔を前記第２の絶縁膜に
形成する工程と、前記第１の開孔及び前記第２の開孔を
それぞれ埋め込むように第２の導電性膜を形成した後、
前記第１の素子形成領域の前記第２の導電性膜と前記第
２の素子形成領域の前記第２の導電性膜とを分離するよ
うにパターニングする工程と、前記第２の導電性膜の上
に誘電体膜を形成してから前記誘電体膜の上に第３の導
電性膜を形成し、前記第１の素子形成領域の前記第３の
導電性膜と前記第２の素子形成領域の前記第３の導電性
膜とを分離するようにパターニングする工程とを備えて
いる。
【００２５】本発明の一態様においては、前記第２の導
電性膜の上に前記誘電体膜を形成した後、前記誘電体膜
をパターニングすることにより、前記第１の素子形成領
域の前記誘電体膜と、前記第２の素子形成領域の前記誘
電体膜とを分離する。
電性膜の上に前記誘電体膜を形成した後、前記誘電体膜
をパターニングすることにより、前記第１の素子形成領
域の前記誘電体膜と、前記第２の素子形成領域の前記誘
電体膜とを分離する。
【００２６】本発明の一態様においては、１個のＭＯＳ
トランジスタと１個のキャパシタとから構成された第１
のメモリセルからなる第１のメモリセルアレイを半導体
基板の第１の素子形成領域に備え、電気的に書き換えが
可能で浮遊ゲートと制御ゲートとを有する不揮発性の第
２のメモリセルからなる第２のメモリセルアレイを前記
半導体基板の第２の素子形成領域に備えた半導体記憶装
置の製造方法において、前記第１の素子形成領域の前記
半導体基板の上及び前記第２の素子形成領域の前記半導
体基板の上に第１の絶縁膜を形成する工程と、前記第１
の素子形成領域の前記第１の絶縁膜の上及び前記第２の
素子形成領域の前記第１の絶縁膜の上に第１の導電性膜
を形成した後、前記第１の素子形成領域の前記第１の導
電性膜を前記ＭＯＳトランジスタのゲート電極の形状に
パターニングするとともに、前記第２の素子形成領域の
前記第１の導電性膜を前記浮遊ゲートの形状にパターニ
ングする工程と、前記ＭＯＳトランジスタの前記ゲート
電極の両側の前記第１の素子形成領域及び前記浮遊ゲー
トの両側の前記第２の素子形成領域にイオン注入を行っ
て、前記第１の素子形成領域及び前記第２の素子形成領
域に一対の不純物拡散層をそれぞれ形成する工程と、前
記半導体基板の全面に第２の絶縁膜を形成した後、前記
第１の素子形成領域において前記不純物拡散層の一方に
達する第１の開孔を前記第２の絶縁膜に形成する工程
と、前記第１の開孔を埋め込むように形成した第２の導
電性膜をパターニングすることにより、前記第１の開孔
から前記第２の絶縁膜の上に延びる前記第２の導電性膜
のパターンを形成する工程と、前記第２の素子形成領域
において前記第１の導電性膜に達する第２の開孔を前記
第２の絶縁膜に形成する工程と、前記第１の素子形成領
域の前記第２の導電性膜の上及び前記第２の素子形成領
域の前記第２の開孔における前記第１の導電性膜の上に
誘電体膜を形成してから前記誘電体膜の上に第３の導電
性膜を形成し、前記第１の素子形成領域の前記第３の導
電性膜と前記第２の素子形成領域の前記第３の導電性膜
とを分離するようにパターニングする工程とを備えてい
る。
トランジスタと１個のキャパシタとから構成された第１
のメモリセルからなる第１のメモリセルアレイを半導体
基板の第１の素子形成領域に備え、電気的に書き換えが
可能で浮遊ゲートと制御ゲートとを有する不揮発性の第
２のメモリセルからなる第２のメモリセルアレイを前記
半導体基板の第２の素子形成領域に備えた半導体記憶装
置の製造方法において、前記第１の素子形成領域の前記
半導体基板の上及び前記第２の素子形成領域の前記半導
体基板の上に第１の絶縁膜を形成する工程と、前記第１
の素子形成領域の前記第１の絶縁膜の上及び前記第２の
素子形成領域の前記第１の絶縁膜の上に第１の導電性膜
を形成した後、前記第１の素子形成領域の前記第１の導
電性膜を前記ＭＯＳトランジスタのゲート電極の形状に
パターニングするとともに、前記第２の素子形成領域の
前記第１の導電性膜を前記浮遊ゲートの形状にパターニ
ングする工程と、前記ＭＯＳトランジスタの前記ゲート
電極の両側の前記第１の素子形成領域及び前記浮遊ゲー
トの両側の前記第２の素子形成領域にイオン注入を行っ
て、前記第１の素子形成領域及び前記第２の素子形成領
域に一対の不純物拡散層をそれぞれ形成する工程と、前
記半導体基板の全面に第２の絶縁膜を形成した後、前記
第１の素子形成領域において前記不純物拡散層の一方に
達する第１の開孔を前記第２の絶縁膜に形成する工程
と、前記第１の開孔を埋め込むように形成した第２の導
電性膜をパターニングすることにより、前記第１の開孔
から前記第２の絶縁膜の上に延びる前記第２の導電性膜
のパターンを形成する工程と、前記第２の素子形成領域
において前記第１の導電性膜に達する第２の開孔を前記
第２の絶縁膜に形成する工程と、前記第１の素子形成領
域の前記第２の導電性膜の上及び前記第２の素子形成領
域の前記第２の開孔における前記第１の導電性膜の上に
誘電体膜を形成してから前記誘電体膜の上に第３の導電
性膜を形成し、前記第１の素子形成領域の前記第３の導
電性膜と前記第２の素子形成領域の前記第３の導電性膜
とを分離するようにパターニングする工程とを備えてい
る。
【００２７】本発明の一態様においては、前記第１の素
子形成領域の前記第２の導電性膜の上及び前記第２の素
子形成領域の前記第２の開孔における前記第１の導電性
膜の上に前記誘電体膜を形成した後、前記誘電体膜をパ
ターニングすることにより、前記第１の素子形成領域の
前記誘電体膜と、前記第２の素子形成領域の前記誘電体
膜とを分離する。
子形成領域の前記第２の導電性膜の上及び前記第２の素
子形成領域の前記第２の開孔における前記第１の導電性
膜の上に前記誘電体膜を形成した後、前記誘電体膜をパ
ターニングすることにより、前記第１の素子形成領域の
前記誘電体膜と、前記第２の素子形成領域の前記誘電体
膜とを分離する。
【００２８】
【作用】本発明の半導体記憶装置においては、電気的に
書き換えが可能な不揮発性のメモリセルをヒューズの代
わりに用いるので、従来のようなヒューズ切断の際の周
辺回路や基板へのダメージがなくなる。
書き換えが可能な不揮発性のメモリセルをヒューズの代
わりに用いるので、従来のようなヒューズ切断の際の周
辺回路や基板へのダメージがなくなる。
【００２９】また、本発明の半導体記憶装置の製造方法
によれば、浮遊ゲート型の不揮発性のメモリセルを、特
に工程数を増やすことなく、例えばＤＲＡＭメモリセル
と同時に製造することができる。
によれば、浮遊ゲート型の不揮発性のメモリセルを、特
に工程数を増やすことなく、例えばＤＲＡＭメモリセル
と同時に製造することができる。
【００３０】
【実施例】以下、本発明をＤＲＡＭに適用した実施例に
つき添付図面を参照して説明する。
つき添付図面を参照して説明する。
【００３１】本発明の半導体記憶装置の第１実施例によ
るＤＲＡＭは、図１に示すように、アレイ状に配置され
た複数個のＤＲＡＭメモリセル２３（図２参照）からな
るＤＲＡＭメモリセルアレイ１０１を備えた本体部１０
０と、アレイ状に配置された複数個のＤＲＡＭメモリセ
ル２３からなる予備用ＤＲＡＭメモリセルアレイ１１１
を備えた、冗長回路を構成する予備部１１０と、ＤＲＡ
Ｍメモリセルアレイ１０１および予備用ＤＲＡＭメモリ
セルアレイ１１１のアドレスを指定するためのアドレス
デコーダ１２０と、アドレスデコーダ１２０に接続され
た、電気的に書き換えが可能な複数個の不揮発性メモリ
セル２４（図３参照）からなる不良ビット切り換え制御
回路１３０とからなる。
るＤＲＡＭは、図１に示すように、アレイ状に配置され
た複数個のＤＲＡＭメモリセル２３（図２参照）からな
るＤＲＡＭメモリセルアレイ１０１を備えた本体部１０
０と、アレイ状に配置された複数個のＤＲＡＭメモリセ
ル２３からなる予備用ＤＲＡＭメモリセルアレイ１１１
を備えた、冗長回路を構成する予備部１１０と、ＤＲＡ
Ｍメモリセルアレイ１０１および予備用ＤＲＡＭメモリ
セルアレイ１１１のアドレスを指定するためのアドレス
デコーダ１２０と、アドレスデコーダ１２０に接続され
た、電気的に書き換えが可能な複数個の不揮発性メモリ
セル２４（図３参照）からなる不良ビット切り換え制御
回路１３０とからなる。
【００３２】ＤＲＡＭメモリセル２３は、図２に示すよ
うに、ゲート酸化膜４、ゲート酸化膜４上に形成された
ゲート電極５、ゲート電極５の両側に形成されたサイド
ウォールスペーサー９、シリコン基板１内のサイドウォ
ールスペーサー９下に形成された一対のＮ- 不純物拡散
層８およびＮ- 不純物拡散層８の両側に形成された一対
のＮ+ 型不純物拡散層１０からなる１個のＭＯＳトラン
ジスタと、キャパシタ下部電極１３、キャパシタ誘電体
膜１５およびキャパシタ上部電極１７からなる１個のキ
ャパシタとで構成されている。
うに、ゲート酸化膜４、ゲート酸化膜４上に形成された
ゲート電極５、ゲート電極５の両側に形成されたサイド
ウォールスペーサー９、シリコン基板１内のサイドウォ
ールスペーサー９下に形成された一対のＮ- 不純物拡散
層８およびＮ- 不純物拡散層８の両側に形成された一対
のＮ+ 型不純物拡散層１０からなる１個のＭＯＳトラン
ジスタと、キャパシタ下部電極１３、キャパシタ誘電体
膜１５およびキャパシタ上部電極１７からなる１個のキ
ャパシタとで構成されている。
【００３３】また、不揮発性メモリセル２４は、図３に
示すように、トンネル酸化膜６と、トンネル酸化膜６上
に形成された浮遊ゲート下部７′と、浮遊ゲート下部
７′上に形成された浮遊ゲート上部７″と、浮遊ゲート
上部７″上に形成された誘電体膜１６と、誘電体膜１６
上に形成された制御ゲート１８と、浮遊ゲート下部７′
の両側に形成されたサイドウォールスペーサー９と、シ
リコン基板１内のサイドウォールスペーサー９下に形成
された一対のＮ- 不純物拡散層８と、Ｎ- 不純物拡散層
８の両側に形成された一対のＮ+ 型不純物拡散層１０と
からなる。
示すように、トンネル酸化膜６と、トンネル酸化膜６上
に形成された浮遊ゲート下部７′と、浮遊ゲート下部
７′上に形成された浮遊ゲート上部７″と、浮遊ゲート
上部７″上に形成された誘電体膜１６と、誘電体膜１６
上に形成された制御ゲート１８と、浮遊ゲート下部７′
の両側に形成されたサイドウォールスペーサー９と、シ
リコン基板１内のサイドウォールスペーサー９下に形成
された一対のＮ- 不純物拡散層８と、Ｎ- 不純物拡散層
８の両側に形成された一対のＮ+ 型不純物拡散層１０と
からなる。
【００３４】本実施例のＤＲＡＭにおいては、本体部１
００のＤＲＡＭメモリセルアレイ１０１を構成する複数
個のＤＲＡＭメモリセル２３のうちの１個に欠陥が生じ
た場合には、欠陥が生じたＤＲＡＭメモリセル２３のア
ドレス指定用のワードライン（又はビットライン）とア
ドレスデコーダ１２０とを切り離すため、複数個の不揮
発性メモリセル２４のうちの対応する不揮発性メモリセ
ル２４が、不良ビット切り換え制御回路１３０に入力さ
れる不良ビット切り換え信号１５０でＯＮからＯＦＦに
切り換えられる。また、欠陥が生じたＤＲＡＭメモリセ
ル２３の代わりに用いる予備用のＤＲＡＭメモリセルア
レイ１１１のＤＲＡＭメモリセル２３のアドレス指定用
のワードライン（又はビットライン）とアドレスデコー
ダ１２０とを接続するため、複数個の不揮発性メモリセ
ル２４のうちの別の対応する不揮発性メモリセル２４
が、不良ビット切り換え制御回路１３０に入力される不
良ビット切り換え信号１５０でＯＦＦからＯＮに切り換
えられる。
００のＤＲＡＭメモリセルアレイ１０１を構成する複数
個のＤＲＡＭメモリセル２３のうちの１個に欠陥が生じ
た場合には、欠陥が生じたＤＲＡＭメモリセル２３のア
ドレス指定用のワードライン（又はビットライン）とア
ドレスデコーダ１２０とを切り離すため、複数個の不揮
発性メモリセル２４のうちの対応する不揮発性メモリセ
ル２４が、不良ビット切り換え制御回路１３０に入力さ
れる不良ビット切り換え信号１５０でＯＮからＯＦＦに
切り換えられる。また、欠陥が生じたＤＲＡＭメモリセ
ル２３の代わりに用いる予備用のＤＲＡＭメモリセルア
レイ１１１のＤＲＡＭメモリセル２３のアドレス指定用
のワードライン（又はビットライン）とアドレスデコー
ダ１２０とを接続するため、複数個の不揮発性メモリセ
ル２４のうちの別の対応する不揮発性メモリセル２４
が、不良ビット切り換え制御回路１３０に入力される不
良ビット切り換え信号１５０でＯＦＦからＯＮに切り換
えられる。
【００３５】尚、上に説明した実施例では、不揮発性メ
モリセルとして、フローティングゲート型のものを示し
たが、不揮発性メモリセルとしては、シリコン窒化膜と
シリコン酸化膜との界面に電荷を蓄積するＭＮＯＳ型の
メモリセルを用いることもできる。
モリセルとして、フローティングゲート型のものを示し
たが、不揮発性メモリセルとしては、シリコン窒化膜と
シリコン酸化膜との界面に電荷を蓄積するＭＮＯＳ型の
メモリセルを用いることもできる。
【００３６】次に、図２に示すＤＲＡＭメモリセル２３
をシリコン基板１の第１の素子形成領域Ｒ１に形成する
とともに、図３に示す不揮発性メモリセル２４をシリコ
ン基板１の第２の素子形成領域Ｒ２に形成することによ
り、図１に示したＤＲＡＭを製造する方法について、図
４及び図５を参照して説明する。
をシリコン基板１の第１の素子形成領域Ｒ１に形成する
とともに、図３に示す不揮発性メモリセル２４をシリコ
ン基板１の第２の素子形成領域Ｒ２に形成することによ
り、図１に示したＤＲＡＭを製造する方法について、図
４及び図５を参照して説明する。
【００３７】Ｐ型のシリコン基板１上にパッド用のシリ
コン酸化膜及びシリコン窒化膜（いずれも図示せず）を
順次形成し、素子形成領域Ｒ１、Ｒ２以外のシリコン窒
化膜をフォトレジスト（図示せず）をマスクとした異方
性ドライエッチングにより除去する。不純物、例えばＢ
Ｆ2 をシリコン基板１にイオン注入して、図４（ａ）に
示すように、チャネルストッパーとなるＰ+ 不純物拡散
層２を形成する。フォトレジストを除去した後、表面を
洗浄する。Ｈ2 Ｏ雰囲気において温度１１００℃の熱処
理を行い、シリコン基板１を選択酸化（ＬＯＣＯＳ）す
ることによって、素子形成領域以外の素子分離領域Ｒ
１、Ｒ２に素子分離絶縁膜３を形成する。しかる後、熱
処理のマスクとなったシリコン窒化膜を除去する。
コン酸化膜及びシリコン窒化膜（いずれも図示せず）を
順次形成し、素子形成領域Ｒ１、Ｒ２以外のシリコン窒
化膜をフォトレジスト（図示せず）をマスクとした異方
性ドライエッチングにより除去する。不純物、例えばＢ
Ｆ2 をシリコン基板１にイオン注入して、図４（ａ）に
示すように、チャネルストッパーとなるＰ+ 不純物拡散
層２を形成する。フォトレジストを除去した後、表面を
洗浄する。Ｈ2 Ｏ雰囲気において温度１１００℃の熱処
理を行い、シリコン基板１を選択酸化（ＬＯＣＯＳ）す
ることによって、素子形成領域以外の素子分離領域Ｒ
１、Ｒ２に素子分離絶縁膜３を形成する。しかる後、熱
処理のマスクとなったシリコン窒化膜を除去する。
【００３８】次に、図４（ｂ）に示すように、犠牲酸化
膜（図示せず）を形成除去した後、第１の素子形成領域
Ｒ１ではゲート酸化膜４となり第２の素子形成領域Ｒ２
では不揮発性メモリセルのトンネル酸化膜６となる膜厚
１０〜２０ｎｍ程度のシリコン酸化膜を素子形成領域Ｒ
１、Ｒ２の全面に形成する（第１の工程）。その後、閾
値制御用の不純物、例えばＢＦ2 をシリコン基板１にイ
オン注入した後、全面に多結晶シリコン膜を形成する。
この多結晶シリコン膜にＮ型の不純物、例えばリン
（Ｐ）をイオン注入して、この多結晶シリコン膜をＮ型
にする。Ｎ型にした多結晶シリコン膜上にフォトレジス
ト（図示せず）を塗布し、そのフォトレジストをパター
ニングする。パターニングされたフォトレジストをマス
クとして多結晶シリコン膜を異方性ドライエッチング
し、第１の素子形成領域Ｒ１にはＭＯＳトランジスタの
ゲート電極５を形成するとともに、第２の素子形成領域
Ｒ２には不揮発性メモリセル２４のフローティングゲー
ト（浮遊ゲート）の下部７′を形成する（第２の工
程）。
膜（図示せず）を形成除去した後、第１の素子形成領域
Ｒ１ではゲート酸化膜４となり第２の素子形成領域Ｒ２
では不揮発性メモリセルのトンネル酸化膜６となる膜厚
１０〜２０ｎｍ程度のシリコン酸化膜を素子形成領域Ｒ
１、Ｒ２の全面に形成する（第１の工程）。その後、閾
値制御用の不純物、例えばＢＦ2 をシリコン基板１にイ
オン注入した後、全面に多結晶シリコン膜を形成する。
この多結晶シリコン膜にＮ型の不純物、例えばリン
（Ｐ）をイオン注入して、この多結晶シリコン膜をＮ型
にする。Ｎ型にした多結晶シリコン膜上にフォトレジス
ト（図示せず）を塗布し、そのフォトレジストをパター
ニングする。パターニングされたフォトレジストをマス
クとして多結晶シリコン膜を異方性ドライエッチング
し、第１の素子形成領域Ｒ１にはＭＯＳトランジスタの
ゲート電極５を形成するとともに、第２の素子形成領域
Ｒ２には不揮発性メモリセル２４のフローティングゲー
ト（浮遊ゲート）の下部７′を形成する（第２の工
程）。
【００３９】次に、図４（ｃ）に示すように、フォトレ
ジストを除去した後、素子分離絶縁膜３、ゲート電極５
及び浮遊ゲートの下部７′をマスクとしてＮ型の不純
物、例えばリン（Ｐ）をシリコン基板１の全面にイオン
注入し、第１の素子形成領域Ｒ１及び第２の素子形成領
域Ｒ２に一対のＮ- 不純物拡散層８をそれぞれ形成す
る。シリコン基板１の全面にシリコン酸化膜を形成し、
このシリコン酸化膜を異方性ドライエッチングすること
により、ゲート電極５及び浮遊ゲート下部７′の両側に
サイドウォールスペーサー９をそれぞれ形成する。その
後、素子分離絶縁膜３、ゲート電極５、浮遊ゲート下部
７′及びサイドウォールスペーサー９をマスクとしてＮ
型の不純物、例えばリン（Ｐ）をシリコン基板１の全面
にイオン注入し、第１の素子形成領域Ｒ１及び第２の素
子形成領域Ｒ２に一対のＮ+ 不純物拡散層１０をそれぞ
れ形成する（第３の工程）。これにより、シリコン基板
１内にＬＤＤ（Lightly Doped Drain)構造の不純物拡散
層が形成される。
ジストを除去した後、素子分離絶縁膜３、ゲート電極５
及び浮遊ゲートの下部７′をマスクとしてＮ型の不純
物、例えばリン（Ｐ）をシリコン基板１の全面にイオン
注入し、第１の素子形成領域Ｒ１及び第２の素子形成領
域Ｒ２に一対のＮ- 不純物拡散層８をそれぞれ形成す
る。シリコン基板１の全面にシリコン酸化膜を形成し、
このシリコン酸化膜を異方性ドライエッチングすること
により、ゲート電極５及び浮遊ゲート下部７′の両側に
サイドウォールスペーサー９をそれぞれ形成する。その
後、素子分離絶縁膜３、ゲート電極５、浮遊ゲート下部
７′及びサイドウォールスペーサー９をマスクとしてＮ
型の不純物、例えばリン（Ｐ）をシリコン基板１の全面
にイオン注入し、第１の素子形成領域Ｒ１及び第２の素
子形成領域Ｒ２に一対のＮ+ 不純物拡散層１０をそれぞ
れ形成する（第３の工程）。これにより、シリコン基板
１内にＬＤＤ（Lightly Doped Drain)構造の不純物拡散
層が形成される。
【００４０】次に、図４（ｄ）に示すように、シリコン
基板１の全面にシリコン酸化膜１１を形成する（第４の
工程）。その後、フォトレジスト（図示せず）をマスク
とした異方性ドライエッチングを行い、第１の素子形成
領域Ｒ１ではドレインとなる不純物拡散層１０の上、第
２の素子形成領域Ｒ２では浮遊ゲート下部７′の上に存
在するシリコン酸化膜１１を除去して、コンタクト孔１
２、１２′を同時に開孔する（第５の工程）。そして、
フォトレジストを除去した後、シリコン基板１の全面に
多結晶シリコン膜を形成し、この多結晶シリコン膜にＮ
型の不純物、例えばリン（Ｐ）をイオン注入して、この
多結晶シリコン膜をＮ型にする。しかる後、Ｎ型多結晶
シリコン膜上にフォトレジスト（図示せず）をパターン
形成し、そのフォトレジストをマスクとして多結晶シリ
コン膜をエッチング除去して、第１の素子形成領域Ｒ１
にキャパシタ下部電極１３、第２の素子形成領域Ｒ２に
浮遊ゲート上部７″をそれぞれ形成する（第６の工
程）。しかる後、フォトレジストを除去する。
基板１の全面にシリコン酸化膜１１を形成する（第４の
工程）。その後、フォトレジスト（図示せず）をマスク
とした異方性ドライエッチングを行い、第１の素子形成
領域Ｒ１ではドレインとなる不純物拡散層１０の上、第
２の素子形成領域Ｒ２では浮遊ゲート下部７′の上に存
在するシリコン酸化膜１１を除去して、コンタクト孔１
２、１２′を同時に開孔する（第５の工程）。そして、
フォトレジストを除去した後、シリコン基板１の全面に
多結晶シリコン膜を形成し、この多結晶シリコン膜にＮ
型の不純物、例えばリン（Ｐ）をイオン注入して、この
多結晶シリコン膜をＮ型にする。しかる後、Ｎ型多結晶
シリコン膜上にフォトレジスト（図示せず）をパターン
形成し、そのフォトレジストをマスクとして多結晶シリ
コン膜をエッチング除去して、第１の素子形成領域Ｒ１
にキャパシタ下部電極１３、第２の素子形成領域Ｒ２に
浮遊ゲート上部７″をそれぞれ形成する（第６の工
程）。しかる後、フォトレジストを除去する。
【００４１】次に、図５（ａ）に示すように、シリコン
酸化膜とシリコン窒化膜とシリコン酸化膜とからなるＯ
ＮＯ膜により、第１の素子形成領域Ｒ１では、キャパシ
タ下部電極１３の上にキャパシタ誘電体膜１５、第２の
素子形成領域Ｒ２では、浮遊ゲート上部７″の上に誘電
体膜１６をそれぞれ形成する（第７の工程）。この時、
ＯＮＯ膜の代わりに、タンタルオキサイド（Ｔａ2 Ｏ
5 ）やＰＺＴを含む強誘電体膜を形成してもよい。
酸化膜とシリコン窒化膜とシリコン酸化膜とからなるＯ
ＮＯ膜により、第１の素子形成領域Ｒ１では、キャパシ
タ下部電極１３の上にキャパシタ誘電体膜１５、第２の
素子形成領域Ｒ２では、浮遊ゲート上部７″の上に誘電
体膜１６をそれぞれ形成する（第７の工程）。この時、
ＯＮＯ膜の代わりに、タンタルオキサイド（Ｔａ2 Ｏ
5 ）やＰＺＴを含む強誘電体膜を形成してもよい。
【００４２】次に、図５（ｂ）に示すように、シリコン
基板１の全面に多結晶シリコン膜を形成した後、この多
結晶シリコン膜にＮ型の不純物、例えばリン（Ｐ）をイ
オン注入して、この多結晶シリコン膜をＮ型にする。Ｎ
型にした多結晶シリコン膜上にフォトレジスト（図示せ
ず）をパターン形成し、そのフォトレジストをマスクと
して多結晶シリコン膜をエッチング除去して、第１の素
子形成領域Ｒ１にキャパシタ上部電極１７、第２の素子
形成領域Ｒ２にコントロールゲート（制御ゲート）１８
をそれぞれ形成する（第８の工程）。しかる後、フォト
レジストを除去し、シリコン基板１の全面にシリコン酸
化膜１９を形成する。
基板１の全面に多結晶シリコン膜を形成した後、この多
結晶シリコン膜にＮ型の不純物、例えばリン（Ｐ）をイ
オン注入して、この多結晶シリコン膜をＮ型にする。Ｎ
型にした多結晶シリコン膜上にフォトレジスト（図示せ
ず）をパターン形成し、そのフォトレジストをマスクと
して多結晶シリコン膜をエッチング除去して、第１の素
子形成領域Ｒ１にキャパシタ上部電極１７、第２の素子
形成領域Ｒ２にコントロールゲート（制御ゲート）１８
をそれぞれ形成する（第８の工程）。しかる後、フォト
レジストを除去し、シリコン基板１の全面にシリコン酸
化膜１９を形成する。
【００４３】次に、図５（ｃ）に示すように、シリコン
基板１の全面にフォトレジスト（図示せず）を形成した
後、そのフォトレジストをパターニングする。そのフォ
トレジストをマスクとした異方性ドライエッチングを行
い、第１の素子形成領域Ｒ１のソースとなる不純物拡散
層１０の上、第２の素子形成領域Ｒ２のソース／ドレイ
ンとなる一対の不純物拡散層１０の上にそれぞれコンタ
クト孔２０、２０′、２０″を開孔する。
基板１の全面にフォトレジスト（図示せず）を形成した
後、そのフォトレジストをパターニングする。そのフォ
トレジストをマスクとした異方性ドライエッチングを行
い、第１の素子形成領域Ｒ１のソースとなる不純物拡散
層１０の上、第２の素子形成領域Ｒ２のソース／ドレイ
ンとなる一対の不純物拡散層１０の上にそれぞれコンタ
クト孔２０、２０′、２０″を開孔する。
【００４４】次に、図５（ｄ）に示すように、フォトレ
ジストを除去した後、スパッタ法によりアルミニウム膜
をシリコン基板１の全面に形成し、このアルミニウム膜
の上にフォトレジスト（図示せず）をパターン形成し
て、そのフォトレジストをマスクとして所定パターンの
アルミ配線２１を形成する。そして、フォトレジストを
除去した後、シリコン基板１の全面にシリコン酸化膜２
２を形成する。
ジストを除去した後、スパッタ法によりアルミニウム膜
をシリコン基板１の全面に形成し、このアルミニウム膜
の上にフォトレジスト（図示せず）をパターン形成し
て、そのフォトレジストをマスクとして所定パターンの
アルミ配線２１を形成する。そして、フォトレジストを
除去した後、シリコン基板１の全面にシリコン酸化膜２
２を形成する。
【００４５】以上の工程により、第１の素子形成領域Ｒ
１に１トランジスタ／１キャパシタ型のＤＲＡＭメモリ
セル２３が、第２の素子形成領域Ｒ２に、電気的に書き
換えが可能な不揮発性メモリセル２４が形成される。
１に１トランジスタ／１キャパシタ型のＤＲＡＭメモリ
セル２３が、第２の素子形成領域Ｒ２に、電気的に書き
換えが可能な不揮発性メモリセル２４が形成される。
【００４６】以上に説明したＤＲＡＭの製造方法によれ
ば、ＤＲＡＭメモリセル２３を形成する通常のＭＯＳプ
ロセスの工程数を特に増やすことなく、同一シリコン基
板１上に浮遊ゲート型の不揮発性のメモリセル２４を形
成することができる。
ば、ＤＲＡＭメモリセル２３を形成する通常のＭＯＳプ
ロセスの工程数を特に増やすことなく、同一シリコン基
板１上に浮遊ゲート型の不揮発性のメモリセル２４を形
成することができる。
【００４７】次に、本発明の半導体記憶装置の第２実施
例につき図６〜図９を参照して説明する。
例につき図６〜図９を参照して説明する。
【００４８】本実施例のＤＲＡＭの構成は、図１の構成
と同じであり、またＤＲＡＭメモリセルも図６に示すよ
うに図２のＤＲＡＭメモリセル２３と同じである。しか
し、不揮発性メモリセル２４′は図７に示すように浮遊
ゲート７上に誘電体膜１６を形成する点で、浮遊ゲート
７に相当する浮遊ゲート下部７′上に浮遊ゲート上部
７″を介して誘電体膜１６を形成する図３の不揮発性メ
モリセル２４と異なる。
と同じであり、またＤＲＡＭメモリセルも図６に示すよ
うに図２のＤＲＡＭメモリセル２３と同じである。しか
し、不揮発性メモリセル２４′は図７に示すように浮遊
ゲート７上に誘電体膜１６を形成する点で、浮遊ゲート
７に相当する浮遊ゲート下部７′上に浮遊ゲート上部
７″を介して誘電体膜１６を形成する図３の不揮発性メ
モリセル２４と異なる。
【００４９】図７の不揮発性メモリセル２４′では、浮
遊ゲート７上に誘電体膜１６を形成するため、浮遊ゲー
トの容量が図３の不揮発性メモリセル２４のそれよりも
小さくなる。従って、図３の不揮発性メモリセル２４は
通常ＯＮ状態で使用されるのが好ましく、図７の不揮発
性メモリセル２４′は通常時ＯＦＦ状態で使用されるの
が好ましい。
遊ゲート７上に誘電体膜１６を形成するため、浮遊ゲー
トの容量が図３の不揮発性メモリセル２４のそれよりも
小さくなる。従って、図３の不揮発性メモリセル２４は
通常ＯＮ状態で使用されるのが好ましく、図７の不揮発
性メモリセル２４′は通常時ＯＦＦ状態で使用されるの
が好ましい。
【００５０】以下、図８及び図９を参照して本実施例の
ＤＲＡＭ製造方法について説明するが、ＤＲＡＭメモリ
セルの構成要素については図２で用いた符号を用い、不
揮発性メモリセル２４′の構成要素については浮遊ゲー
ト７以外は図３で用いた符号を用いる。また、本実施例
でも、図６に示すＤＲＡＭメモリセル２３をシリコン基
板１の第１の素子形成領域Ｒ１に形成するとともに、図
７に示す不揮発性メモリセル２４′をシリコン基板１の
第２の素子形成領域Ｒ２に形成する。
ＤＲＡＭ製造方法について説明するが、ＤＲＡＭメモリ
セルの構成要素については図２で用いた符号を用い、不
揮発性メモリセル２４′の構成要素については浮遊ゲー
ト７以外は図３で用いた符号を用いる。また、本実施例
でも、図６に示すＤＲＡＭメモリセル２３をシリコン基
板１の第１の素子形成領域Ｒ１に形成するとともに、図
７に示す不揮発性メモリセル２４′をシリコン基板１の
第２の素子形成領域Ｒ２に形成する。
【００５１】Ｐ型のシリコン基板１上にパッド用のシリ
コン酸化膜及びシリコン窒化膜（いずれも図示せず）を
順次形成し、素子形成領域Ｒ１、Ｒ２以外のシリコン窒
化膜をフォトレジスト（図示せず）をマスクとした異方
性ドライエッチングにより除去する。そして、不純物、
例えばＢＦ2 をシリコン基板１にイオン注入して、図８
（ａ）に示すように、チャネルストッパーとなるＰ+ 不
純物拡散層２を形成する。フォトレジストを除去した
後、表面を洗浄する。この後、Ｈ2 Ｏ雰囲気において温
度１１００℃の熱処理を行い、シリコン基板１を選択酸
化（ＬＯＣＯＳ）することによって、素子形成領域Ｒ
１、Ｒ２以外の素子分離領域に素子分離絶縁膜３を形成
する。しかる後、熱処理のマスクとなったシリコン窒化
膜を除去する。
コン酸化膜及びシリコン窒化膜（いずれも図示せず）を
順次形成し、素子形成領域Ｒ１、Ｒ２以外のシリコン窒
化膜をフォトレジスト（図示せず）をマスクとした異方
性ドライエッチングにより除去する。そして、不純物、
例えばＢＦ2 をシリコン基板１にイオン注入して、図８
（ａ）に示すように、チャネルストッパーとなるＰ+ 不
純物拡散層２を形成する。フォトレジストを除去した
後、表面を洗浄する。この後、Ｈ2 Ｏ雰囲気において温
度１１００℃の熱処理を行い、シリコン基板１を選択酸
化（ＬＯＣＯＳ）することによって、素子形成領域Ｒ
１、Ｒ２以外の素子分離領域に素子分離絶縁膜３を形成
する。しかる後、熱処理のマスクとなったシリコン窒化
膜を除去する。
【００５２】次に、図８（ｂ）に示すように、犠牲酸化
膜（図示せず）を形成除去した後、第１の素子形成領域
Ｒ１ではゲート酸化膜４、第２の素子形成領域Ｒ２では
不揮発性メモリセルのトンネル酸化膜６となる膜厚１０
〜２０ｎｍ程度のシリコン酸化膜を素子形成領域Ｒ１、
Ｒ２の全面に形成する（第１の工程）。その後、閾値制
御用の不純物、例えばＢＦ2 をシリコン基板１にイオン
注入する。しかる後、シリコン基板１の全面に多結晶シ
リコン膜を形成し、この多結晶シリコン膜にＮ型の不純
物、例えばリン（Ｐ）をイオン注入して、この多結晶シ
リコン膜をＮ型にする。この後、Ｎ型にした多結晶シリ
コン膜上にフォトレジスト（図示せず）を塗布し、その
フォトレジストをパターニングする。そして、そのパタ
ーニングされたフォトレジストをマスクとして多結晶シ
リコン膜を異方性ドライエッチングし、第１の素子形成
領域Ｒ１にはＭＯＳトランジスタのゲート電極５、第２
の素子形成領域Ｒ２には不揮発性メモリセル２４′のフ
ローティングゲート（浮遊ゲート）７を同時に形成する
（第２の工程）。
膜（図示せず）を形成除去した後、第１の素子形成領域
Ｒ１ではゲート酸化膜４、第２の素子形成領域Ｒ２では
不揮発性メモリセルのトンネル酸化膜６となる膜厚１０
〜２０ｎｍ程度のシリコン酸化膜を素子形成領域Ｒ１、
Ｒ２の全面に形成する（第１の工程）。その後、閾値制
御用の不純物、例えばＢＦ2 をシリコン基板１にイオン
注入する。しかる後、シリコン基板１の全面に多結晶シ
リコン膜を形成し、この多結晶シリコン膜にＮ型の不純
物、例えばリン（Ｐ）をイオン注入して、この多結晶シ
リコン膜をＮ型にする。この後、Ｎ型にした多結晶シリ
コン膜上にフォトレジスト（図示せず）を塗布し、その
フォトレジストをパターニングする。そして、そのパタ
ーニングされたフォトレジストをマスクとして多結晶シ
リコン膜を異方性ドライエッチングし、第１の素子形成
領域Ｒ１にはＭＯＳトランジスタのゲート電極５、第２
の素子形成領域Ｒ２には不揮発性メモリセル２４′のフ
ローティングゲート（浮遊ゲート）７を同時に形成する
（第２の工程）。
【００５３】次に、図８（ｃ）に示すように、フォトレ
ジストを除去した後、素子分離絶縁膜３、ゲート電極５
及び浮遊ゲート７をマスクとしてＮ型の不純物、例えば
リン（Ｐ）をシリコン基板１の全面にイオン注入し、第
１の素子形成領域Ｒ１及び第２の素子形成領域Ｒ２に一
対のＮ- 不純物拡散層８をそれぞれ形成する。しかる
後、シリコン基板１の全面にシリコン酸化膜を形成し、
このシリコン酸化膜を異方性ドライエッチングすること
により、ゲート電極５及び浮遊ゲート７のそれぞれにサ
イドウォールスペーサー９を形成する。そして、素子分
離絶縁膜３、ゲート電極５、浮遊ゲート７及びサイドウ
ォールスペーサー９をマスクとしてＮ型の不純物、例え
ばリン（Ｐ）をシリコン基板１の全面にイオン注入し、
第１の素子形成領域Ｒ１及び第２の素子形成領域Ｒ２の
それぞれに一対のＮ+ 不純物拡散層１０を形成する（第
３の工程）。これにより、シリコン基板１内にＬＤＤ構
造の不純物拡散層が形成される。
ジストを除去した後、素子分離絶縁膜３、ゲート電極５
及び浮遊ゲート７をマスクとしてＮ型の不純物、例えば
リン（Ｐ）をシリコン基板１の全面にイオン注入し、第
１の素子形成領域Ｒ１及び第２の素子形成領域Ｒ２に一
対のＮ- 不純物拡散層８をそれぞれ形成する。しかる
後、シリコン基板１の全面にシリコン酸化膜を形成し、
このシリコン酸化膜を異方性ドライエッチングすること
により、ゲート電極５及び浮遊ゲート７のそれぞれにサ
イドウォールスペーサー９を形成する。そして、素子分
離絶縁膜３、ゲート電極５、浮遊ゲート７及びサイドウ
ォールスペーサー９をマスクとしてＮ型の不純物、例え
ばリン（Ｐ）をシリコン基板１の全面にイオン注入し、
第１の素子形成領域Ｒ１及び第２の素子形成領域Ｒ２の
それぞれに一対のＮ+ 不純物拡散層１０を形成する（第
３の工程）。これにより、シリコン基板１内にＬＤＤ構
造の不純物拡散層が形成される。
【００５４】次に、図８（ｄ）に示すように、シリコン
基板１の全面にシリコン酸化膜１１を形成する（第４の
工程）。その後、フォトレジスト（図示せず）をマスク
とした異方性ドライエッチングを行い、第１の素子形成
領域Ｒ１ではドレインとなる不純物拡散層１０の上、第
２の素子形成領域Ｒ２では浮遊ゲート７の上に存在する
シリコン酸化膜１１を除去して、コンタクト孔１２、１
２′を同時に開孔する（第５の工程）。そして、フォト
レジストを除去した後、シリコン基板１の全面に多結晶
シリコン膜を形成し、この多結晶シリコン膜にＮ型の不
純物、例えばリン（Ｐ）をイオン注入して、この多結晶
シリコン膜をＮ型にする。しかる後、Ｎ型にした多結晶
シリコン膜上にフォトレジスト（図示せず）をパターン
形成し、そのフォトレジストをマスクとして多結晶シリ
コン膜をエッチング除去して、第１の素子形成領域Ｒ１
にキャパシタの下部電極１３を形成する（第６の工
程）。この時、本実施例では、第２の素子形成領域Ｒ２
の浮遊ゲート７の上に形成した多結晶シリコン膜を実質
上全て除去する。しかる後、フォトレジストを除去す
る。
基板１の全面にシリコン酸化膜１１を形成する（第４の
工程）。その後、フォトレジスト（図示せず）をマスク
とした異方性ドライエッチングを行い、第１の素子形成
領域Ｒ１ではドレインとなる不純物拡散層１０の上、第
２の素子形成領域Ｒ２では浮遊ゲート７の上に存在する
シリコン酸化膜１１を除去して、コンタクト孔１２、１
２′を同時に開孔する（第５の工程）。そして、フォト
レジストを除去した後、シリコン基板１の全面に多結晶
シリコン膜を形成し、この多結晶シリコン膜にＮ型の不
純物、例えばリン（Ｐ）をイオン注入して、この多結晶
シリコン膜をＮ型にする。しかる後、Ｎ型にした多結晶
シリコン膜上にフォトレジスト（図示せず）をパターン
形成し、そのフォトレジストをマスクとして多結晶シリ
コン膜をエッチング除去して、第１の素子形成領域Ｒ１
にキャパシタの下部電極１３を形成する（第６の工
程）。この時、本実施例では、第２の素子形成領域Ｒ２
の浮遊ゲート７の上に形成した多結晶シリコン膜を実質
上全て除去する。しかる後、フォトレジストを除去す
る。
【００５５】次に、図９（ａ）に示すように、シリコン
酸化膜とシリコン窒化膜とシリコン酸化膜とからなるＯ
ＮＯ膜により、第１の素子形成領域Ｒ１では、キャパシ
タの下部電極１３の上にキャパシタ誘電体膜１５、第２
の素子形成領域Ｒ２では、浮遊ゲート７の上に誘電体膜
１６をそれぞれ形成する（第７の工程）。この時、ＯＮ
Ｏ膜の代わりに、タンタルオキサイド（Ｔａ2 Ｏ5 ）や
ＰＺＴを含む強誘電体膜を形成してもよい。
酸化膜とシリコン窒化膜とシリコン酸化膜とからなるＯ
ＮＯ膜により、第１の素子形成領域Ｒ１では、キャパシ
タの下部電極１３の上にキャパシタ誘電体膜１５、第２
の素子形成領域Ｒ２では、浮遊ゲート７の上に誘電体膜
１６をそれぞれ形成する（第７の工程）。この時、ＯＮ
Ｏ膜の代わりに、タンタルオキサイド（Ｔａ2 Ｏ5 ）や
ＰＺＴを含む強誘電体膜を形成してもよい。
【００５６】次に、図９（ｂ）に示すように、全面に多
結晶シリコン膜を形成した後、この多結晶シリコン膜に
Ｎ型の不純物、例えばリン（Ｐ）をイオン注入して、こ
の多結晶シリコン膜をＮ型にする。しかる後、Ｎ型にし
た多結晶シリコン膜上にフォトレジスト（図示せず）を
パターン形成し、そのフォトレジストをマスクとして多
結晶シリコン膜をエッチング除去して、第１の素子形成
領域Ｒ１にキャパシタの上部電極１７、第２の素子形成
領域Ｒ２に制御ゲート１８をそれぞれ形成する（第８の
工程）。しかる後、フォトレジストを除去し、シリコン
基板１の全面にシリコン酸化膜１９を形成する。
結晶シリコン膜を形成した後、この多結晶シリコン膜に
Ｎ型の不純物、例えばリン（Ｐ）をイオン注入して、こ
の多結晶シリコン膜をＮ型にする。しかる後、Ｎ型にし
た多結晶シリコン膜上にフォトレジスト（図示せず）を
パターン形成し、そのフォトレジストをマスクとして多
結晶シリコン膜をエッチング除去して、第１の素子形成
領域Ｒ１にキャパシタの上部電極１７、第２の素子形成
領域Ｒ２に制御ゲート１８をそれぞれ形成する（第８の
工程）。しかる後、フォトレジストを除去し、シリコン
基板１の全面にシリコン酸化膜１９を形成する。
【００５７】次に、図９（ｃ）に示すように、シリコン
基板１の全面にフォトレジスト（図示せず）を形成した
後、そのフォトレジストをパターニングする。そして、
そのフォトレジストをマスクとした異方性ドライエッチ
ングを行い、第１の素子形成領域Ｒ１のソースとなる不
純物拡散層１０の上、第２の素子形成領域Ｒ２のソース
／ドレインとなる一対の不純物拡散層１０の上にそれぞ
れコンタクト孔２０、２０′、２０″を開孔する。
基板１の全面にフォトレジスト（図示せず）を形成した
後、そのフォトレジストをパターニングする。そして、
そのフォトレジストをマスクとした異方性ドライエッチ
ングを行い、第１の素子形成領域Ｒ１のソースとなる不
純物拡散層１０の上、第２の素子形成領域Ｒ２のソース
／ドレインとなる一対の不純物拡散層１０の上にそれぞ
れコンタクト孔２０、２０′、２０″を開孔する。
【００５８】次に、図９（ｄ）に示すように、フォトレ
ジストを除去した後、スパッタ法によりアルミニウム膜
をシリコン基板１の全面に形成し、その上にフォトレジ
スト（図示せず）をパターン形成して、そのフォトレジ
ストをマスクとして所定パターンのアルミ配線２１を形
成する。そして、フォトレジストを除去した後、シリコ
ン基板１の全面にシリコン酸化膜２２を形成する。
ジストを除去した後、スパッタ法によりアルミニウム膜
をシリコン基板１の全面に形成し、その上にフォトレジ
スト（図示せず）をパターン形成して、そのフォトレジ
ストをマスクとして所定パターンのアルミ配線２１を形
成する。そして、フォトレジストを除去した後、シリコ
ン基板１の全面にシリコン酸化膜２２を形成する。
【００５９】以上の工程により、第１の素子形成領域Ｒ
１に１トランジスタ／１キャパシタ型のＤＲＡＭメモリ
セルが形成されるとともに、第２の素子形成領域Ｒ２に
電気的に書き換えが可能な不揮発性メモリセル２４′が
形成される。
１に１トランジスタ／１キャパシタ型のＤＲＡＭメモリ
セルが形成されるとともに、第２の素子形成領域Ｒ２に
電気的に書き換えが可能な不揮発性メモリセル２４′が
形成される。
【００６０】なお、本実施例の製造方法において、図８
（ｄ）の第５の工程でコンタクト孔１２、１２′を同時
に開孔せず、以下の工程を行ってから図９（ａ）の工程
に進んでもよい。
（ｄ）の第５の工程でコンタクト孔１２、１２′を同時
に開孔せず、以下の工程を行ってから図９（ａ）の工程
に進んでもよい。
【００６１】まず、シリコン基板１の全面にシリコン酸
化膜１１を形成する第４の工程後にシリコン酸化膜１１
上にフォトレジスト（図示せず）を形成した後、このフ
ォトレジストをマスクとして異方性ドライエッチングを
行い、第１の素子形成領域Ｒ１ではドレインとなる不純
物拡散層１０上に存在するシリコン酸化膜１１を除去し
てコンタクト孔１２を開孔する。フォトレジストを除去
した後、シリコン基板１の全面に多結晶シリコン膜を形
成する。この多結晶シリコン膜をＮ型にしてから多結晶
シリコン膜上にフォトレジスト（図示せず）をパターン
形成し、そのフォトレジストをマスクとして多結晶シリ
コン膜をエッチング除去して第１の素子形成領域Ｒ１に
キャパシタの下部電極１３を形成する。このとき、第２
の素子形成領域Ｒ２上に形成した多結晶シリコン膜は実
質的に総て除去する。
化膜１１を形成する第４の工程後にシリコン酸化膜１１
上にフォトレジスト（図示せず）を形成した後、このフ
ォトレジストをマスクとして異方性ドライエッチングを
行い、第１の素子形成領域Ｒ１ではドレインとなる不純
物拡散層１０上に存在するシリコン酸化膜１１を除去し
てコンタクト孔１２を開孔する。フォトレジストを除去
した後、シリコン基板１の全面に多結晶シリコン膜を形
成する。この多結晶シリコン膜をＮ型にしてから多結晶
シリコン膜上にフォトレジスト（図示せず）をパターン
形成し、そのフォトレジストをマスクとして多結晶シリ
コン膜をエッチング除去して第１の素子形成領域Ｒ１に
キャパシタの下部電極１３を形成する。このとき、第２
の素子形成領域Ｒ２上に形成した多結晶シリコン膜は実
質的に総て除去する。
【００６２】しかる後、フォトレジストを除去し、シリ
コン基板１の全面にフォトレジスト（図示せず）を形成
し、このフォトレジストをマスクとして異方性ドライエ
ッチングを行い、第２の素子形成領域Ｒ２では浮遊ゲー
ト７上に存在するシリコン酸化膜１１を除去してコンタ
クト孔１２′を開孔する。その後、フォトレジストを除
去し、図９（ａ）に進む。
コン基板１の全面にフォトレジスト（図示せず）を形成
し、このフォトレジストをマスクとして異方性ドライエ
ッチングを行い、第２の素子形成領域Ｒ２では浮遊ゲー
ト７上に存在するシリコン酸化膜１１を除去してコンタ
クト孔１２′を開孔する。その後、フォトレジストを除
去し、図９（ａ）に進む。
【００６３】次に、本発明の第３実施例につき図１０〜
図１１を参照して説明する。尚、図１０（ａ）〜（ｃ）
の工程は第１実施例の図４（ａ）〜（ｃ）と同じ工程で
あるので、ここではその説明を省略し、図１０（ｄ）の
工程から説明する。
図１１を参照して説明する。尚、図１０（ａ）〜（ｃ）
の工程は第１実施例の図４（ａ）〜（ｃ）と同じ工程で
あるので、ここではその説明を省略し、図１０（ｄ）の
工程から説明する。
【００６４】図１０（ｄ）に示すように、シリコン基板
１の全面にシリコン酸化膜１１を形成する。その後、フ
ォトレジスト（図示せず）をマスクとした異方性ドライ
エッチングを行い、第１の素子形成領域Ｒ１ではドレイ
ンとなる不純物拡散層１０の上、第２の素子形成領域Ｒ
２では浮遊ゲート下部７′の上に存在するシリコン酸化
膜１１を除去して、コンタクト孔１２、１２′を同時に
開孔する。そして、フォトレジストを除去した後、シリ
コン基板１の全面に多結晶シリコン膜３１を形成する。
この多結晶シリコン膜３１にＮ型の不純物、例えばリン
（Ｐ）をイオン注入して、この多結晶シリコン膜３１を
Ｎ型にする。なお、コンタクト孔１２、１２′は同時に
開孔しなくてもよく、どちらかを先に開孔してもよい。
１の全面にシリコン酸化膜１１を形成する。その後、フ
ォトレジスト（図示せず）をマスクとした異方性ドライ
エッチングを行い、第１の素子形成領域Ｒ１ではドレイ
ンとなる不純物拡散層１０の上、第２の素子形成領域Ｒ
２では浮遊ゲート下部７′の上に存在するシリコン酸化
膜１１を除去して、コンタクト孔１２、１２′を同時に
開孔する。そして、フォトレジストを除去した後、シリ
コン基板１の全面に多結晶シリコン膜３１を形成する。
この多結晶シリコン膜３１にＮ型の不純物、例えばリン
（Ｐ）をイオン注入して、この多結晶シリコン膜３１を
Ｎ型にする。なお、コンタクト孔１２、１２′は同時に
開孔しなくてもよく、どちらかを先に開孔してもよい。
【００６５】次に、Ｎ型多結晶シリコン膜３１上に、シ
リコン酸化膜とシリコン窒化膜とシリコン酸化膜とから
なるＯＮＯ膜により、第１の素子形成領域Ｒ１及び第２
の素子形成領域Ｒ２に誘電体膜３２をそれぞれ形成す
る。この時、ＯＮＯ膜の代わりに、タンタルオキサイド
（Ｔａ2 Ｏ5 ）やＰＺＴを含む強誘電体膜を形成しても
よい。
リコン酸化膜とシリコン窒化膜とシリコン酸化膜とから
なるＯＮＯ膜により、第１の素子形成領域Ｒ１及び第２
の素子形成領域Ｒ２に誘電体膜３２をそれぞれ形成す
る。この時、ＯＮＯ膜の代わりに、タンタルオキサイド
（Ｔａ2 Ｏ5 ）やＰＺＴを含む強誘電体膜を形成しても
よい。
【００６６】次に、シリコン基板１の全面に多結晶シリ
コン膜３３を形成した後、この多結晶シリコン膜３３に
Ｎ型の不純物、例えばリン（Ｐ）をイオン注入して、こ
の多結晶シリコン膜３３をＮ型にする。
コン膜３３を形成した後、この多結晶シリコン膜３３に
Ｎ型の不純物、例えばリン（Ｐ）をイオン注入して、こ
の多結晶シリコン膜３３をＮ型にする。
【００６７】次に、図１１（ａ）に示すように、Ｎ型に
した多結晶シリコン膜３３上にフォトレジスト（図示せ
ず）をパターン形成し、そのフォトレジストをマスクと
して多結晶シリコン膜３３、誘電体膜３２及び多結晶シ
リコン膜３１をエッチング除去して、第１の素子形成領
域Ｒ１に多結晶シリコン膜３３からなるキャパシタ上部
電極１７と、誘電体膜３２からなるキャパシタ誘電体膜
１５と、多結晶シリコン膜３３からなるキャパシタ下部
電極１３をそれぞれ形成する。また、第２の素子形成領
域Ｒ２には多結晶シリコン膜３３からなる制御ゲート１
８と、誘電体膜３２からなる誘電体膜１６と、多結晶シ
リコン膜３１からなる浮遊ゲート上部１７″をそれぞれ
形成する。しかる後、フォトレジストを除去する。な
お、多結晶シリコン膜３３、誘電体膜３２及び多結晶シ
リコン膜３１は同時にパターニングしてもよく、多結晶
シリコン膜３３と誘電体膜３２だけを同時にパターニン
グしてもよい。また、誘電体膜３２及び多結晶シリコン
膜３１の少なくとも一方を予め第１の素子形成領域Ｒ１
と第２の素子形成領域Ｒ２とで分離してから、これらを
パターニングしてもよい。
した多結晶シリコン膜３３上にフォトレジスト（図示せ
ず）をパターン形成し、そのフォトレジストをマスクと
して多結晶シリコン膜３３、誘電体膜３２及び多結晶シ
リコン膜３１をエッチング除去して、第１の素子形成領
域Ｒ１に多結晶シリコン膜３３からなるキャパシタ上部
電極１７と、誘電体膜３２からなるキャパシタ誘電体膜
１５と、多結晶シリコン膜３３からなるキャパシタ下部
電極１３をそれぞれ形成する。また、第２の素子形成領
域Ｒ２には多結晶シリコン膜３３からなる制御ゲート１
８と、誘電体膜３２からなる誘電体膜１６と、多結晶シ
リコン膜３１からなる浮遊ゲート上部１７″をそれぞれ
形成する。しかる後、フォトレジストを除去する。な
お、多結晶シリコン膜３３、誘電体膜３２及び多結晶シ
リコン膜３１は同時にパターニングしてもよく、多結晶
シリコン膜３３と誘電体膜３２だけを同時にパターニン
グしてもよい。また、誘電体膜３２及び多結晶シリコン
膜３１の少なくとも一方を予め第１の素子形成領域Ｒ１
と第２の素子形成領域Ｒ２とで分離してから、これらを
パターニングしてもよい。
【００６８】次に、図１１（ｂ）に示すように、シリコ
ン基板１の全面にシリコン酸化膜１９を形成する。
ン基板１の全面にシリコン酸化膜１９を形成する。
【００６９】次に、図１１（ｃ）に示すように、シリコ
ン基板１の全面にフォトレジスト（図示せず）を形成し
た後、そのフォトレジストをパターニングする。そのフ
ォトレジストをマスクとした異方性ドライエッチングを
行い、第１の素子形成領域Ｒ１のソースとなる不純物拡
散層１０の上、第２の素子形成領域Ｒ２のソース／ドレ
インとなる一対の不純物拡散層１０の上にそれぞれコン
タクト孔２０、２０′、２０″を開孔する。
ン基板１の全面にフォトレジスト（図示せず）を形成し
た後、そのフォトレジストをパターニングする。そのフ
ォトレジストをマスクとした異方性ドライエッチングを
行い、第１の素子形成領域Ｒ１のソースとなる不純物拡
散層１０の上、第２の素子形成領域Ｒ２のソース／ドレ
インとなる一対の不純物拡散層１０の上にそれぞれコン
タクト孔２０、２０′、２０″を開孔する。
【００７０】次に、図１１（ｄ）に示すように、フォト
レジストを除去した後、スパッタ法によりアルミニウム
膜をシリコン基板１の全面に形成し、このアルミニウム
膜の上にフォトレジスト（図示せず）をパターン形成し
て、そのフォトレジストをマスクとして所定パターンの
アルミ配線２１を形成する。そして、フォトレジストを
除去した後、シリコン基板１の全面にシリコン酸化膜２
２を形成する。
レジストを除去した後、スパッタ法によりアルミニウム
膜をシリコン基板１の全面に形成し、このアルミニウム
膜の上にフォトレジスト（図示せず）をパターン形成し
て、そのフォトレジストをマスクとして所定パターンの
アルミ配線２１を形成する。そして、フォトレジストを
除去した後、シリコン基板１の全面にシリコン酸化膜２
２を形成する。
【００７１】以上の工程により、第１の素子形成領域Ｒ
１に１トランジスタ／１キャパシタ型のＤＲＡＭメモリ
セル２３′が、第２の素子形成領域Ｒ２に、電気的に書
き換えが可能な不揮発性メモリセル２４″が形成され
る。なお、第２実施例のように浮遊ゲートを上部・下部
別々に形成しない場合も、本実施例のように多結晶シリ
コン膜３３、誘電体膜３２及び多結晶シリコン膜３１を
同時にエッチング除去する手法を採用することができ
る。
１に１トランジスタ／１キャパシタ型のＤＲＡＭメモリ
セル２３′が、第２の素子形成領域Ｒ２に、電気的に書
き換えが可能な不揮発性メモリセル２４″が形成され
る。なお、第２実施例のように浮遊ゲートを上部・下部
別々に形成しない場合も、本実施例のように多結晶シリ
コン膜３３、誘電体膜３２及び多結晶シリコン膜３１を
同時にエッチング除去する手法を採用することができ
る。
【００７２】以上に説明したＤＲＡＭの製造方法によれ
ば、ＤＲＡＭメモリセル２３′を形成する通常のＭＯＳ
プロセスの工程数を特に増やすことなく、同一シリコン
基板１上に浮遊ゲート型の不揮発性のメモリセル２４″
を形成することができる。
ば、ＤＲＡＭメモリセル２３′を形成する通常のＭＯＳ
プロセスの工程数を特に増やすことなく、同一シリコン
基板１上に浮遊ゲート型の不揮発性のメモリセル２４″
を形成することができる。
【００７３】
【発明の効果】本発明によれば、例えばＤＲＡＭの冗長
回路への切り換え部分に従来のようなヒューズではなく
電気的に書き換えが可能な不揮発性のメモリセルを用い
ているので、ヒューズ切断の際の周辺回路や基板へのダ
メージがなくなる。従って、装置の信頼性が向上する。
回路への切り換え部分に従来のようなヒューズではなく
電気的に書き換えが可能な不揮発性のメモリセルを用い
ているので、ヒューズ切断の際の周辺回路や基板へのダ
メージがなくなる。従って、装置の信頼性が向上する。
【００７４】また、本発明の製造方法によれば、浮遊ゲ
ート型の不揮発性のメモリセルを、特に工程数を増やす
ことなく、例えばＤＲＡＭメモリセルと同時に製造する
ことができる。
ート型の不揮発性のメモリセルを、特に工程数を増やす
ことなく、例えばＤＲＡＭメモリセルと同時に製造する
ことができる。
【図１】本発明の第１実施例によるＤＲＡＭのブロック
図である。
図である。
【図２】本発明の第１実施例によるＤＲＡＭメモリセル
を示す概略断面図である。
を示す概略断面図である。
【図３】本発明の第１実施例による不揮発性メモリセル
を示す概略断面図である。
を示す概略断面図である。
【図４】本発明の第１実施例によるＤＲＡＭの製造工程
を示す概略断面図である。
を示す概略断面図である。
【図５】本発明の第１実施例によるＤＲＡＭの製造工程
を示す概略断面図である。
を示す概略断面図である。
【図６】本発明の第２実施例によるＤＲＡＭメモリセル
を示す概略断面図である。
を示す概略断面図である。
【図７】本発明の第２実施例による不揮発性メモリセル
を示す概略断面図である。
を示す概略断面図である。
【図８】本発明の第２実施例によるＤＲＡＭの製造工程
を示す概略断面図である。
を示す概略断面図である。
【図９】本発明の第２実施例によるＤＲＡＭの製造工程
を示す概略断面図である。
を示す概略断面図である。
【図１０】本発明の第３実施例によるＤＲＡＭの製造工
程を示す概略断面図である。
程を示す概略断面図である。
【図１１】本発明の第３実施例によるＤＲＡＭの製造工
程を示す概略断面図である。
程を示す概略断面図である。
１ シリコン基板 ３ 素子分離絶縁膜 ４ ゲート酸化膜 ５ ゲート電極 ６ トンネル酸化膜 ７ 浮遊ゲート ７′ 浮遊ゲート下部 ７″ 浮遊ゲート上部 ８ Ｎ- 不純物拡散層 ９ サイドウォールスペーサー １０ Ｎ+ 不純物拡散層 １１ シリコン酸化膜 １３ キャパシタ下部電極 １５、１６ 誘電体膜 １７ キャパシタ上部電極 １８ 制御ゲート ２３ ＤＲＡＭメモリセル ２４ 不揮発性メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/105 7210−4Ｍ Ｈ０１Ｌ 27/10 ４４１
Claims (20)
- 【請求項１】 １個のＭＯＳトランジスタと１個のキャ
パシタとで構成された複数個の第１のメモリセルからな
る第１のメモリセルアレイを備えた本体部と、 複数個の前記第１のメモリセルからなる第２のメモリセ
ルアレイを備えた冗長回路を構成する予備部と、 前記第１のメモリセルアレイ及び前記第２のメモリセル
アレイのアドレスを指定するためのアドレスデコーダ
と、 電気的に書き換えが可能であり且つ誘電体膜を介して浮
遊ゲートと制御ゲートとが形成された複数個の不揮発性
の第２のメモリセルからなり、前記アドレスデコーダに
接続された不良ビット切り換え制御回路とを有し、 前記アドレスデコーダから前記第１のメモリセルアレイ
及び前記第２のメモリセルアレイのいずれにアドレス指
定するかを、前記不良ビット切り換え制御回路の前記第
２のメモリセルの記憶状態に応じて切り換えることを特
徴とする半導体記憶装置。 - 【請求項２】 前記誘電体膜が強誘電体膜であることを
特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 請求項１に記載の半導体記憶装置の製造
方法において、 第１の素子形成領域の半導体基板の上及び第２の素子形
成領域の前記半導体基板の上に、第１の絶縁膜をそれぞ
れ形成する第１の工程と、 前記第１の素子形成領域の前記第１の絶縁膜の上及び前
記第２の素子形成領域の前記第１の絶縁膜の上に、第１
の導電性膜をそれぞれパターン形成する第２の工程と、 前記第１の導電性膜をマスクとして前記半導体基板にイ
オン注入を行って、前記第１の素子形成領域及び前記第
２の素子形成領域に一対の不純物拡散層をそれぞれ形成
する第３の工程と、 前記半導体基板の全面に第２の絶縁膜を形成する第４の
工程と、 前記第１の素子形成領域において前記不純物拡散層の一
方に達する第１の開孔を前記第２の絶縁膜に形成すると
ともに、前記第２の素子形成領域において前記第１の導
電性膜に達する第２の開孔を前記第２の絶縁膜に形成す
る第５の工程と、 前記第１の開孔及び前記第２の開孔をそれぞれ埋め込む
ように第２の導電性膜をパターン形成する第６の工程
と、 前記第２の導電性膜の上に誘電体膜をそれぞれ形成する
第７の工程と、 前記誘電体膜の上に第３の導電性膜をそれぞれパターン
形成する第８の工程とを備えていることを特徴とする半
導体記憶装置の製造方法。 - 【請求項４】 請求項１に記載の半導体記憶装置の製造
方法において、 第１の素子形成領域の半導体基板の上及び第２の素子形
成領域の前記半導体基板の上に、第１の絶縁膜をそれぞ
れ形成する第１の工程と、 前記第１の素子形成領域の前記第１の絶縁膜の上及び前
記第２の素子形成領域の前記第１の絶縁膜の上に、第１
の導電性膜をそれぞれパターン形成する第２の工程と、 前記第１の導電性膜をマスクとして前記半導体基板にイ
オン注入を行って、前記第１の素子形成領域及び前記第
２の素子形成領域に一対の不純物拡散層をそれぞれ形成
する第３の工程と、 前記半導体基板の全面に第２の絶縁膜を形成する第４の
工程と、 前記第１の素子形成領域において前記不純物拡散層の一
方に達する第１の開孔を前記第２の絶縁膜に形成すると
ともに、前記第２の素子形成領域において前記第１の導
電性膜に達する第２の開孔を前記第２の絶縁膜に形成す
る第５の工程と、 前記半導体基板の全面に第２の導電性膜を形成した後、
前記第２の導電性膜をエッチングによりパターニングし
て、前記第１の素子形成領域に前記第２の導電性膜のパ
ターンを形成する第６の工程と、 前記第１の素子形成領域においては少なくとも前記第２
の導電性膜の上に、前記第２の素子形成領域においては
少なくとも前記第２の開孔に露出している前記第１の導
電性膜の上に、誘電体膜をそれぞれ形成する第７の工程
と、 前記誘電体膜の上に第３の導電性膜をそれぞれパターン
形成する第８の工程とを備えていることを特徴とする半
導体記憶装置の製造方法。 - 【請求項５】 半導体基板の第１の素子形成領域に第１
の絶縁膜と第１の導電性膜とが順次形成され、前記半導
体基板の第２の素子形成領域に第２の絶縁膜と第２の導
電性膜とが順次形成され、前記第１の素子形成領域には
ＭＯＳトランジスタ及びこのＭＯＳトランジスタの一対
の不純物拡散層の一方に接続された下部電極を有するキ
ャパシタが形成され、前記第２の素子形成領域には電気
的に書き換えが可能な不揮発性の浮遊ゲート型トランジ
スタが形成された半導体記憶装置の製造方法において、 前記第２の素子形成領域において前記第２の導電性膜に
接し、且つ、前記第１の素子形成領域において前記不純
物拡散層の一方に接する第３の導電性膜を形成する工程
と、 前記第１の素子形成領域及び前記第２の素子形成領域に
おいて、前記第３の導電性膜の上に誘電体膜を形成する
工程と、 前記第１の素子形成領域及び前記第２の素子形成領域に
おいて、前記誘電体膜の上に第４の導電性膜を形成する
工程と、 前記第４の導電性膜、前記誘電体膜及び前記第３の導電
性膜をパターニングして、前記第１の素子形成領域に
は、前記第４の導電性膜を上部電極とし、前記第３の導
電性膜を前記下部電極とする前記キャパシタを形成する
とともに、前記第２の素子形成領域には、前記第４の導
電性膜を制御ゲートとし、前記第２の導電性膜及び前記
第３の導電性膜を浮遊ゲートとする前記浮遊ゲート型ト
ランジスタの複合ゲート部を形成する工程とを備えてい
ることを特徴とする半導体記憶装置の製造方法。 - 【請求項６】 前記誘電体膜の上に前記第４の導電性膜
を形成した後、前記複合ゲート部を形成する工程におい
て、前記誘電体膜と前記第４の導電性膜とを同時にパタ
ーニングすることを特徴とする請求項５に記載の半導体
記憶装置の製造方法。 - 【請求項７】 前記誘電体膜の上に前記第４の導電性膜
を形成した後、前記複合ゲート部を形成する工程におい
て、前記第３の導電性膜と前記誘電体膜と前記第４の導
電性膜とを同時にパターニングすることを特徴とする請
求項５に記載の半導体記憶装置の製造方法。 - 【請求項８】 前記第３の導電性膜を形成した後、少な
くとも前記第３の導電性膜をパターニングすることによ
り、前記第１の素子形成領域の前記不純物拡散層の一方
に接する前記第３の導電性膜と、前記第２の素子形成領
域の前記第２の導電性膜に接する前記第３の導電性膜と
を分離する工程を有することを特徴とする請求項５に記
載の半導体記憶装置の製造方法。 - 【請求項９】 前記第３の導電性膜の上に前記誘電体膜
を形成した後、前記誘電体膜をパターニングすることに
より、前記第１の素子形成領域の前記誘電体膜と、前記
第２の素子形成領域の前記誘電体膜とを分離する工程を
有することを特徴とする請求項５に記載の半導体記憶装
置の製造方法。 - 【請求項１０】 前記第３の導電性膜を形成する前に、
前記第１の素子形成領域において前記ＭＯＳトランジス
タの前記不純物拡散層の一方に達する前記第１のコンタ
クト孔と、前記第２の素子形成領域において前記第２の
導電性膜に達する前記第２のコンタクト孔とを有する層
間絶縁膜を形成し、 前記第３の導電性膜が前記第１のコンタクト孔及び前記
第２のコンタクト孔の内面から前記層間絶縁膜の上に延
びるように形成することを特徴とする請求項５に記載の
半導体記憶装置の製造方法。 - 【請求項１１】 半導体基板の第１の素子形成領域に第
１の絶縁膜と第１の導電性膜とが順次形成され、前記半
導体基板の第２の素子形成領域に第２の絶縁膜と第２の
導電性膜とが順次形成され、前記第１の素子形成領域に
はＭＯＳトランジスタ及びこのＭＯＳトランジスタの一
対の不純物拡散層の一方に接続された下部電極を有する
キャパシタが形成され、前記第２の素子形成領域には電
気的に書き換えが可能な不揮発性の浮遊ゲート型トラン
ジスタが形成された半導体記憶装置の製造方法におい
て、 前記第１の素子形成領域及び前記第２の素子形成領域に
層間絶縁膜を形成し、前記第１の素子形成領域において
前記ＭＯＳトランジスタの前記不純物拡散層の一方に達
する第１のコンタクト孔を前記層間絶縁膜に形成し、前
記第２の素子形成領域において前記第２の導電性膜に達
する第２のコンタクト孔を前記層間絶縁膜に形成する工
程と、 前記第１の素子形成領域及び前記第２の素子形成領域に
第３の導電性膜を形成し、前記第３の導電性膜をパター
ニングすることにより、前記第１のコンタクト孔から前
記層間絶縁膜の上に延びる前記第３の導電性膜のパター
ンを形成する工程と、 前記第２の素子形成領域の前記第２のコンタクト孔にお
ける前記第２の導電性膜の上及び前記第１の素子形成領
域の前記第３の導電性膜の上に誘電体膜を形成する工程
と、 前記誘電体膜の上に第４の導電性膜を形成する工程と、 前記誘電体膜及び前記第４の導電性膜をパターニングす
ることにより、前記第１の素子形成領域には、前記第４
の導電性膜を上部電極とし、前記第３の導電性膜を前記
下部電極とする前記キャパシタを形成するとともに、前
記第２の素子形成領域には、前記第４の導電性膜を制御
ゲートとし、前記第２の導電性膜を浮遊ゲートとする前
記浮遊ゲート型トランジスタの複合ゲート部を形成する
工程とを備えていることを特徴とする半導体記憶装置の
製造方法。 - 【請求項１２】 前記誘電体膜をパターニングしてから
前記誘電体膜の上に前記第４の導電性膜を形成すること
を特徴とする請求項１１に記載の半導体記憶装置の製造
方法。 - 【請求項１３】 前記誘電体膜の上に前記第４の導電性
膜を形成した後、前記複合ゲート部を形成する工程にお
いて、前記誘電体膜と前記第４の導電性膜とを同時にパ
ターニングすることを特徴とする請求項１１に記載の半
導体記憶装置の製造方法。 - 【請求項１４】 前記第３の導電性膜の上に前記誘電体
膜を形成した後、前記誘電体膜をパターニングすること
により、前記第１の素子形成領域の前記誘電体膜と、前
記第２の素子形成領域の前記誘電体膜とを分離する工程
を有することを特徴とする請求項１１に記載の半導体記
憶装置の製造方法。 - 【請求項１５】 前記第１の絶縁膜及び前記第２の絶縁
膜を同じ材料で同時に形成し、前記第１の導電性膜及び
前記第２の導電性膜を同じ材料で同時に形成することを
特徴とする請求項５又は１１に記載の半導体記憶装置の
製造方法。 - 【請求項１６】 １個のＭＯＳトランジスタと１個のキ
ャパシタとから構成された第１のメモリセルからなる第
１のメモリセルアレイを半導体基板の第１の素子形成領
域に備え、電気的に書き換えが可能で浮遊ゲートと制御
ゲートとを有する不揮発性の第２のメモリセルからなる
第２のメモリセルアレイを前記半導体基板の第２の素子
形成領域に備えた半導体記憶装置の製造方法において、 前記第１の素子形成領域の前記半導体基板の上及び前記
第２の素子形成領域の前記半導体基板の上に、第１の絶
縁膜をそれぞれ形成する工程と、 前記第１の素子形成領域の前記第１の絶縁膜の上及び前
記第２の素子形成領域の前記第１の絶縁膜の上に第１の
導電性膜をそれぞれ形成した後、前記第１の素子形成領
域の前記第１の導電性膜を前記ＭＯＳトランジスタのゲ
ート電極の形状にパターニングするとともに、前記第２
の素子形成領域の前記第１の導電性膜を前記浮遊ゲート
の形状にパターニングする工程と、 前記ＭＯＳトランジスタの前記ゲート電極の両側の前記
第１の素子形成領域及び前記浮遊ゲートの両側の前記第
２の素子形成領域にイオン注入を行って、前記第１の素
子形成領域及び前記第２の素子形成領域に一対の不純物
拡散層をそれぞれ形成する工程と、 前記半導体基板の全面に第２の絶縁膜を形成した後、前
記第１の素子形成領域において前記不純物拡散層の一方
に達する第１の開孔を前記第２の絶縁膜に形成し、前記
第２の素子形成領域において前記第１の導電性膜に達す
る第２の開孔を前記第２の絶縁膜に形成する工程と、 前記第１の開孔及び前記第２の開孔をそれぞれ埋め込む
ように第２の導電性膜を形成した後、前記第１の素子形
成領域の前記第２の導電性膜と前記第２の素子形成領域
の前記第２の導電性膜とを分離するようにパターニング
する工程と、 前記第２の導電性膜の上に誘電体膜を形成してから前記
誘電体膜の上に第３の導電性膜を形成し、前記第１の素
子形成領域の前記第３の導電性膜と前記第２の素子形成
領域の前記第３の導電性膜とを分離するようにパターニ
ングする工程とを備えていることを特徴とする半導体記
憶装置の製造方法。 - 【請求項１７】 前記第２の導電性膜の上に前記誘電体
膜を形成した後、前記誘電体膜をパターニングすること
により、前記第１の素子形成領域の前記誘電体膜と、前
記第２の素子形成領域の前記誘電体膜とを分離すること
を特徴とする請求項１６に記載の半導体記憶装置の製造
方法。 - 【請求項１８】 １個のＭＯＳトランジスタと１個のキ
ャパシタとから構成された第１のメモリセルからなる第
１のメモリセルアレイを半導体基板の第１の素子形成領
域に備え、電気的に書き換えが可能で浮遊ゲートと制御
ゲートとを有する不揮発性の第２のメモリセルからなる
第２のメモリセルアレイを前記半導体基板の第２の素子
形成領域に備えた半導体記憶装置の製造方法において、 前記第１の素子形成領域の前記半導体基板の上及び前記
第２の素子形成領域の前記半導体基板の上に第１の絶縁
膜を形成する工程と、 前記第１の素子形成領域の前記第１の絶縁膜の上及び前
記第２の素子形成領域の前記第１の絶縁膜の上に第１の
導電性膜を形成した後、前記第１の素子形成領域の前記
第１の導電性膜を前記ＭＯＳトランジスタのゲート電極
の形状にパターニングするとともに、前記第２の素子形
成領域の前記第１の導電性膜を前記浮遊ゲートの形状に
パターニングする工程と、 前記ＭＯＳトランジスタの前記ゲート電極の両側の前記
第１の素子形成領域及び前記浮遊ゲートの両側の前記第
２の素子形成領域にイオン注入を行って、前記第１の素
子形成領域及び前記第２の素子形成領域に一対の不純物
拡散層をそれぞれ形成する工程と、 前記半導体基板の全面に第２の絶縁膜を形成した後、前
記第１の素子形成領域において前記不純物拡散層の一方
に達する第１の開孔を前記第２の絶縁膜に形成する工程
と、 前記第１の開孔を埋め込むように形成した第２の導電性
膜をパターニングすることにより、前記第１の開孔から
前記第２の絶縁膜の上に延びる前記第２の導電性膜のパ
ターンを形成する工程と、 前記第２の素子形成領域において前記第１の導電性膜に
達する第２の開孔を前記第２の絶縁膜に形成する工程
と、 前記第１の素子形成領域の前記第２の導電性膜の上及び
前記第２の素子形成領域の前記第２の開孔における前記
第１の導電性膜の上に誘電体膜を形成してから前記誘電
体膜の上に第３の導電性膜を形成し、前記第１の素子形
成領域の前記第３の導電性膜と前記第２の素子形成領域
の前記第３の導電性膜とを分離するようにパターニング
する工程とを備えていることを特徴とする半導体記憶装
置の製造方法。 - 【請求項１９】 前記第１の素子形成領域の前記第２の
導電性膜の上及び前記第２の素子形成領域の前記第２の
開孔における前記第１の導電性膜の上に前記誘電体膜を
形成した後、前記誘電体膜をパターニングすることによ
り、前記第１の素子形成領域の前記誘電体膜と、前記第
２の素子形成領域の前記誘電体膜とを分離することを特
徴とする請求項１８に記載の半導体記憶装置の製造方
法。 - 【請求項２０】 前記誘電体膜が強誘電体膜であること
を特徴とする請求項３〜１９のいずれか１項に記載の半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33824994A JP3869025B2 (ja) | 1993-12-28 | 1994-12-27 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-351866 | 1993-12-28 | ||
| JP35186693 | 1993-12-28 | ||
| JP33824994A JP3869025B2 (ja) | 1993-12-28 | 1994-12-27 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07235613A true JPH07235613A (ja) | 1995-09-05 |
| JP3869025B2 JP3869025B2 (ja) | 2007-01-17 |
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ID=26576049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33824994A Expired - Fee Related JP3869025B2 (ja) | 1993-12-28 | 1994-12-27 | 半導体記憶装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3869025B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235147A (ja) * | 1997-08-29 | 2007-09-13 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7612402B2 (en) | 2004-04-14 | 2009-11-03 | Renesas Technology Corp. | Nonvolatile memory semiconductor device and manufacturing method thereof |
-
1994
- 1994-12-27 JP JP33824994A patent/JP3869025B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235147A (ja) * | 1997-08-29 | 2007-09-13 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7612402B2 (en) | 2004-04-14 | 2009-11-03 | Renesas Technology Corp. | Nonvolatile memory semiconductor device and manufacturing method thereof |
| US7678649B2 (en) | 2004-04-14 | 2010-03-16 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
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| Publication number | Publication date |
|---|---|
| JP3869025B2 (ja) | 2007-01-17 |
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