KR19990073979A - 캐패시터 하부전극 제조방법 - Google Patents

Abstract

본 발명은 캐패시터의 하부전극 제조방법에 관한 것이다. 본 발명에 따르면, 캐패시터의 하부전극을 형성하기 위해 불순물이 도우프된 다결정 실리콘막을 형성한 뒤, 상기 다결정 실리콘막에 열처리공정을 실시한다. 그 결과, 상기 다결정 실리콘막의 불순물 농도구배가 감소되어 후속의 하부전극을 형성하기 위한 사진 및 식각공정에서 스트링거가 발생되지 않는 장점이 있다. 또한 상기 농도구배가 감소된 하부전극 상부에 유전막 형성시, 유전막의 두께가 균일하게 형성되어 항복 전압이 저하되는 효과가 있다.

Description

캐패시터 하부전극 제조방법

본 발명은 반도체 메모리 장치의 캐패시터 제조 방법에 관한 것으로, 보다 상세하게는 캐패시터의 하부전극 특성을 보다 향상시켜 캐패시턴스를 증가시키기 위한 방법에 관한 것이다.

반도체 메모리 장치는 휘발성의 램(RAM : Random Access Memory)제품과 비휘발성의 롬(ROM ; Read Only Memory)제품으로 크게 구분할 수 있다, 램 제품중에서 특히 디램(DRAM ; Dynamic Random Access Memory)은 단위셀의 캐패시터에 데이터를 저장하는 메모리 장치로서, 상기 캐패시터의 정전 용량, 즉 캐패시턴스는 데이터의 저장 능력을 의미한다. 따라서 상기 캐패시턴스가 부족할 경우에는 데이터를 저장한 후 다시 읽고자 할 때 잘못 읽어내는 오류가 발생하기도 한다. 이러한 데이터 오류를 방지하기 위해 일정 시간 경과 후 데이터를 재저장하는 소위, 리프레쉬 동작을 수행하게 된다. 상기 리프레쉬 동작은 캐패시턴스에 의해 영항을 받으므로 캐패시턴스를 증가시키는 것은 리프레쉬 특성을 증가시킬 수 있는 주요 방법중의 하나라고 할 수 있다. 그러나 최근 반도체 메모리 장치가 고집적화됨에 따라 칩당 단위 셀의 면적이 감소하여 캐패시터를 형성할 수 있는 면적 또한 감소하였다. 그러므로 반도체 장치의 고집적됨에 따라 단위 면적당 캐패시턴스를 증가시키는 것이 본 분야에서 매우 중요하게 대두되고 있다.

캐패시턴스는, 하부 전극으로 기능하는 스토리지 전극과 상부 전극으로 기능하는 플레이트 전극이 서로 접촉하는 단면적에 비례하고, 상기 두 전극간의 거리에반비례하며, 유전막의 유전율에 비례한다. 따라서 본 분야에서는, 비트 라인 상부에 캐패시터를 형성하는 비트 라인 상 캐패시터(Capacitor Over Bit-line ; 이하 COB 라 칭함)공정을 도입하였으며, 더 나아가서는 스토리지 전극에 사용되는 물질의 물리적 성질을 이용한 반구형 실리콘(Hemi Spherical Grain ; 이하 HSG 라 칭함) 실리콘을 이용하여 캐패시턴스를 증가시켰다. 또한 유전율이 높은 유전막을 사용하거나, 스토리지 전극으로서 기능하는 도전물에 고농도의 불순물을 도핑하여 공핍영역을 감소시키는 방법이 사용되고 있다.

그러나 상기 고농도의 불순물을 도핑하여 공핍영역을 감소시키는 방법을 사용할 경우, 스토리지 전극내에 균일한 농도구배가 이루어지지 않게 되어 스토리지 전극을 패터닝하기 위한 건식식각시, 식각속도 차이를 유발시켜 과식각 마진을 감소시키게 된다. 그 결과 건식식각속도가 낮은 저농도영역에서 식각이 완전하게 이루어지지 않게 되어 스토리지 전극 패턴이 띠형태를 이루며 남게 되는 스트링거가 발생되는 문제가 있다. 또한, 후속의 공정에서 상기 스토리지 전극 상부에 질화막과 산화막이 적층된 구조의 유전막을 형성할 경우, 상기 스토리지 전극의 농도구배에 따라 질화막의 두께가 달리 형성됨으로써 유전막의 항복 전압이 부분적으로 낮아지게 되어 반도체 장치의 신뢰성이 저하되는 문제가 있다.

따라서 본 발명의 목적은, 스토리지 전극 내부의 불순물 농도구배를 감소시킬 수 있는 스토리지 전극 제조방법을 제공함에 있다.

본 발명의 다른 목적은, 스토리지 전극 내부의 불순물 농도구배를 감소시켜 스트링거의 발생이 방지되는 스토리지 전극 제조방법을 제공함에 있다.

상기 목적들을 달성하기 위하여 본 발명은, 반도체 메모리 장치의 캐패시터 하부전극 제조방법에 있어서,

캐패시터의 하부전극으로서 기능할 불순물이 도우프된 다결정 실리콘막을 활성 영역의 소오스 영역과 접촉되도록 형성한 후, 캐패시턴스를 증가시키기 위해 상기 다결정 실리콘막을 패터닝 하기전에 열처리 공정을 실시함을 특징으로 하는 방법을 제공한다.

도 1은 본 발명의 실시예가 적용되는 캐패시터 하부전극의 단면도

도 2는 본 발명의 실시예에 따른 캐패시터의 하부전극을 제조하기 위한 제조공정단계를 나타내는 흐름도

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.

도 1은 본 발명의 실시예가 적용되는 캐패시터 하부전극의 단면도로서, 캐패시터의 스토리지 전극으로서 형성되어질 불순물이 도우프된 다결정 실리콘막 114이 트랜지스터의 소오스 영역과 접촉되어 있는 상태를 나타낸다. 반도체 기판 100에 소자분리막 102을 형성하여 활성 영역을 정의한 뒤, 상기 활성 영역에 워드라인으로서 기능하는 게이트 전극 104과 스토리지 전극과 접촉되는 소오스 영역 105, 그리고 드레인 영역 106을 구비하여 트랜지스터를 완성한다. 바람직하게는, 상기 게이트 전극 104는 게이트 절연막, 다결정 실리콘 및 실리사이드가 차례로 적층되어 있는 구조로 형성한다. 이어서, 상기 트랜지스터가 형성되어 있는 반도체 기판 100을 평탄화함과 동시에 절연시키기 위해 제1절연막 108을 형성한 뒤, 비트라인 110 및 상기 비트라인 110상부에 제2층간절연막 112를 형성한다. 그리고 나서, 상기 제1층간절연막 108 및 제2층간절연막 112을 일부 식각하여 상기 소오스 영역 105을 노출시키는 개구를 형성한다. 그리고 나서, 상기 개구가 형성되어 있는 반도체 기판 100상부에 스토리지 전극을 형성하기 위한 도전막, 예컨대 인(P)등의 불순물이 도우프된 다결정 실리콘막 114을 형성한다. 상기 인등의 불순물이 도우프된 다결정 실리콘막 114을 형성하는 방법은, 불순물이 도핑되지 않은 다결정 실리콘을 증착한후에 인-시튜(in-situ) 방법으로 불순물을 도우프 하거나, 통상적인 이온주입공정으로 형성한다. 종래에는 상기 다결정 실리콘막 114에 통상의 언더컷 공정을 실시하거나 HSG실리콘을 형성하여 스토리지 전극의 표면적을 증가시킨 뒤, 사진 및 식각공정을 곧바로 실시하여 스토리지 전극으로 패터닝하였다. 그러나 본 발명에서는, 상기 인등의 불순물을 도우프된 다결정 실리콘막 114를 형성한 뒤, 각각의 하부전극으로 분리하기 위한 패터닝 공정전에 열처리 공정을 실시하여 상기 다결정 실리콘막 114내의 불순물 농도구배를 감소시킨다. 바람직하게는, 상기 열처리 공정은 상기 다결정 실리콘막 114을 형성한 후에 질소(N₂) 또는 아르곤(Ar) 가스 분위기에서 다결정 실리콘의 형성시킨 온도보다 높은 온도로 예를 들면, 약 600℃ 이상의 온도에서 일정시간 실시한다. 또는 추가 공정으로 인한 공정시간 단축을 위해 상기 다결정 실리콘막 114을 형성시킨 뒤, 동일한 챔버내에서 인-시튜로 상기 열처리 공정을 실시한다. 이와 같이 스토리지 전극 형성전에 열처리 공정을 실시함으로써, 상기 다결정 실리콘 114내 불순물의 농도구배가 감소되어 스토리지 전극 패터닝시 스트링거가 발생되거나 항복 전압이 저하되는 문제가 해소될 수 있다.

도 2는 본 발명의 실시예에 따른 캐패시터의 하부전극을 제조하기 위한 제조공정단계를 나타내는 흐름도이다. 도면을 참조하면, 본 발명에 따른 스토리지 전극을 형성하기 위한 스토리지 전극 제조공정은 크게 네단계로 구분할 수 있다. 먼저, 챔버내의 온도를 증가시키는 가열단계 1, 일정한 온도에 이르게 되면 스토리지 전극으로 형성하기 위한 도전물로서, 예컨대 인등의 불순물이 도우프된 다결정 실리콘막을 증착하는 증착단계 2, 상기 증착된 다결정 실리콘막의 불순물 농도구배를 감소시키기 위해 실시하는 상기 증착단계 2에 비해 보다 높은 온도에서 실시하는 열처리단계 3, 그리고 상기 열처리단계 3후에 가열된 챔버를 식히기 위한 냉각단계 4로 나뉘어진다. 바람직하게는 상기 가열단계 1, 증착단계 2 및 냉각단계는 통상적인 제조분위기에서 실시한다. 그러나 상기 열처리 단계 3는 본 발명의 핵심 공정으로써, 증착단계 2와 냉각단계 4사이에 실시하여 스토리지 전극내의 불순물 농도구배를 감소시킨다. 그 결과 스토리지 전극을 패터닝하는 과정에서 스트링거가 발생되는 문제가 해소되며, 후속의 유전막 형성공정에서는 질화막의 두께가 균일하게 형성되어 항복 전압이 저하되는 문제를 방지할 수 있게 된다.

상술한 바와 같이 본 발명에 따르면, 캐패시터의 스토리지 전극을 형성하기 위해 불순물이 도우프된 다결정 실리콘막을 형성한 뒤, 상기 다결정 실리콘막에 열처리공정을 실시한다. 그 결과, 상기 다결정 실리콘막의 불순물 농도구배가 감소되어 후속의 스토리지 전극을 형성하기 위한 사진 및 식각공정에서 스트링거가 발생되지 않는 장점이 있다. 또한 상기 농도구배가 감소된 스토리지 전극 상부에 유전막 형성시, 유전막의 두께가 균일하게 형성되어 항복 전압이 저하되는 효과가 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

1. 반도체 메모리 장치의 캐패시터 하부전극 제조방법에 있어서,

   캐패시터의 하부전극으로서 기능할 불순물이 도우프된 다결정 실리콘막을 활성 영역의 소오스 영역과 접촉되도록 형성한 후, 캐패시턴스를 증가시키기 위해 상기 다결정 실리콘막을 패터닝 하기전에 열처리 공정을 실시함을 특징으로 하는 방법.
2. 제 1항에 있어서, 상기 열처리 공정은 유전막을 형성하기 전에 실시함을 특징으로 하는 방법.
3. 제 1항에 있어서, 상기 열처리 공정은 약 600℃ 이상 1000℃ 이하의 온도에서 실시함을 특징으로 하는 방법.
4. 제 1항에 있어서, 상기 열처리 공정은 질소, 또는 아르곤 가스 분위기에서 실시함을 특징으로 하는 방법.
5. 제 1항에 있어서, 상기 열처리 공정은 다결정 실리콘막을 형성한 후, 인-시튜로 실시함을 특징으로 하는 방법.
6. 제 5항에 있어서, 상기 열처리 공정은 약 1시간 이내로 진행함을 특징으로 하는 방법.