KR950002277B1 - Dram의 제조방법 - Google Patents

Abstract

내용 없음.

Description

DRAM의 제조방법

제 1 도는 종래의 폴리이미드 역 패턴을 사용한 3차원 스토리지 노드의 스택형 커패시터의 DRAM의 제조 공정도.

제 2 도는 본 발명의 제 1 실시예에 의한 U자형 스토리지 노드의 스택형 커패시터를 갖는 DRAM의 제조 공정도.

제 3 도는 본 발명의 변형예이다.

본 발명은 DRAM의 제조방법에 관한 것으로, 특히 2차 식각으로 U자형 스토리지 노드를 구비함으로써, 그 용량이 더욱 증대하고 동시에 공정도 간단해진 스택형 커패시터를 갖는 DRAM의 제조방법에 관한 것이다.

다이나믹 랜덤 액세스 메모리(dynamic random access memory, DRAM)에 관하여는 지난 몇 해 동안 고집적도 기술에 있어서 눈부신 향상을 하였으며, 이미 주류는 메모리 용량이 64K비트에서 256K 비트로 변천하여 1M 비트 및 16M 비트에 이르기까지 생산되는 상태에 이르렀다. 이러한 고집적도의 DRAM에서는 셀 면적을 점점 줄이면서도 일정한 커패시터 용량을 유지할 수 있어야 한다. 예를 들면 16M 비트의 DRAM에서 셀 면적은 약 4 ㎛²이하이고 커패시터 면적은 약 5 ㎛²이하가 된다.

그런데 이렇게 전하축적 커패시터의 면적이 감소하여 용량이 작아질 경우 α-광선 주입에 따른 소프트 에러가 발생하게 되어 신뢰성 문제가 대두되게 되므로, 집적도를 향상시키기 위해서는 평면상의 전하축적 커패시터의 크기를 줄이면서도 셀 스토리지 커패시터의 용량을 일정하게 유지할 수 있어야 한다.

이러한 요구에 따라 3차원 스택 커패시터(Stacked Capacitor)형 DRAM 장치를 제안하여 실현시켜 왔다. 최근의 스택 커패시터형 DRAM 장치에서는 축적 커패시터의 한 쌍의 전극 중에서 한 전극이 3차원의 구조를 갖도록 형성한다. 그러하면 그것은 평면상의 동일 크기의 2차원적 구조의 축적 커패시터에 비하여 축적 커패시터의 용량이 30~40%정도 커진다. 그러나 기존의 3차원적 구조의 전극으로 하여 용량을 증가시키면 16M 비트 이상의 고집적도를 갖는 DRAM 장치를 제작할 수 없거나 제작할 수 있다 하더라도 제작 공정이 매우 복잡해지는 문제점이 있다.

좁은 커패시터 면적에서 높은 커패시터 용량을 확보하기 위한 방법으로서 상기 3차원 구조의 스토리지 전극을 가지는 스택 커패시터형 DRAM은 VLSI Technology의 1990년 심포지엄 중 "A 1.28 ㎛²Bit-line shieded Memory Cell Technology for 64 Mb DRAMs"등에 공지되어 있으며, 그 구조와 제조 방법에 관하여 도면을 참조로 하여 설명하겠다.

제 1 도는 폴리이미드 역 패턴을 사용한 3차원 스토리지 노드의 스택형 커패시터 DRAM의 제조 공정도로서, 먼저 제 1 도의 a에 도시한 바와 같이, 실리콘 기판(10)상에 필드 산화막(11)을 형성하여 소자를 분리한 후, 워드라인(게이트 전극(12)을 이온 주입으로 형성하고, 제 1 층간 절연막(14)을 형성한 후, 제1층간 절연막(14) 사이에 선택적으로 다결정 실리콘층(15')을 형성하고, 다결정 실리콘층(15') 상부에 평탄 구조의 비트 라인(15)을 형성한 후, 제 2층간 절연막(14')을 형성한다. 그리고 그 상부에 소정의 스토리지 노드 역 패턴의 폴리이미드층(16)을 형성한다.

다음 제 1 도의 b에 도시한 바와 같이, 스토리지 노드 폴리 실리콘층(17)을 CVD법을 이용하여 증착하고, 소정의 레지스트 패턴(R)을 형성한다.

그 후 제 1 도의 c에 도시한 바와 같이 폴리실리콘층(17)의 상부를 식각하고 레지스트(R) 및 폴리이미드층(16)을 제거한다.

그 후 제 1 도의 d에 도시한 바와 같이, 스토리지 전극(17) 상부에 절연막(18)을 형성하고 그 위에 플레이트 전극(19)을 증착함으로써 3차원 구조를 가진 한 쌍의 스택 커패시터가 완성된다.

그러나 이러한 종래의 기술은 평탄화된 비트 라인을 형성하여 동작 속도를 개선하고, 3차원 구조로 만듦으로써 제한된 면적에서 커패시터 용량을 어느 정도 증가 시킬 수 있게 되었으나, 여전히 제조 공정이 복잡하다는 단점을 갖고 있다.

그러므로 반도체 장치의 고집적화를 더욱 향상시키기 위해서는 커패시터 요량을 더욱 증대시켜야 함과 아울러 그 제조방법 또한 간단하게 할 필요가 있다.

따라서 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여, 2차 식각에 의한 U자형 스토리지 노드 전극을 구비함으로써, 그 용량이 더욱 증대하고 동시에 제조 공정도 간단해진 스택형 커패시터를 갖는 DRAM의 제조방법을 제공하고자 한다.

상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 필드 산화막을 형성한 후 게이트 전극을 형성하고 소스/드레인 불순물 영역을 이온 주입으로 형성하고 기판 전면에 층간 절연막을 증착시킨 후 소스 불순물 영역에 대한 접촉창을 형성하는 단계, 상기 접촉창 및 층간 절연막 위해 스토리지 전극이 될 도전층을 형성하고 그 상부에 소정의 포토레지스트 패턴을 형성하고, 그 포토레지스트 양 측벽에 스페이서를 형성하는 단계, 상기 포토레지스트 및 스페이서를 마스크로 하여 도전층을 소정의 깊이로 일차 식각하는 단계, 포토레지스트 패턴을 제거하고, 상기의 스페이서를 마스크로 하여 도전층을 2차 식각하여 스토리지 전극을 형성하는 단계, 그리고 절연막 및 플레이트 전극을 그 상부에 형성하는 단계를 포함한다.

이하 본 발명의 바람직한 실시예를 도면을 참조로 하여 설명하겠다.

본 발명에 따른 커패시터를 제조함에 있어서, 먼저 제 1 실시예에서는 제 2 도의 a에 도시한 바와 같이, P형 반도체 기판(20)상에 필드 산화막(21)으로 소자 분리 영역을 형성하고, 게이트 전극(23)을 형성한 후, 이온 주입 공정을 통하여 소스/드레인 불순물 영역(22,22')을 형성하고, 층간 절연막(24)으로서 약 700℃이상의 고온에서, 바람직하게는 850℃의 온도에서 LPCVD 공정으로 기판 전면에 HTO(High Temperature Oxide)막을 형성시키고, 층간 절연막(24)을 식각하여 소스 불순물 영역(22')과의 접촉창을 형성한다.

그 후 제 2 도의 b에 도시한 바와 같이, 그 상부에 스토리지 전극(26)을 도전성 재료로 약 5000Å이상 정도의 두께(k')로 증착한다. 이 때 스토리지 전극(26)은 도핑된 폴리실리콘을 사용하여 증착하거나, 또는 폴리실리콘을 증착한 후 이온주입하거나 POCl₃를 침적하여 형성한다. 연이어 상기 스토리지 전극(26) 위에 대략 필드 산화막(21)부터 게이트 전극(23) 상부에 걸친 포토레지스트 패턴(P.R.)을 형성하고 그 팬턴의 양 가장자리에 P.E.TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 P.E.SiN막을 200℃이하의 저온에서 증착하여 스페이서(27)를 형성한다.

제 2 도의 c에 도시한 바와 같이, 상기 포토레지스트 패터(P.R.) 및 스페이서(27)를 전극 마스크로 하여 타임에치(time etch)법으로 스토리지 전극(26)의 양 가장자리 부분을 500~2000Å 정도의 깊이a로 건식 식각하여 단차를 형성하도록 한다. 여기서 k'은 스토리지 전극(26)의 기판에서부터의 높이이고 k는 그 전극을 a만큼 식각한 후의 높이이다. 즉, k'=k+a이다.

그후 제 2 도의 d에 도시한 바와 같이, 포토레지스타(P.R.)을 제거하고, 상기 스페이서(27)를 마스크로 하여 스토리지 전극(26)을 형성하는 폴리실리콘층을 K만큼 식각한다.

그리하여 단면의 양 가장자리부는 완전히 식각되고 스페이서(27) 아랫 부분은 식각되지 않으며 양 스페이서(27)의 내부는 약 a 정도 두께의 스토리지 전극(26)이 남게 된다.

그 다음에 제 2 도의 e에 도시한 바와 같이 상기 스페이서(27)를 습식식각법으로 제거한 후, 상기 스토리지 전극(26)의 외면을 절연막(28)으로 증착 피복하고 상기 절연막(28) 외면에 플레이트 전극(29)으로서 폴리 실리콘층을 증착함으로써, 본 발명의 제 1 실시예의 커패시터를 완성한다.

본 발명에 따른 커패시터를 제조함에 있어서, 커패시터의 축적용량을 증대시키는 방법으로 다음과 같이 할 수 있다. 상기 U자형 스토리지 전극(26')으로서 폴리실리콘층을 형성한 후 540℃ 내지 600℃사이의 온도에서 열처리하여 폴리실리콘의 그레인(grain)을 성장함으로써, 제 3 도에 도시한 바와 같이 스토리지 전극의 표면에 굴곡을 형성하도록 하여 커패시터 용량을 증가시킬 수 있다. 또, 폴리 실리콘층으로 상기한 U자형 스토리지 전극(26)을 형성한 후 그 위에 HSG(hemispherical shaped grains)을 형성하고 다시 패터닝을 행하는 방법을 적용하는 것도 가능하다. 절연막(28) 및 플레이트 폴리실리콘(29)의 형성은 제 1 실시예에서와 같다.

따라서 본 발명에 의한 트렌치 커패시터 제조방법은 2차 식각에 의한 U자형 스토리지 노드전극을 구비함으로써 종래의 커패시터에 비교하여 커패시터 용량이 더욱 증대하게 되었고, 아울러 그 제조방법 또한 간단하게 됨으로써 반도체 장치의 집적도 및 제조 수율이 크게 향상되게 되었다.

Claims (11)

1. 반도체 기판상에 필드 산화막을 형성한 후 게이트 전극을 형성하고 소스/드레인 불순물 영역일 이온 주입으로 형성하고 기판 전면에 층간 절연막을 증착시킨 후 소스 불순물 영역에 대한 접촉창을 형성하는 단계, 상기 접촉창 및 층간 절연막 위에 스토리지 전극이 될 도전층을 형성하고 그 상부에 소정의 포토레지스트 패턴을 형성하고, 그 포토레지스트 양측 벽에 스페이서를 형성하는 단계, 상기 포토레지스트 및 스페이서를 마스크로 하여 도전층을 소정의 깊이로 일차 식각하는 단계, 포토레지스트 패턴을 제거하고, 상기의 스페이서를 마스크로 하여 도전층을 2차 식각하여 스토리지 전극을 형성하는 단계, 그리고 절연막 및 플레이트 전극을 그 상부에 형성하는 단계를 포함하는 DRAM의 제조방법.
2. 제 1 항에 있어서, 상기 스토리지 전극 및 플레이트 전극은, 폴리실리콘을 증착한 후, 이온주입 또는 POCl₃를 침적하여 형성하거나, 또는 도핑된 폴리실리콘을 증착하여 형성하는 DRAM의 제조방법.
3. 제 1 항에 있어서, 상기 스페이서는 P.E.TEOS 또는 P.E.SiN중 어느 하나로 형성하는 DRAM의 제조방법.
4. 제 2 항에 있어서, 상기 스페이서는 200℃이하의 온도에서 형성하는 DRAM이 제조방법.
5. 제 3 항에 있어서, 상기 스페이서의 두께는 500~2000Å인 DRAM의 제조방법.
6. 제 1 항에 있어서, 상기 도전층의 일차 식각 깊이는 원하는 스토리지 전극의 두께만큼 행하는 DRAM의 제조방법.
7. 제 1 항에 있어서, 상기 스페이서 제거시 습식식각법을 이용하는 DRAM의 제조방법.
8. 제 1 항에 있어서, 상기 2차 식각공정은 상기 스페이서의 외곽 부분에는 도전층이 완전히 제거되고 스페이서 내부는 소정 두께의 도전층이 남아 있게 될 때까지 식각하는 DRAM의 제조방법.
9. 제 5 항에 있어서, 제 7 항에 있어서, 상기 도전층의 식각은 건식식각법을 이용하는 DRAM의 제조방법.
10. 제 1 항에 있어서, 상기 스토리지 전극의 높이는 5000Å 이상인 DRAM의 제조방법.
11. 제 1 항에 있어서, 상기 패턴 형성된 스토리지 전극은 540℃ 내지 600℃ 범위에서 열처리하는 단계를 더 포함하는 DRAM의 제조방법.