KR100323990B1 - 반구형결정입자들을갖는캐패시터의제조방법 - Google Patents

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Abstract

표면에 반구형 결정입자들을 갖는 하부 전극층과 상부 전극층 사이에 유전체층을 갖는 반도체 장치의 제조 방법에 있어서, 상기 하부 전극층의 식각 손상을 최소화하고 그 표면의 도판트 농도를 증가시킬 수 있도록 상기 하부 전극층을 건식 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다. 반구형 결정입자들의 표면에서 도판트의 농도가 저하되는 것을 방지하여 높은 Cmin/Cmax의 비율을 얻을 수 있다.

Description

반구형 결정입자들을 갖는 캐패시터의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반구형 결정입자(hemi-spherical grain; HSG)들을 갖는 캐패시터에 있어서 최소 캐패시턴스 대 최대 캐패시턴스(이하 "Cmin/Cmax"라 한다)의 비율을 증가시킬 수 있는 캐패시터의 제조 방법에 관한 것이다.
하나의 억세스 트랜지스터와 하나의 스토리지 캐패시터로 구성된 메모리 셀의 다수를 사용하는 다이나믹 랜덤 억세스 메모리(dynamic random access memory; 이하 "DRAM"이라 한다)와 같은 반도체 메모리 장치에 있어서, 셀 캐패시턴스는 독출 능력을 향상시키고 소프트 에러율(soft error rate; SER)을 감소시키기 때문에 셀 메모리 특성의 향상에 중요한 역할을 한다. 그러나, 반도체 메모리 장치의 집적도가 증가함에 따라 칩당 단위 셀의 면적이 감소하여 캐패시터가 차지하는 면적이 더욱 줄어들고 있으므로, 집적도의 증가와 함께 단위 면적당 캐패시턴스를 증가시키는 것이 필수적이다.
일반적으로 캐패시턴스는 하부 전극층과 상부 전극층이 얼마나 많은 면적을공유하느냐에 비례하기 때문에, 작은 부피 속에 하부 전극층의 표면을 크게 하려는 노력이 계속되어 왔다. 그 대부분은 캐패시터의 하부 전극층의 구조에 관한 것으로, 초기의 평면형 캐패시터 구조에서 스택 또는 트렌치 캐패시터와 같은 3차원 캐패시터 구조로 변화되고 있다. 그러나, 이와 같이 하부 전극층의 구조를 개선하여 캐패시턴스를 증가시키고자 하는 시도는 디자인-룰(design rule)의 한계와 복잡한 제조 공정과 같은 문제에 부딪친다.
이에 따라, 하부 전극층의 물리적 성질을 이용하여 캐패시턴스를 증가시키는 방법이 제안되었는데, 그 중의 하나로, 하부 전극층의 표면에 반구형 결정입자(HSG)들을 형성하여 상기 하부 전극층의 표면적을 크게 하는 방법이 미합중국 특허 제5,385,863호에 개시되어 있다. 상기 선행 특허에 기재된 방법에 의하면, 비정질 실리콘(amorphous silicon)층이 저압 화학 기상 증착(low pressure chemical vapor deposition; 이하 "LPCVD"라 한다) 방법에 의해 형성되고 인(P)으로 이온 주입된다. 이어서, 비정질 실리콘층의 표면을 세정하고 그 위의 자연 산화막을 제거한 후, 웨이퍼를 초고진공 CVD 장비의 챔버에 넣는다. 상기 챔버는 10-9Torr와 같은 초고진공으로 유지되고 기판은 500℃ 내지 620℃의 온도 범위에서 일정한 온도로 가열된다. 그 후, 사일렌(SiH4) 또는 다이사일렌(Si2H6)과 같은 소오스 가스의 공급에 의해 결정핵들이 발생된다. 이러한 기술은 통상 결정종자(crystal seeding)법이라 불리워진다. 결정핵들이 형성된 후 고진공하의 열처리를 실시하면, 상기 결정핵들의 각각이 반구형의 결정입자들로 성장된다. 결국, 상기 비정질 실리콘층은 반구형 결정입자들에 의해 발생된 굴곡형의 표면을 갖는 다결정 실리콘층으로 변환된다.
이하, 종래 방법에 의한 반구형 결정입자를 갖는 캐패시터의 제조 방법을 도 1, 도 2, 도 10a 및 도 10b를 참조하여 설명하고자 한다.
도 1을 참조하면, 트랜지스터(도시하지 않음)가 형성되어 있는 반도체 기판(10)의 상부에 절연층(12)을 형성한 후, 사진식각 공정을 통해 상기 절연층(12)을 식각하여 활성 영역, 예컨대 트랜지스터의 소오스 영역을 노출시키는 콘택홀(14)을 형성한다. 이어서, 상기 콘택홀(14)을 포함한 절연층(12)의 상부에 비정질 실리콘층(16)을 LPCVD 방법으로 증착하고 인(P)으로 도핑시킨 후, 상기 비정질 실리콘층(16)의 상부에 캐패시터 하부 전극층의 형성을 위한 감광막 패턴(18)을 형성한다. 상기 감광막 패턴(18)을 식각 마스크로 이용하여 비정질 실리콘층(16)을 염소(Cl2)계 플라즈마를 이용하여 건식 식각함으로써 상기 비정질 실리콘층(16)을 하부 전극층 모양으로 패터닝한다. 여기서, 상기 비정질 실리콘층(16)을 건식 식각할 때 그 측벽, 즉 모서리(edge)가 손상되어 도 10a와 같이 경사진 에치(slop etch) 부분을 가지는 경사진 측벽 프로파일이 얻어진다.
도 2를 참조하면, 상기 감광막 패턴(18)을 제거한 후, 공지의 결정종자법과 열처리 공정을 통해 비정질 실리콘층(16)의 표면 상에 반구형 결정입자(20)들을 성장시킨다. 도 10b는 도 10a의 점선부분의 단면도로서, 이는 반구형 결정입자(20)들을 성장시킨 이후의 V-SEM 프로파일이다. 이후, 상기 비정질 실리콘층(16)은 후속하는 약 800℃의 열처리 공정에 의해 다결정 실리콘층으로 변환된다. 이어서, 도시하지는 않았으나, 반구형 결정입자(20)들을 갖는 다결정 실리콘층으로 이루어진 캐패시터의 하부 전극층 상에 유전체층 및 상부 전극층을 순차적으로 형성하여 캐패시터를 완성한다.
도 3은 상기 도 2 및 도 10b의 반구형 결정입자(20) 하나를 확대 도시한 것으로, 상기 반구형 결정입자(20)의 표면(22)에 인(P)(24)의 이동(migration)이 이루어지지 않음을 보여준다. 이는 비정질 실리콘층(16)을 건식 식각할 때 그 측벽이 받는 식각 손상(etch damage)으로 인하여 후속하는 반구형 결정입자들의 성장 공정시 비정질 실리콘의 결정화가 쉽게 일어나 결정입자 경계(grain boundary)가 형성됨으로써 인(P)(24)의 이동이 어려워졌기 때문이다.
이와 같이 반구형 결정입자(20)의 표면(22)에서 도판트(dopant), 즉 인(P)(24)의 농도가 낮아지게 되면, 캐패시터에 바이어스를 가하는 방향, 즉 유전체층에 전계가 가해지는 방향에 따라 캐패시턴스가 달라지게 된다. 이를 좀더 구체적으로 살펴보면 다음과 같다.
일반적으로 캐패시터에 데이터를 저장할 때, 유전체층의 양쪽 노드(node)에 걸리는 전위 포텐셜(voltage potential)의 차이에 의해서 발생하는 전계에 의하여 하부 전극층의 표면에 전자 또는 정공(hole)이 모이게 된다. 특히, 유전체층의 하부 노드의 전위가 상부 노드의 전위보다 높을 경우에는, 하부 전극층 내의 정공들이 유전체층에 가해지는 전계에 의해 상부 전극층의 방향으로 움직이게 되어 하부 전극층의 표면에 모이게 된다. 이때, 반구형 결정입자의 표면에서 농도가 낮아지게되면, 하부 전극층의 표면에서 캐리어(carrier)들이 서로 상쇄되어 공핍층(depletion layer)이 만들어지게 된다. 상기 공핍층은 하나의 기생 캐패시터로 작용하게 되는데, 상기 기생 캐패시터의 캐패시턴스를 Cd라 하고 유전체층에 의해 발생한 캐패시턴스를 Cc라 할 때 Cd << Cc의 관계가 성립된다.
상기 상부 전극층, 공핍층에 의한 기생 캐패시터, 유전체에 의한 캐패시터 및 하부 전극층은 직렬 구조를 갖기 때문에, 전체 캐패시턴스 Ct는
가 되며, Cd << Cc의 관계를 고려하면 Ct < Cc의 관계가 성립됨을 알 수 있다. 즉, 이것은 Cmin/Cmax의 비율이 작아진다는 것을 의미한다.
DRAM 제품에서는 최소 캐패시턴스 Cmin의 의미가 대단히 중요한데, 이것은 데이터 "1"을 저장할 때 "하이(HIGH)" 상태의 전위 레벨을 사용하기 때문이다. "하이" 레벨을 사용한다는 것은 캐패시터의 하부 노드에 "하이" 전위 레벨이 인가되는 것을 의미하며, 이것은 상부 노드의 전위보다 하부 노드의 전위가 높다는 것이 된다. 따라서, 전술한 바와 같이 반구형 결정입자의 표면 농도가 낮아지게 되면 데이터 "0"을 저장할 때보다 데이터 "1"을 저장하고자 할 때 더 작은 양의 전하가 충전되게 된다. 이러한 비대칭성 캐패시턴스는 전체 반도체 칩의 성능을 저하시킨다.
따라서, 본 발명의 일 목적은 반구형 결정입자들을 갖는 하부 전극층의 표면 도판트 농도를 증가시켜 높은 Cmin/Cmax의 비율을 얻을 수 있는 캐패시터의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 하부 전극층의 표면 상에 형성되는 반구형 결정입자들의 표면까지 도판트의 이동을 유발하여 높은 Cmin/Cmax의 비율을 얻을 수 있는 캐패시터의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 스토리지 캐패시터의 하부 전극층의 표면 도판트 농도를 증가시켜 높은 Cmin/Cmax의 비율을 얻을 수 있는 DRAM 장치의 제조 방법을 제공한다.
도 1 및 도 2는 종래 방법에 의한 반도체 장치의 캐패시터 제조 방법을 설명하기 위한 단면도들.
도 3은 도 2에 도시한 반구형 결정입자의 확대도.
도 4는 본 발명의 실시예가 적용되는 DRAM 장치의 일부분을 도시한 단면도.
도 5 내지 도 9는 상기 도 4에 도시한 DRAM 장치의 제조 방법을 설명하기 위한 단면도들.
도 10a 및 도 10b는 종래의 기술에 의한 건식 식각 방법에 의해 형성된 하부전극층의 12.OACI IL-SEM 프로파일 및 V-SEM 프로파일을 나타내는 사진들.
도 11a 및 도 11b는 본 발명의 실시예에 따른 건식 식각 방법에 의해 형성된 하부 전극층의 12.OACI IL-SEM 프로파일 및 V-SEM 프로 파일을 나타내는 사진들.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 필드 산화막
104 : 활성 영역 106 : 게이트 산화막
108 : 게이트 전극 110 : 소오스 영역
112 : 드레인 영역 114 : 제1 층간 절연막
116 : 제1 콘택홀 118 : 플러그
120 : 비트라인 122 : 제2 층간 절연막
124 : 제2 콘택홀 125 : 도핑된 비정질 실리콘층
126 : 하부 전극층 128 : 반구형 결정입자
130 : 유전체층 132 : 상부 전극층
상기 일 목적을 달성하기 위하여 본 발명은, 그 표면에 반구형 결정입자들을 갖는 하부 전극층과 상부 전극층 사이에 유전체층을 갖는 반도체 장치의 제조 방법에 있어서, 상기 하부 전극층의 식각 손상을 최소화하고 그 표면의 도판트 농도를 증가시킬 수 있도록 상기 하부 전극층을 건식 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 건식 식각은 상기 하부 전극층의 측벽이 수직 프로파일을 갖도록 진행한다.
바람직하게는, 상기 건식 식각은 브로모수소(HBr) 가스, 염소(Cl2) 가스, 및 이산화헬륨(HeO2) 가스를 이용한 플라즈마 식각 방법으로 진행한다. 더욱 바람직하게는, 상기 브로모수소(HBr) 가스, 염소(Cl2) 가스, 및 이산화헬륨(HeO2) 가스의 비율을 8:2:1로 한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 하부 전극층과 상부 전극층 사이에 유전체층을 갖는 반도체 장치의 제조 방법에 있어서, 상기 하부 전극층을 건식 식각 공정으로 패터닝하는 단계와, 상기 패터닝된 하부 전극층의 표면에 반구형 결정입자들을 성장시키는 단계를 구비하며, 상기 하부 전극층의 건식 식각은 후속하는 반구형 결정입자들의 성장 단계시 상기 하부 전극층에 도핑되어 있는 도판트가 상기 반구형 결정입자들의 표면까지 이동될 수 있도록 상기 하부 전극층의 식각 손상을 최소화하여 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
상기 또다른 목적을 달성하기 위하여 본 발명은, 소오스 및 드레인 영역과 게이트 전극으로 구성되는 하나의 억세스 트랜지스터와 하부 전극층, 유전체층 및 상부 전극층으로 구성되는 하나의 스토리지 캐패시터로 이루어진 복수개의 메모리 셀을 구비하는 DRAM 장치의 제조 방법에 있어서; 상기 트랜지스터가 형성되어 있는 반도체 기판의 상부에 절연층을 형성하는 단계; 상기 절연층을 식각하여 상기 소오스 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 및 절연층의 상부에 도전층을 증착하는 단계; 상기 도전층의 식각 손상을 최소화하고 그 표면의 도판트 농도를 증가시킬 수 있도록 상기 도전층을 건식 식각하여, 상기 콘택홀을 통해 상기 소오스 영역에 접속되는 하부 전극층을 형성하는 단계; 그리고 상기 하부 전극층의 표면에 반구형 결정입자들을 성장시키는 단계를 구비하는 것을 특징으로 하는 DRAM 장치의 제조 방법을 제공한다.
바람직하게는, 상기 도전층의 건식 식각은 후속하는 반구형 결정입자들의 성장 단계시 상기 도전층에 도핑되어 있는 도판트가 상기 반구형 결정입자들의 표면까지 이동될 수 있도록 상기 도전층의 식각 손상을 최소화하여 진행한다.
바람직하게는, 상기 도전층의 건식 식각은 상기 하부 전극층의 측벽이 수직 프로파일을 갖도록 진행한다.
바람직하게는, 상기 도전층은 도핑된 비정질 실리콘층을 저압 화학 기상 증착(LPCVD) 방법으로 증착하여 형성하며, 상기 반구형 결정입자들을 형성하는 단계에서 상기 비정질 실리콘층의 표면이 다결정 실리콘층으로 변환된다.
바람직하게는, 상기 반구형 결정입자들을 성장시키는 단계 후, 상기 하부 전극층 상에 유전체층을 형성하는 단계; 및 상기 유전체층 상에 상부 전극층을 형성하는 단계를 더 구비한다.
상술한 바와 같이 본 발명에 의하면, 캐패시터의 하부 전극층을 패터닝할 때 상기 하부 전극층의 측벽이 받는 식각 손상이 최소화되도록 건식 식각을 진행한 후, 상기 하부 전극층의 표면에 반구형 결정입자들을 성장시킨다. 따라서, 상기 하부 전극층에 도핑되어 있는 도판트가 상기 반구형 결정입자들의 표면까지 용이하게 이동되므로, 반구형 결정입자들의 표면에서 도판트의 농도가 저하되는 것을 방지하여 높은 Cmin/Cmax의 비율을 얻을 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 4는 본 발명의 실시예가 적용되는 DRAM 장치의 일부분을 도시한 단면도이다.
도 4를 참조하면, 필드 산화막들(102)에 의해 정의된 반도체 기판(100)의 활성 영역(104) 상에 한 쌍의 억세스 트랜지스터(T1, T2)가 형성되어 있다. 상기 억세스 트랜지스터들(T1, T2)은 기판(100)의 표면에 형성된 소오스 영역들(110)과, 각 채널 영역(111)을 통해 상기 소오스 영역(110)과 이격되어 상기 기판(100)의 표면에 형성된 공통 드레인 영역(112)과, 각 채널 영역(111)의 상부에 형성된 게이트 산화막(106)과, 각 게이트 산화막(106)의 상부에 형성된 게이트 전극(108)과, 각 게이트 전극(108)의 양 측벽에 형성된 측벽 절연막(109)으로 구성되어 있다. 바람직하게는, 상기 게이트 전극(108)은 도핑된 다결정 실리콘층(108a)과 금속 실리사이드층(108b)으로 구성된 폴리사이드(polycide)층으로 형성된다. 필드 산화막들(102)의 상부에는 상기 억세스 트랜지스터들(T1, T2)과 인접한 억세스 트랜지스터의 게이트 전극들로부터 신장되는 워드라인들(113)이 형성되어 있다.
상기 워드라인들(113)과 억세스 트랜지스터들(T1, T2)의 상부에는 제1 층간 절연막(114)이 형성되어 있다. 상기 공통 드레인 영역(112)의 표면 일부위를 노출시키는 제1 콘택홀(116)이 제1 층간 절연막(114)을 관통하여 제공되어 있다. 상기 제1 콘택홀(116)의 내부에는 공통 드레인 영역(112)과 접속되는 도핑된 다결정 실리콘 또는 텅스텐과 같은 플러그(118)가 충진되어 있다. 상기 플러그(118)는 도핑된 다결정 실리콘, 금속, 폴리사이드, 또는 실리사이드로 형성된 비트라인(120)과 접속되어 있다.
상기 비트라인(120)과 제1 층간 절연막(114)의 상부에는 제2 층간 절연막(122) 및 절연층(123)이 순차적으로 적층되어 있다. 각 소오스 영역(110)의표면 일부위를 노출시키는 제2 콘택홀들(124)이 상기 제1 및 제2 층간 절연막(114)(122)과 절연층(123)을 관통하여 제공되어 있다. 상기 절연층(123)의 상부에는 스토리지 캐패시터들(C1, C2)이 형성되어 있다. 스토리지 캐패시터들(C1, C2)의 각각은 반구형 결정입자(128)를 갖는 하부 전극층(126)을 구비하고 있다. 상기 하부 전극층들(126)은 제2 콘택홀들(124)을 통해 소오스 영역들(110)과 각각 접속된다. 상기 하부 전극층(126)의 상부에는 유전체층(130) 및 상부 전극층(132)이 차례로 적층되어 있다.
이하, 상술한 구조를 갖는 DRAM 장치의 제조 방법을 도 5 내지 도 9와 도 11a 및 도 11b를 참조하여 상세히 설명하고자 한다.
도 5는 절연층(123) 및 제2 콘택홀(124)을 형성하는 단계를 도시한다. P형 반도체 기판(100)을 준비한 후, 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 또는 개량된 LOCOS 공정에 의해 상기 기판(100)의 상부에 필드 산화막들(102)을 형성함으로써 상기 기판(100)을 활성 영역(104)과 비활성 영역으로 구분한다. 이어서, 건식 산화 또는 습식 산화 공정을 실시하여 상기 활성 영역(104)의 상부에 게이트 산화막(106)을 형성한 후, 그 위에 도전층을 증착하고 이를 사진식각 공정으로 패터닝함으로써 게이트 전극(108)을 형성한다. 바람직하게는, 상기 게이트 전극(108)은 도핑된 다결정 실리콘층(108a)과 금속 실리사이드층(108b)이 적층된 폴리사이드층으로 형성한다. 다음에, 상기 게이트 전극(108)을 이온주입 마스크로 사용하여 상기 활성 영역(104)의 표면에 N형 불순물을 이온주입함으로써 소오스 영역(110) 및 드레인 영역(112)을 형성한다. 상기한 공정들의 결과로써 억세스 트랜지스터들(T1, T2)이 완성된다.
이어서, 상기 억세스 트랜지스터들(T1, T2)이 형성된 결과물의 상부에 제1 층간 절연막(114)을 형성한 후, 사진식각 공정을 통해 상기 드레인 영역(112)의 상부에 적층된 제1 층간 절연막(114)을 식각하여 드레인 영역(112)의 표면 일부분을 노출시키는 제1 콘택홀(116)을 형성한다. 상기 제1 콘택홀(116)의 내부를 도핑된 다결정 실리콘 또는 텅스텐과 같은 플러그(118)로 충진시킨 후, 상기 플러그(118) 및 제1 층간 절연막(114)의 상부에 도전층을 증착하고 이를 사진식각 공정으로 패터닝함으로써 비트라인(120)을 형성한다. 바람직하게는, 상기 비트라인(120)은 도핑된 다결정 실리콘, 금속, 폴리사이드, 또는 실리사이드로 형성된다.
이어서, 상기 비트라인(120)이 형성된 결과물의 상부에 제2 층간 절연막(122), 예컨대 BPSG(borophosphosilicate glass)막을 약 3000Å의 두께로 적층한 후, 그 상부에 절연층(123)으로, 예컨대 고온 산화막(high temperature oxide; HTO)을 약 2000Å의 두께로 적층한다. 상기 절연층(123)은 후속하는 비정질 실리콘층의 건식 식각 공정시 식각 종료점으로 제공된다. 이어서, 사진식각 공정을 통해 소오스 영역(110)의 상부에 적층되어 있는 제1 및 제2 층간 절연막(114, 122)과 절연층(123)을 식각하여 상기 소오스 영역(110)의 표면 일부분을 노출시키는 제2 콘택홀(124)을 형성한다.
도 6은 도핑된 비정질 실리콘층(125) 및 감광막 패턴(127)을 형성하는 단계를 도시한다. 상기와 같이 제2 콘택홀(124)을 형성한 후, 상기 절연층(123)의 상부에 N형 도판트, 예컨대 인(P)(140)으로 도핑된 비정질 실리콘층(125)을 저압 화학기상 증착(LPCVD) 방법에 의해 약 6500Å의 두께로 증착한다. 상기 제2 콘택홀(124)은 도핑된 비정질 실리콘층(125)으로 충진시킬 수 있다. 또는, 상기 비정질 실리콘층(125)의 형성 전에 제2 콘택홀(124)을 인(P)으로 도핑된 다결정 실리콘층으로 충진시킬 수 있다. 바람직하게는, 상기 비정질 실리콘층(125)은 약 1×1020atoms/cm3의 농도로 균일하게 도핑된다.
상기와 같이 비정질 실리콘층(125)을 형성한 후, 비정질 실리콘층(125)의 상부에 감광막을 도포하고 상기 감광막을 노광 및 현상하여 캐패시터의 하부 전극층이 형성될 영역 상에 감광막 패턴(127)을 형성한다.
도 7은 하부 전극층(126) 및 반구형 결정입자들(128)을 형성하는 단계를 도시한다. 상기 감광막 패턴(127)을 식각 마스크로 이용하여 비정질 실리콘층(125)을 건식 식각하여 각 메모리 셀 단위로 전기적으로 독립되는 캐패시터의 하부 전극층(126)을 형성한다. 바람직하게는, 상기 건식 식각은 하부 전극층(126)의 측벽이 수직 프로파일을 갖도록 브로모수소(HBr) 가스, 염소(Cl2) 가스, 및 이산화헬륨(HeO2) 가스를 이용하는 플라즈마 식각 방법으로 진행한다.
보다 구체적으로 설명하면, Applied Material사의 P-5000 장비의 챔버에 웨이퍼를 넣은 후, 챔버 내의 압력은 약 100mT, RF 전력은 약 350W, 브로모수소(HBr) 가스의 유속은 약 120 SCCM(standard cubic centimeter perminute), 염소(Cl2) 가스의 유속은 약 30 SCCM, 그리고 이산화헬륨(HeO2) 가스의 유속은 약 15 SCCM의 조건의 조건 하에서 식각 종료점이 검출될 때까지 비정질 실리콘층(125)을 건식 식각한다. 그 후, 챔버 내의 압력은 약 80mT, RF 전력은 약 200W, 브로모수소(HBr) 가스의 유속은 약 50 SCCM, 염소(Cl2) 가스의 유속은 약 10 SCCM, 그리고 이산화헬륨(HeO2) 가스의 유속은 약 5 SCCM의 조건으로 약 120초 동안 비정질 실리콘층(125)을 과도 식각(over-etch)한다.
상기한 건식 식각 공정시 염소(Cl2) 가스가 주 식각제(main etchant)로서 작용하며, 이산화헬륨(HeO2) 가스는 비정질 실리콘층(125)과 산화막으로 이루어진 절연층(123)과의 식각 선택비를 높여주는 역할을 하고, 브로모수소(HBr) 가스는 비정질 실리콘층(125)과 감광막(127)과의 식각 선택비를 높여주는 역할을 한다. 바람직하게는, 상기 브로모수소(HBr) 가스, 염소(Cl2) 가스, 및 이산화헬륨(HeO2) 가스의 비율을 8:2:1로 한다. 상술한 본 발명의 건식 식각 방법에 의하면, 비정질 실리콘층(125)을 수직 식각하여 그 측벽이 받는 식각 손상을 최소화할 수있으며, 식각 후 하부 도전층(126) 표면의 인(P) 농도를 높게 유지할 수 있다.
여기서, 하부 전극층(126)과 하부전극층(126) 사이의 간격을 줄여 메모리 셀의 집적도를 증가시키기 위하여, 상기 비정질 실리콘층(125)을 건식 식각하기 전에 감광막 패턴(127)의 측벽에 폴리머(polymer)를 형성하는 폴리머 형성 공정을 실시할 수도 있다. 즉, 상기 감광막 패턴(127)을 형성한 후, 평행평판형 시스템인 LRC사의 레인보우(rainbow) 4528 장비에서 챔버 내의 압력은 약 400mT, RF 전력은약800W, 아르곤(Ar) 가스의 유속은 약 200 SCCM, CHF3가스의 유속은 약 30 SCCM, 그리고 CF4가스의 유속은 약 15 SCCM의 조건으로 약 45초 동안 폴리머 형성 공정을 실시한다. 그러면, 상기 폴리머 형성 공정의 부산물로서 폴리머가 감광막 패턴(127)의 측벽에 쌓이게 된다. 이와 같이 형성된 폴리머와 감광막 패턴(127)을 식각 마스크로 이용하여 전술한 건식 식각 방법에 의해 비정질 실리콘층(125)을 패터닝하게 되면, 하부 전극층(126)과 하부 전극층(126) 사이의 간격을 약 0.2μm까지 줄일 수 있다.
상기와 같은 방법에 의해 N형 도판트된 비정질 실리콘층(125)을 건식 식각하면, 도 11a와 같이 상기 비정질 실리콘층(125)의 측벽의 모서리 손상이 방지된 수직 프로파일을 갖는 하부 전극(126)이 형성된다. 이와 같이 N형 도판트의 비정질 실리콘층(125)를 상기와 같은 식각 공정 조건 하에서 건식 식각하여 수직 프로파일을 갖는 하부 전극(126)을 형성하므로써 그 표면의 인(P)의 농도를 높게 유지할 수 있다. 실험 분석에 의하면, 상기한 본 발명의 건식 식각에 의해 경사 식각 손상이 최소화되어 수직 프로파일 구조를 갖는 하부 전극(126)의 도판트의 농도가 종래의 방법에 의해 경사 식각된 하부 전극층의 인(P)의 도판트 농도 대비 약 10배 정도 높은 것을 검출할 수 있었다.
상술한 건식 식각 공정을 통해 비정질 실리콘 하부 전극층(126)을 형성한 후, 감광막 패턴(127)을 에싱(ashing) 및 스트립 방법으로 제거한다. 이어서, 상기 비정질 실리콘 하부 전극층(126)의 표면을 세척하고 그 표면 상에 형성된 자연 산화막을 희석된 불산으로 제거한다. 이어서, 웨이퍼를 초고진공 화학 기상 증착(CVD) 장비의 챔버 내에 넣고 공지의 결정종자법과 열처리 공정을 실시하여 상기 비정질 실리콘 하부 전극층(126)의 표면에 반구형 결정입자들(128)을 성장시킨다. 구체적으로, CVD 장비의 챔버를 10-9Torr와 같은 초고진공으로 유지하고 기판을 500℃ 내지 620℃의 온도 범위에서 일정한 온도로 가열시킨 후, 사일렌(SiH4) 또는 다이사일렌(Si2H6)과 같은 소오스 가스의 공급에 의해 결정핵들을 발생시킨다. 이와 같이 결정핵들이 형성된 후 고진공하의 열처리를 실시하면, 상기 결정핵들의 각각이 반구형의 결정입자들(128)로 성장된다. 결국, 상기 비정질 실리콘 하부 전극층(126)은 후속하는 약 800℃의 열처리 공정에 의해 도 11b와 같이 반구형 결정입자들(128)을 갖는 다결정 실리콘층으로 변환된다. 도 11b는 도 11a의 점선부위의 단면도로서, HSG 공정 이후에 촬영된 사진이다.
도 8은 상기 반구형 결정입자(128) 하나를 확대 도시한 것으로, 본 발명에서는 반구형 결정입자들(128)의 표면(129)까지 인(P)(140)의 이동이 잘 이루어졌음을 알 수 있다. 이는 비정질 실리콘층(125)의 건식 식각이 식각 손상을 최소화시키도록 진행되어 상기 비정질 실리콘 하부 전극층(126)의 측벽에 결함(defect)이 생성되지 않았기 때문이다. 따라서, 반구형 결정입자들(128)을 성장시킬 때 하부 전극층(126)으로부터 반구형 결정입자들(128)의 표면(129)까지 인(P)(140)이 용이하게 이동되어 상기 반구형 결정입자들(128)의 표면(129)에서 도판트 농도가 저하되는 것을 방지할 수 있다.
도 9는 캐패시터(C1, C2)를 완성하는 단계를 도시한다. 상기와 같이 반구형 결정입자들(128)을 갖는 다결정 실리콘층으로 이루어진 캐패시터의 하부 전극층(126)을 형성한 후, 그 상부에 고유전 물질, 예컨대 ONO(oxide/nitride/oxide)로 이루어진 유전체층(130)을 형성한다. 이어서, 상기 유전체층(130)의 상부에 N형 도판트, 예컨대 인(P)이 도핑된 다결정 실리콘층을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 2000Å의 두께로 증착하여 상부 전극층(132)을 형성한다. 상기한 공정들의 결과로서 스토리지 캐패시터들(C1, C2)이 완성된다.
상술한 바와 같이 본 발명에 따른 캐패시터의 제조 방법에 의하면, 캐패시터의 하부 전극층을 패터닝할 때 상기 하부 전극층의 측벽이 받는 식각 손상이 최소화되도록 건식 식각을 진행한 후, 상기 하부 전극층의 표면에 반구형 결정입자들을 성장시킨다. 따라서, 상기 하부 전극층에 도핑되어 있는 도판트가 상기 반구형 결정입자들의 표면까지 용이하게 이동되므로, 반구형 결정입자들의 표면에서 도판트의 농도가 저하되는 것을 방지하여 높은 Cmin/Cmax의 비율을 얻을 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 표면에 반구형 결정입자(HSG)들을 가지고 반도체 기판의 상부에 형성된 하부 전극층과 그 상부에 형성되는 상부 전극층 사이에 유전체층을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 하부 전극층의 식각 손상을 최소화하고 그 표면의 도판트 농도를 증가시킬 수 있도록 상기 하부 전극층의 측벽이 수직 프로파일을 갖도록 식각을 진행하는 건식 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 건식 식각은 브로모수소(HBr) 가스, 염소(Cl2) 가스, 및 이산화헬륨(HeO2) 가스를 이용한 플라즈마 식각 방법으로 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 브로모수소(HBr) 가스, 염소(Cl2) 가스, 및 이산화헬륨(HeO2) 가스의 비율을 8:2:1로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 표면에 반구형 결정입자(HSG)들을 가지고 반도체 기판의 상부에 형성된 하부 전극층과 그 상부에 형성되는 상부 전극층 사이에 유전체층을 갖는 반도체 장치의제조 방법에 있어서,
    상기 하부 전극층을 건식 식각 공정으로 패터닝하는 단계와,
    상기 패터닝된 하부 전극층의 표면에 반구형 결정입자들을 성장시키는 단계를 구비하며,
    상기 하부 전극층의 건식 식각은 후속하는 반구형 결정입자들의 성장 단계시 상기 하부 전극층에 도핑되어 있는 도판트가 상기 반구형 결정입자들의 표면까지 이동될 수 있도록 상기 하부 전극층의 식각 손상을 최소화하여 상기 하부 전극층의 측벽이 수직 프로파일을 갖도록 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 건식 식각은 브로모수소(HBr) 가스, 염소(Cl2) 가스, 및 이산화헬륨(HeO2) 가스를 이용한 플라즈마 식각 방법으로 진행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 브로모수소(HBr) 가스, 염소(Cl2) 가스, 및 이산화헬륨(HeO2) 가스의 비율을 8:2:1로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판상에서 소오스 및 드레인 영역과 게이트 전극으로 구성되는 하나의 억세스 트랜지스터와 하부 전극층, 유전체층 및 상부 전극층으로 구성되는 하나의 스토리지 캐패시터로 이루어진 복수개의 메모리 셀을 구비하는 다이나믹 랜덤 억세스 메모리(DRAM) 장치의 제조 방법에 있어서,
    상기 트랜지스터가 형성되어 있는 반도체 기판의 상부에 절연층을 형성하는 단계와,
    상기 절연층을 식각하여 상기 소오스 영역을 노출시키는 콘택홀을 형성하는 단계와,
    상기 콘택홀 및 절연층의 상부에 도전층을 증착하는 단계와,
    상기 도전층의 식각 손상을 최소화하고 그 표면의 도판트 농도를 증가시킬 수 있도록 상기 도전층의 측벽이 수직 프로파일을 갖도록 건식 식각을 진행하고, 상기 콘택홀을 통해 상기 소오스 영역에 접속되는 하부 전극층을 형성하는 단계와,
    상기 하부 전극층의 표면에 반구형 결정입자들을 성장시키는 단계를 구비하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 도전층의 건식 식각은 후속하는 반구형 결정입자들의 성장 단계시 상기 도전층에 도핑되어 있는 도판트가 상기 반구형 결정입자들의 표면까지 이동될 수 있도록 상기 도전층의 식각 손상을 최소화하여 진행하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 장치의 제조 방법.
  9. 제7항에 있어서, 상기 도전층의 건식 식각은 브로모수소(HBr) 가스,염소(Cl2) 가스, 및 이산화헬륨(HeO2) 가스를 이용한 플라즈마 식각 방법으로 진행하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 브로모수소(HBr) 가스, 염소(Cl2) 가스, 및 이산화헬륨(HeO2) 가스의 비율을 8:2:1로 하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 장치의 제조 방법.
  11. 제7항에 있어서, 상기 도전층은 도핑된 비정질 실리콘층을 저압 화학 기상 증착(LPCVD) 방법으로 증착하여 형성하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 반구형 결정입자들을 형성하는 단계에서 상기 비정질 실리콘층의 표면이 다결정 실리콘층으로 변환되는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 장치의 제조 방법.
  13. 제7항에 있어서, 상기 반구형 결정입자들을 성장시키는 단계 후,
    상기 하부 전극층 상에 유전체층을 형성하는 단계; 및
    상기 유전체층 상에 상부 전극층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 장치의 제조 방법.
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