JPH11354754A - 半球形結晶粒子を有するキャパシタの製造方法 - Google Patents
半球形結晶粒子を有するキャパシタの製造方法Info
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- JPH11354754A JPH11354754A JP10361515A JP36151598A JPH11354754A JP H11354754 A JPH11354754 A JP H11354754A JP 10361515 A JP10361515 A JP 10361515A JP 36151598 A JP36151598 A JP 36151598A JP H11354754 A JPH11354754 A JP H11354754A
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Abstract
(57)【要約】
【課題】 半球形結晶粒子の表面でのドーパントの濃度
が低下することを防止して高Ｃmin／Ｃmax比を得ること
ができるキャパシタの製造方法を提供することである。 【解決手段】 表面に半球形結晶粒子１２８を有する下
部電極層１２６と上部電極層１３２間に誘電体層１３０
を有する半導体装置の製造方法において、下部電極層１
２６の食刻損傷を最小化し、その表面のドーパント濃度
を増加させ得るよう下部電極層１２６を乾式食刻する。
が低下することを防止して高Ｃmin／Ｃmax比を得ること
ができるキャパシタの製造方法を提供することである。 【解決手段】 表面に半球形結晶粒子１２８を有する下
部電極層１２６と上部電極層１３２間に誘電体層１３０
を有する半導体装置の製造方法において、下部電極層１
２６の食刻損傷を最小化し、その表面のドーパント濃度
を増加させ得るよう下部電極層１２６を乾式食刻する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関するもので、より詳しくは半球形結晶粒子(hemi-
spherical grain；ＨＳＧ)を有するキャパシタにおい
て、最小キャパシタンス対最大キャパシタンス(以下、
“Ｃmin／Ｃmax”という)の比を増加させ得るキャパシ
タの製造方法に関するものである。
法に関するもので、より詳しくは半球形結晶粒子(hemi-
spherical grain；ＨＳＧ)を有するキャパシタにおい
て、最小キャパシタンス対最大キャパシタンス(以下、
“Ｃmin／Ｃmax”という)の比を増加させ得るキャパシ
タの製造方法に関するものである。
【０００２】
【従来の技術】１アクセストランジスタと１ストレージ
キャパシタで構成されたメモリセルの多数を使用するダ
イナミックランダムアクセスメモリ(dynamic random ac
cess memory；以下、“ＤＲＡＭ”という)のような半導
体メモリ装置において、セルキャパシタンスは読出能力
を向上させ、ソフトエラー率(soft error rate；ＳＥ
Ｒ)を減少させるため、メモリセル特性の向上に重要な
役割をする。しかし、半導体メモリ装置の集積度が増加
するに伴ってチップ当たり単位セルの面積が減少してキ
ャパシタの占有面積がさらに減少するため、集積度の増
加とともに単位面積当たりキャパシタンスを増加させる
ことが必須的である。
キャパシタで構成されたメモリセルの多数を使用するダ
イナミックランダムアクセスメモリ(dynamic random ac
cess memory；以下、“ＤＲＡＭ”という)のような半導
体メモリ装置において、セルキャパシタンスは読出能力
を向上させ、ソフトエラー率(soft error rate；ＳＥ
Ｒ)を減少させるため、メモリセル特性の向上に重要な
役割をする。しかし、半導体メモリ装置の集積度が増加
するに伴ってチップ当たり単位セルの面積が減少してキ
ャパシタの占有面積がさらに減少するため、集積度の増
加とともに単位面積当たりキャパシタンスを増加させる
ことが必須的である。
【０００３】一般に、キャパシタンスは下部電極層と上
部電極層がいくらぐらい大きい面積を共有するかに比例
するため、小容積に下部電極層の表面を大きくしようと
する努力が続けられている。その大部分はキャパシタの
下部電極層の構造に関するもので、初期の平面形キャパ
シタの構造からスタック又はトレンチキャパシタのよう
な３次元キャパシタ構造に変化している。しかし、この
ように下部電極層の構造を改善してキャパシタンスを増
加させようとする試みはデザイン−ルールの限界と複雑
な製造工程のような問題に直面する。このため、下部電
極の物理的性質を用いてキャパシタンスを増加させる方
法が提案された。その一つとして、下部電極層の表面積
を大きくする方法が米国特許第５，３８５，８６３号明
細書に開示されている。この方法によると、非晶質シリ
コン層が低圧化学気相蒸着(low pressure chemical vap
or deposition；以下、“ＬＰＣＶＤ”という)方法によ
り形成され、燐(Ｐ)でイオン注入される。次いで、非晶
質シリコン層の表面を洗浄し、その上の自然酸化膜を除
去した後、ウェーハを超高真空ＣＶＤ装備のチャンバに
入れる。前記チャンバは１０-9Torrのような超高真空で
維持され、基板は５０°Ｃ〜６２０°Ｃの温度範囲で一
定温度に加熱される。その後、シラン(ＳｉＨ4)又はジ
シラン(Ｓｉ2Ｈ6)のようなソースガスの供給により結晶
核が発生する。このような技術は通常結晶種子(crystal
seeding)法と呼ばれる。結晶核が形成された後、高真
空下の熱処理を実施すると、前記結晶核の各々が半球形
結晶粒子として成長する。結局、前記非晶質シリコン層
は半球形結晶粒子により発生された屈曲形の表面を有す
る多結晶シリコン層に変換される。
部電極層がいくらぐらい大きい面積を共有するかに比例
するため、小容積に下部電極層の表面を大きくしようと
する努力が続けられている。その大部分はキャパシタの
下部電極層の構造に関するもので、初期の平面形キャパ
シタの構造からスタック又はトレンチキャパシタのよう
な３次元キャパシタ構造に変化している。しかし、この
ように下部電極層の構造を改善してキャパシタンスを増
加させようとする試みはデザイン−ルールの限界と複雑
な製造工程のような問題に直面する。このため、下部電
極の物理的性質を用いてキャパシタンスを増加させる方
法が提案された。その一つとして、下部電極層の表面積
を大きくする方法が米国特許第５，３８５，８６３号明
細書に開示されている。この方法によると、非晶質シリ
コン層が低圧化学気相蒸着(low pressure chemical vap
or deposition；以下、“ＬＰＣＶＤ”という)方法によ
り形成され、燐(Ｐ)でイオン注入される。次いで、非晶
質シリコン層の表面を洗浄し、その上の自然酸化膜を除
去した後、ウェーハを超高真空ＣＶＤ装備のチャンバに
入れる。前記チャンバは１０-9Torrのような超高真空で
維持され、基板は５０°Ｃ〜６２０°Ｃの温度範囲で一
定温度に加熱される。その後、シラン(ＳｉＨ4)又はジ
シラン(Ｓｉ2Ｈ6)のようなソースガスの供給により結晶
核が発生する。このような技術は通常結晶種子(crystal
seeding)法と呼ばれる。結晶核が形成された後、高真
空下の熱処理を実施すると、前記結晶核の各々が半球形
結晶粒子として成長する。結局、前記非晶質シリコン層
は半球形結晶粒子により発生された屈曲形の表面を有す
る多結晶シリコン層に変換される。
【０００４】以下、従来方法による半球形結晶粒子を有
するキャパシタの製造方法を図１及び図２を参照して説
明する。図１に示すように、トランジスタ(図示せず)が
形成されている半導体基板１０の上部に絶縁層１２を形
成した後、写真食刻工程により前記絶縁層１２を食刻し
て、活性領域、例えばトランジスタのソース領域を露出
させるコンタクトホール１４を形成する。次いで、前記
コンタクトホール１４を含む絶縁層１２の上部に非晶質
シリコン層１６をＬＰＣＶＤ法で蒸着し、燐(Ｐ)でドー
ピングさせた後、前記非晶質シリコン層１６の上部にキ
ャパシタ下部電極層の形成のための感光膜パターン１８
を形成する。前記感光膜パターン１８を食刻マスクとし
て非晶質シリコン層１６を塩素(Ｃｌ2)系プラズマで乾
式食刻することにより、前記非晶質シリコン層１６を下
部電極層の形状にパターニングする。ここで、前記非晶
質シリコン層１６を乾式食刻するとき、その側壁が損傷
して、斜めの側壁プロフィルが得られる。
するキャパシタの製造方法を図１及び図２を参照して説
明する。図１に示すように、トランジスタ(図示せず)が
形成されている半導体基板１０の上部に絶縁層１２を形
成した後、写真食刻工程により前記絶縁層１２を食刻し
て、活性領域、例えばトランジスタのソース領域を露出
させるコンタクトホール１４を形成する。次いで、前記
コンタクトホール１４を含む絶縁層１２の上部に非晶質
シリコン層１６をＬＰＣＶＤ法で蒸着し、燐(Ｐ)でドー
ピングさせた後、前記非晶質シリコン層１６の上部にキ
ャパシタ下部電極層の形成のための感光膜パターン１８
を形成する。前記感光膜パターン１８を食刻マスクとし
て非晶質シリコン層１６を塩素(Ｃｌ2)系プラズマで乾
式食刻することにより、前記非晶質シリコン層１６を下
部電極層の形状にパターニングする。ここで、前記非晶
質シリコン層１６を乾式食刻するとき、その側壁が損傷
して、斜めの側壁プロフィルが得られる。
【０００５】図２に示すように、前記感光膜パターン１
８を除去した後、公知の結晶種子法と熱処理工程で、非
晶質シリコン層１６の表面上に半球形結晶粒子２０を成
長させる。この後、前記非晶質シリコン層１６は後続の
約８００°Ｃの熱処理工程により再度多結晶シリコン層
に変換される。次いで、図示しないが、半球形結晶粒子
２０を有する多結晶シリコン層からなるキャパシタの下
部電極層上に誘電体層及び上部電極層を順次形成してキ
ャパシタを完成する。
８を除去した後、公知の結晶種子法と熱処理工程で、非
晶質シリコン層１６の表面上に半球形結晶粒子２０を成
長させる。この後、前記非晶質シリコン層１６は後続の
約８００°Ｃの熱処理工程により再度多結晶シリコン層
に変換される。次いで、図示しないが、半球形結晶粒子
２０を有する多結晶シリコン層からなるキャパシタの下
部電極層上に誘電体層及び上部電極層を順次形成してキ
ャパシタを完成する。
【０００６】図３は図２の半球形結晶粒子２０の一つを
拡大図示するもので、前記半球形結晶粒子２０の表面２
２への燐(Ｐ)の移動(migration)が行われなかったもの
を示す。これは、非晶質シリコン層１６を乾式食刻する
とき、その側壁が受ける食刻損傷のため、後続の半球形
結晶粒子の成長工程時、非晶質シリコンの結晶化が容易
に起こって結晶粒子境界が形成されることにより、燐
(Ｐ)２４の移動が難しくなったためである。
拡大図示するもので、前記半球形結晶粒子２０の表面２
２への燐(Ｐ)の移動(migration)が行われなかったもの
を示す。これは、非晶質シリコン層１６を乾式食刻する
とき、その側壁が受ける食刻損傷のため、後続の半球形
結晶粒子の成長工程時、非晶質シリコンの結晶化が容易
に起こって結晶粒子境界が形成されることにより、燐
(Ｐ)２４の移動が難しくなったためである。
【０００７】このように、半球形結晶粒子２０の表面２
２でのドーパント、つまり燐２４の濃度が低くなると、
キャパシタにバイアスを加える方向、つまり誘電体層に
電界が加わる方向によってキャパシタンスが異なる。こ
れをより具体的に説明すると次のようである。
２でのドーパント、つまり燐２４の濃度が低くなると、
キャパシタにバイアスを加える方向、つまり誘電体層に
電界が加わる方向によってキャパシタンスが異なる。こ
れをより具体的に説明すると次のようである。
【０００８】一般に、キャパシタにデータを貯蔵すると
き、誘電体層の両側ノードにかかる電位ポテンシャルの
差により発生する電界により、下部電極層の表面に電子
又は正孔が集まることになる。特に、誘電体層の下部ノ
ードの電位が上部ノードの電位差より高い場合には、下
部電極層内の正孔が誘電体に加わる電界により上部電極
層の方向に動いて下部電極層の表面に集まることにな
る。この際に、半球形結晶粒子の表面での濃度が低くな
ると、下部電極層の表面でキャリヤが互いに相殺して空
乏層が形成される。前記空乏層は一つの寄生容量として
作用し、前記寄生容量のキャパシタンスをＣｄとし、誘
電体層により発生したキャパシタンスをＣｃとすると
き、Ｃｄ＜＜Ｃｃの関係が成立する。
き、誘電体層の両側ノードにかかる電位ポテンシャルの
差により発生する電界により、下部電極層の表面に電子
又は正孔が集まることになる。特に、誘電体層の下部ノ
ードの電位が上部ノードの電位差より高い場合には、下
部電極層内の正孔が誘電体に加わる電界により上部電極
層の方向に動いて下部電極層の表面に集まることにな
る。この際に、半球形結晶粒子の表面での濃度が低くな
ると、下部電極層の表面でキャリヤが互いに相殺して空
乏層が形成される。前記空乏層は一つの寄生容量として
作用し、前記寄生容量のキャパシタンスをＣｄとし、誘
電体層により発生したキャパシタンスをＣｃとすると
き、Ｃｄ＜＜Ｃｃの関係が成立する。
【０００９】前記上部電極層、空乏層による寄生容量、
誘電体によりキャパシタ及び下部電極層は直列構造を有
するため、全体キャパシタンスＣｔは Ｃt = (Ｃc * Ｃd) / (Ｃc + Ｃd) となり、Ｃｄ＜＜Ｃｃの関係を考慮すると、Ｃｔ＜Ｃｃ
の関係が成立することが分かる。すなわち、これはＣmi
n／Ｃmax比が小さくなることを意味する。
誘電体によりキャパシタ及び下部電極層は直列構造を有
するため、全体キャパシタンスＣｔは Ｃt = (Ｃc * Ｃd) / (Ｃc + Ｃd) となり、Ｃｄ＜＜Ｃｃの関係を考慮すると、Ｃｔ＜Ｃｃ
の関係が成立することが分かる。すなわち、これはＣmi
n／Ｃmax比が小さくなることを意味する。
【００１０】ＤＲＡＭ製品においては最小キャパシタン
スＣminの意味が非常に重要である。これはデータ
“１”を貯蔵するとき、“ハイ”状態の電位レベルを使
用するためである。“ハイ”レベルを使用するとはキャ
パシタの下部ノードに“ハイ”電位レベルが印加される
ことを意味し、これは上部ノードの電位より下部ノード
の電位が高いことを意味する。したがって、前述したよ
うに、半球形結晶粒子の表面濃度が低下すると、データ
“０”を貯蔵するときよりデータ“１”を貯蔵するとき
により少ない量の電荷が充電される。このような非対称
性キャパシタンスは全半導体チップの性能を低下させ
る。
スＣminの意味が非常に重要である。これはデータ
“１”を貯蔵するとき、“ハイ”状態の電位レベルを使
用するためである。“ハイ”レベルを使用するとはキャ
パシタの下部ノードに“ハイ”電位レベルが印加される
ことを意味し、これは上部ノードの電位より下部ノード
の電位が高いことを意味する。したがって、前述したよ
うに、半球形結晶粒子の表面濃度が低下すると、データ
“０”を貯蔵するときよりデータ“１”を貯蔵するとき
により少ない量の電荷が充電される。このような非対称
性キャパシタンスは全半導体チップの性能を低下させ
る。
【００１１】
【発明が解決しようとする課題】したがって、本発明の
一目的は半球形結晶粒子を有する下部電極層の表面ドー
パント濃度を増加させて高Ｃmin／Ｃmax比を得ることが
できるキャパシタンスの製造方法を提供することにあ
る。
一目的は半球形結晶粒子を有する下部電極層の表面ドー
パント濃度を増加させて高Ｃmin／Ｃmax比を得ることが
できるキャパシタンスの製造方法を提供することにあ
る。
【００１２】本発明の他の目的は下部電極層の表面上に
形成される半球形結晶粒子の表面までドーパントの移動
を誘発して高Ｃmin／Ｃmax比を得ることができるキャパ
シタの製造方法を提供することにある。
形成される半球形結晶粒子の表面までドーパントの移動
を誘発して高Ｃmin／Ｃmax比を得ることができるキャパ
シタの製造方法を提供することにある。
【００１３】本発明のさらに他の目的はストレージキャ
パシタの下部電極層の表面ドーパント濃度を増加させて
高Ｃmin／Ｃmax比を得ることができるＤＲＡＭ装置の製
造方法を提供することにある。
パシタの下部電極層の表面ドーパント濃度を増加させて
高Ｃmin／Ｃmax比を得ることができるＤＲＡＭ装置の製
造方法を提供することにある。
【００１４】
【課題を解決するための手段】前記一目的を達成するた
め、本発明は、表面に半球形結晶粒子を有する下部電極
層と上部電極層間に誘電体層を有する半導体装置の製造
方法において、前記下部電極層の食刻損傷を最小化し、
その表面のドーパント濃度を増加させ得るよう前記下部
電極層を乾式食刻する段階を備えることを特徴とする半
導体装置の製造方法を提供する。
め、本発明は、表面に半球形結晶粒子を有する下部電極
層と上部電極層間に誘電体層を有する半導体装置の製造
方法において、前記下部電極層の食刻損傷を最小化し、
その表面のドーパント濃度を増加させ得るよう前記下部
電極層を乾式食刻する段階を備えることを特徴とする半
導体装置の製造方法を提供する。
【００１５】好ましくは、前記乾式食刻は、前記下部電
極層の側壁が垂直プロフィルを有するように、行われ
る。
極層の側壁が垂直プロフィルを有するように、行われ
る。
【００１６】好ましくは、前記乾式食刻は臭化水素(Ｈ
Ｂｒ)ガス、塩素(Ｃｌ2)ガス及び二酸化ヘリウム(Ｈｅ
Ｏ2)ガスを用いるプラズマ食刻方法により行われる。よ
り好ましくは、前記臭化水素(ＨＢｒ)ガス、塩素(Ｃ
ｌ2)ガス及び二酸化ヘリウム(ＨｅＯ2)ガスの比を８：
２：１とする。
Ｂｒ)ガス、塩素(Ｃｌ2)ガス及び二酸化ヘリウム(Ｈｅ
Ｏ2)ガスを用いるプラズマ食刻方法により行われる。よ
り好ましくは、前記臭化水素(ＨＢｒ)ガス、塩素(Ｃ
ｌ2)ガス及び二酸化ヘリウム(ＨｅＯ2)ガスの比を８：
２：１とする。
【００１７】前記他の目的を達成するため、本発明は、
下部電極層と上部電極層間に誘電体層を有する半導体装
置の製造方法において、前記下部電極層を乾式食刻工程
でパターニングする段階と、前記パターニングされた下
部電極層の表面に半球形結晶粒子を成長させる段階とを
備え、前記下部電極層の乾式食刻は、後続の半球形結晶
粒子の成長段階時、前記下部電極層にドーピングされた
ドーパントが前記半球形結晶粒子の表面まで移動して前
記下部電極層の食刻損傷を最小化するように、行われる
ことを特徴とする半導体装置の製造方法を提供する。
下部電極層と上部電極層間に誘電体層を有する半導体装
置の製造方法において、前記下部電極層を乾式食刻工程
でパターニングする段階と、前記パターニングされた下
部電極層の表面に半球形結晶粒子を成長させる段階とを
備え、前記下部電極層の乾式食刻は、後続の半球形結晶
粒子の成長段階時、前記下部電極層にドーピングされた
ドーパントが前記半球形結晶粒子の表面まで移動して前
記下部電極層の食刻損傷を最小化するように、行われる
ことを特徴とする半導体装置の製造方法を提供する。
【００１８】前記さらに他の目的を達成するため、本発
明は、ソース及びドレーン領域とゲート電極で構成され
る一つのアクセストランジスタと下部電極層、誘電体層
及び上部電極層で構成される一つのストレージキャパシ
タとからなる複数のメモリセルを備えるＤＲＡＭ装置の
製造方法において、前記トランジスタが形成された半導
体基板の上部に絶縁層を形成する段階と、前記絶縁層を
食刻して前記ソース領域を露出させるコンタクトホール
を形成する段階と、前記コンタクトホール及び絶縁層の
上部に導電層を蒸着する段階と、前記導電層の食刻損傷
を最小化し、その表面のドーパント濃度を増加させ得る
ように、前記導電層を乾式食刻して、前記コンタクトホ
ールを通じて前記ソース領域に接続される下部電極層を
形成する段階と、前記下部電極層の表面に半球形結晶粒
子を成長させる段階とを備えることを特徴とするＤＲＡ
Ｍ装置の製造方法を提供する。
明は、ソース及びドレーン領域とゲート電極で構成され
る一つのアクセストランジスタと下部電極層、誘電体層
及び上部電極層で構成される一つのストレージキャパシ
タとからなる複数のメモリセルを備えるＤＲＡＭ装置の
製造方法において、前記トランジスタが形成された半導
体基板の上部に絶縁層を形成する段階と、前記絶縁層を
食刻して前記ソース領域を露出させるコンタクトホール
を形成する段階と、前記コンタクトホール及び絶縁層の
上部に導電層を蒸着する段階と、前記導電層の食刻損傷
を最小化し、その表面のドーパント濃度を増加させ得る
ように、前記導電層を乾式食刻して、前記コンタクトホ
ールを通じて前記ソース領域に接続される下部電極層を
形成する段階と、前記下部電極層の表面に半球形結晶粒
子を成長させる段階とを備えることを特徴とするＤＲＡ
Ｍ装置の製造方法を提供する。
【００１９】好ましくは、前記下部電極層の乾式食刻
は、後続の半球形結晶粒子の成長段階時、前記下部電極
層にドーピングされたドーパントが前記半球形結晶粒子
の表面まで移動して前記下部電極層の食刻損傷を最小化
するように行われる。
は、後続の半球形結晶粒子の成長段階時、前記下部電極
層にドーピングされたドーパントが前記半球形結晶粒子
の表面まで移動して前記下部電極層の食刻損傷を最小化
するように行われる。
【００２０】好ましくは、前記導電層の乾式食刻は、前
記下部電極層の側壁が垂直プロフィルを有するように行
われる。
記下部電極層の側壁が垂直プロフィルを有するように行
われる。
【００２１】好ましくは、前記導電層はドーピングされ
た非晶質シリコン層を低圧化学気相蒸着(ＬＰＣＶＤ)法
で蒸着して形成し、前記半球形結晶粒子を形成する段階
で、前記非晶質シリコン層の表面が多結晶シリコン層に
変換される。
た非晶質シリコン層を低圧化学気相蒸着(ＬＰＣＶＤ)法
で蒸着して形成し、前記半球形結晶粒子を形成する段階
で、前記非晶質シリコン層の表面が多結晶シリコン層に
変換される。
【００２２】好ましくは、前記半球形結晶粒子を成長さ
せる段階後、前記下部電極層上に誘電体層を形成する段
階と、前記誘電体層上に上部電極層を形成する段階とを
さらに備える。
せる段階後、前記下部電極層上に誘電体層を形成する段
階と、前記誘電体層上に上部電極層を形成する段階とを
さらに備える。
【００２３】前述した本発明によると、キャパシタの下
部電極層をパターニングするとき、前記下部電極層の側
壁が受ける食刻損傷が最小化するよう乾式食刻を行った
後、前記下部電極層の表面に半球形粒子を成長させる。
したがって、前記下部電極層にドーピングされたドーパ
ントが前記半球形結晶粒子の表面まで容易に移動される
ので、半球形結晶粒子の表面でのドーパント濃度が低下
することを防止して高Ｃmin／Ｃmax比を得ることができ
る。
部電極層をパターニングするとき、前記下部電極層の側
壁が受ける食刻損傷が最小化するよう乾式食刻を行った
後、前記下部電極層の表面に半球形粒子を成長させる。
したがって、前記下部電極層にドーピングされたドーパ
ントが前記半球形結晶粒子の表面まで容易に移動される
ので、半球形結晶粒子の表面でのドーパント濃度が低下
することを防止して高Ｃmin／Ｃmax比を得ることができ
る。
【００２４】
【発明の実施の形態】以下、本発明の好ましい実施の形
態を添付図面を参照して詳細に説明する。図４は本発明
の実施の形態が適用されるＤＲＡＭ装置の一部を示す断
面図である。同図に示すように、フィールド酸化膜１０
２により決められる半導体基板１００の活性領域１０４
上に一対のアクセストランジスタＴ１，Ｔ２が形成され
ている。前記アクセストランジスタＴ１，Ｔ２は、基板
１００の表面に形成されたソース領域１１０と、各チャ
ネル領域１１１を介在して前記ソース領域１１０から離
隔されて前記基板１００の表面に形成された共通ドレー
ン領域１１２と、各チャネル領域１１１の上部に形成さ
れたゲート酸化膜１０６と、各ゲート酸化膜１０６の上
部に形成されたゲート電極１０８と、各ゲート電極１０
８の両側壁に形成された側壁絶縁膜１０９とから構成さ
れる。好ましくは、前記ゲート電極１０８はドーピング
された多結晶シリコン層１０８ａと金属シリサイド層１
０８ｂとから構成されたポリサイド(polycide)層で形成
される。フィールド酸化膜１０２の上部には、前記アク
セストランジスタＴ１，Ｔ２に隣接したアクセストラン
ジスタのゲート電極から伸長されるワードライン１１３
が形成されている。
態を添付図面を参照して詳細に説明する。図４は本発明
の実施の形態が適用されるＤＲＡＭ装置の一部を示す断
面図である。同図に示すように、フィールド酸化膜１０
２により決められる半導体基板１００の活性領域１０４
上に一対のアクセストランジスタＴ１，Ｔ２が形成され
ている。前記アクセストランジスタＴ１，Ｔ２は、基板
１００の表面に形成されたソース領域１１０と、各チャ
ネル領域１１１を介在して前記ソース領域１１０から離
隔されて前記基板１００の表面に形成された共通ドレー
ン領域１１２と、各チャネル領域１１１の上部に形成さ
れたゲート酸化膜１０６と、各ゲート酸化膜１０６の上
部に形成されたゲート電極１０８と、各ゲート電極１０
８の両側壁に形成された側壁絶縁膜１０９とから構成さ
れる。好ましくは、前記ゲート電極１０８はドーピング
された多結晶シリコン層１０８ａと金属シリサイド層１
０８ｂとから構成されたポリサイド(polycide)層で形成
される。フィールド酸化膜１０２の上部には、前記アク
セストランジスタＴ１，Ｔ２に隣接したアクセストラン
ジスタのゲート電極から伸長されるワードライン１１３
が形成されている。
【００２５】前記ワードライン１１３とアクセストラン
ジスタＴ１，Ｔ２の上部には第１層間絶縁膜１１４が形
成されている。前記共通ドレーン領域１１２の表面一部
を露出させる第１コンタクトホール１１６が第１層間絶
縁膜１１４を貫通して形成されている。前記第１コンタ
クトホール１１６の内部には共通ドレーン領域１１２に
接続されるドーピングされた多結晶シリコン又はタング
ステンのようなプラグ１１８が充填されている。前記プ
ラグ１１８はドーピングされた多結晶シリコン、金属、
ポリサイド又はシリサイドで形成されたビットライン１
２０に接続されている。
ジスタＴ１，Ｔ２の上部には第１層間絶縁膜１１４が形
成されている。前記共通ドレーン領域１１２の表面一部
を露出させる第１コンタクトホール１１６が第１層間絶
縁膜１１４を貫通して形成されている。前記第１コンタ
クトホール１１６の内部には共通ドレーン領域１１２に
接続されるドーピングされた多結晶シリコン又はタング
ステンのようなプラグ１１８が充填されている。前記プ
ラグ１１８はドーピングされた多結晶シリコン、金属、
ポリサイド又はシリサイドで形成されたビットライン１
２０に接続されている。
【００２６】前記ビットライン１２０と第１層間絶縁膜
１１４の上部には第２層間絶縁膜１２２及び絶縁層１２
３が順次積層されている。各ソース領域１１０の表面一
部を露出させる第２コンタクトホール１２４が前記第１
及び第２層間絶縁膜１１４，１２２と絶縁層１２３を貫
通して形成されている。前記絶縁層１２３の上部にはス
トレージキャパシタＣ１，Ｃ２が形成されている。スト
レージキャパシタＣ１，Ｃ２の各々は半球形結晶粒子１
２８を有する下部電極層１２６を備える。前記下部電極
層１２６は第２コンタクトホール１２４を介してソース
領域１１０にそれぞれ接続される。前記下部電極層１２
６の上部には誘電体層１３０及び上部電極層１３２が順
次積層されている。
１１４の上部には第２層間絶縁膜１２２及び絶縁層１２
３が順次積層されている。各ソース領域１１０の表面一
部を露出させる第２コンタクトホール１２４が前記第１
及び第２層間絶縁膜１１４，１２２と絶縁層１２３を貫
通して形成されている。前記絶縁層１２３の上部にはス
トレージキャパシタＣ１，Ｃ２が形成されている。スト
レージキャパシタＣ１，Ｃ２の各々は半球形結晶粒子１
２８を有する下部電極層１２６を備える。前記下部電極
層１２６は第２コンタクトホール１２４を介してソース
領域１１０にそれぞれ接続される。前記下部電極層１２
６の上部には誘電体層１３０及び上部電極層１３２が順
次積層されている。
【００２７】以下、前述した構造を有するＤＲＡＭ装置
の製造方法を図５ないし図９を参照して詳細に説明す
る。図５は絶縁層１２３及び第２コンタクトホール１２
４を形成する段階を示す。Ｐ型半導体基板１００を用意
した後、通常の素子分離工程、例えばシリコン部分酸化
(local oxidation of silicon；ＬＯＣＯＳ)又は改良さ
れたＬＯＣＯＳ工程により前記基板１００の上部にフィ
ールド酸化膜１０２を形成することにより、前記基板１
００を活性領域１０４と非活性領域に区分する。次い
で、乾式酸化又は湿式酸化工程を実施して前記活性領域
１０４の上部にゲート酸化膜１０６を形成した後、その
上に導電層を蒸着し、これを写真食刻工程でパターニン
グすることでゲート電極１０８を形成する。好ましくは
前記ゲート電極１０８はドーピングされた多結晶シリコ
ン層１０８ａと金属シリサイド層１０８ｂが積層された
ポリサイド層で形成する。次に、前記ゲート電極１０８
をイオン注入マスクとして前記活性領域１０４の表面に
Ｎ型不純物をイオン注入することでソース領域１１０及
びドレーン領域１１２を形成する。前記工程の結果とし
てアクセストランジスタＴ１、Ｔ２が完成される。
の製造方法を図５ないし図９を参照して詳細に説明す
る。図５は絶縁層１２３及び第２コンタクトホール１２
４を形成する段階を示す。Ｐ型半導体基板１００を用意
した後、通常の素子分離工程、例えばシリコン部分酸化
(local oxidation of silicon；ＬＯＣＯＳ)又は改良さ
れたＬＯＣＯＳ工程により前記基板１００の上部にフィ
ールド酸化膜１０２を形成することにより、前記基板１
００を活性領域１０４と非活性領域に区分する。次い
で、乾式酸化又は湿式酸化工程を実施して前記活性領域
１０４の上部にゲート酸化膜１０６を形成した後、その
上に導電層を蒸着し、これを写真食刻工程でパターニン
グすることでゲート電極１０８を形成する。好ましくは
前記ゲート電極１０８はドーピングされた多結晶シリコ
ン層１０８ａと金属シリサイド層１０８ｂが積層された
ポリサイド層で形成する。次に、前記ゲート電極１０８
をイオン注入マスクとして前記活性領域１０４の表面に
Ｎ型不純物をイオン注入することでソース領域１１０及
びドレーン領域１１２を形成する。前記工程の結果とし
てアクセストランジスタＴ１、Ｔ２が完成される。
【００２８】次いで、前記アクセストランジスタＴ１、
Ｔ２が形成された結果物の上部に第１中間絶縁膜１１４
を形成した後、写真食刻工程により、前記ドレーン領域
１１２の上部に積層された第１層間絶縁膜１１４を食刻
して、ドレーン領域１１２の表面一部を露出させる第１
コンタクトホール１１６を形成する。前記第１コンタク
トホール１１６の内部をドーピングされた多結晶シリコ
ン又はタングステンのようなプラグ１１８で充填させた
後、前記プラグ１１８及び第１層間絶縁膜１１４の上部
に導電層を蒸着し、これを写真食刻工程でパターニング
することでビットライン１２０を形成する。好ましく
は、前記ビットライン１２０はドーピングされた多結晶
シリコン、金属、ポリサイド又はシリサイドで形成され
る。
Ｔ２が形成された結果物の上部に第１中間絶縁膜１１４
を形成した後、写真食刻工程により、前記ドレーン領域
１１２の上部に積層された第１層間絶縁膜１１４を食刻
して、ドレーン領域１１２の表面一部を露出させる第１
コンタクトホール１１６を形成する。前記第１コンタク
トホール１１６の内部をドーピングされた多結晶シリコ
ン又はタングステンのようなプラグ１１８で充填させた
後、前記プラグ１１８及び第１層間絶縁膜１１４の上部
に導電層を蒸着し、これを写真食刻工程でパターニング
することでビットライン１２０を形成する。好ましく
は、前記ビットライン１２０はドーピングされた多結晶
シリコン、金属、ポリサイド又はシリサイドで形成され
る。
【００２９】次いで、前記ビットライン１２０が形成さ
れた結果物の上部に第２層間絶縁膜１２２、例えばＢＰ
ＳＧ(borophosphosilicate glass)膜を焼く３０００オ
ングストロームの厚さに積層した後、その上部に絶縁層
１２３、例えば高温酸化膜(high temperature oxide；
ＨＴＯ)を焼く２０００オングストロームの厚さに積層
する。前記絶縁層１２３は、後続の非晶質シリコン層の
乾式食刻工程時、食刻終了点に提供される。次いで、写
真食刻工程により、ソース領域１１０の上部に積層され
た第１及び第２層間絶縁膜１１４，１２２と絶縁層１２
３を食刻して前記ソース領域１１０の表面一部を露出さ
せる第２コンタクトホール１２４を形成する。
れた結果物の上部に第２層間絶縁膜１２２、例えばＢＰ
ＳＧ(borophosphosilicate glass)膜を焼く３０００オ
ングストロームの厚さに積層した後、その上部に絶縁層
１２３、例えば高温酸化膜(high temperature oxide；
ＨＴＯ)を焼く２０００オングストロームの厚さに積層
する。前記絶縁層１２３は、後続の非晶質シリコン層の
乾式食刻工程時、食刻終了点に提供される。次いで、写
真食刻工程により、ソース領域１１０の上部に積層され
た第１及び第２層間絶縁膜１１４，１２２と絶縁層１２
３を食刻して前記ソース領域１１０の表面一部を露出さ
せる第２コンタクトホール１２４を形成する。
【００３０】図６はドーピングされた非晶質シリコン層
１２５及び感光膜パターン１２７を形成する段階を示
す。このようにコンタクトホール１２４を形成した後、
前記絶縁層１２３の上部にＮ型ドーパント、例えば燐
(Ｐ)１４０でドーピングされた非晶質シリコン層１２５
を低圧化学気相蒸着(ＬＰＣＶＤ)法により約６５００オ
ングストロームの厚さに蒸着する。前記第２コンタクト
ホール１２４はドーピングされた非晶質シリコン層１２
５で充填させ得る。又は、前記非晶質シリコン層１２５
の形成前に第２コンタクトホール１２４を燐(Ｐ)でドー
ピングされた多結晶シリコン層で充填させ得る。好まし
くは、前記非晶質シリコン層１２５は約１×１０20atom
s／cm3の濃度で均一にドーピングされる。
１２５及び感光膜パターン１２７を形成する段階を示
す。このようにコンタクトホール１２４を形成した後、
前記絶縁層１２３の上部にＮ型ドーパント、例えば燐
(Ｐ)１４０でドーピングされた非晶質シリコン層１２５
を低圧化学気相蒸着(ＬＰＣＶＤ)法により約６５００オ
ングストロームの厚さに蒸着する。前記第２コンタクト
ホール１２４はドーピングされた非晶質シリコン層１２
５で充填させ得る。又は、前記非晶質シリコン層１２５
の形成前に第２コンタクトホール１２４を燐(Ｐ)でドー
ピングされた多結晶シリコン層で充填させ得る。好まし
くは、前記非晶質シリコン層１２５は約１×１０20atom
s／cm3の濃度で均一にドーピングされる。
【００３１】このように非晶質シリコン層１２５を形成
した後、非晶質シリコン層１２５の上部に感光膜を塗布
し、前記感光膜を露光及び現像して、キャパシタの下部
電極層が形成される領域上に感光膜パターン１２７を形
成する。
した後、非晶質シリコン層１２５の上部に感光膜を塗布
し、前記感光膜を露光及び現像して、キャパシタの下部
電極層が形成される領域上に感光膜パターン１２７を形
成する。
【００３２】図７は下部電極層１２６及び半球形結晶粒
子１２８を形成する段階を示す。前記感光膜パターン１
２７を食刻マスクとして非晶質シリコン層１２５を乾式
食刻して、各メモリセル単位に電気的に独立するキャパ
シタの下部電極層１２６を形成する。好ましくは、前記
乾式食刻は、下部電極層１２６の側壁が垂直プロフィル
を有するように、臭化水素(ＨＢｒ)ガス、塩素(Ｃｌ2)
ガス及び二酸化ヘリウム(ＨｅＯ2)ガスを用いるプラズ
マ食刻方法で行われる。具体的に、Applied Material社
のP-5000装備のチャンバにウェーハを入れた後、チャン
バ内の圧力は約１００mTorr、ＲＦ電力は約３５０Ｗ、
臭化水素(ＨＢｒ)ガスの流速は約１２０SCCM(standard
cubic centimeters per minute)、塩素(Ｃｌ2)ガスの流
速は約３０SCCM、そして二酸化ヘリウム(ＨｅＯ2)ガス
の流速は約１５SCCMの条件下で食刻終了点が検出される
まで非晶質シリコン層１２５を乾式食刻する。その後、
チャンバ内の圧力は約８０mTorr、ＲＦ電力は約２００
Ｗ、臭化水素(ＨＢｒ)ガスの流速は約５０SCCM、塩素
(Ｃｌ2)ガスの流速は約１０SCCM、そして二酸化ヘリウ
ム(ＨｅＯ2)ガスの流速は約５SCCMの条件で約１２０秒
間非晶質シリコン層１２５を過食刻(over-etch)する。
子１２８を形成する段階を示す。前記感光膜パターン１
２７を食刻マスクとして非晶質シリコン層１２５を乾式
食刻して、各メモリセル単位に電気的に独立するキャパ
シタの下部電極層１２６を形成する。好ましくは、前記
乾式食刻は、下部電極層１２６の側壁が垂直プロフィル
を有するように、臭化水素(ＨＢｒ)ガス、塩素(Ｃｌ2)
ガス及び二酸化ヘリウム(ＨｅＯ2)ガスを用いるプラズ
マ食刻方法で行われる。具体的に、Applied Material社
のP-5000装備のチャンバにウェーハを入れた後、チャン
バ内の圧力は約１００mTorr、ＲＦ電力は約３５０Ｗ、
臭化水素(ＨＢｒ)ガスの流速は約１２０SCCM(standard
cubic centimeters per minute)、塩素(Ｃｌ2)ガスの流
速は約３０SCCM、そして二酸化ヘリウム(ＨｅＯ2)ガス
の流速は約１５SCCMの条件下で食刻終了点が検出される
まで非晶質シリコン層１２５を乾式食刻する。その後、
チャンバ内の圧力は約８０mTorr、ＲＦ電力は約２００
Ｗ、臭化水素(ＨＢｒ)ガスの流速は約５０SCCM、塩素
(Ｃｌ2)ガスの流速は約１０SCCM、そして二酸化ヘリウ
ム(ＨｅＯ2)ガスの流速は約５SCCMの条件で約１２０秒
間非晶質シリコン層１２５を過食刻(over-etch)する。
【００３３】前記乾式食刻工程時、塩素(Ｃｌ2)ガスが
主食刻剤として作用し、二酸化ヘリウム(ＨｅＯ2)ガス
は非晶質シリコン層１２５と酸化膜でなった絶縁層１２
３との食刻選択比を高める役割をし、臭化水素(ＨＢｒ)
ガスは非晶質シリコン層１２５と感光膜１２７との食刻
選択比を高める役割をする。好ましくは、前記臭化水素
(ＨＢｒ)ガス、塩素(Ｃｌ2)ガス及び二酸化ヘリウム(Ｈ
ｅＯ2)ガスの比を８：２：１とする。前述した本発明の
乾式食刻方法によると、非晶質シリコン層１２５を垂直
食刻して、その側壁が受ける食刻損傷を最小化し得、食
刻後、下部導電層１２６の表面の燐(Ｐ)の濃度を高く維
持することができる。
主食刻剤として作用し、二酸化ヘリウム(ＨｅＯ2)ガス
は非晶質シリコン層１２５と酸化膜でなった絶縁層１２
３との食刻選択比を高める役割をし、臭化水素(ＨＢｒ)
ガスは非晶質シリコン層１２５と感光膜１２７との食刻
選択比を高める役割をする。好ましくは、前記臭化水素
(ＨＢｒ)ガス、塩素(Ｃｌ2)ガス及び二酸化ヘリウム(Ｈ
ｅＯ2)ガスの比を８：２：１とする。前述した本発明の
乾式食刻方法によると、非晶質シリコン層１２５を垂直
食刻して、その側壁が受ける食刻損傷を最小化し得、食
刻後、下部導電層１２６の表面の燐(Ｐ)の濃度を高く維
持することができる。
【００３４】ここで、下部電極層１２６と下部電極層１
２６間の間隔を減らしてメモリセルの集積度を増加させ
るため、前記非晶質シリコン層１２５を乾式食刻する
前、感光膜パターン１２７の側壁にポリマーを形成する
ポリマー形成工程を実施することもできる。すなわち、
前記感光膜パターン１２７を形成した後、平行平板形シ
ステムであるＬＲＣ社のレインボー(rainbow)4528装備
で、チャンバ内の圧力は約４００mTorr、ＲＦ電力は約
８００Ｗ、アルゴン(Ａｒ)ガスの流速は約２００SCCM、
ＣＨＦ3ガスの流速は約３０SCCM、そしてＣＦ4ガスの流
速は約１５SCCMの条件で約４５秒間ポリマー形成工程を
実施する。すると、前記ポリマー形成工程の副産物とし
てポリマーが感光膜パターン１２７の側壁に積層する。
このように形成されたポリマーと感光膜パターン１２７
を食刻マスクとして前述した乾式食刻方法により非晶質
シリコン層１２５をパターニングすると、下部電極層１
２６と下部電極層１２６間の間隔を約０．２μｍまで減
らすことができる。
２６間の間隔を減らしてメモリセルの集積度を増加させ
るため、前記非晶質シリコン層１２５を乾式食刻する
前、感光膜パターン１２７の側壁にポリマーを形成する
ポリマー形成工程を実施することもできる。すなわち、
前記感光膜パターン１２７を形成した後、平行平板形シ
ステムであるＬＲＣ社のレインボー(rainbow)4528装備
で、チャンバ内の圧力は約４００mTorr、ＲＦ電力は約
８００Ｗ、アルゴン(Ａｒ)ガスの流速は約２００SCCM、
ＣＨＦ3ガスの流速は約３０SCCM、そしてＣＦ4ガスの流
速は約１５SCCMの条件で約４５秒間ポリマー形成工程を
実施する。すると、前記ポリマー形成工程の副産物とし
てポリマーが感光膜パターン１２７の側壁に積層する。
このように形成されたポリマーと感光膜パターン１２７
を食刻マスクとして前述した乾式食刻方法により非晶質
シリコン層１２５をパターニングすると、下部電極層１
２６と下部電極層１２６間の間隔を約０．２μｍまで減
らすことができる。
【００３５】前述した乾式食刻工程で非晶質シリコン下
部電極層１２６を形成した後、感光膜パターン１２７を
アッシング(ashing)及びストリップ方法で除去する。次
いで、前記非晶質シリコン下部電極層１２６の表面を洗
浄し、その表面上に形成された自然酸化膜を希釈された
フッ酸で除去する。次いで、ウェーハを超高真空化学気
相蒸着(ＣＶＤ)装備のチャンバ内に入れ、公知の結晶種
子法と熱処理工程を実施して前記非晶質シリコン下部電
極層１２６の表面に半球形結晶粒子１２８を成長させ
る。具体的に、ＣＶＤ装備のチャンバを１０-9Torrのよ
うな超高真空に維持し、基板を５００°Ｃ〜６２０°Ｃ
の温度範囲で一定温度に加熱させた後、シラン(Ｓｉ
Ｈ4)又はジシラン(Ｓｉ2Ｈ6)のようなソースガスの供給
により結晶核を発生させる。このように結晶核が形成さ
れた後、高真空下の熱処理を実施すると、前記結晶核の
各々が半球形の結晶粒子１２８に成長される。結局、前
記非晶質シリコン下部電極層１２６は後続の約８００°
Ｃの熱処理工程により半球形結晶粒子１２８を有する多
結晶シリコン層に変換される。
部電極層１２６を形成した後、感光膜パターン１２７を
アッシング(ashing)及びストリップ方法で除去する。次
いで、前記非晶質シリコン下部電極層１２６の表面を洗
浄し、その表面上に形成された自然酸化膜を希釈された
フッ酸で除去する。次いで、ウェーハを超高真空化学気
相蒸着(ＣＶＤ)装備のチャンバ内に入れ、公知の結晶種
子法と熱処理工程を実施して前記非晶質シリコン下部電
極層１２６の表面に半球形結晶粒子１２８を成長させ
る。具体的に、ＣＶＤ装備のチャンバを１０-9Torrのよ
うな超高真空に維持し、基板を５００°Ｃ〜６２０°Ｃ
の温度範囲で一定温度に加熱させた後、シラン(Ｓｉ
Ｈ4)又はジシラン(Ｓｉ2Ｈ6)のようなソースガスの供給
により結晶核を発生させる。このように結晶核が形成さ
れた後、高真空下の熱処理を実施すると、前記結晶核の
各々が半球形の結晶粒子１２８に成長される。結局、前
記非晶質シリコン下部電極層１２６は後続の約８００°
Ｃの熱処理工程により半球形結晶粒子１２８を有する多
結晶シリコン層に変換される。
【００３６】図８は前記半球形結晶粒子１２８の一つを
示すもので、本発明では半球形結晶粒子１２８の表面１
２９までの燐(Ｐ)１４０の移動がうまく成されたことが
分かる。これは、非晶質シリコン層１２５の乾式食刻が
食刻損傷を最小化させるように進行して、前記非晶質シ
リコン下部電極層１２６の側壁に欠陥が生成されなかっ
たためである。したがって、半球形結晶粒子１２８を成
長させるとき、下部電極層１２６から半球形結晶粒子１
２８の表面１２９まで燐(Ｐ)１４０が容易に移動して、
前記半球形結晶粒子１２８の表面１２９でのドーパント
濃度が低下することを防止することができる。
示すもので、本発明では半球形結晶粒子１２８の表面１
２９までの燐(Ｐ)１４０の移動がうまく成されたことが
分かる。これは、非晶質シリコン層１２５の乾式食刻が
食刻損傷を最小化させるように進行して、前記非晶質シ
リコン下部電極層１２６の側壁に欠陥が生成されなかっ
たためである。したがって、半球形結晶粒子１２８を成
長させるとき、下部電極層１２６から半球形結晶粒子１
２８の表面１２９まで燐(Ｐ)１４０が容易に移動して、
前記半球形結晶粒子１２８の表面１２９でのドーパント
濃度が低下することを防止することができる。
【００３７】図９はキャパシタＣ１，Ｃ２を完成する段
階を示す。前記のように半球形結晶粒子１２８を有する
多結晶シリコン層でなったキャパシタの下部電極層１２
６を形成した後、その上部に高誘電物質、例えばＯＮＯ
(oxide/nitride/oxide)でなった誘電体層１３０を形成
する。次いで、前記誘電体層１３０の上部にＮ型ドーパ
ント、例えば燐(Ｐ)がドーピングされた多結晶シリコン
層を低圧化学気相蒸着(ＬＰＣＶＤ)法で約２０００オン
グストロームの厚さに蒸着して上部電極層１３２を形成
する。前記工程の結果としてストレージキャパシタＣ
１，Ｃ２が完成される。
階を示す。前記のように半球形結晶粒子１２８を有する
多結晶シリコン層でなったキャパシタの下部電極層１２
６を形成した後、その上部に高誘電物質、例えばＯＮＯ
(oxide/nitride/oxide)でなった誘電体層１３０を形成
する。次いで、前記誘電体層１３０の上部にＮ型ドーパ
ント、例えば燐(Ｐ)がドーピングされた多結晶シリコン
層を低圧化学気相蒸着(ＬＰＣＶＤ)法で約２０００オン
グストロームの厚さに蒸着して上部電極層１３２を形成
する。前記工程の結果としてストレージキャパシタＣ
１，Ｃ２が完成される。
【００３８】
【発明の効果】以上説明したように、本発明によるキャ
パシタの製造方法によると、キャパシタの下部電極層を
パターニングするとき、前記下部電極層の側壁が受ける
食刻損傷が最小化するように乾式食刻を進行した後、前
記下部電極層の表面に半球形結晶粒子を成長させる。し
たがって、前記下部電極層にドーピングされたドーパン
トが前記半球形結晶粒子の表面まで容易に移動されるの
で、半球形結晶粒子の表面でのドーパントの濃度が低下
することを防止して高Ｃmin／Ｃmax比を得ることができ
る。
パシタの製造方法によると、キャパシタの下部電極層を
パターニングするとき、前記下部電極層の側壁が受ける
食刻損傷が最小化するように乾式食刻を進行した後、前
記下部電極層の表面に半球形結晶粒子を成長させる。し
たがって、前記下部電極層にドーピングされたドーパン
トが前記半球形結晶粒子の表面まで容易に移動されるの
で、半球形結晶粒子の表面でのドーパントの濃度が低下
することを防止して高Ｃmin／Ｃmax比を得ることができ
る。
【図１】 従来の方法による半導体装置のキャパシタの
製造方法を説明するための図であって、感光膜パターン
を形成させた半導体の断面図である。
製造方法を説明するための図であって、感光膜パターン
を形成させた半導体の断面図である。
【図２】 図１に続いて、半球形結晶粒子を成長させた
半導体の断面図である。
半導体の断面図である。
【図３】 図２に示す半球形結晶粒子の拡大図である。
【図４】 本発明の実施の形態が適用されるＤＲＡＭ装
置の一部を示す断面図である。
置の一部を示す断面図である。
【図５】 図４に示すＤＲＡＭ装置の製造方法を説明す
るための図であって、絶縁層とコンタクトホールを形成
する段階を示す断面図である。
るための図であって、絶縁層とコンタクトホールを形成
する段階を示す断面図である。
【図６】 図５に続いて、非晶質シリコン層及び感光膜
パターンを形成する段階を示す断面図である。
パターンを形成する段階を示す断面図である。
【図７】 図６に続いて、下部電極層及び半球形結晶粒
子を形成する段階を示す断面図である。
子を形成する段階を示す断面図である。
【図８】 図７に続いて、半球形結晶粒子の一つを示す
断面図である。
断面図である。
【図９】 図８に続いて、キャパシタを完成する段階を
示す断面図である。
示す断面図である。
１００ 基板 １０８ ゲート電極 １０８ａ 多結晶シリコン層 １１０ ソース領域 １１２ ドレーン領域 １１６ 第１コンタクトホール １２３ 絶縁層 １２４ 第２コンタクトホール １２５ 非晶質シリコン層 １２６ 下部電極層 １２８ 半球形結晶粒子 １２９ 結晶粒子の表面 １３０ 誘電体層 １３２ 上部電極層 Ｃ１，Ｃ２ キャパシタ Ｔ１，Ｔ２ トランジスタ
Claims (16)
- 【請求項１】 表面に半球形結晶粒子(ＨＳＧ)を有する
下部電極層と上部電極層間に誘電体層を有する半導体装
置の製造方法において、 前記下部電極層の食刻損傷を最小化し、その表面のドー
パント濃度を増加させ得るように、前記下部電極層を乾
式食刻する段階を備えることを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記乾式食刻は、前記下部電極層の側壁
が垂直プロフィルを有するよう、行われることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記乾式食刻は、臭化水素(ＨＢｒ)ガ
ス、塩素(Ｃｌ2)ガス及び二酸化ヘリウム(ＨｅＯ2)ガス
を用いるプラズマ食刻方法により行われることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記臭化水素(ＨＢｒ)ガス、塩素(Ｃ
ｌ2)ガス及び二酸化ヘリウム(ＨｅＯ2)ガスの比を８：
２：１とすることを特徴とする請求項３記載の半導体装
置の製造方法。 - 【請求項５】 下部電極層と上部電極層間に誘電体層を
有する半導体装置の製造方法において、 前記下部電極層を乾式食刻工程でパターニングする段階
と、 前記パターニングされた下部電極層の表面に半球形結晶
粒子を成長させる段階とを備え、 前記下部電極層の乾式食刻は、後続の半球形結晶粒子の
成長段階時、前記下部電極層にドーピングされたドーパ
ントが前記半球形結晶粒子の表面まで移動して前記下部
電極層の食刻損傷を最小化するように行われることを特
徴とする半導体装置の製造方法。 - 【請求項６】 前記乾式食刻は、前記下部電極層の側壁
が垂直プロフィルを有するよう、行われることを特徴と
する請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記乾式食刻は、臭化水素(ＨＢｒ)ガ
ス、塩素(Ｃｌ2)ガス及び二酸化ヘリウム(ＨｅＯ2)ガス
を用いるプラズマ食刻方法により行われることを特徴と
する請求項５記載の半導体装置の製造方法。 - 【請求項８】 前記臭化水素(ＨＢｒ)ガス、塩素(Ｃ
ｌ2)ガス及び二酸化ヘリウム(ＨｅＯ2)ガスの比を８：
２：１とすることを特徴とする請求項７記載の半導体装
置の製造方法。 - 【請求項９】 ソース及びドレーン領域とゲート電極で
構成される一つのアクセストランジスタと下部電極層、
誘電体層及び上部電極層で構成される一つのストレージ
キャパシタとからなる複数のメモリセルを備えるダイナ
ミックランダムアクセスメモリ(ＤＲＡＭ)装置の製造方
法において、 前記トランジスタが形成された半導体基板の上部に絶縁
層を形成する段階と、 前記絶縁層を食刻して前記ソース領域を露出させるコン
タクトホールを形成する段階と、 前記コンタクトホール及び絶縁層の上部に導電層を蒸着
する段階と、 前記導電層の食刻損傷を最小化し、その表面のドーパン
ト濃度を増加させ得るよう、前記導電層を乾式食刻し
て、前記コンタクトホールを通じて前記ソース領域に接
続される下部電極層を形成する段階と、 前記下部電極層の表面に半球形結晶粒子を成長させる段
階とを備えることを特徴とするダイナミックランダムア
クセスメモリ装置の製造方法。 - 【請求項１０】 前記下部電極層の乾式食刻は、後続の
半球形結晶粒子の成長段階時、前記下部電極層にドーピ
ングされたドーパントが前記半球形結晶粒子の表面まで
移動して前記下部電極層の食刻損傷を最小化するよう
に、行われることを特徴とする請求項９記載のダイナミ
ックランダムアクセスメモリ装置の製造方法。 - 【請求項１１】 前記導電層の乾式食刻は、前記下部電
極層の側壁が垂直プロフィルを有するように、行われる
ことを特徴とする請求項９記載の半導体装置の製造方
法。 - 【請求項１２】 前記導電層の乾式食刻は、臭化水素
(ＨＢｒ)ガス、塩素(Ｃｌ2)ガス及び二酸化ヘリウム(Ｈ
ｅＯ2)ガスを用いるプラズマ食刻方法により行われるこ
とを特徴とする請求項９記載のダイナミックランダムア
クセスメモリ装置の製造方法。 - 【請求項１３】 前記臭化水素(ＨＢｒ)ガス、塩素(Ｃ
ｌ2)ガス及び二酸化ヘリウム(ＨｅＯ2)ガスの比を８：
２：１とすることを特徴とする請求項１２記載のダイナ
ミックランダムアクセスメモリ装置の製造方法。 - 【請求項１４】 前記導電層はドーピングされた非晶質
シリコン層を低圧化学気相蒸着(ＬＰＣＶＤ)法で蒸着し
て形成することを特徴とする請求項９記載のダイナミッ
クランダムアクセスメモリ装置の製造方法。 - 【請求項１５】 前記半球形結晶粒子を形成する段階
で、前記非晶質シリコン層の表面が多結晶シリコン層に
変換されることを特徴とする請求項１４記載のダイナミ
ックランダムアクセスメモリ装置の製造方法。 - 【請求項１６】 前記半球形結晶粒子を成長させる段階
後、 前記下部電極層上に誘電体層を形成する段階と、 前記誘電体層上に上部電極層を形成する段階とをさらに
備えることを特徴とする請求項９記載のダイナミックラ
ンダムアクセスメモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980020444A KR100323990B1 (ko) | 1998-06-02 | 1998-06-02 | 반구형결정입자들을갖는캐패시터의제조방법 |
| KR199820444 | 1998-06-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11354754A true JPH11354754A (ja) | 1999-12-24 |
Family
ID=19538188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10361515A Pending JPH11354754A (ja) | 1998-06-02 | 1998-12-18 | 半球形結晶粒子を有するキャパシタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6238973B1 (ja) |
| JP (1) | JPH11354754A (ja) |
| KR (1) | KR100323990B1 (ja) |
| CN (1) | CN1276494C (ja) |
| TW (1) | TW388126B (ja) |
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|---|---|---|---|---|
| KR100434489B1 (ko) | 2001-03-22 | 2004-06-05 | 삼성전자주식회사 | 루테늄 산화막 씨딩층을 포함하는 루테늄막 증착 방법 |
| US7700454B2 (en) * | 2001-07-24 | 2010-04-20 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities |
| US20030020122A1 (en) * | 2001-07-24 | 2003-01-30 | Joo Jae Hyun | Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a noble metal oxide, and integrated circuit electrodes and capacitors fabricated thereby |
| JP2003243535A (ja) * | 2002-02-15 | 2003-08-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| CN1300829C (zh) * | 2003-09-29 | 2007-02-14 | 中芯国际集成电路制造(上海)有限公司 | 静电蚀刻方法及其装置 |
| US20050098536A1 (en) * | 2003-11-12 | 2005-05-12 | Applied Materials, Inc. | Method of etching oxide with high selectivity |
| KR100623592B1 (ko) * | 2004-10-30 | 2006-09-19 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| US8133783B2 (en) * | 2007-10-26 | 2012-03-13 | Hvvi Semiconductors, Inc. | Semiconductor device having different structures formed simultaneously |
| KR102661837B1 (ko) | 2018-07-23 | 2024-05-02 | 삼성전자주식회사 | 반도체 장치 |
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|---|---|---|---|---|
| KR930006730B1 (ko) | 1991-03-20 | 1993-07-23 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 커패시터 제조방법 |
| KR940007391B1 (ko) | 1991-08-23 | 1994-08-16 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 제조방법 |
| KR950009740B1 (ko) | 1991-11-12 | 1995-08-26 | 금성일렉트론주식회사 | 메모리 캐패시터 제조방법 및 그 구조 |
| DE4321638A1 (de) * | 1992-09-19 | 1994-03-24 | Samsung Electronics Co Ltd | Halbleiterspeicherbauelement mit einem Kondensator und Verfahren zu seiner Herstellung |
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| US5674782A (en) | 1993-12-31 | 1997-10-07 | Samsung Electronics Co., Ltd. | Method for efficiently removing by-products produced in dry-etching |
| US5665203A (en) * | 1995-04-28 | 1997-09-09 | International Business Machines Corporation | Silicon etching method |
| US5597754A (en) | 1995-05-25 | 1997-01-28 | Industrial Technology Research Institute | Increased surface area for DRAM, storage node capacitors, using a novel polysilicon deposition and anneal process |
| US5650351A (en) | 1996-01-11 | 1997-07-22 | Vanguard International Semiconductor Company | Method to form a capacitor having multiple pillars for advanced DRAMS |
| JP2790110B2 (ja) | 1996-02-28 | 1998-08-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5618747A (en) | 1996-06-03 | 1997-04-08 | Industrial Technology Research Institute | Process for producing a stacked capacitor having polysilicon with optimum hemispherical grains |
| US5814526A (en) | 1996-06-14 | 1998-09-29 | Vanguard International Semiconductor Corporation | Method of forming a DRAM stacked capacitor with a two step ladder storage node |
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