JP2003338542A - コンタクト抵抗を減少させたコンタクトプラグ形成方法 - Google Patents
コンタクト抵抗を減少させたコンタクトプラグ形成方法Info
- Publication number
- JP2003338542A JP2003338542A JP2002380830A JP2002380830A JP2003338542A JP 2003338542 A JP2003338542 A JP 2003338542A JP 2002380830 A JP2002380830 A JP 2002380830A JP 2002380830 A JP2002380830 A JP 2002380830A JP 2003338542 A JP2003338542 A JP 2003338542A
- Authority
- JP
- Japan
- Prior art keywords
- contact
- forming
- contact hole
- polysilicon
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Abstract
を抑制してコンタクト抵抗を減少させたコンタクトプラ
グ形成方法を提供する。 【解決手段】 シリコン基板20上に形成された層間絶
縁膜26内に前記シリコン基板表面を露出させるコンタ
クトホールを形成するステップと、前記コンタクトホー
ル内部に形成された自然酸化膜を除去するステップと、
10−6Torr以下の高真空第1反応器で前記コンタ
クトホール内部のシリコン基板表面に単結晶シリコン2
8をエピタキシャル成長させるステップと、第2反応器
で前記コンタクトホール内部をポリシリコン30で埋め
込むステップとを含む。
Description
タクトプラグ形成方法に関し、特に、コンタクト抵抗を
減少させたコンタクトプラグ形成方法に関する。
及び高速化されることによって、コンタクト工程マージ
ンの確保が至急な課題となっており、また情報の迅速な
処理のため、信号伝達速度が速い素子が要求されてい
る。
電層とを電気的に接続させるため、コンタクトホールを
形成するが、素子の高集積化でコンタクトホールの大き
さは益々減ることによって、コンタクトホールを良好に
埋め込む方策としてランディングプラグコンタクトを形
成する方法を適用している。ランディングプラグ(la
nding plug)コンタクトとは、ワードライン
定義後、ビットラインコンタクトと電荷貯蔵電極コンタ
クト部分にプラグポリシリコンを形成し、ビットライン
形成後、電荷貯蔵電極を形成することであって、自己整
列コンタクト(Self Alignment Con
tact:SAC)工程の一種である。
ライン、ビットライン、キャパシタ、金属配線などのよ
うな半導体素子に適用される導電層を電気伝導度に優れ
た金属を用いて形成している傾向があり、現在半導体素
子は、益々微細化小型化して行く傾向にある。メモリ素
子を例に挙げると、1個のトランジスタと1個のキャパ
シタとから構成されたDRAMの場合、現在には256
メガ(Mega)級や1ギガ(Mega)級DRAM量
産段階に近づいている。
積度が高まっている状況において、回路線幅が0.13
μm以下である高密度素子では、セルサイズが縮小する
ほど、コンタクトサイズと接合深さ(junction
depth)が減少するにしたがって素子の電気的な
特性確保のためのコンタクト抵抗を確保することに困難
さがある(例えば、特許文献1参照)。
形成方法を説明するための図であって、これを参照して
説明すると、まず図1には、基板10上にゲート絶縁膜
11と、ゲート電極12及びソース/ドレイン接合15
とを備えるトランジスタを形成し層間絶縁膜16を蒸着
した状態が示されている。もちろん、通常の方法通りゲ
ート電極12の上部にはキャッピング絶縁膜13が形成
されており、その側壁にはスペーサ絶縁膜14が形成さ
れている。
たはこれらが積層された形態の導電体、そして拡散防止
膜等から構成された通常の構造を持っており、層間絶縁
膜16には種々の種類の酸化膜が用いられるが、たとえ
ば、BPSG(BoronPhosphorus Si
licate Glass)、SOG(SpinOn
Glass)、USG(Undoped Silica
te Glass)、PSG(Phospho Sil
icate Glass)などが用いられる。
化学機械研磨(ChemicalMechanical
Polishing:CMP)を行なうか、層間絶縁
膜16をフロー(flow)させて層間絶縁膜16の表
面を平坦化する。
ク(図示せず)を利用したエッチング工程を実行してラ
ンディングプラグコンタクトホール17を形成する。コ
ンタクトホール形成のためのエッチング工程では、コン
タクトホールが確実に形成されて半導体基板が露出され
るように30%程度のオーバエッチング工程を適用す
る。コンタクトホールを形成した後、コンタクトホール
内に存在する自然酸化膜を除去するための洗浄工程を実
行する。洗浄工程は、緩衝酸化膜エッチング剤(Buf
fer Oxide Echant:BOE)、HF溶
液、またはHF気体などを利用して行なう。
上部を含むコンタクトホール17内部をポリシリコンで
埋め込む工程を行なう。現在、ポリシリコンプラグ工程
は、大部分バッチ(batch)タイプの装置で実施さ
れるか、またはシングル反応室(single cha
mber)タイプの装置で実施される。バッチタイプの
装備を利用してコンタクトプラグを形成する場合には、
シリコン薄膜のステップカバレッジ(step cov
erage)特性は優れるが、装置構造上イン−シトゥ
(in−situ)洗浄が不可能である。
般的なバッチタイプの装置で実施される場合には、一度
に数百枚ずつのウェーハが装置にローディング(loa
ding)された後、ポリシリコンを蒸着するが、この
場合、バッチタイプ装置にウェーハがローディングされ
る時間の間コンタクトホールの内部が大気に露出されて
自然酸化膜が再成長してしまうという問題があった。す
なわち、上述のように、コンタクトホールエッチング
後、BOE、HF溶液またはHF気体等で自然酸化膜を
除去する洗浄工程を実行したとしても、ウェーハをバッ
チタイプ装置にローディングする間に自然酸化膜がコン
タクトホール内部で再成長してコンタクト抵抗を増加さ
せる要因として作用する。
シトゥ洗浄機能があるシングル反応室タイプの装置をバ
ッチタイプ装置と共に利用してポリシリコンプラグ工程
に適用する方法が提案された。この方法では、BOE、
HF、HFvapor等で自然酸化膜を除去する洗浄工
程の後、シングル反応室タイプ装置にウェーハを移動し
てイン−シトゥ洗浄を実施し、第1段階でシリコン薄膜
をコンタクトホール内に蒸着する。以後、バッチタイプ
装置を利用して第2段階でシリコン薄膜を蒸着してコン
タクトホールを埋め込むことによって、ポリシリコンプ
ラグ工程が行なわれる。
われるイン−シトゥ洗浄は、水素ベーキング工程または
急速熱処理を利用するが、このようなイン−シトゥ洗浄
をポリシリコンプラグ工程に適用することによって、自
然酸化膜の成長を抑制した。しかし、このように水素ベ
ーキングや急速熱処理のようなイン−シトゥ洗浄工程を
導入する場合には、自然酸化膜の成長抑制にはある程度
効果があるが、シングル反応室タイプの装置と一般的な
バッチタイプ装置を順に使用してポリシリコンを蒸着す
るべきであり、またシングル反応室タイプの装置でのイ
ン−シトゥ洗浄工程も実行するべき工程が煩雑となる問
題があった。また、イン−シトゥ洗浄に用いられる水素
ベーキングや急速熱処理は、全部高温工程であるのでト
ランジスタの特性を劣化させる可能性が非常に高いとい
う問題点があった。
従来のコンタクトプラグ形成方法における問題点に鑑み
てなされたものであって、本発明の目的は、工程の単純
化をなすとともに自然酸化膜形成を抑制してコンタクト
抵抗を減少させたコンタクトプラグ形成方法を提供する
ことにある。
になされた本発明によるコンタクト抵抗を減少させたコ
ンタクトプラグ形成方法は、シリコン基板上に形成され
た層間絶縁膜内に前記シリコン基板表面を露出させるコ
ンタクトホールを形成するステップと、前記コンタクト
ホール内部に形成された自然酸化膜を除去するステップ
と、10−6Torr以下の高真空第1反応器で前記コ
ンタクトホール内部のシリコン基板表面に単結晶シリコ
ンをエピタキシャル成長させるステップと、第2反応器
で前記コンタクトホール内部をポリシリコンで埋め込む
ステップとを含むことを特徴とする。
ンタクトサイズの微細化によって高くなったコンタクト
抵抗を減少させたコンタクトプラグ及びその形成方法に
関するものであって、イン−シトゥ洗浄なしに高真空シ
ステム(High Vacuum System)を利
用してコンタクトホール内部に単結晶シリコンプラグを
第1段階でエピタキシャル成長させた後、一般的なバッ
チタイプ装置を利用して第2段階でポリシリコンプラグ
を形成し、化学機械研磨またはエッチバック工程を利用
してコンタクトプラグを完成させる。
抗を減少させたコンタクトプラグ形成方法の実施の形態
の具体例を図面を参照しながら説明する。図5乃至図8
は、本発明の一実施例に係るコンタクトプラグ形成方法
を説明するための断面面であって、以下これを参照して
説明する。コンタクトホールを形成するところまでの工
程は従来技術と同様である。
縁膜21、ゲート電極22及びソース/ドレイン接合2
5を備えるトランジスタを形成し層間絶縁膜26を蒸着
した状態が示されている。もちろん、通常の方法通りゲ
ート電極22の上部にはキャッピング絶縁膜23が形成
されており、その側壁にはスペーサ絶縁膜24が形成さ
れている。スペーサ24は、ゲート電極22を含む半導
体基板上に窒化膜などを蒸着し全面エッチバック工程を
行なってゲート電極の側壁に形成されるが、この場合、
スペーサ形成のための全面エッチバック工程時、好まし
くは30%程度のオーバエッチングを実行して半導体基
板20の表面が確実に露出されるようにする。
たはこれらが積層された形態の導電体、そして拡散防止
膜等から構成された通常の構造であって、層間絶縁膜2
6には、種々の種類の酸化膜が用いられ、例えば、BP
SG(Boron Phosphorus Silic
ate Glass)、SOG(Spin On Gl
ass)、USG(Undoped Silicate
Glass)、PSG(Phospho Silic
ate Glass)などが用いられる。このように層
間絶縁膜26を形成した後、化学機械研磨(Chemi
calMechanical Polishing:C
MP)を行なうか、層間絶縁膜26をフロー(flo
w)させて層間絶縁膜26の表面を平坦化する。
用したエッチング工程を実行してランディングプラグコ
ンタクトホール27を形成し、洗浄工程を通してコンタ
クトホール内部に形成された自然酸化膜を除去する。コ
ンタクトホール形成のためのエッチング工程では、半導
体基板の表面が確実に露出されるように、好ましく30
%程度のオーバエッチング工程を適用する。
工程以後、自然酸化膜を除去するための洗浄工程が行な
われるが、本発明では水素ベーキングや急速熱処理のよ
うなイン−シトゥ洗浄工程を行なわず一般的な洗浄工程
のみを行なう。すなわち、BOE、HF溶液またはHF
気体などを利用した一般的な洗浄工程でコンタクトホー
ル内部の自然酸化膜を除去する。このようにエッチング
工程と洗浄工程が実行されたウェーハは、高真空システ
ムに移動して次の工程に用いられる。この場合、洗浄工
程後、概略2時間以内に高真空システムに移動するよう
にすれば、自然酸化膜の成長は微々たるものとなる。
を利用してコンタクトホールの底部分に単結晶シリコン
28をエピタキシャル成長させる。コンタクトホールの
底は、シリコン基板20と接触される部分であるので、
単結晶シリコン28がエピタキシャル成長されるが、コ
ンタクトホールの側壁部分は、窒化膜等より構成された
スペーサ24と酸化膜等から構成された層間絶縁膜26
に接しているので、単結晶シリコンではないポリシリコ
ン29が形成される。
内の環境が高真空である場合、自然酸化膜の成長が抑制
され、また不純物が少ない状態で単結晶シリコンが容易
にエピタキシャル成長されるためである。本発明の実施
例では、反応室の圧力が10 −9乃至10−6Torr
である高真空状態を利用する。
28は、コンタクトホールの底から50〜200Åの厚
さを有するように形成され、SiH4またはSi2H6
のように、Siを含むガスをソースガスと使用して55
0〜800℃の温度でエピタキシャル成長させる。エピ
タキシャル成長された単結晶シリコン28は、ドープし
ない状態で使用することもでき、He、N2、Arのよ
うな不活性気体に稀釈されたPH3ガスをドーパントに
してドープすることもできる。
性能のポンプが付属され、反応室内の圧力が10−6T
orr以下となる装置であって、シングル反応室タイプ
の装置でもよく、バッチタイプの装置でもよい。しか
し、大部分シングル反応室タイプの装置にこのようなポ
ンプが付属されて高真空システムに用いられるが、本発
明では高真空システムを高性能ポンプが付属されたシン
グルタイプの装置に限定しない。
シャル成長された単結晶シリコンが自然酸化膜の成長を
抑制するので、従来のようなイン−シトゥ洗浄工程が不
要となる。すなわち、水素ベーキング工程や急速熱処理
工程が省略されてもトランジスタの特性劣化を防止で
き、また工程の煩雑化を防止できる。
晶シリコンをエピタキシャル成長させた後、コンタクト
ホールとシリコン基板の断面を撮った透過電子顕微鏡写
真であるが、図9の断面において、(1)の部分はコン
タクトホール底の上部分を示し、(2)の部分は、シリ
コン基板とコンタクトホールの底が接する部分を示し、
(3)の部分はシリコン基板部分を示す。
(1)、(2)、(3)の各部分に対するSAD(Se
lected Area Diffraction)パ
ターンを示す図面である。シリコン基板部分の回折パタ
ーンである図12とコンタクトホールの底とシリコン基
板とが接する部分の回折パターンである図11を参照す
ると、二つの回折パターン共に規則的な回折パターンを
示していることが分かる。これは、シリコン基板のシリ
コン結晶とエピタキシャル成長された単結晶シリコンが
同じ結晶方向を持っていることを示し、シリコン基板と
エピタキシャル成長された単結晶シリコンとの間に自然
酸化膜をはじめとする異質物の存在が微々たる物である
ということを意味する。
折パターンを示す図であり、エピタキシャル成長された
単結晶シリコンのみ存在するので、図11または図12
のように、規則的な回折パターンを示していることが分
かる。もし、コンタクトホールの側壁部分に対するSA
Dパターンを測定すると、図10乃至図12に示されて
いるものとは異なって、不規則的な回折パターンを示す
だろう。これはコンタクトホールの側壁部分には、単結
晶シリコンではないポリシリコンが形成されているため
である。
クトホール底部分には、単結晶シリコンをエピタキシャ
ル成長させ、コンタクトホールの側壁には、ポリシリコ
ンを所定厚さに形成した後、図7に示すように、一般的
なバッチタイプ装置を利用してポリシリコンプラグ30
を形成してコンタクトホールを埋め込む。一般的なバッ
チタイプ装置を利用してポリシリコンプラグ30を形成
する場合には、480〜620℃の温度、0.2〜1.
5Torrの圧力でシリコンを含むガスをソースガスに
して1500〜3000Åの厚さを有するポリシリコン
プラグ30を形成する。
げるため、後続ドーピング工程を行なうが、He、N2
またはArのような不活性気体に希釈させたPH3ガス
をドーパントにして、燐(P)の濃度が1.0×10
20〜3.0×1020atoms/ccの濃度を有す
るようにドーピング工程を行なう。このように層間絶縁
膜26上部とコンタクトホール内部を含む全体構造上に
ポリシリコンプラグ30を蒸着した後、層間絶縁膜26
の表面が露出するまで、化学機械研磨や全面エッチバッ
ク工程を行なって、図8に示すような、コンタクトプラ
グを完成する。化学機械研磨を行なう場合には、pH6
〜11で、50〜300nm大きさのシリカ、アルミナ
またはセリアなどの研磨剤を用いて化学機械研磨を行な
う。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
ンタクト抵抗を減少させたコンタクトプラグ形成方法に
よれば、工程の単純化と同時に自然酸化膜によるコンタ
クト抵抗の増加を防止してコンタクト抵抗を減少させた
コンタクトプラグを形成できるので、素子の信頼性を増
加させる効果がある。
めの断面図である。
めの断面図である。
めの断面図である。
めの断面図である。
方法を説明するための断面図である。
方法を説明するための断面図である。
方法を説明するための断面図である。
方法を説明するための断面図である。
透過電子顕微鏡写真である。
部分の回折パターンを示す図である。
とシリコン基板とが接する部分の回折パターンを示す図
である。
折パターンを示す図である。
Claims (13)
- 【請求項1】 シリコン基板上に形成された層間絶縁膜
内に前記シリコン基板表面を露出させるコンタクトホー
ルを形成するステップと、 前記コンタクトホール内部に形成された自然酸化膜を除
去するステップと、 10−6Torr以下の高真空第1反応器で前記コンタ
クトホール内部のシリコン基板表面に単結晶シリコンを
エピタキシャル成長させるステップと、 第2反応器で前記コンタクトホール内部をポリシリコン
で埋め込むステップとを含むことを特徴とするコンタク
ト抵抗を減少させたコンタクトプラグ形成方法。 - 【請求項2】 前記第1反応器の圧力は、10−9乃至
10−6Torrであることを特徴とする請求項1に記
載のコンタクト抵抗を減少させたコンタクトプラグ形成
方法。 - 【請求項3】 前記第1反応器は、シングルタイプまた
はバッチタイプの装置であることを特徴とする請求項1
に記載のコンタクト抵抗を減少させたコンタクトプラグ
形成方法。 - 【請求項4】 前記第2反応器で前記コンタクトホール
内部をポリシリコンで埋め込むステップは、0.2〜
1.5Torrの圧力を有するバッチタイプの装置で化
学気相蒸着法により行なうことを特徴とする請求項1に
記載のコンタクト抵抗を減少させたコンタクトプラグ形
成方法。 - 【請求項5】 前記シリコンをエピタキシャル成長させ
るステップは、SiH4またはSi2H6ガスをソース
ガスに使用することを特徴とする請求項1に記載のコン
タクト抵抗を減少させたコンタクトプラグ形成方法。 - 【請求項6】 前記エピタキシャル成長されたシリコン
の厚さは、50〜200Åであることを特徴とする請求
項1に記載のコンタクト抵抗を減少させたコンタクトプ
ラグ形成方法。 - 【請求項7】 前記シリコンをエピタキシャル成長させ
るステップは、550〜800℃で行なうことを特徴と
する請求項1に記載のコンタクト抵抗を減少させたコン
タクトプラグ形成方法。 - 【請求項8】 前記シリコンをエピタキシャル成長させ
るステップは、前記エピタキシャル成長されたシリコン
をn型にドープするステップをさらに含むことを特徴と
する請求項1に記載のコンタクト抵抗を減少させたコン
タクトプラグ形成方法。 - 【請求項9】 前記シリコンをn型にドープするステッ
プは、不活性気体とPH3ガスを使用することを特徴と
する請求項8に記載のコンタクト抵抗を減少させたコン
タクトプラグ形成方法。 - 【請求項10】 前記コンタクトホール内部をポリシリ
コンで埋め込むステップでポリシリコンの厚さは、15
00〜3000Åであることを特徴とする請求項1に記
載のコンタクト抵抗を減少させたコンタクトプラグ形成
方法。 - 【請求項11】 前記コンタクトホール内部をポリシリ
コンで埋め込むステップは、前記ポリシリコンをドープ
するステップをさらに含むことを特徴とする請求項1に
記載のコンタクト抵抗を減少させたコンタクトプラグ形
成方法。 - 【請求項12】 前記ポリシリコンをドープするステッ
プは、不活性ガスとPH3ガスを使用し、燐の濃度が
1.0×1020〜3.0×1020atoms/cc
であることを特徴とする請求項11に記載のコンタクト
抵抗を減少させたコンタクトプラグ形成方法。 - 【請求項13】 前記自然酸化膜を除去するステップ
は、BOE(Buffered Oxide Etch
ant)、HF溶液またはHF蒸気を利用した洗浄工程
を行なうことを特徴とする請求項1に記載のコンタクト
抵抗を減少させたコンタクトプラグ形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2002-027591 | 2002-05-18 | ||
KR10-2002-0027591A KR100449948B1 (ko) | 2002-05-18 | 2002-05-18 | 콘택저항을 감소시킨 콘택플러그 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003338542A true JP2003338542A (ja) | 2003-11-28 |
JP4057906B2 JP4057906B2 (ja) | 2008-03-05 |
Family
ID=29417428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002380830A Expired - Fee Related JP4057906B2 (ja) | 2002-05-18 | 2002-12-27 | コンタクト抵抗を減少させたコンタクトプラグ形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6869874B2 (ja) |
JP (1) | JP4057906B2 (ja) |
KR (1) | KR100449948B1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7741682B2 (en) | 2005-09-15 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor integrated circuit device including a silicon layer formed on a diffusion layer |
US7888737B2 (en) | 2008-02-25 | 2011-02-15 | Elpida Memory, Inc. | Semiconductor device and method of manufacturing the same |
US8003472B2 (en) | 2009-08-27 | 2011-08-23 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
US8759844B2 (en) | 2010-05-31 | 2014-06-24 | Shinya Iwasa | Semiconductor device having elevated source and drain |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100588404B1 (ko) * | 2004-03-16 | 2006-06-12 | 삼성코닝 주식회사 | 반도체 박막 연마용 산화세륨 슬러리 |
KR100602092B1 (ko) * | 2004-07-26 | 2006-07-14 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
KR100602093B1 (ko) * | 2004-07-26 | 2006-07-19 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
KR100616495B1 (ko) * | 2004-07-29 | 2006-08-25 | 주식회사 하이닉스반도체 | 실리콘 박막과 실리콘막 사이의 격자 부정합을 줄일 수있는 반도체 소자 제조 방법 |
US20060182993A1 (en) * | 2004-08-10 | 2006-08-17 | Mitsubishi Chemical Corporation | Compositions for organic electroluminescent device and organic electroluminescent device |
KR100636670B1 (ko) * | 2004-12-16 | 2006-10-23 | 주식회사 하이닉스반도체 | 랜딩 플러그 콘택 마스크 및 이를 이용한 플러그 제조 방법 |
US7851348B2 (en) | 2005-06-14 | 2010-12-14 | Abhay Misra | Routingless chip architecture |
US7687400B2 (en) | 2005-06-14 | 2010-03-30 | John Trezza | Side stacking apparatus and method |
US7215032B2 (en) | 2005-06-14 | 2007-05-08 | Cubic Wafer, Inc. | Triaxial through-chip connection |
US8456015B2 (en) | 2005-06-14 | 2013-06-04 | Cufer Asset Ltd. L.L.C. | Triaxial through-chip connection |
US7781886B2 (en) | 2005-06-14 | 2010-08-24 | John Trezza | Electronic chip contact structure |
US20060278331A1 (en) | 2005-06-14 | 2006-12-14 | Roger Dugas | Membrane-based chip tooling |
US7560813B2 (en) * | 2005-06-14 | 2009-07-14 | John Trezza | Chip-based thermo-stack |
US7786592B2 (en) | 2005-06-14 | 2010-08-31 | John Trezza | Chip capacitive coupling |
US7838997B2 (en) | 2005-06-14 | 2010-11-23 | John Trezza | Remote chip attachment |
KR100777361B1 (ko) * | 2005-12-19 | 2007-11-19 | 매그나칩 반도체 유한회사 | 씨모스 이미지 센서 및 그 제조방법 |
US20070238280A1 (en) * | 2006-04-10 | 2007-10-11 | Hynix Semiconductor Inc. | Semiconductor device having contact plug and method for fabricating the same |
JP2007294618A (ja) * | 2006-04-24 | 2007-11-08 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
KR100723761B1 (ko) * | 2006-05-10 | 2007-05-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
US7687397B2 (en) | 2006-06-06 | 2010-03-30 | John Trezza | Front-end processed wafer having through-chip connections |
JP2008047720A (ja) * | 2006-08-17 | 2008-02-28 | Elpida Memory Inc | 半導体装置の製造方法 |
KR100843941B1 (ko) * | 2006-12-26 | 2008-07-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
US7670874B2 (en) * | 2007-02-16 | 2010-03-02 | John Trezza | Plated pillar package formation |
JP2010219139A (ja) * | 2009-03-13 | 2010-09-30 | Elpida Memory Inc | 半導体装置及びその製造方法 |
KR101076887B1 (ko) * | 2009-06-26 | 2011-10-25 | 주식회사 하이닉스반도체 | 반도체 메모리소자의 랜딩플러그 형성방법 |
US8815735B2 (en) * | 2012-05-03 | 2014-08-26 | Nanya Technology Corporation | Semiconductor device and method of manufacturing the same |
KR102022831B1 (ko) | 2019-05-13 | 2019-09-18 | 이목형 | 배 재배용 봉투의 연속 자동화 제조방법 및 그 제조시스템 및 그로써 제조된 배 재배용 봉투 |
KR20230147292A (ko) | 2022-04-14 | 2023-10-23 | 선진산업주식회사 | 과실 보호용 봉투의 접합방법 및 그로써 제조된 과실 보호용 봉투 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5882165A (en) * | 1986-12-19 | 1999-03-16 | Applied Materials, Inc. | Multiple chamber integrated process system |
JPH0291976A (ja) | 1988-09-29 | 1990-03-30 | Oki Electric Ind Co Ltd | 縦型溝型mos fetの製造方法 |
JPH02138734A (ja) | 1988-11-18 | 1990-05-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2605860B2 (ja) | 1989-03-22 | 1997-04-30 | 富士電機株式会社 | 高耐圧素子を含む半導体装置 |
JPH0671073B2 (ja) * | 1989-08-29 | 1994-09-07 | 株式会社東芝 | 半導体装置及びその製造方法 |
US5296388A (en) * | 1990-07-13 | 1994-03-22 | Matsushita Electric Industrial Co., Ltd. | Fabrication method for semiconductor devices |
EP0483487B1 (en) * | 1990-10-31 | 1995-03-01 | International Business Machines Corporation | Self-aligned epitaxial base transistor and method for fabricating same |
US5057888A (en) * | 1991-01-28 | 1991-10-15 | Micron Technology, Inc. | Double DRAM cell |
JPH0645344A (ja) | 1992-03-30 | 1994-02-18 | Sony Corp | バイポーラトランジスタ、半導体装置、及びその製造方法 |
JP2808965B2 (ja) * | 1992-02-19 | 1998-10-08 | 日本電気株式会社 | 半導体装置 |
US5324684A (en) * | 1992-02-25 | 1994-06-28 | Ag Processing Technologies, Inc. | Gas phase doping of semiconductor material in a cold-wall radiantly heated reactor under reduced pressure |
US5506431A (en) * | 1994-05-16 | 1996-04-09 | Thomas; Mammen | Double poly trenched channel accelerated tunneling electron (DPT-CATE) cell, for memory applications |
JPH07321290A (ja) | 1994-05-26 | 1995-12-08 | Matsushita Electron Corp | バイポーラ集積回路装置の製造方法 |
JPH0878785A (ja) | 1994-08-31 | 1996-03-22 | Sharp Corp | 半導体レーザ素子およびその製造方法 |
US5510287A (en) * | 1994-11-01 | 1996-04-23 | Taiwan Semiconductor Manuf. Company | Method of making vertical channel mask ROM |
US5841197A (en) * | 1994-11-18 | 1998-11-24 | Adamic, Jr.; Fred W. | Inverted dielectric isolation process |
JP2699921B2 (ja) * | 1995-04-21 | 1998-01-19 | 日本電気株式会社 | 半導体装置の製造方法 |
US6245604B1 (en) * | 1996-01-16 | 2001-06-12 | Micron Technology | Bipolar-CMOS (BiCMOS) process for fabricating integrated circuits |
DE19609933A1 (de) * | 1996-03-14 | 1997-09-18 | Daimler Benz Ag | Verfahren zur Herstellung eines Heterobipolartransistors |
JP2877108B2 (ja) * | 1996-12-04 | 1999-03-31 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP4053647B2 (ja) * | 1997-02-27 | 2008-02-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
KR100480904B1 (ko) * | 1998-12-24 | 2005-08-30 | 주식회사 하이닉스반도체 | 반응로및이를이용한단결정실리콘층형성방법 |
KR100305206B1 (ko) * | 1999-06-30 | 2001-11-01 | 박종섭 | 반도체 소자의 금속층간 절연막 형성 방법 |
KR20020083700A (ko) | 2001-04-26 | 2002-11-04 | 전병수 | 발전기에 있어 로터리영구자석과 스테이터코어 간의 인력불균형에 따른 진동 및 소음을 방지하는 방법 |
KR100406580B1 (ko) * | 2001-04-30 | 2003-11-20 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성방법 |
KR100431295B1 (ko) * | 2001-10-12 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
-
2002
- 2002-05-18 KR KR10-2002-0027591A patent/KR100449948B1/ko not_active IP Right Cessation
- 2002-12-27 JP JP2002380830A patent/JP4057906B2/ja not_active Expired - Fee Related
- 2002-12-30 US US10/330,303 patent/US6869874B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7741682B2 (en) | 2005-09-15 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor integrated circuit device including a silicon layer formed on a diffusion layer |
US7888737B2 (en) | 2008-02-25 | 2011-02-15 | Elpida Memory, Inc. | Semiconductor device and method of manufacturing the same |
US8003472B2 (en) | 2009-08-27 | 2011-08-23 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
US8759844B2 (en) | 2010-05-31 | 2014-06-24 | Shinya Iwasa | Semiconductor device having elevated source and drain |
Also Published As
Publication number | Publication date |
---|---|
JP4057906B2 (ja) | 2008-03-05 |
US20030216030A1 (en) | 2003-11-20 |
KR20030089744A (ko) | 2003-11-28 |
KR100449948B1 (ko) | 2004-09-30 |
US6869874B2 (en) | 2005-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4057906B2 (ja) | コンタクト抵抗を減少させたコンタクトプラグ形成方法 | |
US5953608A (en) | Method of forming a DRAM stacked capacitor using an etch blocking film of silicon oxide | |
US20050164469A1 (en) | Method for N+ doping of amorphous silicon and polysilicon electrodes in deep trenches | |
US7432152B2 (en) | Methods of forming HSG layers and devices | |
US6326658B1 (en) | Semiconductor device including an interface layer containing chlorine | |
US6511888B1 (en) | Method of fabricating a semiconductor device using trench isolation method including hydrogen annealing step | |
US20030087512A1 (en) | Method of manufacturing a semiconductor device | |
JP2002343743A (ja) | 半導体素子のコンタクトプラグ形成方法 | |
US6784068B2 (en) | Capacitor fabrication method | |
KR100301369B1 (ko) | 반도체메모리장치의커패시터제조방법 | |
US20030068885A1 (en) | Method of forming a contact plug for a semiconductor device | |
JP2001284273A (ja) | 半球形グレーンの形成を抑制するポリマーを有するコンデンサの形成方法及びこれによって形成されたコンデンサ | |
KR100547541B1 (ko) | 캐패시터와메모리구조및방법 | |
US5976977A (en) | Process for DRAM capacitor formation | |
US6245633B1 (en) | Fabrication method for a double-side double-crown stacked capacitor | |
KR100351455B1 (ko) | 반도체장치의 스토리지노드 전극 형성방법 | |
KR20080058006A (ko) | 반도체 소자의 제조방법 | |
KR100445063B1 (ko) | 반도체 소자의 커패시터 형성 방법 | |
KR100818074B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
KR100575855B1 (ko) | 반도체장치의 캐패시터 제조방법 | |
JP3078109B2 (ja) | 半導体装置の製造方法 | |
KR100404478B1 (ko) | 반도체소자의 커패시터 형성방법 | |
CN112635465A (zh) | 半导体器件及制造其的方法 | |
KR100275947B1 (ko) | 반도체의커패시터제조방법 | |
KR100616495B1 (ko) | 실리콘 박막과 실리콘막 사이의 격자 부정합을 줄일 수있는 반도체 소자 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051006 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070301 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070724 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071023 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071127 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071214 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131221 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |