KR100616495B1 - 실리콘 박막과 실리콘막 사이의 격자 부정합을 줄일 수있는 반도체 소자 제조 방법 - Google Patents

실리콘 박막과 실리콘막 사이의 격자 부정합을 줄일 수있는 반도체 소자 제조 방법 Download PDF

Info

Publication number
KR100616495B1
KR100616495B1 KR1020040059480A KR20040059480A KR100616495B1 KR 100616495 B1 KR100616495 B1 KR 100616495B1 KR 1020040059480 A KR1020040059480 A KR 1020040059480A KR 20040059480 A KR20040059480 A KR 20040059480A KR 100616495 B1 KR100616495 B1 KR 100616495B1
Authority
KR
South Korea
Prior art keywords
silicon
film
thin film
single crystal
silicon thin
Prior art date
Application number
KR1020040059480A
Other languages
English (en)
Other versions
KR20060010891A (ko
Inventor
지연혁
노경봉
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040059480A priority Critical patent/KR100616495B1/ko
Publication of KR20060010891A publication Critical patent/KR20060010891A/ko
Application granted granted Critical
Publication of KR100616495B1 publication Critical patent/KR100616495B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 단결정 실리콘막과 접촉되는 실리콘 박막 형성시 실리콘막과의 격자 부정합으로 인한 전하의 평균자유경로 축소를 방지할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은,단결정의 실리콘막 상의 계면 산화막을 제거하며 상기 실리콘막 표면의 댕글링 본드와 NH4F를 포함하는 첨가제와의 결합을 위해 BOE(Buffered Oxide Etchant)를 이용하여 상기 실리콘막을 세정하는 단계; 상기 실리콘막 상에 저압 화학기상증착 방식으로 실리콘 박막을 증착하는 단계-상기 실리콘막으로부터 소정의 두께 까지는 상기 실리콘막의 단결정 방향으로 단결정의 실리콘 박막이 성장됨; 및 상기 실리콘 박막을 단결정화하기 위해 열처리하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 본 발명은, 실리콘 기판의 계면 산화막을 제거하며 상기 기판 표면의 댕글링 본드와 NH4F를 포함하는 첨가제와의 결합을 위해 BOE를 이용하여 상기 실리콘 기판을 세정하는 단계; 상기 실리콘 기판 상에 저압 화학기상증착 방식으로 실리콘 박막을 증착하는 단계-상기 실리콘 기판으로부터 소정의 두께 까지는 상기 실리콘 기판의 단결정 방향으로 단결정의 실리콘 박막이 성장됨; 및 상기 실리콘 박막을 단결정화하기 위해 열처리하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
실리콘 박막, 단결정, 평균자유경로, 저압 화학기상증착(LPCVD), 셀콘택 플러그.

Description

실리콘 박막과 실리콘막 사이의 격자 부정합을 줄일 수 있는 반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE ENABLE TO DECREASE INTER-LAYER LATTICE MISMATCH BETWEEN SILICON LAYER AND SILICON THIN FILM}
도 1은 셀콘택 플러그가 형성된 반도체 소자를 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 셀콘택 플러그 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 단결정 실리콘 기판 201 : 게이트 절연막
202 : 게이트 전도막 203 : 게이트 하드마스크
204 : 불순물 확산영역 205 : 스페이서
206 : 층간절연막 209 : 단결정 실리콘 박막
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 단결정 실리콘막과 다결정 실리콘 박막 사이의 격자 부정합으로 인한 콘택 저항 증가를 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 형태를 갖도록 하는 기술이 도입되어 통상적으로 사용되고 있다.
또한, 이러한 콘택 형성을 위해서는 고종횡비를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이 때 두 물질 예컨대, 산화막과 질화막간의 식각 선택비를 이용하여 식각 프로파일을 얻는 SAC 공정이 도입되었다.
SAC 공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이 때 하부의 도전패턴에 대한 어택을 방지하기 위해 질화막 등을 이용한 식각정지막 또는 스페이서 등이 필요하다.
도 1은 셀콘택 플러그가 형성된 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 실리콘 기판(100) 상에 게이트 하드마스크(103)/게이트 전도막(102)/게이트 절연막(101)의 적층 구조와 그 측벽에 형성된 스페이서(105)를 갖는 게이트전극(G1, G2)이 형성되어 있으며, 게이트전극 G1과 G2 사이의 기판(100)에 불순물 확산영역(104)이 형성되어 있다. 층간절연막(106)을 관통하고 불순물 확산영역(104)에 전기적으로 접속되며 게이트 하드마스크(103)와 상부가 평탄화된 셀콘택 플러그(107)가 형성되어 있다.
게이트 절연막(101)은 실리콘 산화막 또는 알루미늄 산화막 등 산화막 계열의 절연성 막을 사용한다. 게이트 전도막(102)은 폴리실리콘막, 텅스텐막, 텅스텐 실리사이드, TiN 등이 단독 또는 적층된 구조를 이룬다. 게이트 하드마스크(103)는 셀콘택을 위한 식각 공정에서 SAC 식각 프로파일을 얻도록 하며 식각 공정에서 게이트 전도막(102)의 어택을 방지한다. 이를 위해 층간절연막(106)으로 산화막 계열을 이용할 경우 질화막 계열을 이용하며, 층간절연막으로 저유전율막을 이용할 경우 산화막 계열을 이용한다.
스페이서(105)는 불순물 확산영역(104)이 LDD(Lightly Doped Drain) 구조를 갖도록 이온주입시 일종의 스크린 마스크의 역할을 하도록 하며, 셀콘택 식각 공정에서 게이트전극(G1, G2)의 어택을 방지하기 위해 질화막 계열을 이용한다.
층간절연막(106)으로 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
셀콘택 플러그(107)는 폴리실리콘을 이용하여 형성한다.
현재, 고집적 DRAM 소자의 셀콘택 플러그(107)로 사용되는 폴리실리콘막은 포스포러스(Phosphorus; P)가 도핑된 다결정 실리콘(Poly-crystalline silicon)막을 저압화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 함) 방식으로 증착하고 있다.
그러나, 고집적 DRAM 소자의 회로 선폭의 감소로 인해 실리콘 기판(100)과 셀콘택 플러그(107)의 접촉 면적이 감소하며, 이로 인해 콘택 저항이 증가한다. 콘 택 저항의 증가는 소자의 전기적 특성을 크게 열화시킨다.
셀콘택 플러그(107) 형성을 위한 다결정 실리콘막은 500℃ ∼ 600℃의 온도 영역 대에서 증착되므로 초기 상태는 비정질이거나 결정질이고, 이는 후속 열공정을 거치는 동안 다결정질로 상전이가 이루어진다.
실리콘 기판(100)은 단결정이며 상전이가 완료된 셀콘택 플러그 실리콘막은 다결정이므로 두 박막이 접촉되는 계면은 격자 부정합(Mismatch)으로 인해 전하(Carrier) 이동시 격자와의 잦은 충돌로 전하의 평균자유경로(Mean free path)가 감소하므로 콘택 저항이 증가한다.
또한, 동일한 메카니즘(Mechanism)으로 후속 열공정으로 인해 다결정화된 실리콘 박막은 전하 이동시 다결정 내부에서 전하의 평균자유경로를 감소시키며, 이로 인해 셀콘택 플러그의 콘택 저항도 증가시켜 소자의 특성을 열화시킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 단결정 실리콘막과 접촉되는 실리콘 박막 형성시 실리콘막과의 격자 부정합으로 인한 전하의 평균자유경로 축소를 방지할 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 단결정의 실리콘막 상의 계면 산화 막을 제거하며 상기 실리콘막 표면의 댕글링 본드와 NH4F를 포함하는 첨가제와의 결합을 위해 BOE(Buffered Oxide Etchant)를 이용하여 상기 실리콘막을 세정하는 단계; 상기 실리콘막 상에 저압 화학기상증착 방식으로 실리콘 박막을 증착하는 단계-상기 실리콘막으로부터 소정의 두께 까지는 상기 실리콘막의 단결정 방향으로 단결정의 실리콘 박막이 성장됨; 및 상기 실리콘 박막을 단결정화하기 위해 열처리하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 실리콘 기판의 계면 산화막을 제거하며 상기 기판 표면의 댕글링 본드와 NH4F를 포함하는 첨가제와의 결합을 위해 BOE를 이용하여 상기 실리콘 기판을 세정하는 단계; 상기 실리콘 기판 상에 저압 화학기상증착 방식으로 실리콘 박막을 증착하는 단계-상기 실리콘 기판으로부터 소정의 두께 까지는 상기 실리콘 기판의 단결정 방향으로 단결정의 실리콘 박막이 성장됨; 및 상기 실리콘 박막을 단결정화하기 위해 열처리하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 단결정의 실리콘막 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 실리콘막을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 저면에서 노출된 상기 실리콘막 상의 계면 산화막을 제거하며 상기 실리콘막 표면의 댕글링 본드와 NH4F를 포함하는 첨가제와의 결합을 위해 BOE를 이용하여 상기 콘택홀 내부를 세정하는 단계; 상기 노출된 실리콘막 상에 저압 화학기상증착 방식으로 실리콘 박막을 증착하는 단계-상기 실리콘막으로부터 소정의 두께 까지는 상기 실리콘막의 단결정 방향으로 단결정의 실리콘 박막이 성장됨; 및 상기 실리콘 박막을 단결정화하기 위해 열처리하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 단결정의 실리콘 기판 상에 복수의 게이트전극을 형성하는 단계; 상기 게이트전극을 포함한 전면에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 북수의 게이트전극 사이에서 상기 실리콘 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 저면에서 노출된 상기 실리콘 기판 상의 계면 산화막을 제거하며 상기 실리콘 기판 표면의 댕글링 본드와 NH4F를 포함하는 첨가제와의 결합을 위해 BOE를 이용하여 상기 콘택홀 내부를 세정하는 단계; 상기 노출된 실리콘 기판 상에 저압 화학기상증착 방식으로 실리콘 박막을 증착하는 단계-상기 실리콘 기판으로부터 소정의 두께 까지는 상기 실리콘 기판의 단결정 방향으로 단결정의 실리콘 박막이 성장됨; 및 상기 실리콘 박막을 단결정화하기 위해 열처리하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 실리콘 박막을 하부의 실리콘막과 같은 단결정으로 증착하기 위해 실리콘 박막 증착 전에 실시하는 전세정 공정에서 기존의 HF 대신 BOE(Buffered Oxide Etchant)를 사용한다.
HF 용액은 단결정 실리콘막 표면에 100% 하이드로젠 패시베이션(Hydrogen passivation) 효과로 인해 실리콘막의 단결정 방향에 따라 실리콘 박막의 성장을 얻지 못한다.
반면, BOE 용액은 실리콘막 표면의 댕글링 본드(Dangling bond) 표면을 하이드로젠 패시베이션시킬 뿐만아니라 BOE 용액을 구성하는 NH4F와 기타 첨가제로 패시베이션시키므로 LPCVD 방식으로 실리콘 박막을 증착하면 실리콘막 표면에 결합된 NH4F와 기타 첨가제가 하이드로젠에 비해 결합 에너지가 낮으므로 쉽게 탈락하여 실리콘 원자가 실리콘 기판의 단결정 성장 방향을 따라 증착되어 단결정 성장이 진행된다.
그러나, 단결정 성장은 초기 200Å ∼ 300Å 수준에서만 진행되고 후속으로는 증착 온도의 영역대에 따라 비정질이나 다결정으로 증착된다. 단결정으로 성장하지 못한 박막은 실리콘 박막을 증착하는 LPCVD 장비(퍼니스)에서 증착 단계가 완료된 후 인-시튜(In-situ)로 온도를 700℃ ∼ 800℃ 수준으로 올려 초기 200Å ∼ 300Å 수준으로 성장한 단결정 성장 방향을 따라 단결정 성장을 완료한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
본 발명은 고집적 DRAM 소자의 실리콘 박막을 LPCVD 방식의 퍼니스에서 증착할 때 발생하는 하부의 단결정 실리콘막과 증착되는 다결정 실리콘 박막과의 격자 부정합에 의해 전하의 평균자유경로가 감소하여 두 막 사이의 콘택 저항이 증가하는 문제를 개선한다. 이를 위해 본 발명은 장비에 대한 신규 투자없이 기존의 증착 장비인 LPCVD 퍼니스를 사용하여 단결정 실리콘막과 다결정 실리콘 박막 사이의 격자 정합을 이루도록 한다.
한편, 본 발명은 단결정의 실리콘 기판과 콘택되는 셀콘택 플러그 및 기타 실리콘 박막을 증착하여 사용하는 모든 종류의 도전패턴에 응용이 가능하다. 또한, 하부의 실리콘 기판은 기판의 불순물 확산영역 뿐만아니라 단결정을 갖는 모든 실리콘막으로의 응용이 가능하다.
이하에서는 그 일예로 실리콘 박막을 플러그로 사용하는 셀콘택 플러그용 실리콘 박막 증착 공정을 살펴 본다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 셀콘택 플러그 형성 공정을 도시한 단면도이다.
먼저, 반도체 소자를 이루기 위한 여러 요소가 형성된 단결정의 반도체 기판(200) 상에 게이트 하드마스크(203)/게이트 전도막(202)/게이트 절연막(201)의 적층 구조와 그 측면의 스페이서(205)를 포함하는 게이트전극(G1, G2)을 형성한다.
이어서, 게이트전극(G1, G2)을 포함하는 전면에 층간절연막(206)을 형성한다.
게이트 절연막(201)은 실리콘 산화막 또는 알루미늄 산화막 등 산화막 계열의 절연성 막을 사용한다. 게이트 전도막(202)은 폴리실리콘막, 텅스텐막, 텅스텐 실리사이드, TiN 등이 단독 또는 적층된 구조를 이룬다. 게이트 하드마스크(203)는 셀콘택을 위한 식각 공정에서 SAC 식각 프로파일을 얻도록 하며 식각 공정에서 게이트 전도막(202)의 어택을 방지한다. 이를 위해 층간절연막(206)으로 산화막 계열을 이용할 경우 질화막 계열을 이용하며, 층간절연막으로 저유전율막을 이용할 경우 산화막 계열을 이용한다.
스페이서(205)는 불순물 확산영역(204)이 LDD 구조를 갖도록 이온주입시 일종의 스크린 마스크의 역할을 하도록 하며, 셀콘택 식각 공정에서 게이트전극(G1, G2)의 어택을 방지하기 위해 질화막 계열을 이용한다.
층간절연막(206)으로 산화막 계열의 물질막으로 이용할 경우에는 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막, SOG막 또는 APL막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 셀콘택 플러그 형성을 위한 마스크 패턴을 이용하여 층간절연막(206)을 선택적으로 식각하는 SAC 식각 공정을 실시한다. SAC 식각 공정에 의해 게이트전극(G1, G2)에 얼라인되며 실리콘 기판(200)의 불순물 확산영역(204)을 노출시키는 콘택홀(207)을 형성한다.
이어서, 마스크 패턴을 제거한 후, 세정 공정을 실시하여 콘택홀(207) 내부를 세정한다.
이어서, 도 2b에 도시된 바와 같이, 셀콘택 플러그용 실리콘 박막을 증착 전세정 공정(208)을 실시하여 불순물 확산영역(204) 표면의 계면 산화막을 제거하며, 이 때 BOE를 사용한다.
전세정 공정으로 HF를 사용하면 콘택홀(207)을 통해 불순물 확산영역(204)을 이루는 실리콘 기판(200)에 100% 하이드로젠 패시베이션 효과가 발생하며, 하이드로젠은 결합력이 강하여 후속 실리콘 박막 증착시 실리콘 기판(200)과의 결합으로 통한 단결정 성장을 이루지 못한다.
그러나, BOE를 사용하면 실리콘 기판(200)에 하이드로젠 패시베이션 효과 뿐만아니라 BOE 용액을 구성하는 NH4F 등의 첨가제가 실리콘 기판(200)의 댕글링 본드와 결합하게 된다.
실리콘 기판(200)의 댕글링 본드와 결합된 NH4F 등의 첨가제는 LPCVD 퍼니스에서 실리콘 박막을 증착할 때 하이드로젠에 비해 결합력이 약하므로 쉽게 결합을 끊을 수 있다.
이어서, 도 2c에 도시된 바와 같이, 콘택홀(207)을 통해 불순물 확산영역(204)과 콘택되도록 셀콘택 플러그용 실리콘 박막(209)을 증착한다.
콘택 저항을 개선하기 위해 실리콘 박막(209)을 단결정으로 성장시키기 위해서는 선택적에피택셜성장(Selective Epitaxial Growth; 이하 SEG라 함) 방식을 이용할 수 있지만, 이를 위해서는 신규 장비의 투자가 필요하다. 본 발명에서는 신규 장비의 투자 없이 기존의 LPCVD 퍼니스에서 실리콘 박막(209)을 형성한다. 이때, LPCVD에 의한 실리콘 박막(209)의 형성은 550~700℃의 온도에서 실시하는 것이 바람직하다.
전세정 공정에서 BOE를 사용하면, 콘택홀(207) 내부의 실리콘 기판(200) 표면의 댕글링 본드와 결합된 NH4F 등은 LPCVD 퍼니스 내에서 하이드로젠에 비해 쉽게 결합을 끊고 탈락하므로 실리콘 기판(200)의 단결정 성장 방향을 따라 단결정의 실리콘 박막(209a)으로 성장한다.
그러나, 실리콘 박막(209) 전체를 통해 단결정으로 성장하는 부분은 초기의 약 200Å ∼ 300Å에 불과하며, 그 상부의 실리콘 박막(209b)은 다결정 또는 비정질의 형태로 증착된다.
실리콘 기판(200)과 실리콘 박막(209)의 콘택 저항 측면에서는 초기 200Å ∼ 300Å 수준의 실리콘 박막(209a) 만으로도 충분한 콘택 저항의 개선이 있지만, 전체적인 실리콘 박막(209)의 단결정화를 이루어 콘택 저항을 더욱 낮추기 위해서는 열처리 공정이 필요하다.
따라서, 단결정으로 성장되지 못한 실리콘 박막(209b)을 단결정으로 전이시키기 위한 후속 열처리 공정이 필요하다. 열처리 공정은 700℃ ∼ 800℃ 정도의 온도에서 실시하는 것이 바람직하다.
도 2d는 열처리 공정을 통해 실리콘 박막(209)이 전체적으로 단결정화된 상태를 나타낸다.
열처리 공정은 LPCVD 방식에 의한 실리콘 박막(209) 증착 후, LPCVD 퍼니스에서 인-시튜로 700℃ ∼ 800℃로 승온하여 초기에 증착된 단결정의 실리콘 박막(209a)의 결정 성장 방향을 따라 상부의 실리콘 박막(209b)을 단결정으로 유도하는 것이 바람직하다.
인-시튜 공정을 적용할 경우 동일 레시피로 실리콘 박막(209)의 증착과 열처리 공정 단계를 구성할 수 있어, 열공정 장비에 대한 신규 장비 투자 비용이 절감되고 인-시튜 공정이므로 TAT(Turn Around Time)를 줄여 공정 시간을 단축시킬 수 있는 장점이 있다.
한편, 단결정으로 전이될 상부의 실리콘 박막(209b)은 결정질로 증착될 경우 후속 열공정을 거치더라도 단결정으로 전이되지 못하므로 단결정 성장을 유도하기 위해서는 실리콘 박막(209b)이 비정질 상태로 증착될 수 있는 530℃ 이하 예컨대, 100℃ ∼ 530℃의 온도에서 증착하는 것이 바람직하다.
한편, 도면에 도시하지는 않았지만, 후속 공정으로 층간절연막(206) 또는 게이트 하드마스크(203)가 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션(Isolation)된 셀콘택 플러그가 형성된다.
전술한 바와 같이 이루어지는 본 발명은, 실리콘 박막을 하부의 실리콘막과 같은 단결정으로 증착하기 위해 실리콘 박막 증착 전에 실시하는 전세정 공정에서 기존의 HF 대신 BOE를 사용하여 실리콘막 표면의 댕글링 본드를 하이드로젠 패시베이션시킬 뿐만아니라 하이드로젠에 비해 결합력이 약한 BOE 용액을 구성하는 NH4F와 기타 첨가제로 패시베이션시켜 후속 LPCVD 방식으로 실리콘 박막을 증착할 때, 실리콘막 표면에 결합된 NH4F와 기타 첨가제가 쉽게 탈락하여 실리콘 원자가 실리콘 기판의 단결정 성장 방향을 따라 증착되어 단결정 성장이 진행되도록 하고, 단결정 성장된 부분의 상부에서 비정질 또는 다결정 상태로 증착된 실리콘 박막을 인-시튜로 열처리하여 단결정으로 전이시킴으로써, 살라콘막과 실리콘 박막 간의 격자 정합을 이룰 수 있어 콘택 저항을 감소시킨다.
아울러, 기존의 LPCVD 장비를 이용할 수 있어 신규 장비 투자를 비용을 줄일 수 있으며, 실리콘 박막의 증착과 열처리를 인-시튜로 실시함으로써 공정 시간을 단축할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 콘택 저항을 감소시켜 반도체 소자의 성능을 향상시킬 수 있으며, 신규 장비 투자를 줄여 생산 비용을 감소시키며, 인-시튜 공정 진행으로 공정 시간을 단축시켜 생산성을 높이는 효과가 있다.

Claims (8)

  1. 단결정의 실리콘막 상의 계면 산화막을 제거하며 상기 실리콘막 표면의 댕글링 본드와 NH4F를 포함하는 첨가제와의 결합을 위해 BOE(Buffered Oxide Etchant)를 이용하여 상기 실리콘막을 세정하는 단계;
    상기 실리콘막 상에 저압 화학기상증착 방식으로 실리콘 박막을 증착하는 단계-상기 실리콘막으로부터 소정의 두께 까지는 상기 실리콘막의 단결정 방향으로 단결정의 실리콘 박막이 성장됨; 및
    상기 실리콘 박막을 단결정화하기 위해 열처리하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 실리콘 기판의 계면 산화막을 제거하며 상기 기판 표면의 댕글링 본드와 NH4F를 포함하는 첨가제와의 결합을 위해 BOE를 이용하여 상기 실리콘 기판을 세정하는 단계;
    상기 실리콘 기판 상에 저압 화학기상증착 방식으로 실리콘 박막을 증착하는 단계-상기 실리콘 기판으로부터 소정의 두께 까지는 상기 실리콘 기판의 단결정 방향으로 단결정의 실리콘 박막이 성장됨; 및
    상기 실리콘 박막을 단결정화하기 위해 열처리하는 단계
    를 포함하는 반도체 소자 제조 방법.
  3. 단결정의 실리콘막 상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 실리콘막을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 저면에서 노출된 상기 실리콘막 상의 계면 산화막을 제거하며 상기 실리콘막 표면의 댕글링 본드와 NH4F를 포함하는 첨가제와의 결합을 위해 BOE를 이용하여 상기 콘택홀 내부를 세정하는 단계;
    상기 노출된 실리콘막 상에 저압 화학기상증착 방식으로 실리콘 박막을 증착하는 단계-상기 실리콘막으로부터 소정의 두께 까지는 상기 실리콘막의 단결정 방향으로 단결정의 실리콘 박막이 성장됨; 및
    상기 실리콘 박막을 단결정화하기 위해 열처리하는 단계
    를 포함하는 반도체 소자 제조 방법.
  4. 단결정의 실리콘 기판 상에 복수의 게이트전극을 형성하는 단계;
    상기 게이트전극을 포함한 전면에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 북수의 게이트전극 사이에서 상기 실리콘 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 저면에서 노출된 상기 실리콘 기판 상의 계면 산화막을 제거하며 상기 실리콘 기판 표면의 댕글링 본드와 NH4F를 포함하는 첨가제와의 결합을 위해 BOE를 이용하여 상기 콘택홀 내부를 세정하는 단계;
    상기 노출된 실리콘 기판 상에 저압 화학기상증착 방식으로 실리콘 박막을 증착하는 단계-상기 실리콘 기판으로부터 소정의 두께 까지는 상기 실리콘 기판의 단결정 방향으로 단결정의 실리콘 박막이 성장됨; 및
    상기 실리콘 박막을 단결정화하기 위해 열처리하는 단계
    를 포함하는 반도체 소자 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 열처리하는 단계를 상기 실리콘 박막을 증착하는 단계와 동일 장비에서 인-시튜로 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 열처리하는 단계는 700℃ 내지 800℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 실리콘 박막을 증착하는 단계는 100℃ 내지 530℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 실리콘 박막이 단결정으로 성장하는 소정의 두께는 200Å 내지 300Å인 것을 특징으로 하는 반도체 소자 제조 방법.
KR1020040059480A 2004-07-29 2004-07-29 실리콘 박막과 실리콘막 사이의 격자 부정합을 줄일 수있는 반도체 소자 제조 방법 KR100616495B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040059480A KR100616495B1 (ko) 2004-07-29 2004-07-29 실리콘 박막과 실리콘막 사이의 격자 부정합을 줄일 수있는 반도체 소자 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040059480A KR100616495B1 (ko) 2004-07-29 2004-07-29 실리콘 박막과 실리콘막 사이의 격자 부정합을 줄일 수있는 반도체 소자 제조 방법

Publications (2)

Publication Number Publication Date
KR20060010891A KR20060010891A (ko) 2006-02-03
KR100616495B1 true KR100616495B1 (ko) 2006-08-25

Family

ID=37121015

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040059480A KR100616495B1 (ko) 2004-07-29 2004-07-29 실리콘 박막과 실리콘막 사이의 격자 부정합을 줄일 수있는 반도체 소자 제조 방법

Country Status (1)

Country Link
KR (1) KR100616495B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124276A (en) 1989-08-29 1992-06-23 Kabushiki Kaisha Toshiba Filling contact hole with selectively deposited EPI and poly silicon
JPH08293465A (ja) * 1995-04-21 1996-11-05 Nec Corp 半導体装置の製造方法
KR20030089744A (ko) * 2002-05-18 2003-11-28 주식회사 하이닉스반도체 콘택저항을 감소시킨 콘택플러그 형성방법
KR20040025967A (ko) * 2002-09-17 2004-03-27 주식회사 하이닉스반도체 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124276A (en) 1989-08-29 1992-06-23 Kabushiki Kaisha Toshiba Filling contact hole with selectively deposited EPI and poly silicon
JPH08293465A (ja) * 1995-04-21 1996-11-05 Nec Corp 半導体装置の製造方法
KR20030089744A (ko) * 2002-05-18 2003-11-28 주식회사 하이닉스반도체 콘택저항을 감소시킨 콘택플러그 형성방법
KR20040025967A (ko) * 2002-09-17 2004-03-27 주식회사 하이닉스반도체 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법

Also Published As

Publication number Publication date
KR20060010891A (ko) 2006-02-03

Similar Documents

Publication Publication Date Title
JP3943320B2 (ja) 半導体装置及びその製造方法
KR100418573B1 (ko) 반도체소자의 제조 방법
US7741682B2 (en) Semiconductor integrated circuit device including a silicon layer formed on a diffusion layer
KR100265773B1 (ko) 반도체장치의 접촉창의 제조방법
JP2004023106A (ja) 半導体装置及びその製造方法
US6784068B2 (en) Capacitor fabrication method
KR100471401B1 (ko) 반도체소자의 콘택 패드 형성 방법
US20080128819A1 (en) Lateral mos transistor and method for manufacturing thereof
KR100517328B1 (ko) 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법
KR20030029399A (ko) 반도체소자의 플러그 형성방법
KR101051987B1 (ko) 반도체 장치 및 그 제조 방법
US20210242089A1 (en) Localized etch stop layer
KR100616495B1 (ko) 실리콘 박막과 실리콘막 사이의 격자 부정합을 줄일 수있는 반도체 소자 제조 방법
KR101057759B1 (ko) 반도체 장치 제조 방법
KR20050041263A (ko) 반도체 장치 제조 방법
KR100307968B1 (ko) 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법
KR100525912B1 (ko) 반도체 소자의 제조 방법
KR100717811B1 (ko) 반도체 소자의 콘택 형성 방법
KR100412194B1 (ko) 반도체 소자의 제조 방법
KR100691484B1 (ko) 반도체소자의 플러그 제조 방법
KR101024252B1 (ko) 반도체소자 제조 방법
KR20070060352A (ko) 반도체 소자의 제조방법
KR100626744B1 (ko) 반도체 소자의 콘택플러그 제조 방법
KR100589498B1 (ko) 반도체 소자 및 그의 제조방법
KR20010058980A (ko) 반도체 소자의 캐패시터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee