KR930006730B1 - 고집적 반도체 메모리장치의 커패시터 제조방법 - Google Patents

고집적 반도체 메모리장치의 커패시터 제조방법 Download PDF

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Abstract

내용 없음.

Description

고집적 반도체 메모리장치의 커패시터 제조방법
제1도는 고집적 반도체 메모리장치를 제조하기 위한 COB 셀의 레이아웃도.
제2a 내지 d도는 종래 방법에 의한 고집적 반도체 메모리장치의 커패시터 제조방법을 성명하는 단면도들.
제3도는 본 발명의 일 실시예에 의해 제조되는 고집적 반도체 메모리장치의 사시도.
제4a 내지 e도는 본 발명에 의한 고집적 반도체 메모리장치를 제조하기 위한 일 실시예의 방법을 설명하는 단면도들.
제5도는 본 발명의 다른 실시예에 의해 제조된 고집적 반도체 메모리장치의 사시도.
제6a 내지 e도는 본 발명에 의한 고집적 반도체 메모리장치를 제조하기 위한 다른 실시예의 방법을 설명하는 단면도들.
* 도면의 주요부분에 대한 부호의 설명
22 : 절연막 23 : 콘텍홀
40 : 제1다결정실리콘층 40a,40b : 스토리지전극
42 : 산화막 42a : 산화막마스크
44 : 제2다결정실리콘층 46 : 유전체막
48 : 제3다결정실리콘층, 플레이트전극 100 : 산화막이 제거된 부분
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 다결정실리콘층을 구성하는 그레인을 이용하여 셀 커패시턴스 증가를 도모한 고집적 반도체 메모리장치의 커패시터 제조방법에 관한 것이다.
다이나믹 RAM에 있어서, 셀 커패시턴스의 증가는 메모리셀의 독출능력을 향상시키고 소프트 에러율을 감소시키는 역할을 하므로 셀의 메모리특성을 향상시키는데 크게 기여한다. 메모리셀의 집적도가 증가함에 따라 하나의 칩에서 단위 셀이 차지하는 면적은 줄어들게 되고, 이는 결과적으로 셀커패시터 영역 감소를 초래하였으므로, 집적도의 증가와 더불어 단위 면적에 확보되는 정전용량의 증가는 필수적이다.
최근 셀커패시턴스를 증가시키기 위한 많은 연구 보고들이 제출되어 왔는데, 이들의 대부분은 셀커패시터를 구성하는 스터리지전극의 구조에 관한 것으로, 후지즈(Fajitsu)사의 핀구조(Fin Structure)전극, 도시바(Toshiba)사의 박스구조(Box Structure)전극과 SSC 구조전극 및 미쯔비시(Mitsubishi)사의 원통구조(Cylindrical Structure)전극등이 그 주류를 이루고 있다. 하지만 스토리지전극의 구조를 개선하여 셀정전용량을 증가시키고자 하는 시도는 디자인룰의 한계, 복잡한 공정에 의한 에러율 증가등의 문제점이 지적되어 그 제조가능성에 대해 회의적인 평가를 받게 되었고, 이들 문제점을 극복하는 새로운 셀커패시터 제조방법에 대한 필요성은 더욱 더 높아갔다.
셀 커패시턴스를 스토리지전극의 구조개선에 의존하지 않고 스토리지전극을 구성하는 물질자체의 특성을 이용하여 증가시키는 방법이 제안되었는데, 대표적으로 일본의 NEC사가 1990년 IEEE에 소개한 논문 "ACAPACITOR-OVER-BIT LINE(COB) CELL WITH A HEMISPHERICAL-GRAIN STORAGE NODE FOR 64Mb DRAMs"을 참조하여 그 개략적인 방법을 설며하고자 한다.
제1도는 상기 논문에 실린 COB 셀 제조를 위한 레이아웃도이다. 상기 레이아웃도는 본 발명에서 언급하고자 하는 주요 대상은 아니나 그 적용에 의해 더욱 유용한 제조효과를 얻을 수 있으므로 소개한다.
일점쇄선으로 한정되고 횡방향으로 늘어진 모양을 한 부분은 활성영역을 형성하기 위한 마스크패턴(P1)이고, 실선으로 한정되고 대칭된 모양을 한 부분은 게이트전극을 형성하기 위한 마스크패턴(P2)이며, 긴파선으로 한정되고 가운데부를 중심으로 하여 두개의 팔을 가진 나팔개비 모양을 한 부분은 소오스영역과 스토리지전극을 연결하는 국부배선을 형성하기 위한 마스크패턴(P3)이고, 이점쇄선으로 한정되고 횡방향으로 늘어선 모양으로 형성되며 가운데 부분에 콘택마크가 그려진 부분은 비트라인을 형성하기 위한 마스크패턴(P4)이며, 사선이 그려진 부분을 감싸고 짧은 파선으로 한정된 부분은 스토리지전극을 형성하기 위한 마스크패턴(P5)이다.
COB(Capacitor-Over-Bit line)셀은 비트라인 위에 셀 커패시터를 형성한 것으로서, 트랜지스터의 드레인영역과 접속되도록 비트라인을 형성한 후, 기판전면에 절연물질을 도포하므로 상기 비트라인을 전기적으로 절연시키고 이어서, 상기 절연물질을 부분적으로 제거하여 트랜지스터의 소오스영역과 전기적으로 접속하는 영역을 노출시킨다. 스토리지전극은 상기 절연물질 위에 형성되며 절연물질이 부분적으로 제거된 부분을 통하여 트랜지스터의 소오스영역과 접속한다. 이는 64Mb 및 256Mb급 DRAM셀에 알맞은 구조로서 비트라인의 불량콘택을 방지하기 위해 소개되었다.
제2a 내지 d도는 종래 방법에 의한 고집적 반도체 메모리 장치의 커패시터 제조방법을 설명하는 단면도들이다.
상기 논문에서 소개한 반구모양의 그레인을 갖는 다결정실리콘(이하, HSG 다결정실리콘이라 칭함)은 비결정실리콘에서 다결정실리콘으로 상태천이하는 과정에서 발생하는 특이한 물리적 현상을 이용한 것으로서, 반도체기판에 비결정실리콘을 증착한 후 열을 가하면 상기 비결정실리콘은 특정온도, 특정압력, 즉 550℃, 1.0torr에서 미세한 반구모양의 그레인들을 형성하여 울퉁불퉁한 표면을 갖는 중간 다결정실리콘으로 그 상태를 천이하게 되는데, 상기 울퉁불퉁한 표면은 평평한 표면보다 2~3배의 표면적 증가를 가져온다.
트랜지스터의 소오스영역과 접하는 국부배선(20)과, 드레인영역과 접하는 비트라인이 형성된 반도체기판 전면에 절연막(22)(엄격히 말하자면 한층으로 형성되지 않고 두 세층의 절연막이 적층되어 있다)을 형성한후 상기 국부배선의 일부분을 노출시키기 위해 콘택홀(9)을 이방성식각에 의해 형성한다. 이어서, 상기 콘택홀을 완전히 채우며 상기 절연막 상에서는 임의의 두께를 갖는 제1다결정실리콘층을 형성한 후, 상기 마스크패턴(p5)을 이용한 식각공정을 행하므로 각 셀 단위로 한정된 중심부 스토리지전극(30)을 형성한다(제2a도)
상기 중심부 스토리지전극(30)이 형성된 반도체기판 전면에 HSG 다결정실리콘층(32)을 형성하는데, 이는 특정온도, 특정압력, 즉 550℃, 1.0torr이라는 조건외의 조건은 통상의 조건인 도포법, 예컨대 LPCVD법에 의해 형성한다. HSG 다결정실리콘의 유효면적은 작은 반구모양의 그레인 때문에 종래 다결정실리콘층(HSG가 형성되지 않은)의 약 두배가량 증가한다. 이때 상기 반구모양의 그레인은 약 80nm 의 직경을 가지므로 상기 HSG 다결정실리콘층은 적어도 80nm보다 두꺼워야 하며, 중심부 스토리지전극 사이의 간격의 1/2보다 좁아야 한다(제2b도).
상기 HSG 다결정실리콘층(32)은 다른 식각마스크없이 HBr 가스를 사용하여 반응성이온식각(RIE)법에 의해 에치백되는데, 이는 각 셀 단위로 스토리지전극을 구분하기 위해 각 중심부 스토리지전극(30) 사이의 절연막(22) 표면이 일부분 노출될때까지 행한다. 이때 상기 중심부 스토리지전극의 상면에 도포된 HSG다결정실리콘층은 상기 에치백공정에 의해 완전히 제거되고 울퉁불퉁한 그 표면모양만을 상기 중심부 스토리지전극의 표면에 전달하고, 상기 중심부 스토리지전극의 측면에 도포된 HSG 다결정실리콘층을 그 울퉁불퉁함이 완만해진 모양(32a)으로 형성된다. 스토리지전극은 그 표면이 울퉁불퉁해진 상기 중심부 스토리지 전극과 상기 식각공정후 남은 HSG 다결정실리콘층(32a)으로 구성된다(제2c도)
셀 커패시터는 상기 스토리지전극 전면에 유전체막(34)을 형성한 후 제2다결정실리콘층을 소자 전면에 도포하여 플레이트전극(36)을 형성하므로 완성된다(제2d도).
상술한 메모리셀의 커패시터 제조방법은, 셀 커패시터의 유효면적 확장을 위해 스토리지전극의 구조개선에만 의존하지 않고 물질 자체의 물리적 성질을 이용하므로 디자인룰의 한계에 구애받지 않으면서도 간단한 공정으로 셀 커패시터를 제조할 수 있다는 장점은 있으나 필요로 하는 특정온도나 특정압력과 같은 제조조건으로 인해 종전의 에러마이진이 지나치게 좁아지며 단위 면적당 유효증가면적은 약 2배정도로 한정된다는 불리한 점이 있다.
본 발명의 목적은 특정조건에 구애받지 않으면서도 셀 커패시터의 유효면적을 증가시킬 수 있는 고집적 반도체 메모리장치의 커패시터 제조방법을 제공하는데 있다.
본 발명의 상기 목적을 달성하기 위한 일 실시에는, 반도체기판 전면에 제1다결정실리콘층을 형성하는 공정, 상기 제1다결정실리콘층 전면에 산화막을 형성하는 공정, 상기 산화막 전면에 그레인들로 구성된 제2다결정실리콘층을 형성하는 공정, 제2다결정실리콘층이 형성된 상기 반도체기판을 산화물 에천트에 담그므로 상기 제2다결정실리콘층을 구성하고 있는 그레인의 경계를 통과한 산화물 에천트에 의해 상기 산화막을 부분적으로 식각하는 공정, 이방성식각을 행하여 상기 제2다결정실리콘층을 완전히 제거함과 동시에 산화물 애천트에 의해 제거되지 않고 남은 산화막을 식각마스크로 하여 상기 제1다결정실리콘층을 부분적으로 제거하는 공정, 상기 남은 산화막을 제거하는 공정, 및 그 표면이 부분적으로 제거된 상기 제1다결정실리콘층을 각 셀 단위로 한정하여 스토리지전극을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
본 발명의 상기 목적을 달성하기 위한 다른 실시예는, 상기 일실시예에서 설명한 것과 같은 방법으로 제1다결정실리콘층을 형성하는 공정까지 행하고, 이어서 상기 제1다결정실리콘층을 각 셀 단위로 한정하는 공정, 상기 각 셀 단위로 한정된 제1다결정실리콘층이 형성된 반도체기판 전면에 산화막을 형성하는 공정, 상기 산화막 전면에 그레인들로 구성된 제2다결정실리콘층을 형성하는 공정, 제2다결정실리콘층이 형성된 상기 반도체 기판을 산화물에천트에 담그므로상기 제2다결정실리콘층을 구성하고 있는 그레인의 경계를 통과한 산화물에천트에 의해 상기 산화막을 부분적으로 식각하는 공정, 등방성식각을 행하여 상기 제2다결정실리콘층을 완전히 제거함과 동시에 산화물에천트에 의해 제거되지 않고 남은 산화막을 마스크로 하여 상기 제1다결정실리콘층을 부분적으로 제거하는 공정, 및 상기 남은 산화막을 제거하는 공정으로 이루어지는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 자세하게 설명하고자 한다.
제3도는 본 발명의 일실시예에 의해 제조된 고집적 반도체 메모리장치의 사시도이다.
제1도의 마스크패턴을 이용하여 제조한 본 발명의 일실시예에 의한 고집적 반도체 메모리장치의 상기 사시도는 소오스영역(14), 드레인영역(16) 및 게이트전극(18)을 구비한 트랜지스터와, 상기 트랜지스터의 소오스영역과 스토리지전극(40a)을 접속하기 위한 국부배선(20), 상기 트랜지스터의 드레인영역과 접속하는 비트라인(21) 및 스토리지전극(40a)으로 구성되어 있다.
제4a 내지 e도를 참조하여 본 발명에 의한 고집적 반도체 메모리장치를 제조하기 위한 일실시예의 방법을 설명하고자 한다.
먼저 제4a도를 참조하면, 제1다결정실리콘층, 산화막 및 제2다결정실리콘층을 적층하는 공정을 도시한 것으로서, 트랜지스터의 소오스영역과 접하는 국부배선(20)과 드레인영역과 접하는 비트라인이 형성된 반도체기판 전면에 절연막(22)(엄격히 말하자면 한층으로 형성되지 않고 두세층의 절연막이 적층되어 있다)을 형성한 후 상기 국부배선의 일부분을 노출시키기 위한 콘택홀(23)을 이방성식각에 의해 형성한다. 이어서 상기 콘택홀에서는 그 콘택홀을 완전히 채우며 상기 절연막 상에서는 임의의 두께를 갖는 제1다결정실리콘층을, 예컨대 LPCVD법을 이용하여 4000Å~6000Å 정도의 두께로 도포한다. 산화막(42)은 상기 제1다결정실리콘층 전면에, 예컨대 500Å~3000Å정도의 두께로 도포되거나 성장되고, 상기 산화막(42) 전면에 제2다결정실리콘층(44)을 예컨대 LPCVD법을 사용하여 200Å~2000Å정도의 두께로 적층한다.
이때, 상기 제2다결정실리콘층은 본 발명에 있어서 셀 커패시터의 유효면적확장을 위한 주요변수로 작용하는데, 이는 본 발명이 상기 제2다결정실리콘층을 구성하고 있는 그레인(grain)들의 경계를 이용하여 셀커패시턴스의 증가를 꾀하기 때문이다.
비결정(amorphous)실리콘을 임의의 기판에 도포한 후 열을 가하면 국부적으로 같은 결정구조를 가지는 실리콘의 집합(이하 그레인이라 칭함)들이 형성되는데, 다결정실리콘은 상기 그레인들의 집합체이다. 통상단위 그레인내의 실리콘들은 강한 결합력에 의해 결합되어 있으나, 그레인과 그레인이 접하는 곳에 있는 실리콘들은 서로가 다를 결정구조로 형성되어 있기 때문에 약한 결합력으로 결합되어 있는데, 특히 세개의 그레인 혹은 네개의 그레인이 접하는 영역에서의 결합력은 기계적으로 더욱 취약하다. 또한, 이 영역은 에너지상태가 높고 잔류응력(residue stress)이 많아 식각비가 높다.
제2다결정실리콘층(44)의 표면에 POCl3로 불순물을 도우프하게 되면 상기 영역(그레인들이 접하는 영역)은 언급한 바와 같은 높은 에너지 상태로 인해 불순물(POCl3)과의 결합이 다른 영역보다 많아지게 되어 높은 식각비를 가지게 되고, 상기 영역에 있는 다결정실리콘층과 상기 불순물 내에 있는 산소의 결합에 의해 P2O5가 생성되고, 이는 상기 제2다결정실리콘층의 소모를 촉진하므로 제2다결정실리콘층의 원래 두께를 감소하게 하여 다른 영역보다 식각에 대한 저항력을 감소시킨다. 언급한 산화작용에 의한 다결정실리콘층의 두께 감소는 POCl3뿐만 아니라 모든 산화공정에도 적용되며 이 작용에 의해 감소된 다결정실리콘층의 두께 때문에 상기 영역은 습식식각에 대해 더욱 쉽게 침식된다.
본 발명은 그레인 경계부분에서 바생하는 언급한 여러가지 성질을 이용한 것으로, 제1다결정실리콘층 상에 산화막과 얇은 제2다결정실리콘층을 적층한 후 산화물에천트에 노출시키면, 상기 산화물에천트는 제2다결정실리콘층을 구성하는 그레인 경계부분의 미약한 결합력을 파괴하며 제2다결정실리콘층에 스며들어 상기 산화막을 부분적으로 식각하게 되고, 이어서 제2다결정실리콘층을 제거하기 위한 식각공정을 행하면 상기 식각공정에 의해 제2다결정실리콘층 뿐만 아니라 제1다결정실리콘층도 부분적으로 제거되는데, 이는 산화막이 상기 산화물에천트에 의해 부분적으로 식각되어 있기 때문이다. 이때 상기 제1 및 제2다결정실리콘층은 상기 식각공정에 대해 같은 식각율을 가지거나(임의의 식각공정에 대해 A물질의 식각율을 1로 했을때 B물질의 식각율은 4~5 이하를 의미) 약간 다른 식각율을 가지도록 도포되어야 하며, 상기 산화막에천트에 의해 제거되지 않은 산화막이 식각마스크로 이용된다.
상술한 것을 살펴보면, 상기 식각마스크로 이용되는 산화막의 크기는 그레인의 크기와 비례한다는 것을 알 수 있는데, 이는 상기 그레인의 크기를 작게할 수록 큰 용량의 커패시턴스를 확보할 수 있다는 것을 의미한다.
다결정실리콘층에 있어서 그레인의 크기는 비결정(amorphous) 실리콘막 내에 있는 최소 핵비(Nucleation Rate)에 엄격하게 관련되는데, 최초 핵비가 커질수록 그레인의 크기가 작아진다는 것은 공지된 사실이다.
[표 1]은 '1990 Symposium on VLSI Technology'지에 실린 논문-"A High-Performance Stacked-CMOS SRAM Cell by Solid Phase Growth Technique"-에서 발췌한 것으로, 도포온도, 핵비 및 성장비의 변화에 따른 최대 그레인 크기의 변화에 대해 언급하고 있다.
[표 1]
Figure kpo00001
상기 [표 1]에 의하면, 성장비를 일정하게 유지시켰을 경우, 비결정실리콘층 내에 있는 최초 핵비에 따라 최대 그레인의 크기를 변화시킬 수 있고, 상기 최초 핵비는 도포온도에 의존한다는 것을 알 수 있다. 이는 본 발명에 있어서 셀 커패시턴스는 도포온도에 크게 좌우된다는 것을 의미하므로, 상기 도포온도를 조절하여 원하는 셀 커패시턴스를 확보할 수 있다.
제4b도를 참조하면, 산화막 마스크(42a)를 형성하는 공정을 도시한 것으로, 제2다결정실리콘층(44)이 형성된 반도체기판을 산화물에천트, 예컨대 BOE(Buffered Oxide Etchant)에 노출시키면, 산화물에천트는 제2다결정실리콘층을 구성하는 그레인의 경계부분을 뚫고 상기 산화막을 식각하므로 디자인룰의 한계에 제한받지 않는 미세한 구멍(100)이 뚫린 산화막 마스크를 얻을 수 있다.
산화물에천트를 이용한 상기 식각공정은, 습식식각으로 디자인룰 이하 크기로 식각대상물을 식각할 수 있다는 점에서 획기적이다.
제4c도를 참조하면, 제2다결정실리콘층을 제거함과 동시에 제1다결정실리콘층을 부분적으로 식각하는 공정을 도시한 것으로서, 산화물에천트에 의해 미세크기의 구멍(100)이 형성된 상기 산화막마스크(42a)상에 제거되지 않고 남아있는 제2다결정실리콘층(44)을 제거하기 위해 이방성식각공정을 행하는데, 이 이방성식각공정은 상기 제2다결정실리콘층을 완전히 제거할 뿐만 아니라 상기 식각공정에 의해 그 표면이 드러난 산화막마스크(42a)를 이용하여 제1다결정실리콘층을 부분적으로 제거하기도 하는데, 이는 제1 및 제2다결정실리콘층이 상기 이방성식각에 대해 비슷하거나 같은 식각율을 가지기 때문에 가능하다.
또한, 상기 이방성식각을 진행하는 시간을 변화시키므로 상기 제1다결정실리콘층의 식각길이를 조절할 수 있는데, 셀 커패시턴스는 그레인의 크기 뿐만 아니라 상기 식각깊이에 의해 크게 좌우된다. 예컨대 상기 구멍(100) 지름의 3배에 해당하는 만큼의 깊이로 상기 제1다결정실리콘층을 식각한다면, 그 표면적은 10배이상으로 증가한다. 계산에 의하면, 상기 구멍(100)의 반지름을 r로 하였을 때, 증가된 표면적은 (6r×2πr)+πr2에 의해 약 13배 증가한다.
제4d도를 참조하면, 각 셀 단위로 스토리지전극(40a)을 형성하는 공정을 도시한 것으로서, 상기 이방성식각에 의해 그 표면이 벌집모양으로 식각된 제1다결정실리콘층 전면에 감광막을 도포한 후, 상기 마스크 패턴(P5)을 이용하여 감광막패턴을 형성하고 상기 감광막패턴을 마스크로 하여 제1다결정실리콘층을 이방성식각하므로 각 셀 단위로 한정된 스토리지전극(40a)을 완성한다.
제4e도를 참조하면, 유전체막(46) 및 플레이트전극(48)을 형성하는 공정을 도시한 것으로서, 스토리지전극(40a)이 형성된 반도체기판 전면에 고유전체, 예컨대 Ta2O5를 아주 얇은 두께로 형성한 후, 제3다결정실리콘층을 형성하므로, 스토리지전극(40a), 유전체막(46) 및 플레이트 전극(48)을 구비하는 셀 커패시터를 완성한다. 이때, 상기 스토리지전극은 절연막(22)에 형성된 콘택홀(23)을 통해 국부배선(20)과 연결되어 있고, 상기 국부배선은 트랜지스터의 소오스영역(14)과 연결되어 있다.
제5도는 본 발명의 다른 실시예에 의해 제조된 고집적 반도체 메모리장치의 사시도이다. 이는, 상기 제3도와 스토리지전극 모양을 제외하면, 모두 같은 구조로 되어 있다.
제6a 내지 e도를 참조하여 본 발명에 의한 고집적 반도체 메모리장치를 제조하기 위한 다른 실시예의 방법을 설명하고자 한다.
먼저, 제6a도를 참조하면, 제1다결정실리콘층, 산화막 및 제2다결정실리콘층을 적층하는 공정을 도시한 것으로서, 상기 일실시예에서 설명한 것과 같은 방법으로 제1다결정실리콘층을 형성한 후, 상기 마스크패턴(P5)을 이용하여 각 셀 단위로 한정된 제1다결정실리콘층 패턴을 만드는데, 이는 일실시예에서 상기 제1다결정실리콘층을 패턴화하지 않고 공정을 진행하던 것과는 별도의 방법이다. 이어서 일실시예와 같은 방법에 의해 패턴화된 제1다결정실리콘층(40b)이 형성된 반도체기판 전면에 산화막(42) 및 제2다결정실리콘층(44)을 적층한다.
제6b도를 참조하면, 산화막마스크(42a)를 형성하는 공정을 도시한 것으로, 일실시예와 같은 방법에 의해, 산화물에천트, 예컨대 BOE에 의해 디자인룰의 한계 이하의 두께를 가지는 산화막마스크(42a)를 얻을 수 있다. 이때 공간(100)은 상기 산화물에천트에 의해 산화막의 일부분이 제거된 후 형성된 빈 공간부이다.
제6c도를 참조하면, 제2다결정실리콘층을 제거함과 동시에 제1다결정실리콘층을 부분적으로 식각하는 공정을 도시한 것으로, 산화물에천트에 의해 미세크기의 구멍(100)이 형성된 상기 산화막마스크(42a)상에 제거되지 않고 남아 있는 제2다결정실리콘층(44)을 제거하기 위해 등방성식각공정을 행하는데, 이 등방성식각공정은 상기 제2다결정실리콘층을 완전히 제거할 뿐만 아니라 상기 식각공정에 의해 그 표면이 드러나 산화막마스크(42a)를 이용하여 제1다결정실리콘층을 부분적으로 제거하기도 하는데, 이는 제1 및 제2다 결정실리콘층이 상기 등방성식각에 대해 비슷하거나 같은 식각율을 가지기 때문에 가능하다.
상기 등방성식각공정은 습식방법이나 건식방법중 어느 하나를 임의로 선택하여 진행하는 것이 가능한데, 이는 상기 산화막마스크(42a)가 제6b도에서의 제2다결정실리콘층과 같은 역할을 하기 때문이다. 또한 상기 등방성식각공정은 제1다결정실리콘층의 상부 표면뿐만 아니라 그 측면까지 식각하기 때문에 그 전체모양의 종래 HSG 다결정실리콘층과 비슷하게 되는데(종래 HSG 다결정실리콘층은 모자(cap) 모양으로 외부로 돌출된 반구들로 형성되어 있으나, 상기 제1다결정실리콘층의 표면은 안쪽으로 오목하게 된 컵(cup)모양의 반구들로 형성된다), 종래 HSG 다결정실리콘층은 중심부 스토리지전극 전면에 별도의 공정(특정조건을 갖춘)에 의해 형성된 후 다시 식각공정을 행하여 그 울퉁불퉁한 모양을 중심부 스토리지전극에 전달하는 공정을 추가해야 하나 본 발명은 상기 산화막마스크(42a)가 형성된 반도체기판을 등방성식각에 노출시키기만 하면된다. 이때, 유의해야 할 것은, 상기 등방성식각을 진행하는 시간 또는 식각농도에 따라 제1다결정실리콘층 표면의 울퉁불퉁한 정도를 조절할 수 있다는 것이다.
제6d 및 e도를 참조하면, 유전체막(46) 및 플레이트전극(48)을 형성하는 공정을 도시한 것으로서, 산화막마스크(42a)를 제거하여 스토리지전극(40c)을 형성한 후, 상기 스토리지전극이 형성된 반도체기판 전면에 유전체막(46)을 형성하고, 이어서 제3다결정실리콘층(48)을 적층하므로, 스토리지전극(40c), 유전체막(46) 및 플레이트전극(48)을 구비한 셀 커패시터를 완성한다.
따라서, 특정조건을 갖추어야 하므로 공정마아진이 작고 셀 커패시턴스 증가에 한계를 보이면 종래 HSG스토리지전극 형성방법에 대해, 본 발명에 의한 방법은 물질의 물성자체를 이용하면서도 한정된 특정조건이 없으며, 디자인룰의 한계에 구애받지 않고, 공정이 간단하며, 유효 셀 커패시터 면적확장을 자유로이 할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명이 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (10)

  1. 반도체기판 전면에 제1다결정실리콘층을 형성하는 공정 ; 상기 제1다결정실리콘층 전면에 산화막을 형성하는 공정 ; 상기 산화막 전면에 그레인들로 구성된 제2다결정실리콘층을 형성하는 공정 ; 제2다결정실리콘층이 형성된 상기 반도체기판을 산화물에천트에 담그므로 상기 제2다결정실리콘층을 구성하고 있는 그레인의 경계를 통과한 산화물에천트에 의해 상기 산화막을 부분적으로 식각하는 공정 ; 이방성식각을 행하여 상기 제2다결정실리콘층을 완전히 제거함과 동시에 산화물에천트에 의해 제거되지 않고 남은 산화막을 식각마스크로 하여 상기 제1다결정실리콘층을 부분적으로 제거하는 공정 ; 상기 남은 산화막을 제거하는 공정 ; 및 그 표면이 부분적으로 제거된 상기 제1다결정실리콘층을 각 셀 단위로 한정하여 스토리지전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 산화막의 두께는 500Å~3000Å정도이고, 상기 제2다결정실리콘층의 두께는 200Å~2000Å정도인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  3. 제1항에 있어서, 상기 제2다결정실리콘층을 구성하는 그레인의 경계는, POCl3도우프에 의해 다른 영역보다 식각비가 높아지는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  4. 제1항에 있어서, 상기 제2다결정실리콘을 구성하는 그레인의 경계에 있는 다결정실리콘의 두께를 약한 산화공정에 의해 원래의 두께보다 감소하는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  5. 제1항에 있어서, 상기 산화물에천트는 HF용해인 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  6. 제1항에 있어서, 상기 제1다결정실리콘층과 제2다결정실리콘층은 상기 이방성식각에 대해 그 식각율이 같거나 비슷한 물질로 구성되는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  7. 제1항에 있어서, 상기 산화막은 제1다결정실리콘층 및 제2다결정실리콘층과 상기 이방성식각에 대해 그 식각율이 다른 물질로 구성되는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  8. 반도체기판 전면에 제1다결정실리콘층을 형성하는 공정 ; 상기 제1다결정실리콘층을 각 셀 단위로 한정한 후 반도체기판 전면에 산화막을 형성하는 공정 ; 상기 산화막 전면에 그레인들로 구성된 제2다결정 실리콘층을 형성하는 공정 ; 제2다결정실리콘층이 형성된 상기 반도체기판을 산화물에천트에 담그므로 상기 제2다결정실리콘층을 구성하고 있는 그레인의 경계를 통과한 산화물에천트에 의해 상기 산화막을 부분적으로 식각하는 공정 ; 등방성식각을 행하여 상기 제2다결정실리콘층을 완전히 제거함과 동시에 산화물에천트에 의해 제거되지 않고 남은 산화막을 식각마스크로 하여 상기 제1다결정실리콘층을 부분적으로 제거하는 공정 ; 및 상기 남은 산화막을 제거하는 공정으로 이루어지는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  9. 제8항에 있어서, 제1다결정실리콘층과 제2다결정실리콘층은 상기 등방성식각에 대해 같거나 비슷한 식각율을 갖는 물질로 구성되는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
  10. 제8항에 있어서, 상기 산화막은 상기 등방성식각에 대해 제1다결정실리콘층 및 제2다결정실리콘층과는 다른 식각율을 갖는 물질로 구성되는 것을 특징으로 하는 고집적 반도체 메모리장치의 커패시터 제조방법.
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