CN104183629B - 半导体布置及其形成方法 - Google Patents

半导体布置及其形成方法 Download PDF

Info

Publication number
CN104183629B
CN104183629B CN201310456169.3A CN201310456169A CN104183629B CN 104183629 B CN104183629 B CN 104183629B CN 201310456169 A CN201310456169 A CN 201310456169A CN 104183629 B CN104183629 B CN 104183629B
Authority
CN
China
Prior art keywords
layer
active area
semiconductor
residue
protection zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310456169.3A
Other languages
English (en)
Other versions
CN104183629A (zh
Inventor
庄学理
吴伟成
黄进义
刘世昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/915,007 external-priority patent/US9837322B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN104183629A publication Critical patent/CN104183629A/zh
Application granted granted Critical
Publication of CN104183629B publication Critical patent/CN104183629B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供了一种半导体布置及其形成方法。半导体布置包括设置在保护区的第一侧的有源区。有源区包括有源器件。半导体布置的保护区包括有源区的残留物。还提供了形成半导体布置的方法。

Description

半导体布置及其形成方法
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种半导体布置及其形成方法。
背景技术
多种材料被用于形成互补金属氧化物半导体（CMOS）器件和非易失性存储器件。在制造栅极电介质时使用高-k电介质。
发明内容
提供本发明内容，以简化形式介绍概念的选择，以下在具体实施方式中进一步描述概念。本发明内容不是所要求保护的主题的完整描述，不旨在确定所要求保护的主题的关键因素或基本特征，也不旨在被用于限制所要求保护的主题的范围。
在此提供用于形成半导体布置的一种或多种技术和所得到的结构。
以下说明书和附图阐述特定示例性方面和实现。这些仅指示采用一个或多个方面的多种方式中的几个。当结合附图考虑时，本公开的其他方面、优点和/或新特征将从以下详细说明变得明显。
根据本发明的一个方面，提供了一种半导体布置，包括：保护区；以及有源区，设置在所述保护区的第一侧，所述有源区包括有源器件，所述保护区包括来自所述有源区的残留物。
在所述半导体布置中，所述残留物包括介电层。
在所述半导体布置中，所述介电层包括高k材料。
在所述半导体布置中，所述残留物包括导电层。
在所述半导体布置中，所述导电层包括金属栅极。
在所述半导体布置中，所述保护区包括半导体区，并且所述残留物包括在所述半导体区内。
在所述半导体布置中，所述半导体材料包括多晶硅材料。
在所述半导体布置中，所述残留物的轮廓相对于其上形成所述布置的衬底表面形成约90度的角。
在所述半导体布置中，所述残留物的轮廓包括角部。
在所述半导体布置中，所述残留物的轮廓相对于其上形成所述布置的衬底表面形成钝角。
在所述半导体布置中，所述钝角至少约145度。
在所述半导体布置中，包括：非有源区，设置在所述保护区的第二侧。
在所述半导体布置中，所述非有源区包括逻辑器件。
根据本发明的另一方面，提供了一种半导体布置，包括：保护区；以及有源区，设置在所述保护区的第一侧，所述有源区包括有源器件，所述保护区包括介电区和所述介电区内的来自所述有源区的残留物，所述残留物包括半导体层、介电层或导电层中的至少一个。
根据本发明的又一方面，提供了一种形成半导体布置的方法，包括：在有源区之上和非有源区之上形成半导体材料的第一层；图案化所述第一层，使得所述第一层的第一部分留在所述有源区之上，所述第一层的第二部分留在所述非有源区的第一区域之上，但是从所述非有源区的第二区域去除所述第一层的第三部分，由此暴露所述第二区域；在所述第一部分、所述第二部分和所述第二区域之上形成半导体材料的第二层；以及图案化所述第二层，以形成邻近所述有源区的保护区，其中，所述第一层的所述第二部分的至少一部分包括在所述保护区内。
在所述方法中，图案化所述第二层包括：在所述第二区域的至少一部分上形成逻辑器件。
在所述方法中，包括：在所述第一部分、所述第二部分和所述第二区域之上形成介电层。
在所述方法中，包括：在所述介电层之上形成栅极层。
在所述方法中，包括：在所述有源区和所述非有源区之上形成阻挡层。
在所述方法中，半导体材料的所述第一层形成在所述阻挡层之上。
附图说明
当结合附图阅读以下详细说明时可理解本公开的多个方面。将想到，附图的元件和/或结构不必须按比例绘制。从而，为了论述的清楚起见，可以任意地增加和/或减小各个部件的尺寸。
图1a示出根据实施例的半导体布置的正视图；
图1b示出根据实施例的半导体布置的平面图；
图2示出根据实施例的半导体布置的一部分；
图3示出根据实施例的与形成半导体布置相关的形成第一层半导体材料；
图4示出根据实施例的与形成半导体布置相关的图案化；
图5示出根据实施例的与形成半导体布置相关的图案化；
图6示出根据实施例的与形成半导体布置相关的形成第二层半导体材料；以及
图7示出根据实施例的与形成半导体布置相关的图案化第二层半导体材料。
图8示出根据实施例的形成半导体布置的方法的流程图。
具体实施方式
现在参考附图描述所要求保护的主题，其中，类似参考数字贯穿全文通常用于指类似元件。在以下说明书中，为了解释的目的，阐述大量特定详情，以提供所要求保护的主题的彻底理解。然而，明显地，在没有这些特定详情的情况下，可以实现所要求保护的主题。在其他实例中，结构和器件以框图形式示出，以便于描述所要求保护的主题。
在此提供用于形成半导体布置的一个或多个技术以及由此形成的所得到的结构。
图1a是根据一些实施例的示出半导体布置100的平面图。在实施例中，在衬底102上形成半导体布置100。单独或结合地，衬底102包括任何数量的材料，例如，硅、锗等。在一些实施例中，衬底102包括多种掺杂结构，诸如n阱掺杂或p阱掺杂。根据一些实施例，衬底102包括外延层、绝缘体上硅（SOI）结构等。根据一些实施例，衬底对应于晶圆或由晶圆形成的管芯。
半导体布置100包括设置在衬底102的表面110上的有源区106。在一些实施例中，有源区106包括一个或多个有源器件。例如，在实施例中，有源区106包括第一有源器件112、第二有源器件114以及第三有源器件116。单独或结合地，有源器件112、114、116包括任何类型的器件，例如，存储器、非易失性存储器、静态随机存取存储器（SRAM）、P沟道场效应晶体管（pFET）、N沟道场效应晶体管（nFET）、金属氧化物半导体场效应晶体管（MOSFET）、互补金属氧化物半导体（COMS）晶体管、双极结型晶体管（BJT）、高压晶体管、存储单元、选择栅、存储栅等。在一些实施例中，有源器件112、114、116包括多-OX-SiN-OX-Si非易失性存储器。在一些实施例中，有源器件112、114、116包括多-SiON CMOS晶体管。在一些实施例中，至少一个有源器件112、114、116包括相同的有源器件。在一些实施例中，至少一些有源器件不包括相同的有源器件。
半导体布置100包括设置在衬底102的表面110上的保护区120。在实施例中，在衬底102中的浅沟槽隔离区的表面110上设置保护区120。在一些实施例中，浅沟槽隔离区包括单独氧化物或与其他材料的结合。在实施例中，保护区120包括第一侧122和第二侧124，其中有源区106设置在保护区120的第一侧122上。根据一些实施例，保护区120围绕有源区106和有源器件112、114、116。如图1b中所示，在一些实施例中，保护区120包括四边形形状，诸如，矩形、正方形等。然而，单独或结合地，保护区120预期包括任何数量的形状，包括诸如圆形和椭圆形的圆形形状、线、多边形、破碎形状等。
在一些实施例中，保护区120包括残留物140，残留物包括一个或多个层。根据一些实施例，残留物140包括介电层144。在实施例中，诸如在衬底102的表面110处或附近，朝向保护区120的底部设置介电层144。在实施例中，介电层144包括具有相对高介电常数的介电材料。在一些实施例中，单独或结合地，介电层144包括HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfLaO、HfSiO、LaSiO、AlSiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物、高-k介电材料等。根据一些实施例，例如，介电层144包括具有中间介电常数的标准介电材料，诸如，SiO2。介电层144诸如通过原子层沉积（ALD）、化学汽相沉积（CVD）、物理汽相沉积（PVD）等，以任何数量的方式形成。在实施例中，例如，介电层包括约1nm至约6nm的厚度154。
在一些实施例中，残留物140包括导电层150。在一些实施例中，导电层包括金属栅极、或者在形成金属栅极时使用的金属层的一部分。在实施例中，导电层150设置在介电层144之上的保护区120内。根据一些实施例，单独或结合地，导电层150包括铝、铜、钨、钛、TiN、TaN、AlN等。在实施例中，例如，导电层150包括约1nm至约6nm的厚度148。如以下进一步所述，根据一些实施例，残留物140包括第一层半导体材料320的第二部分504。
在一些实施例中，残留物140包括在保护区120内的轮廓160。在实施例中，轮廓160相对于其上形成半导体布置100的衬底102的表面110形成约90度的角164。根据一些实施例，残留物140的轮廓160包括角部168。在一些实施例中，轮廓包括第二角165，其是相对于形成半导体布置100的衬底102的表面的钝角（例如，约90度至约180度的角）。在实施例中，钝角至少约145度。
半导体布置100包括设置在衬底102的表面110上的非有源区180。在一些实施例中，非有源区180包括高k金属栅极区域。根据一些实施例，非有源区180设置在与有源区106相对的保护区的第二侧124。在一些实施例中，非有源区180包括一个或多个非有源器件，例如，第一非有源器件184和第二非有源器件186。单独或结合地，非有源器件184、186包括任何类型的器件，例如，逻辑器件、静态随机存取存储器（SRAM）、选择栅、存储栅、互补金属氧化物半导体（CMOS）晶体管等。在一些实施例中，非有源区180的非有源器件184、186包括多-SiON器件。在一些实施例中，至少一些非有源器件包括高k金属栅极器件。
图2是根据一些实施例的诸如处于特定制造阶段的半导体布置100的正视图。在实施例中，半导体布置100包括在非有源区180中形成的伪结构200。在一些实施例中，在保护区120的第二侧124在衬底102的表面110上设置伪结构200。例如，伪结构200以任何数量的方式形成，诸如通过CVD。
图3是根据一些实施例的诸如在特定制造阶段的半导体布置100的正视图。在实施例中，在有源区106、有源器件112、114、116、非有源区180、以及伪结构200之上形成介电层300。例如，介电层300以任何数量的方式形成，诸如，通过化学汽相沉积（CVD）、高密度等离子体CVD（HDP-CVD）或其他合适方法。单独或结合地，介电层300包括任何数量的材料，包括例如氧化物、二氧化硅等。在一些实施例中，例如，介电层300包括约2nm至约8nm的厚度302。
在实施例中，在介电层300之上形成阻挡层306。单独或结合地，阻挡层306包括任何数量的材料，包括氮化物、氮化硅等。在实施例中，阻挡层306用作停止层或蚀刻停止层（ESL）。根据一些实施例，在有源区106和非有源区180之上形成阻挡层306，使得阻挡层306覆盖有源器件112、114、116和伪结构200。在一些实施例中，例如，阻挡层306包括约2nm至约8nm的厚度308。
在实施例中，在有源区106之上和非有源区180之上形成第一层半导体材料320。在实施例中，在阻挡层306之上形成第一层半导体材料320。例如，第一层半导体材料320以任何数量的方式形成，诸如，通过沉积。根据一些实施例中，单独或结合地，第一层半导体材料320包括硅、多晶硅等。在实施例中，例如，第一层半导体材料320包括约100nm至约200nm的厚度322。在一些实施例中，第一层半导体材料320包括基本非平面形状，使得第一层半导体材料320包括至少部分地反映在其下面的结构的位置和形状的部件324，诸如，有源器件112、114、116。
在实施例中，在有源区106之上和非有源区180之上形成底部抗反射涂布（BARC）层330。在实施例中，在第一层半导体材料320之上形成BARC层330。单独或结合地，BARC层330包括任何数量的材料。在实施例中，例如，BARC层330包括约100nm至约200nm的厚度334。
转向图4，在实施例中，例如，诸如通过蚀刻去除BARC层330。根据一些实施例，单独或结合地，包括SF6、CF4、CL2、O2气体等的蚀刻化学物质（chemistry）被用于蚀刻BARC层330和至少一些第一层半导体材料320。根据一些实施例，例如，然后诸如通过化学机械抛光（CMP）处理，平坦化第一层半导体材料320。在一些实施例中，通过被平坦化，第一层半导体材料320具有通常平坦的平面形状。
转向图5，在实施例中，图案化第一层半导体材料320，使得第一层320的第一部分500保留在有源区106之上，第一层320的第二部分504保留在非有源区180的第一区域508之上。在一些实施例中，非有源区180包括高k金属栅极区域。在实施例中，从非有源区180的第二区域516去除第一层320的第三部分512和伪结构200，由此暴露第二区域516。诸如通过一个或多个操作，以任何数量的方式图案化和去除第一层320和伪结构200。根据一些实施例，例如，诸如通过湿蚀刻或干蚀刻图案化第一层320和去除伪结构200。在一些实施例中，单独或结合地，合适的蚀刻化学物质包括SF6、CL2、CF4、HBr、O2气体、HeO2等。
根据一些实施例，在图案化第一层320之后，第一层320的第一部分500保留在有源区106之上。在一些实施例中，例如，第一层320的第一部分500将覆盖第一有源器件112、第二有源器件114、和第三有源器件116。在实施例中，第一部分500的上表面502具有基本平面形状。在一些实施例中，第一层320的第二部分504保留在非有源区180的第一区域508之上。在实施例中，第二部分504包括轮廓形状（contoured shape）506。轮廓形状506包括任何数量的尺寸、形状、角、结构等。在实施例中，例如，轮廓形状506相对于衬底102的表面110形成钝角520。在实施例中，轮廓形状506包括角部530。在一些实施例中，轮廓形状506包括相对于衬底102的表面100约90度的角540。将想到，例如，至少一些轮廓形状506对应于、包括或限定如图1a中所示的保护区120中的残留物140的轮廓160。
转到图6，在实施例中，在第一部分500、第二部分504以及第二区域516之上形成介电层144。在一些实施例中，介电层144覆盖第一层半导体材料320。单独或结合地，介电层144包括任何数量的材料，包括例如HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfLaO、HfSiO、LaSiO、AlSiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物、高k介电材料等。根据一些实施例，例如，介电层144包括具有中间介电常数的标准介电材料，诸如SiO2。单独地或结合地，介电层144以任何数量的方式形成，诸如通过原子层沉积（ALD）、化学汽相沉积（CVD）、物理汽相沉积（PVD）等。在实施例中，例如，介电层144包括约1nm至约6nm的厚度604。在一些实施例中，厚度604相当于厚度154。然而，在一些实施例中，厚度604不相当于厚度154。
在实施例中，在第一部分500、第二部分504和第二区域516之上形成导电层150。在一些实施例中，导电层150覆盖介电层144。单独或结合地，导电层150包括任何数量的材料，诸如，导电金属材料，包括例如铝、铜、钨、钛、TiN、TaN、AlN等。在实施例中，例如，导电层150包括约1nm至约6nm的厚度614。在一些实施例中，厚度614相当于厚度148。然而，在一些实施例中，厚度614不相当于厚度148。在实施例中，导电层150包括在形成一个或多个金属栅极时使用的材料。
根据一些实施例，介电层144和导电层150附着至第一层320的波形轮廓形状506，使得介电层144和导电层150包括角164、角部168和第二角165。
根据一些实施例，介电层144和导电层150附着至第一层320的轮廓形状506，使得介电层144和导电层150包括角164、角部168和第二角165。
在实施例中，在第一部分500、第二部分504、以及第二区域516之上形成第二层半导体材料650。在一些实施例中，第二层半导体材料650覆盖导电层150。例如，第二层半导体材料650以任何数量的方式形成，诸如通过沉积。根据一些实施例，单独或结合地，第二层半导体材料650包括硅、多晶硅等。在实施例中，例如，第二层半导体材料650包括约20nm至约150nm的厚度654。
转到图7，在实施例中，第二层半导体材料650被图案化，以形成邻近有源区106的保护区120，其中，第一层半导体材料320的第二部分504的至少一些包括在保护区120内。介电层144和导电层150的多个部分类似地包括在保护区120内。诸如经由利用抗蚀剂或硬掩模中的至少一个的蚀刻和光刻，第二层半导体材料650以任何数量的方式被图案化。根据一些实施例，在非有源区中形成一个或多个非有源器件184、186。在一些实施例中，至少一些非有源器件是高k金属栅极器件。
根据一些实施例，诸如在有源区106之上，介电层144和导电层150在第二层半导体材料650的图案化时被去除，或者在单独操作中被去除。第一层半导体材料320、介电层144和导电层150中的至少一些保留在保护区内，作为有源区的残留物140。根据一些实施例，残留物具有包括角164、角部168或第二角165中的至少一个的轮廓160。
根据一些实施例，第一层半导体材料320被去除。例如，第一层半导体材料320以任何数量的方式被去除，诸如，通过蚀刻。在实施例中，当去除第一层半导体材料时，覆盖有源器件112、114、116的阻挡层306阻止蚀刻或有源器件112、114、116的去除。
在一些实施例中，在去除第一层半导体材料320之后，诸如在有源区106之上，一个或多个非有源器件184、186的第二层半导体材料650被去除并且由金属栅极代替。在一些实施例中，这样的金属栅极通过金属间隙填充处理形成。在一些实施例中，在形成这样的金属栅极时还使用CMP处理。根据一些实施例，随后形成层间介电层700（在图1中示出）。根据一些实施例，在有源区106、保护区120以及非有源区180之上形成层间介电层700。
转到图8，在实施例中，提供形成半导体布置的方法800。在实施例中，在802，方法800包括在有源区之上和非有源区之上形成第一层半导体材料。在一些实施例中，非有源区包括高k金属栅极区域，高k金属栅极区域包括一个或多个高k金属栅极器件。在实施例中，在804，方法800包括图案化第一层，使得第一层的第一部分保留在有源区之上，第一层144的第二部分保留在非有源区的第一区域之上，但是第一层的第三部分从非有源区的第二区域被去除，由此暴露第二区域。在实施例中，在806，方法800包括在第一部分、第二部分和第二区域之上形成第二层半导体材料。在实施例中，在808，方法800包括图案化第二层半导体材料，以形成邻近有源区的保护区，其中，第一层的第二部分的至少一些包括在保护区内，诸如，保护区内的残留物。
根据一些实施例，形成在此提供的半导体布置允许一个或多个图案化或蚀刻操作被结合，由此减少执行的总操作数量。根据一些实施例，形成在此提供的半导体布置要求使用更少掩模。将想到，通过将残留物140封装在保护区120内，残留物140不太可能导致不利效果，诸如，半导体布置100内的污染问题。
在实施例中，半导体布置包括保护区和设置在保护区的第一侧的有源区。在实施例中，有源区包括有源器件。在实施例中，保护区包括来自有源区的残留物。
在实施例中，半导体布置包括保护区和设置在保护区的第一侧的有源区。在实施例中，有源区包括有源器件。在实施例中，保护区包括介电区和来自介电区内的有源区的残留物，残留物包括半导体层、介电层或导电层中的至少一个。
在实施例中，形成半导体布置的方法包括：在有源区之上和非有源区之上形成第一层半导体材料。在实施例中，该方法包括：图案化第一层，使得第一层的第一部分保留在有源区之上，第一层的第二部分保留在非有源区的第一区域之上，但是第一层的第三部分从非有源区的第二区域被去除，由此暴露第二区域。在实施例中，该方法包括：在第一部分、第二部分和第二区域之上形成第二层半导体材料。在实施例中，该方法包括：图案化第二层半导体材料，以形成邻近有源区的保护区，其中，第一层的第二部分的至少一些包括在保护区内。
虽然以结构特征或方法论活动（methodological acts）专用的语言描述了主题，但是将理解，所附权利要求的主题不必须限于上述特有特征或活动。而是，上述特有特征和活动被公开为实现权利要求的典型形式。
在此提供实施例的多种操作。描述的一些或所有操作的顺序不应该被解释为暗示这些操作必须依赖于顺序。具有本说明书的益处的可选排序也是可行的。而且，将理解，不是所有操作都必须在在此提供的每个实施例中出现。
将想到，例如，为了简单和容易理解的目的，在此描述的层、区域、特征、元件等通过相互的特定尺寸示出，诸如，结构尺寸和/或方向，并且在一些实施例中，其实际尺寸基本不同于在此所示的。另外，例如，多种技术存在用于形成在此论述的层、区域、特征、元件等，诸如，注入技术、掺杂技术、旋涂技术、溅射技术、诸如热生长的生长技术、和/或诸如化学汽相沉积（CVD）的沉积技术。
而且，在此使用的“示例性”是指用作实例、范例、说明等，并且不必须是优选的。如在本申请中使用的，“或者（or）”是指包含性“或者”而不是排他性“或者”。另外，除非另外特别指出或者从上下文清楚地看出是单数形式，在本申请和所附权利要求中使用的“一个（a）”和“一个（an）”通常被解释为是指“一个或多个”。而且，A和B中的至少一个等通常是指A或B或者A和B。而且，在这个意义上，在具体实施方式或权利要求中使用“包括（include）”、“具有（having）”、“具有（has）”、“具有（with）”、或其变体，这样的术语类似于术语“包括（comprising）”的方式是包含性的。而且，除非另外指出，“第一”、“第二”等不用于暗示时间方面、空间方面、排序等。而且，这样的术语仅用作用于特征、元件、项等的标识符、名称等。例如，第一沟道和第二沟道通常对应于沟道A和沟道B或者两个不同或两个相同沟道或同一沟道。
而且，虽然关于一个或多个实现示出和描述了本公开，但是基于读取和理解本说明书和附图，本领域技术人员将进行等效更改和修改。本公开包括所有这样的修改和更改，并且仅由以下权利要求的范围限定。特别关于由上述组件（例如，元件、资源等）执行的多种功能，除非另外指出，即使在结构上不等效于执行在本公开的在此所示的示例性实施例中的功能的所公开结构，用于描述这样的组件的术语旨在对应于执行所描述组件的特定功能（例如，功能等效）的任何组件。另外，虽然在此仅关于多个实现中的一个公开了本披露的特定特征，但是当期望用于和有利于任何给定或特定应用时，这样的特征可以与其他实现的一个或多个其他特征结合。

Claims (19)

1.一种半导体布置，包括：
保护区；以及
有源区，设置在所述保护区的第一侧，所述有源区包括有源器件，所述保护区包括来自所述有源区的残留物，所述残留物封装在所述保护区内，所述残留物不会对所述半导体装置导致不利效果；
所述残留物，包括：
阻挡层；
半导体材料层，设置在所述阻挡层上方并且与所述阻挡层直接接触；和
介电层，设置在所述半导体材料层上方，并且与所述半导体材料层和所述阻挡层直接接触。
2.根据权利要求1所述的半导体布置，其中，所述介电层包括高k材料。
3.根据权利要求1所述的半导体布置，其中，所述残留物包括导电层。
4.根据权利要求3所述的半导体布置，其中，所述导电层包括金属栅极。
5.根据权利要求1所述的半导体布置，其中，所述保护区包括半导体区，并且所述残留物包括在所述半导体区内。
6.根据权利要求5所述的半导体布置，其中，所述半导体材料包括多晶硅材料。
7.根据权利要求1所述的半导体布置，其中，所述残留物的轮廓相对于其上形成所述布置的衬底表面形成90度的角。
8.根据权利要求1所述的半导体布置，其中，所述残留物的轮廓包括角部。
9.根据权利要求1所述的半导体布置，其中，所述残留物的轮廓相对于其上形成所述布置的衬底表面形成钝角。
10.根据权利要求9所述的半导体布置，其中，所述钝角至少145度。
11.根据权利要求1所述的半导体布置，包括：非有源区，设置在所述保护区的第二侧。
12.根据权利要求11所述的半导体布置，其中，所述非有源区包括逻辑器件。
13.一种半导体布置，包括：
保护区；以及
有源区，设置在所述保护区的第一侧，所述有源区包括有源器件，所述保护区包括介电区和所述介电区内的来自所述有源区的残留物，所述残留物包括半导体层、介电层或导电层中的至少一个，所述残留物封装在所述保护区内，所述残留物不会对所述半导体装置导致不利效果；
所述残留物，还包括：
阻挡层；
其中，所述半导体层设置在所述阻挡层上方并且与所述阻挡层直接接触，所述介电层设置在所述半导体层上方，并且与所述半导体层和所述阻挡层直接接触。
14.一种形成半导体布置的方法，包括：
在有源区之上和非有源区之上形成半导体材料的第一层；
图案化所述第一层，使得所述第一层的第一部分留在所述有源区之上，所述第一层的第二部分留在所述非有源区的第一区域之上，但是从所述非有源区的第二区域去除所述第一层的第三部分，由此暴露所述第二区域；
在所述第一部分、所述第二部分和所述第二区域之上形成半导体材料的第二层；以及
图案化所述第二层，以形成邻近所述有源区的保护区，其中，所述第一层的所述第二部分的至少一部分包括在所述保护区内。
15.根据权利要求14所述的方法，其中，图案化所述第二层包括：在所述第二区域的至少一部分上形成逻辑器件。
16.根据权利要求14所述的方法，包括：在所述第一部分、所述第二部分和所述第二区域之上形成介电层。
17.根据权利要求16所述的方法，包括：在所述介电层之上形成栅极层。
18.根据权利要求14所述的方法，包括：在所述有源区和所述非有源区之上形成阻挡层。
19.根据权利要求18所述的方法，其中，半导体材料的所述第一层形成在所述阻挡层之上。
CN201310456169.3A 2013-05-28 2013-09-29 半导体布置及其形成方法 Active CN104183629B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361827988P 2013-05-28 2013-05-28
US61/827,988 2013-05-28
US13/915,007 2013-06-11
US13/915,007 US9837322B2 (en) 2013-05-28 2013-06-11 Semiconductor arrangement and method of forming

Publications (2)

Publication Number Publication Date
CN104183629A CN104183629A (zh) 2014-12-03
CN104183629B true CN104183629B (zh) 2017-07-11

Family

ID=51964542

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310456169.3A Active CN104183629B (zh) 2013-05-28 2013-09-29 半导体布置及其形成方法

Country Status (1)

Country Link
CN (1) CN104183629B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100223890B1 (ko) * 1996-12-31 1999-10-15 구본준 반도체 메모리 소자 및 그의 제조 방법
KR19990065891A (ko) * 1998-01-19 1999-08-05 구본준 통합 반도체 소자의 제조방법
US8125051B2 (en) * 2008-07-03 2012-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Device layout for gate last process
US8598630B2 (en) * 2008-10-06 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Photo alignment mark for a gate last process
US20120025315A1 (en) * 2010-07-30 2012-02-02 Globalfoundries Inc. Transistor with Embedded Strain-Inducing Material and Dummy Gate Electrodes Positioned Adjacent to the Active Region

Also Published As

Publication number Publication date
CN104183629A (zh) 2014-12-03

Similar Documents

Publication Publication Date Title
US10692985B2 (en) Protection of high-K dielectric during reliability anneal on nanosheet structures
US9761500B2 (en) FinFET devices having gate dielectric structures with different thicknesses on same semiconductor structure
US20170162450A1 (en) Semiconductor process
TWI624863B (zh) 半導體元件及其製作方法
US8759208B2 (en) Method for manufacturing contact holes in CMOS device using gate-last process
CN104051460B (zh) 包括伪隔离栅极结构的半导体器件及其制造方法
CN107591403A (zh) 集成电路及其形成方法
TWI632617B (zh) 半導體元件及其製作方法
US20180012976A1 (en) Semiconductor structure
TWI652803B (zh) 半導體裝置及其製造方法
CN102194754A (zh) 半导体装置及其制造方法
TW201730935A (zh) 積體電路
TWI764045B (zh) 電晶體及其製造方法
TW201724218A (zh) 積體電路
CN106935590A (zh) 嵌入式hkmg非易失性存储器
US20190006488A1 (en) Gate structure and methods thereof
TW201724216A (zh) 積體電路
CN109860114A (zh) 鳍式二极管结构及其方法
US7435646B2 (en) Method for forming floating gates within NVM process
CN106601741B (zh) 一种半导体器件及其制备方法、电子装置
CN104916590B (zh) 一种半导体器件及其制造方法
KR101959626B1 (ko) 반도체 장치 및 형성 방법
CN104183629B (zh) 半导体布置及其形成方法
KR20190044485A (ko) 다중 문턱 전압 장치 및 그 제조 방법
CN108630541A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant