KR20190044485A - 다중 문턱 전압 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 반도체 장치의 복수의 구성에 대한 게이트 구조물을 제공하는 방법으로서, 실리케이트층을 제공하고, 상기 실리케이트층 상에 고유전율층을 제공하고, 상기 고유전율층 상에 일함수 금속층을 제공하고, 상기 고유전율층을 제공한 후에, 저온 열처리를 수행하고, 및 상기 일함수 금속층 상에 컨택 금속층을 제공하는 것을 포함한다.

Description

다중 문턱 전압 장치 및 그 제조 방법{METHOD OF FORMING MULTI-THRESHOLD VOLTAGE DEVICES AND DEVICES SO FORMED}
본 발명은 다중 문턱 전압 장치 및 그 제조 방법에 관한 것이다.
다양한 애플리케이션에 있어서, 구성 트랜지스터가 상이한 문턱 전압을 갖는 반도체 장치를 제공하는 것이 바람직할 수 있다. 이러한 반도체 장치는 다중 문턱 전압(multi-Vt) 장치로 불린다. 예를 들어, 특정 집적 회로는 SRAM과 로직을 결합할 수 있다. SRAM 트랜지스터는 일반적으로 로직 트랜지스터보다 높은 문턱 전압(Vt)을 필요로 한다. 따라서, 반도체 장치의 SRAM 부분에 정규 문턱 전압(regular threshold voltage, RVt) 트랜지스터가 사용될 수 있는 반면, 저 문턱 전압(Low threshold voltage, LVt) 트랜지스터가 반도체 장치의 로직 부분에 이용될 수 있다. 결과적으로, 상이한 문턱 전압(Vt)들을 갖는 트랜지스터를 포함하는 다중 문턱 전압(Vt) 반도체 장치가 바람직하다.
다중 문턱 전압(Vt) 장치를 제공하기 위한 종래의 방법은 미드-갭(mid-gap) 일함수 금속(TaN 및 / 또는 TiN과 같은)의 상부에 배치된 반응성 일함수 금속(Al 및 / 또는 Ti와 같은)을 포함하는 스택에 크게 의존하여 장치의 문턱 전압(Vt)을 조정한다.　예를 들어, TiN / TaN / TiAlC / TiN으로 구성된 스택은 트랜지스터 게이트로서 사용하기 위해 고유전율층 상에 제공될 수 있다. 트랜지스터의 문턱 전압(Vt)의 변화는 스택의 층들의 두께에 의존한다. TiN / TaN / TiAlC / TiN 스택은 전형적으로 문턱 전압(Vt)의 원하는 범위를 제공하기 위해 큰 두께를 갖는다. 예를 들어, 20 나노미터 간격 근처에서 기능을 하는 동안, 고유전율층(수 나노미터의 두께) 상에 배치된 TiN / TaN / TiAlC / TiN 스택은 10 나노미터 이하의 대체 금속 게이트(replacement metal gate, RMG) 간격을 위해 병합되기 시작할 수 있다.
반도체 장치의 현재 스케일링 추세는 더 높은 장치 밀도를 달성하기 위해 더 낮은 대체 금속 게이트 간격을 제공한다. 단 채널 효과(short channel effect, SCE)와 같은 스케일된 노드에서의 특정 문제를 해결하기 위해 핀 전계 효과 트랜지스터(finFET), 게이트 올라운드 핀 전계 효과 트랜지스터(GAA-FET) 및 대체 금속 게이트 전계 효과 트랜지스터(RMG-FET)와 같은 구조가 존재한다. 그러나 이러한 구조는 다중 문턱 전압(Vt) 장치의 문제를 특별히 해결하지 못한다. 일함수 금속 스택의 사용이 극단적인 규모의 노드에서 더 낮은 간격으로 현재 노드에 대해 매우 잘 작동하지만 문제가 발생한다. 대체 금속 게이트 간격이 축소됨에 따라 상대적으로 두꺼운 일함수 금속 스택이 병합될 수 있다. 다르게 말하면, 문턱 전압(Vt)에서 원하는 시프트를 제공하기에 충분히 두꺼운 일함수 금속 스택은 극단적으로 스케일링된 노드에서 기저 표면의 토폴로지(topology)가 주어지면 이용 가능한 대체 금속 게이트 간격에 맞지 않을 수도 있다. 상술한 바와 같이, 이러한 스택은 보다 낮은 간격으로 병합을 시작할 수 있다. 문턱 전압의 변화(σVt)는 다중 문턱 전압(Vt) 장치가 더 작은 크기로 조정됨에 따라 또한 증가할 수 있다. 이는 더 작은 크기의 다결정 일함수 금속에 대해 전자 일함수(eWF)의 무작위 변화가 악화되기 때문이다.
일함수 금속 스택의 두께를 증가시키지 않고 문턱 전압(Vt)을 이동시키고 전자 일함수(eWF)의 변화를 다루는 메카니즘이 존재한다. 그러나 각 방법에는 단점이 있다. 결과적으로, 다중 문턱 전압(Vt) 반도체 장치의 문턱 전압을 제어하는 개선된 메커니즘이 요구된다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 다중 문턱 전압(Vt) 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 신뢰성이 향상된 다중 문턱 전압(Vt) 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 방법은 반도체 장치의 복수의 구성에 대한 게이트 구조를 제공한다. 실리케이트층이 제공된다. 일 실시예에서, 실리케이트층은 CMOS 소자의 채널 상에 제공된다. 고유전율층이 실리케이트층 상에 제공된다. 상기 방법은 또한 고유전율층 상에 일함수 금속층을 제공하는 것을 포함한다. 저온 열처리는 일함수 금속층이 제공된 후에 수행된다. 컨택 금속층은 일함수 금속층 상에 제공된다.
본 명세서에 기술된 방법은 실리케이트층의 두께를 1 나노미터 이하로 변화시킴으로써 트랜지스터의 문턱 전압(Vt)에서의 변화를 제공할 수 있다. 몇몇 실시예에서, 수 옹스트롬의 두께의 차이는 수십 밀리 볼트 이상의 문턱 전압(Vt) 시프트를 초래할 수 있다. 결과적으로, 다중 문턱 전압(Vt) 트랜지스터는 보다 극단적으로 스케일링된 노드에 제공될 수 있다.
도 1은 반도체 장치에서 다중 문턱 전압(Vt) 게이트 구조물을 제조하는 방법의 예시적인 실시예를 도시한 순서도이다.
도 2a 내지 도 2c는 게이트 구조물의 제조하는 방법의 예시적인 실시예의 일부를 도시한 도면들이다.
도 3은 반도체 장치에서 다중 문턱 전압(Vt) 트랜지스터를 제조하는 방법의 예시적인 실시예를 도시한 순서도이다.
도 4 내지 도 13은 다중 문턱 전압(Vt) 반도체 장치의 예시적인 실시예의 일부를 도시한 도면들이다.
예시적인 실시예들은 다중 문턱 전압(Vt) 반도체 장치들의 형성에 관한 것이다. 이하 설명은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 실시할 수 있도록 제공되었으며 특허 출원과 그 요구사항의 일부로 제공된다. 본 명세서에 기재된 예시적인 실시예들 및 그에 대한 원리 및 형태들의 다양한 변형들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 수 있다. 예시적인 실시예들은 주로 특정한 실시예에 제공되는 특정한 방법들 및 시스템들로 기술되었다. 하지만, 상기 방법들 및 시스템들은 다른 실시에서도 유효하게 작동할 수 있다.
"예시적인 실시예", "일 실시예", 및 "다른 실시예"와 같은 문구는 복수의 실시예들 뿐 아니라 동일하거나 다른 실시 예들에 대한 것일 수 있다. 실시예들은 일정 구성들을 갖는 시스템들 및/또는 장치들에 대하여 기술될 것이다. 하지만, 시스템들 및/또는 장치들은 도시된 구성들보다 많거나 적은 구성들을 포함할 수 있고, 배치 및 구성 들의 형태에 대한 변화가 본 발명의 범위 내에서 이루어질 수 있다. 예시적인 실시예들은 일정 단계들을 갖는 특정 방법들의 맥락에서 기술될 수 있다. 하지만, 방법 및 시스템은 다른 및/또는 추가적인 단계들을 갖거나 예시적인 실시예들에 모순되지 않는 다른 순서들의 단계들을 갖는 다른 방법들에서 유효하게 작동할 것이다. 따라서, 본 발명은 도시된 실시예들에 한정할 의도가 아니며, 본 명세서에 기재된 원리들 및 형태들과 모순되지 않는 가장 넓은 범위에 따른다.
본 발명을 기술하는 맥락에서(특히 이하의 청구항의 문맥에서) 용어 "a", "an", "the" 및 유사한 용어는 여기에 달리 명시되거나 문맥에 의해 명확하게 모순되지 않는 한 단수 및 복수를 모두 포함하는 것으로 해석된다. "포함하는(comprising)", "갖는(having)", "포함하는(including)" 및 "포함하는(containing)"이라는 용어는 존재를 배재하지 않는 것으로 해석되어야 한다(즉, "포함하지만 이에 제한되지 않음"을 의미함).
달리 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술 및/또는 본 명세서와 관련하여 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의되지 않은 이상 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
방법은 반도체 장치의 복수의 구성에 대한 게이트 구조를 제공한다. 실리케이트층이 제공된다. 일 실시예에서, 실리케이트층은 CMOS 소자의 채널 상에 제공된다. 고유전율층이 실리케이트층 상에 제공된다. 상기 방법은 또한 고유전율층 상에 일함수 금속층을 제공하는 것을 포함한다. 저온 열처리는 일함수 금속층이 제공된 후에 수행된다. 컨택 금속층은 일함수 금속층 상에 제공된다.
도 1은 반도체 장치에서 구성 즉, 트랜지스터에 대한 게이트 구조를 제조하는 방법(100)의 예시적인 실시예를 나타내는 순서도이다. 단순화를 위해, 일부 단계는 생략되거나, 다른 순서로 수행되거나 및 / 또는 결합될 수 있다. 또한, 방법(100)은 반도체 장치를 제조하는 다른 단계가 수행된 후에 시작될 수 있다. 예를 들어, 상기 방법은 소오스 및 드레인 영역이 정의되고 다양한 구조가 제공된 후에 시작될 수 있다. 또한, 도 2a 내지 도 2c는 방법(100)을 사용하여 게이트 구조를 제조하는 동안 MOS 소자와 같은 반도체 장치(200)의 예시적인 실시예의 일부를 도시한다. 단순화를 위해, 모든 구성이 도 2a 내지 도 2c 에 도시되어 있는 것은 아니고, 도 2a 내지 도 2c는 축척되지 않는다. 예를 들어, 게이트 구조 이전에 형성될 수 있는 다양한 구조들이 도시되지 않는다. 또한, 층의 두께는 설명의 목적을 위해 과장될 수 있다. 방법(100)은 반도체 장치(200)와 관련하여 설명된다. 그러나, 방법(100)이 다른 반도체 장치와 함께 사용되는 것을 방해하는 것은 아니다.
실리케이트층은 단계(102)를 통해 하부층 상에 제공된다. 몇몇 실시예에서, SiO2와 같은 계면 산화물층이 실리케이트층의 증착 전에 형성된다. 단계(102)에서 증착된 실리케이트층은 형성되는 구성의 문턱 전압(Vt)을 시프팅하는데 효과적인 후술하는 다이폴의 형성에 사용된다. 예를 들어, 단계(102)에서 제공된 실리케이트층은 2 나노미터를 초과하지 않는 총 두께를 가질 수 있다. 몇몇 실시예에서, 실리케이트층의 두께는 0.1 나노미터 이상이고 1 나노미터 이하이다. 이 범위(1 내지 10 옹스트롬)의 두께는 제조되는 장치의 문턱 전압(Vt)을 수백 밀리 볼트까지 시프트하기에 충분할 수 있다. 다르게 말하면, 실리케이트층의 두께가 매우 작으면 문턱 전압(Vt)이 눈에 띄게 변화한다. 결과적으로, 단계(102)에서 제공된 실리케이트층의 두께를 맞추는 것은 제조되는 장치의 문턱 전압(Vt)을 원하는 수준으로 설정하기 위한 효과적인 메카니즘을 제공한다. 따라서, 단계(102)에서 제공된 실리케이트층은 일부 구성에서는 더 두껍고, 일부 구성에서는 더 얇을 수도 있고 및 / 또는 원하는 문턱 전압(Vt)에 기초하여 다른 구성에서는 존재하지 않을 수도 있다.
단계(102)에서 제공된 실리케이트층에 사용되는 물질은 다양한 실리케이트 중에서 선택될 수 있다. 예를 들어, 실리케이트층은 LuSiOx, YSiOx, LaSiOx, BaSiOx, SrSiOx, AlSiOx, TiSiOx, HfSiOx, ZrSiOx, TaSiOx, ScSiOx, MgSiOx, LuSiOx, YSiOx, LaSiOx, BaSiOx, SrSiOx, AlSiOx, TiSiOx, HfSiOx, ZrSiOx, TaSiOx, ScSiOx 및 MgSiOx 중에서 적어도 하나를 포함할 수 있고, 여기서, Ox는 다양한 화학량론을 갖는 산화물을 나타낸다. 또한, 각각의 실리케이트층의 실리콘 함량은 예를 들어 0 내지 70 원자 % 이하로 다양할 수 있다. 실리케이트의 실리콘 함량은 문턱 전압(Vt)의 변화를 맞추기 위해 사용될 수 있다. 선택된 물질은 원하는 전압 시프트의 부호 및 형성되는 지정된 장치(즉, nFET 또는 pFET)에 의존한다. 제조되는 부품이 nFET이고, 문턱 전압(Vt)이 아래로(음으로) 시프트되는 것이 바람직한 경우, 몇몇 실시예에서, 단계(102)에서 제공된 실리케이트는 LuSiOx, YSiOx, LaSiOx, BaSiOx 및 SrSiOx 중 적어도 하나를 포함할 수 있다. 제조되는 부품이 nFET이고 문턱 전압(Vt)이 상향으로(양으로) 시프트되는 것이 바람직한 경우, 단계(102)에서 제공된 실리케이트는 AlSiOx, TiSiOx, HfSiOx, ZrSiOx, TaSiOx, ScSiOx 및 MgSiOx 중 적어도 하나를 포함할 수 있다. 제조되는 부품이 pFET이고 문턱 전압(Vt)이 상향으로 시프트되는 것이 바람직한 경우, 단계(102)에서 제공된 실리케이트는 LuSiOx, YSiOx, LaSiOx, BaSiOx 및 SrSiOx 중 적어도 하나를 포함할 수 있다. 제공되는 부품이 pFET이고 문턱 전압(Vt)이 아래쪽으로 시프트되는 것이 바람직한 경우, 단계(102)에서 제공된 실리케이트는 AlSiOx, TiSiOx, HfSiOx, ZrSiOx, TaSiOx, ScSiOx 및 MgSiOx 중 적어도 하나를 포함할 수 있다. 다른 실시예에서는 다른 실리케이트를 사용하여 전압을 위 또는 아래로 시프트할 수 있다. 따라서, 적절한 실리케이트를 선택하고 실리케이트의 두께를 구성함으로써, 문턱 전압(Vt)의 원하는 시프트가 얻어질 수 있다.
단계(102)에서 제공된 실리케이트층의 두께는 반도체 장치 상에 제조되는 상이한 영역 / 구성에 대해 변한다. 이는 실리케이트의 서브층의 다중 증착 및 에칭을 통해 달성될 수 있다. 몇몇 실시예에서, 서브층은 모두 동일한 실리케이트로 형성된다. 다른 실시예에서, 서브층은 원하는 경우 다른 실리케이트로 형성될 수 있다. 그러나, 실리케이트층의 전체 두께는 상술한 범위 내에 있다.
도 2a는 단계(102)가 수행된 후의 반도체 장치(200)를 도시한다. 단순화를 위해, 층들은 구성이 형성되는 영역만 도시되고 스페이서, 배선 또는 다른 특징과 같은 다른 구조는 도시되지 않는다. 그러나, 일부 또는 모든 층은 제조되는 장치를 넘어 연장될 수 있다. 층들은 또한 평면으로 도시된다. 그러나, 몇몇 실시예들에서, 층들은 예를 들어 하부 구조가 반도체 핀인 경우, 3 차원 일 수 있다. 또한, 상술한 바와 같이, 도 2a 내지 도 2c에 도시된 두께 및 다른 치수는 축척되지 않는다.
구성(240, 242, 244 및 246)이 제조되고 각각 트랜지스터 일 수 있다. 예를 들어, 구성(240, 242, 244 및 246) 각각은 전계 효과 트랜지스터(FET) 또는 대체 금속 게이트 전계 효과 트랜지스터 일 수 있다. 몇몇 실시예에서, 반도체 장치(200)상의 모든 트랜지스터는 다이폴을 포함할 수 있다. 다른 실시예에서, 일부 트랜지스터들(도시되지 않음)은 본 명세서에 기재된 다이폴을 포함하지 않을 수 있다. 하부에 있는 반도체(202)가 도시되어 있다. 몇몇 실시예에서, 반도체(202)는 실리콘이다. 다른 실시예에서, SiGe, SOI, sSOI, SGOI, sSGOI 및 천연 SiOx 형성을 허용하는 유사한 기판을 포함하지만 이에 제한되지 않는 다른 기판이 사용될 수 있다. 몇몇 실시예에서, 계면 산화물(204)은 실리콘 산화물이다. 부분(210A, 210B, 210C 및 210D)을 갖는 실리케이트층(210A, 210B, 210C 및 210D)이 제공된다. 트랜지스터(240, 242, 244 및 246)는 상이한 두께의 실리케이트층(210A, 210B, 210C 및 210D)을 각각 포함한다. 결과적으로, 구성(240, 242, 244 및 246)은 상이한 문턱 전압(Vt) 시프트를 갖는다.
실리케이트층(210A, 210B, 210C 및 210D)이 형성된 후에, 고유전율(높은 K)층이 단계(104)를 통해 실리케이트층(210A, 210B, 210C 및 210D) 상에 제공된다. 예를 들어, 단계(104)에서 HfOx 층이 형성될 수 있다. 몇몇 실시예에서, 고유전율층의 형성은 200℃에서부터 600℃까지의 온도에서 수행될 수 있다.
단계(106)를 통해, 고유전율층 상에 일함수 금속층이 제공된다. 모든 금속은 일함수에 의해 특징지어질 수 있지만, 금속에 대한 전자 일함수(electron work function, eWF)는 형성되는 장치에 대한 문턱 전압(Vt)을 결정하는 요인이므로 일함수 금속층으로 지칭된다. 예를 들어, 일함수 금속층은 TiN, TaN, TiSiN, TiTaN, WN 및 TiTaSiN 중 적어도 하나를 포함할 수 있다. 다른 실시예에서는 다른 금속이 사용될 수 있다. 일함수 금속은 상대적으로 얇다. 예를 들어, 일함수 금속 두께는 3 나노미터 이하일 수 있다. 도 2b는 단계(106)가 수행된 후의 반도체 장치(200)를 도시한다. 따라서, 모든 장치들(240, 242, 244 및 246)에 대한 일함수 금속층(WFM)(220) 및 고유전율층(HK)(215)이 도시된다.
단계(108)를 통해 고유전율층(215) 및 일함수 금속층(220)이 형성된 후에 저온 열처리가 수행된다. 저온 열처리는 계면에서 실리케이트층(210A, 210B, 210C 및 210D)과 고유전율층(215)의 혼합을 균질화하는데 사용될 수 있다. 또한, 열처리는 최종 문턱 전압(Vt)을 제어하는데 도움을 줄 수 있다. 단계(108)는 최소 200℃ 및 최대 800℃의 열처리 온도에서 열처리를 수행하는 것을 포함할 수 있다. 몇몇 실시예에서, 최대 열처리 온도는 600℃ 이하이다. 몇몇 실시예에서, 열처리 온도는 400℃ 이상이다. 이러한 몇몇 실시예에서, 열처리 온도는 500℃ 이상이다.
몇몇 실시예에서, 단계(108)에서의 열처리는 희생 반응성 금속층(도 2a 내지 2c에는 도시되지 않음)을 사용하여 수행된다. 이러한 반응성 금속층은 일반적으로 열처리 후에 제거된다. 반응성 금속층은 Si, Ti, Zr, Hf 및 La 중 적어도 하나를 포함할 수 있고 4 나노미터 이하의 두께를 가질 수 있다. 다른 물질 및 다른 두께도 사용될 수 있다. 이러한 금속은 최종 문턱 전압에서 추가적인 제어를 위한 열처리가 수행되는 동안에 구성(240, 242, 244 및 246) 중 하나 이상에 사용될 수 있다. 선택적으로, 이러한 반응성 금속층은 구성들(240, 242, 244 및 246)의 일부 또는 전부로부터 생략될 수 있다.
이어서, 단계(110)를 통해 일함수 금속층 상에 컨택 금속층이 제공된다. 몇몇 실시예들에서, 컨택 금속층은 W 또는 Co 일 수 있다. 그러나, 다른 실시예들에서 다른 금속들이 사용될 수 있다. 도 2c는 단계(110)가 수행된 후의 반도체 장치(200)를 도시한다. 결과적으로, 컨택 금속층(230)이 형성되는 장치(240, 242, 244 및 246) 각각에 제공된다. 이어서, 반도체 장치(200)의 제조가 완료될 수 있다.
방법(100)을 사용하여, 트랜지스터(240, 242, 244 및 246)의 문턱 전압(Vt)은 반도체 장치(200)가 다중 문턱 전압(Vt) 장치가 되도록 개별적으로 튜닝될 수 있다. 트랜지스터(240, 242, 244 및 246)에 사용되는 일함수 금속층(220)은 트랜지스터 (240, 242, 244 및 246) 각각에 대한 기준 문턱 전압(Vt)을 설정한다. 실리케이트층(210A, 210B, 210C 및 210D)을 사용하여 형성된 다이폴은 실리케이트층(210A, 210B, 210C 및 210D) 및 사용된 물질의 두께에 따라 기준 문턱 전압(Vt)을 위 또는 아래로 이동시킬 수 있다. 동일한 실리케이트가 모든 구성(240, 242, 244 및 246)에 대해 사용된다고 가정하면, 트랜지스터(246)는 가장 큰 시프트를 가지며, 트랜지스터(242)는 중간 범위 시프트이고, 트랜지스터(240)는 더 작은 시프트이고, 트랜지스터(244)는 가장 작은 시프트이다. 상술한 바와 같이, 저온 열처리가 수행되는 동안 희생 반응성 금속층의 사용은 문턱 전압(Vt)에 대한 미세 조정을 제공할 수 있다. 따라서, 다중 문턱 전압(Vt) 반도체 장치(200)가 제공될 수 있다.
반도체 장치(200) 및 방법(100)은 상당히 작은 장치에 적합하다. 상술한 바와 같이, 몇몇 실시예에서 일함수 금속층(220)은 대략 3 나노미터의 최대 두께를 갖는다. 이러한 두께는 TiN / TaN / TiAlC / TiN과 같은 일함수 금속 스택의 총 두께보다 상당히 작다. 일함수 금속층(220)은 베이스 라인 문턱 전압(Vt)을 제공한다. 실리케이트층(210A, 210B, 210C 및 210D)을 이용하여 문턱 전압(Vt)의 시프트가 제공될 수 있다. 실리케이트층(210A, 210B, 210C 및 210D) 및 고유전율층(215)의 조합에 대한 두께는 2 나노미터 미만일 수 있다. 몇몇 실시예에서, 실리케이트층(210A, 210B, 210C 및 210D)의 두께는 모든 구성(240, 242 및 246)에 대해 0.1 나노미터 이상이고 1 나노미터 이하 일 수 있다. 1 나노 미터 이하의 실리케이트층(210A, 210B, 210C 및 210D)의 두께의 변화는 베이스 라인 문턱 전압(Vt)에서 중요한 변화를 제공할 수 있다. 예를 들어, 구성들(242 및 246) 사이의 수 옹스트롬 정도의 실리케이트층 두께의 차이는 수백 밀리 볼트 이상의 문턱 전압(Vt) 차이를 생성할 수 있다. 따라서, 다중 문턱 전압(Vt) 장치(200)는 층들(210A, 210B, 210C, 210D, 215, 220 및 230)의 스택의 큰 전체 두께를 요구하지 않고 제공될 수 있다. 상기 방법(100)을 사용하여, 7 내지 8 나노미터 이하의 대체 금속 게이트(RMG) 간격들과 일치하는 다중 문턱 전압(Vt) 장치(200)가 제조될 수 있다. 또한, 스택은 컨택 금속 충전을 위해 나머지 공간이 사용될 수 있도록 충분히 얇을 수 있다. 이것은 저항을 감소시킬 수 있다. 작은 간격 및 / 또는 더 큰 대체 금속 게이트(RMG) 간격을 갖는 다른 기술이 방법(100)을 사용하여 용이하게 제조될 수 있다. 따라서, 방법(100)은 훨씬 더 작은 크기로 스케일링 될 수 있는 다중 문턱 전압(Vt) 장치(200)를 제공할 수 있다.
방법(100)은 또한 제조 가능성을 향상시킬 수 있다. 구성(240, 242, 244 및 246)에 사용되는 스택은 적어도 몇몇 실시예에서는 알루미늄을 포함하지 않는다. 따라서 알루미늄과 관련된 높은 온도 민감성 문제는 피할 수 있다. (ALD 프로세스 및 실리콘 업 - 디퓨전으로부터의) 실리콘의 작은 변화(예를 들어, 수 퍼센트)는 실리케이트층(210A, 210B, 210C 및 210D)에 의해 설정된 다이폴 전압의 크기를 크게 변경시키지 않을 수 있다. 이는 밴드 오프셋(band offset)이 예를 들어, LaSiOx에서 벌크 La 및 실리콘 함유량에 의해 고정되었기 때문이다. 반대로, 예를 들어 0.1%의 양으로 HfO2 고유전율층 내로의 약간의 알루미늄 확산은 문턱 전압(Vt)을 목표 값으로부터 현저하게 변화시킬 수 있다. 약 300℃의 저온에서 증착된 LaSiOx와 같은 실리케이트는 자연적으로 비정형이다. 유도된 다이폴 전압은 결정 방향 의존성을 갖지 않을 수 있다. 이는 두꺼운 기존 스택에서 발생한 로컬 시그마 문턱 전압(Vt) 문제가 완화되거나 회피될 수 있음을 의미한다. 따라서, 방법(100) 및 다중 문턱 전압(Vt) 장치(200)는 특히 소형 장치 크기에서 개선된 성능 및 제조 가능성을 갖는다.
도 3은 다중 문턱 전압(Vt) 반도체 장치에서 트랜지스터에 대한 게이트 구조를 제조하는 방법(120)의 예시적인 실시예를 도시한 순서도이다. 단순화를 위해, 일부 단계는 생략되거나, 다른 순서로 수행되거나 및 / 또는 결합될 수 있다. 또한, 방법(120)은 반도체 장치를 형성하는 다른 단계가 수행된 후에 시작될 수 있다. 예를 들어, 상기 방법은 소오스 및 드레인 영역이 정의되고 다양한 구조가 제공된 후에 시작될 수 있다. 또한, 도 4 내지 도 13은 방법(100)을 사용하여 게이트 구조를 제조하는 동안 MOS 소자와 같은 반도체 장치(250)의 예시적인 실시예의 일부를 도시한다. 단순화를 위해, 모든 구성이 도 4 내지 도 13에 도시되어 있는 것은 아니고, 축척되지 않는다. 예를 들어, 게이트 구조 이전에 형성될 수 있는 다양한 구조들은 도시되지 않았다. 또한, 층의 두께는 설명의 목적을 위해 과장될 수 있다. 명확성을 위해, 형성되는 트랜지스터의 영역 내의 구조만이 도시된다. 따라서 기본 토폴로지는 지정되지 않는다. 그러나, 형성된 트랜지스터는 평면 트랜지스터로 제한되지 않는다. 대신에, 방법(120)은 핀 전계 효과 트랜지스터(FinFET), 게이트 올 어라운드 전계 효과 트랜지스터(GAA-FET) 및 대체 금속 게이트 전계 효과 트랜지스터(RMG-FET)를 포함하지만 이에 제한되지 않는 다른 구조로 통합될 수 있다. 방법(120)은 반도체 장치(250)와 관련하여 설명된다. 그러나, 방법(120)이 상이한 반도체 장치와 함께 사용되는 것을 방해하는 것은 아니다.
단계(122)를 통해 얇은 계면 산화물층이 채널 영역 상에 형성된다. 계면 산화물은 SiOx를 포함할 수 있으며 채널 상에 자연적으로 형성될 수 있다. 몇몇 실시예에서, 반도체는 Si, SiGe, SOI, sSOI, SGOI, sSGOI 및 천연 SiOx 형성을 허용하는 유사한 기판으로부터 선택된다.
단계(124)를 통해 제1 실리케이트층이 채널 상에 제공된다. 단계(124)에서 제공된 실리케이트층은 2 나노미터를 초과하지 않는 총 두께를 갖는다. 몇몇 실시예에서, 실리케이트층의 두께는 0.1 나노미터 이상이고 1 나노미터 이하이다. 방법(120)이 다수의 실리케이트층을 사용하기 때문에, 단계(124)에서 제공된 층의 두께는 이 범위의 하단에 있을 수 있다. 단계(124)에서 제공된 제1 실리케이트층에 사용되는 물질은 다양한 실리케이트 중에서 선택될 수 있다. 예를 들어, 실리케이트층은 LuSiOx, YSiOx, LaSiOx, BaSiOx, SrSiOx, AlSiOx, TiSiOx, HfSiOx, ZrSiOx, TaSiOx, ScSiOx, MgSiOx, LuSiOx, YSiOx, LaSiOx, BaSiOx, SrSiOx, AlSiOx, TiSiOx, HfSiOx, ZrSiOx, TaSiOx, ScSiOx 및 MgSiOx 중에서 적어도 하나를 포함할 수 있다. 또한, 각각의 실리케이트층의 실리콘 함유량은 문턱 전압(Vt)의 최대 변화를 제어하도록 변화될 수 있다. 예를 들어, 실리콘 함량은 0 내지 70 원자 % 이하의 범위 일 수 있다. 원하는 전압 시프트의 사인 및 장치의 도전형에 의존하여 선택된 물질은 방법(100)과 관련하여 상술한 방식으로 형성된다.
도 4는 단계(124)가 수행된 후의 반도체 장치(250)를 도시한다. 트랜지스터(292, 294 및 296)가 제조되고 각각은 트랜지스터 일 수 있다. 하부에 있는 반도체(252)가 도시되어 있다. 계면 산화물(254)도 도시된다. 제1 실리케이트층(262)이 제공되고 트랜지스터(292, 294 및 296) 상에 도시된다. 트랜지스터(292, 294 및 296)는 서로 상이한 문턱 전압(Vt)을 갖는 것이 바람직하기 때문에, 제1 실리케이트층(262)은 단계(126)를 통해 몇몇 구성으로부터 선택적으로 제거된다. 단계(126)는 제1 실리케이트층(262)이 보존되기를 원하는 영역을 덮는 마스크를 제공하는 단계를 포함한다. 이어서, 제1 실리케이트층이 노출된 영역으로부터 제거되고 마스크가 제거된다. 도 5는 단계(126)가 수행된 후의 반도체 장치(250)를 도시한다. 제1 실리케이트층(262)은 트랜지스터(292 및 294) 상에 유지되지만 트랜지스터(296)로부터 제거된다.
제2 실리케이트층은 단계(128)를 통해 채널 상에 제공된다. 제2 실리케이트층의 물질(들) 및 두께는 제1 실리케이트층(262)에 대한 것과 유사한 방식으로 선택된다. 몇몇 실시예에서, 동일한 물질(들) 및 두께가 사용된다. 다른 실시예에서, 하나 또는 둘 모두 다를 수 있다. 도 6은 단계(128)가 수행된 후의 반도체 장치(250)를 도시한다. 따라서, 제2 실리케이트층(264)이 트랜지스터(292, 294 및 296) 상에 제공된다.
제거 및 실리케이트층 증착 단계(126 및 128)는 선택적으로 단계(130)를 통해 반복될 수 있다. 결과적으로, 원하는 두께를 갖는 실리케이트층이 트랜지스터(292, 294 및 296) 상에 형성된다. 이는 반도체 장치(250)에 대해 다양한 문턱 전압(Vt)이 설정되도록 한다. 또한, 여기에서 증착 / 마스크 / 제거 단계가 설명되었지만, 선택적인 실시예에서는 마스크 / 증착 단계에 의해 대체될 수 있어 실리케이트층이 반도체 장치(250)의 원하는 영역 상에 선택적으로 증착된다.
도 7은 단계(130)의 한 번의 반복이 완료된 후 반도체 장치(250)를 도시한다. 도 6 및 도 7을 비교하면, 제2 실리케이트층(264)이 트랜지스터(292 및 296)로부터 제거되었음을 나타낸다. 따라서, 각각의 트랜지스터(292, 294 및 296)는 상이한 두께의 실리케이트 층을 갖는다. 트랜지스터(296)는 실리케이트 층(예를 들어, 제로 두께)을 가지지 않고, 트랜지스터(292)는 얇은 실리케이트층(262)을 가지며, 트랜지스터(294)는 두꺼운 실리케이트층(262/264)을 갖는다. 도 8은 단계(130)의 다른 반복이 완료된 후의 반도체 장치(250)를 도시한다. 결과적으로, 실리케이트층(266)이 각각의 장치(292, 294 및 296) 상에 제공된다. 문턱 전압(Vt)의 변화는 트랜지스터의 실리케이트층의 두께에 기초한다. 따라서, 트랜지스터(296)는 최소 크기의 시프트(얇은 실리케이트층(266))를 갖는다. 트랜지스터(292)는 중간 크기의 시프트(제1 실리케이트층(262) 및 제3 실리케이트층(266)에 의해 형성된 실리케이트층(262/266))를 갖는다. 트랜지스터(294)는 가장 큰 크기의 시프트(제1 실리케이트층(262), 제2 실리케이트층(264) 및 제3 실리케이트층(266)으로 형성된 가장 두꺼운 실리케이트층(262/264/266))를 갖는다.　단계(124, 126, 128 및 130)는 방법(100)의 단계(102)와 유사하다.
고유전율층은 단계(132)를 통해 이전에 형성된 실리케이트층 상에 제공된다. 예를 들어, 단계(132)에서 HfOx의 층이 형성될 수 있다. 몇몇 실시예에서, 고유전율층의 형성은 200℃에서부터 600℃까지의 온도에서 수행될 수 있다. 몇몇 실시예에서, 고유전율층의 형성은 300℃를 초과하지 않는 온도에서 이루어질 수 있다. 도 9는 단계(132) 이후의 반도체 장치(250)를 도시한다. 따라서, 고유전율층(HK)(270)은 트랜지스터(292, 294 및 296) 상에 도시된다.
단계(134)를 통해 고유전율층 상에 일함수 금속층이 제공된다. 예를 들어, 일함수 금속층은 TiN, TaN, TiSiN, TiTaN, WN 및 TiTaSiN 중 적어도 하나를 포함할 수 있다. 다른 실시예에서는 다른 금속이 사용될 수 있다. 일함수 금속층도 상대적으로 얇다. 예를 들어, 일함수 금속층의 두께는 3 나노미터 이하이다. 도 10은 단계(134)가 수행된 후의 반도체 장치(250)를 도시한다. 따라서, 일함수 금속층(WFM)(280)이 트랜지스터(292, 294 및 296) 상에 형성된다.
단계(136)를 통해 희생 반응성 금속층이 제공된다. 반응성 금속층은 Si, Ti, Zr, Hf 및 La 중 하나 이상을 포함할 수 있고 4 나노미터 이하의 두께를 가질 수 있다. 다른 물질 및 다른 두께도 사용할 수 있다. 이러한 금속은 열처리 중에 최종 문턱 전압에서 추가적인 제어를 위해 사용될 수 있다. 다르게 말하면, 단계(136)에서 제공된 반응성 금속층은 문턱 전압(Vt)의 시프트에 대한 미세한 제어를 제공한다. 도 11은 단계(136)가 수행된 후의 다중 문턱 전압(Vt) 반도체 장치(250)를 도시한다. 따라서, 반응성 금속층(RM)(285)이 제공된다. 도시된 실시예에서, 반응성 금속층(285)은 모든 트랜지스터(292, 294 및 296) 상에 형성된다.　다른 실시예에서, 반응성 금속층(285)은 트랜지스터(292, 294 및 296)의 일부 또는 전부로부터 생략될 수 있다.
저온 열처리는 단계(138)를 통해 이루어진다. 저온 열처리는 실리케이트층(들)(262/264/266) 및 고유전율층(270)의 혼합을 균질화하는데 사용될 수 있다. 단계(138)는 최소 200℃ 및 최대 800℃의 열처리 온도에서 열처리를 수행하는 것을 포함할 수 있다. 몇몇 실시예에서, 최대 열처리 온도는 600℃ 이하이다. 이러한 몇몇 실시예에서, 열처리의 온도는 400℃ 이상이다.
상술한 이점들에 추가하여, 단계(138)에서 수행되는 열처리는 반응성 금속층(285)의 사용으로 인한 트랜지스터들(292, 294 및 296)의 문턱 전압(Vt)의 다이폴 변조를 개선할 수 있다. 반응성 금속은 산소 게터(getter)로 그러한 물질이 열처리가 수행되는 동안 산소 원자를 포함하는 층에서 산소 원자를 제거 할 수 있도록 한다. 산소 원자는 일함수 금속층(280)을 포함하는 층들 사이에서 재분배될 수 있다. 이것은 고유전율층 / 일함수 금속층 계면, 고유전율층 / 실리케이트층 경계면 및 실리케이트층 / 자연 산화물 SiOx 계면 둘레의 산소 관련 다이폴의 변조를 초래한다. 계면 산화물층의 두께 변화도 발생할 수 있다. 변조의 정도는 일함수 금속층(280)의 두께, 반응성 금속층(285)의 두께 및 열처리 온도의 함수이다. 그 결과, 문턱 전압(Vt)은 수십 밀리 볼트 범위에서 추가로 변조될 수 있다. 이러한 소기(scavenging) 현상은 약 500℃ 내지 600℃의 중간 및 / 또는 저온에서도 발생할 수 있다. 달리 말하면, 소기는 단계(138)의 열처리에서 사용되는 온도에서 발생할 수 있다. 따라서, 트랜지스터(292, 294 및 296)의 문턱 전압(Vt)은 실리케이트층(262/264/266)의 존재 및 반응성 금속층(285)의 사용으로 인해 시프트 될 수 있다.
반응성 금속층 (285)은 단계(140)를 통해 제거된다. 도 12는 반응성 금속층(285)을 제거한 후의 반도체 장치(250)를 도시한다. 이어서, 단계(142)를 거쳐 컨택 금속층이 일함수 금속층 상에 제공된다. 몇몇 실시예에서, 컨택 금속층은 W 또는 Co 일 수 있다. 그러나, 다른 금속이 다른 실시예에서 사용될 수 있다. 도 13은 단계(142)가 수행된 후의 반도체 장치(250)를 도시한다. 결과적으로, 컨택 금속층(290)은 형성되는 장치들(292, 294 및 296) 각각에 제공된다. 이어서, 반도체 장치(250)의 제조가 완료될 수 있다.
방법(120) 및 반도체 장치(250)는 방법(100) 및 반도체 장치(200)의 이점을 공유할 수 있다. 방법(120)을 사용하여, 트랜지스터(292, 294 및 296)의 문턱 전압(Vt)이 개별적으로 조정되어 다중 문턱 전압(Vt) 반도체 장치(250)를 제공할 수 있다. 일함수 금속층(280)은 각각의 트랜지스터(292, 294 및 296)에 대한 기준 문턱 전압(Vt)을 설정한다. 실리케이트층(262/264/266)을 사용하여 형성된 다이폴은 실리케이트층(262/264/266)의 두께 및 사용된 물질에 따라 베이스 라인 문턱 전압(Vt)을 위 또는 아래로 이동시킬 수 있다. 동일한 실리케이트가 모든 구성에 대해 사용된다고 가정하면, 트랜지스터(294)는 가장 큰 시프트를 갖는다. 트랜지스터(292)는 더 작은 시프트를 갖는다. 트랜지스터(296)는 가장 작은 시프트를 갖는다. 저온 열처리가 수행되는 동안 희생 반응성 금속층을 사용하면 문턱 전압(Vt)을 미세 조정할 수 있다. 따라서, 다중 문턱 전압(Vt) 반도체 장치(250)가 제조될 수 있다.
반도체 장치(250) 및 방법(120)은 상당히 작은 장치에 적합하다. 사용되는 스택의 두께는 극적으로 감소될 수 있지만 트랜지스터들 사이의 문턱 전압(Vt)에 상당한 변화를 허용한다. 따라서, 방법(120)은 스택이 병합될 염려없이 보다 작은 장치들 상에서 사용될 수 있다. 알루미늄과 관련된 온도 문제를 피할 수 있는 방법(120)에서 알루미늄과 같은 물질을 사용할 필요는 없다. 따라서, 방법(120)은 상당히 더 작은 크기로 스케일링 될 수 있는 다중 문턱 전압(Vt) 반도체 장치(250)를 제공할 수 있다.
다중 문턱 전압(Vt) 반도체 장치(250)를 제공하기위한 방법 및 시스템이 설명되었다. 본 방법 및 시스템은 도시된 예시적인 실시예에 따라 기술되었으며, 당업자는 실시예에 대한 변형이 있을 수 있음을 쉽게 인식할 것이며, 임의의 변형은 본 방법 및 시스템의 사상 및 범위 내에 있을 것이다. 따라서, 첨부된 청구 범위의 사상 및 범위를 벗어나지 않고 당업자에 의해 많은 수정이 이루어질 수 있다.
202, 252: 반도체 204, 254: 계면 산화물
210A, 210B, 210C, 210D, 262, 264, 266: 실리케이트층
215, 270: 고유전율층 220, 280: 일함수 금속층
230, 290: 컨택 금속층 285: 반응성 금속층
240, 242, 244, 246, 292, 294, 296: 트랜지스터

Claims (20)

  1. 반도체 장치의 복수의 구성에 대한 게이트 구조물을 제공하는 방법으로서,
    실리케이트층을 제공하고;
    상기 실리케이트층 상에 고유전율층을 제공하고;
    상기 고유전율층 상에 일함수 금속층을 제공하고;
    상기 고유전율층을 제공한 후에, 저온 열처리를 수행하고; 및
    상기 일함수 금속층 상에 컨택 금속층을 제공하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 복수의 구성의 제1 부분은 제1 두께의 상기 실리케이트층을 갖고, 상기 복수의 구성의 제2 부분은 제2 두께의 상기 실리케이트층을 갖고, 상기 제2 두께는 상기 제1 두께와 다르고,
    상기 실리케이트층을 제공하는 것은,
    상기 복수의 구성의 적어도 상기 제1 부분 및 상기 제2 부분 상에 제1 실리케이트층을 증착하고,
    상기 복수의 구성의 상기 제1 부분으로부터 상기 제1 실리케이트층의 적어도 일부를 제거하고,
    상기 복수의 구성의 상기 제1 부분 및 상기 제2 부분 상에 제2 실리케이트층을 제공하는 것을 더 포함하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 제1 두께 및 상기 제2 두께는 각각 2 나노미터보다 작은 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 제1 두께 및 상기 제2 두께는 각각 0.1 나노미터 이상이고 1 나노미터 이하인 반도체 장치의 제조 방법.
  5. 제 2항에 있어서,
    상기 제1 실리케이트층 및 상기 제2 실리케이트층 각각은 LuSiOx, YSiOx, LaSiOx, BaSiOx, SrSiOx, AlSiOx, TiSiOx, HfSiOx, ZrSiOx, TaSiOx, ScSiOx, MgSiOx, LuSiOx, YSiOx, LaSiOx, BaSiOx, SrSiOx, AlSiOx, TiSiOx, HfSiOx, ZrSiOx, TaSiOx, ScSiOx 및 MgSiOx 중에서 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  6. 제 2항에 있어서,
    상기 복수의 구성의 제3 부분은 제3 두께의 상기 실리케이트층을 갖고, 상기 제3 두께는 상기 제1 두께 및 상기 제2 두께와 다르고,
    상기 실리케이트층을 제공하는 것은,
    상기 복수의 구성의 적어도 상기 제1 부분, 상기 제2 부분 및 상기 제3 부분 상에 제3 실리케이트층을 증착하고,
    상기 복수의 구성의 상기 제1 부분 및 상기 제2 부분으로부터 상기 제3 실리케이트층의 적어도 일부를 제거하는 것을 더 포함하되,
    상기 제1 실리케이트층을 증착하는 것은 상기 복수의 구성의 상기 제3 부분 상에 상기 제1 실리케이트층을 증착하는 것을 포함하고,
    상기 복수의 구성의 상기 제1 부분으로부터 상기 제1 실리케이트층의 적어도 일부를 제거하는 것은 상기 제1 실리케이트층이 상기 복수의 구성의 상기 제3 부분 상에 남겨지도록 수행되고,
    상기 복수의 구성의 상기 제1 부분 및 상기 제2 부분 상에 상기 제2 실리케이트층을 제공하는 것은 상기 복수의 구성의 상기 제3 부분 상에 상기 제2 실리케이트층을 제공하는 반도체 장치의 제조 방법.
  7. 제 2항에 있어서,
    상기 컨택 금속층을 제공하기 전 및 상기 저온 열처리를 수행하기 전에 상기 일함수 금속층 상에 반응성 금속층을 제공하고, 상기 저온 열처리를 수행하는 것은 상기 컨택 금속층을 제공하기 전에 수행되고,
    상기 저온 열처리를 수행한 후 및 상기 컨택 금속층을 제공하기 전에 상기 반응성 금속층을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 반응성 금속층은 Si, Ti, Zr, Hf 및 La 중에서 적어도 하나를 포함하고, 상기 반응성 금속층은 4 나노미터 이하의 두께를 갖는 반도체 장치의 제조 방법.
  9. 제 7항에 있어서,
    상기 반응성 금속층은 상기 저온 열처리가 수행되는 동안 상기 복수의 구성의 일부 상에만 존재하고,
    상기 반응성 금속층을 제공하는 것은,
    원하는 반응성 금속을 포함하는 층을 증착하고,
    상기 반응성 금속층이 상기 복수의 구성의 일부 상에 남아있도록 상기 층의 일부를 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 제 2항에 있어서,
    상기 일함수 금속층은 TiN, TaN, TiSiN, TiTaN, WN 및 TiTaSiN 중에서 적어도 하나를 포함하고, 상기 일함수 금속층은 3 나노미터 이하의 두께를 갖는 반도체 장치의 제조 방법.
  11. 제 2항에 있어서,
    상기 저온 열처리는 600℃ 이하의 열처리 온도를 갖는 반도체 장치의 제조 방법.
  12. 제 1항에 있어서,
    상기 고유전율층은 이산화실리콘(SiO2)의 유전율보다 큰 유전 상수를 갖는 반도체 장치의 제조 방법.
  13. 제 11항에 있어서,
    상기 고유전율층은 하프늄 산화물을 포함하는 반도체 장치의 제조 방법.
  14. 제 1항에 있어서,
    상기 실리케이트층을 제공하기 전에 계면 산화물층을 제공하는 것을 더 포함하는 반도체 장치의 제조 방법.
  15. 반도체 장치 상에 복수의 트랜지스터를 제공하는 방법으로서,
    상기 복수의 트랜지스터 각각에 대한 소오스 및 드레인, 상기 복수의 트랜지스터 각각에 대하여 상기 소오스 및 드레인 사이에 존재하는 채널을 제공하고; 및
    상기 복수의 트랜지스터 각각에 대한 상기 채널 상에 게이트 구조물을 제공하는 것을 포함하되,
    상기 게이트 구조물을 제공하는 것은,
    적어도 상기 채널 상에 계면 산화물층을 제공하고;
    상기 계면 산화물층 상에 실리케이트층을 제공하되, 상기 복수의 트랜지스터의 제1 부분은 제1 두께의 상기 실리케이트층을 갖고, 상기 복수의 트랜지스터의 제2 부분은 제2 두께의 상기 실리케이트층을 갖고, 상기 제2 두께는 상기 제1 두께와 다르고;
    상기 실리케이트층 상에 고유전율층을 제공하고;
    상기 고유전율층 상에 일함수 금속층을 제공하되, 상기 일함수 금속층은 TiN, TaN, TiSiN, TiTaN, WN 및 TiTaSiN 중에서 적어도 하나를 포함하고, 상기 일함수 금속층은 3 나노미터 이하의 두께를 갖고;
    상기 일함수 금속층의 적어도 일부 상에 반응성 금속층을 제공하되, 상기 반응성 금속층은 Si, Ti, Zr, Hf 및 La 중에서 적어도 하나를 포함하고;
    상기 반응성 금속층을 제공한 후에 저온 열처리를 수행하되, 상기 저온 열처리는 200℃ 이상이고 600℃ 이하의 열처리 온도를 갖고;
    상기 저온 열처리를 수행한 후에 상기 반응성 금속층을 제거하고; 및
    상기 반응성 금속층을 제거한 후에 상기 일함수 금속층 상에 컨택 금속층을 제공하는 것을 포함하되,
    상기 실리케이트층을 제공하는 것은,
    상기 복수의 트랜지스터의 상기 제1 부분 및 상기 제2 부분 상에 제1 실리케이트층을 증착하고;
    상기 복수의 트랜지스터의 상기 제1 부분으로부터 상기 제1 실리케이트층의 적어도 일부를 제공하고; 및
    상기 복수의 트랜지스터의 상기 제1 부분 및 상기 제2 부분 상에 제2 실리케이트층을 제공하는 것을 포함하되, 상기 제1 실리케이트층 및 상기 제2 실리케이트층 각각은 LuSiOx, YSiOx, LaSiOx, BaSiOx, SrSiOx, AlSiOx, TiSiOx, HfSiOx, ZrSiOx, TaSiOx, ScSiOx, MgSiOx, LuSiOx, YSiOx, LaSiOx, BaSiOx, SrSiOx, AlSiOx, TiSiOx, HfSiOx, ZrSiOx, TaSiOx, ScSiOx 및 MgSiOx 중에서 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  16. 기판; 및
    상기 기판 상에 소오스, 드레인, 채널 및 게이트 구조물을 각각 포함하는 복수의 구성을 포함하되,
    상기 채널은 상기 소오스 및 드레인 사이에 있고, 상기 게이트 구조물은 상기 채널에 인접하고, 상기 게이트 구조물은 실리케이트층, 고유전율층, 일함수 금속층 및 컨택 금속층을 포함하고, 상기 고유전율층은 상기 실리케이트층과 상기 일함수 금속층 사이에 있고, 상기 일함수 금속층은 상기 고유전율층과 상기 컨택 금속층 사이에 있고, 상기 실리케이트층은 상기 고유전율층보다 상기 기판에 더 가깝고,
    상기 게이트 구조물이 형성되는 동안 및 그 후에 1000℃보다 작은 온도에만 노출되고, 상기 복수의 구성은 복수의 문턱 전압을 갖는 반도체 장치.
  17. 제 16항에 있어서,
    상기 복수의 구성의 제1 부분은 제1 두께의 상기 실리케이트층을 갖고, 상기 복수의 구성의 제2 부분은 제2 두께의 상기 실리케이트층을 갖고, 상기 제2 두께는 상기 제1 두께와 다른 반도체 장치.
  18. 제 17항에 있어서,
    상기 실리케이트층은 LuSiOx, YSiOx, LaSiOx, BaSiOx, SrSiOx, AlSiOx, TiSiOx, HfSiOx, ZrSiOx, TaSiOx, ScSiOx, MgSiOx, LuSiOx, YSiOx, LaSiOx, BaSiOx, SrSiOx, AlSiOx, TiSiOx, HfSiOx, ZrSiOx, TaSiOx, ScSiOx 및 MgSiOx 중에서 적어도 하나를 포함하는 반도체 장치.
  19. 제 16항에 있어서,
    상기 복수의 구성 각각은 게이트 올 어라운드 핀 전계 효과 트랜지스터(FET)인 반도체 장치.
  20. 제 16항에 있어서,
    상기 복수의 구성 각각은 대체 금속 게이트 핀 전계 효과 트랜지스터(FET)인 반도체 장치.
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