CN109216177A - 栅极结构及其方法 - Google Patents

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Abstract

本发明的实施例涉及提供包括栅极电介质的高压晶体管(HVT)的方法和结构，其中，在设置在衬底内的沟槽内设置栅极电介质的至少部分。在一些方面，可以通过沟槽深度来控制栅极氧化物厚度。通过提供具有形成在沟槽内的栅极电介质的HVT，本发明的实施例提供了形成在相同的衬底上的彼此大致共面的HVT的顶部栅极堆叠件表面和低压晶体管(LVT)的顶部栅极堆叠件表面，同时为HVT提供了厚的栅极氧化物。此外，因为HVT的顶部栅极堆叠件表面和LVT的顶部栅极堆叠件表面大致彼此共面，所以可以避免过度抛光HVT栅极堆叠件。

Description

栅极结构及其方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及栅极结构及其形成方法。
背景技术
电子产业已经经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持更多日益复杂和精致的功能。因此，半导体产业中的持续趋势是制造低成本、高性能和低功耗的集成电路(IC)。到目前为止，已经通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)在很大程度上实现了这些目标，并且因此提高了生产效率并且降低了相关成本。然而，这种按比例缩小还产生了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件的持续进步需要半导体制造工艺和技术中的类似的进步。
一个特别的挑战，并且对于减小的器件几何形状而言越来越困难的挑战涉及器件制造期间的衬底平坦化要求。化学机械抛光(CMP)是一种用于去除衬底材料并且因此平坦化衬底的表面的工艺，其是用于整个半导体产业以解决这种衬底平坦化要求的工艺。然而，在各种情况下，对于包括各种半导体器件类型的一些半导体衬底而言，单独的CMP工艺是不够的，并且实际上可能是有害的。例如，在一些情况下，半导体衬底可以包括高压晶体管(HVT)和低压晶体管(LVT)两者。在一些情况下，可以在衬底的高压(HV)区内形成HVT，并且可以在相同衬底的低压(LV)区内形成LVT。在至少一些实例中，HVT具有比LVT大致更厚的栅极电介质。结果，HVT和LVT的顶部栅极堆叠件表面可能不是彼此共面的。因此，在一些情况下，向下抛光至较短的LVT栅极堆叠件的顶面的金属栅极CMP工艺可同时过度抛光HVT栅极堆叠件，从而损坏HVT栅极堆叠件。
因此，还没有证明现有工艺在所有方面都完全令人满意。
发明内容
根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：在衬底内形成栅极介电沟槽；在所述栅极介电沟槽内沉积第一介电层，其中，所述第一介电层的顶面与所述衬底的顶面共面；在所述第一介电层上方形成第二介电层；以及在所述第二介电层上方形成金属栅极。
根据本发明的另一个方面，提供了一种用于形成半导体器件的方法，包括：在衬底的第一区域内形成第一晶体管，其中，所述第一晶体管包括具有第一高度的第一栅极堆叠件；以及在所述衬底的第二区域内形成第二晶体管，其中，所述第二晶体管包括具有比所述第一高度更小的第二高度的第二栅极叠堆叠件；其中，所述第一栅极堆叠件的顶面与所述第二栅极堆叠件的顶面共面。
根据本发明的又一个方面，提供了一种半导体器件，包括：衬底，包括栅极介电沟槽；第一介电层，形成在所述栅极介电沟槽内，其中，所述第一介电层的顶面与所述衬底的顶面共面；第二介电层，设置在所述第一介电层上方；以及金属栅极，设置在所述第二介电层上方；其中，所述第一介电层和所述第二介电层提供所述半导体器件的栅极氧化物。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的一个或多个方面的晶体管器件的实施例的立体图；
图2示出包括高压晶体管(HVT)和低压晶体管(LVT)两者的半导体衬底的截面图；
图3示出对包括图2的HVT和LVT两者的半导体衬底实施化学机械抛光(CMP)工艺；
图4示出根据一些实施例的包括具有基本共面的顶面的HVT和LVT两者的半导体衬底的截面图；
图5示出根据一些实施例的制造包括高压晶体管(HVT)的半导体器件的方法；以及
图6、图7、图8、图9、图10、图11和图12是根据图5的方法的一个或多个步骤制造的示例性器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
还应当注意，本发明呈现可以用于各种半导体器件类型中的任何一种中的实施例。例如，本发明的实施例可以用在平面块状金属氧化物半导体场效应晶体管(MOSFET)、应变半导体器件、绝缘体上硅(SOI)器件、部分耗尽的SOI器件、完全耗尽的SOI器件或本领域已知的其他器件。此外，本文公开的实施例可以用于形成P型器件和/或N型器件。本领域普通技术人员可以意识到受益于本发明的各个方面的半导体器件的其他实施例。
首先参考图1的实例，示出的是MOS晶体管100，提供了可以包括本发明的实施例的仅一种器件类型的实例。应当理解，示例性晶体管100并不意味着以任何方式进行限制，并且本领域技术人员将意识到，本发明的实施例可同样地适用于诸如上述所述的那些的各种其他器件类型中的任何一种。晶体管100制造在衬底102上并且包括栅极堆叠件104。衬底102可以是诸如硅衬底的半导体衬底。衬底102可以包括各种层，包括形成在衬底102上的导电层或绝缘层。根据本领域已知的设计要求，衬底102可以包括各种掺杂配置。衬底102还可以包括诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石的其他半导体。可选地，衬底102可以包括化合物半导体和/或合金半导体。此外，在一些实施例中，衬底102可以包括外延层(epi层)，可以应变衬底102以增强性能，衬底102可以包括绝缘体上硅(SOI)结构，和/或衬底102可具有其他合适的增强部件。
栅极堆叠件104包括栅极电介质106和设置在栅极电介质106上的栅电极108。在一些实施例中，栅极电介质106可以包括诸如氧化硅层(SiO2)或氮氧化硅(SiON)的界面层，其中，这种界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法来形成。在一些实例中，栅极电介质106包括诸如氧化铪(HfO2)的高k介电层。可选地，高k介电层可以包括诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化硅(SiON)、它们的组合或其他合适的材料的其他高K电介质。如本文中使用和描述的，高K栅极电介质包括具有高介电常数(例如，大于热氧化硅(～3.9)的介电常数)的介电材料。仍在其他实施例中，栅极电介质106可以包括二氧化硅或其他合适的电介质。可以通过ALD、物理汽相沉积(PVD)、CVD、氧化和/或其他合适的方法来形成栅极电介质106。在一些实施例中，可以作为先栅工艺或后栅(例如替换栅极)工艺的部分来沉积栅电极108。在各个实施例中，栅电极108包括诸如W、Ti、TiN、TiAl、TiAlN、Ta、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、CoSi、Ni、NiSi、它们的组合和/或其他合适的组合物的导电层。在一些实例中，栅电极108可以包括用于N型晶体管的第一金属材料和用于P型晶体管的第二金属材料。因此，晶体管100可以包括双功函金属栅极配置。例如，第一金属材料(例如，用于N型器件)可以包括具有与衬底导带的功函大致对准或至少与晶体管100的沟道区114的导带的功函大致对准的功函的金属。类似地，第二金属材料(例如，用于P型器件)可以包括具有与衬底价带的功函大致对准或至少与晶体管100的沟道区114的价带的功函大致对准的的功函的金属。因此，栅电极104可以为包括N型器件和P型器件两者的晶体管100提供栅电极。在一些实施例中，栅电极108可以可选地或额外地包括多晶硅层。在各个实例中，可以使用PVD、CVD、电子束(e束)蒸发和/或其他合适的工艺来形成栅电极108。在一些实施例中，在栅极堆叠件104的侧壁上形成侧壁间隔件。这种侧壁间隔件可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。
晶体管100还包括源极区110和漏极区112，每个源极区110和漏极区112均形成在半导体衬底102内，与栅极堆叠件104相邻并且位于栅极堆叠件104的任一侧上。在一些实施例中，源极和漏极区110、112包括扩散的源极/漏极区、离子注入的源极/漏极区、外延生长区或它们的组合。晶体管100的沟道区114限定为位于源极区110和漏极区112之间的位于栅极电介质106下方且位于半导体衬底102内的区域。沟道区114具有相关联的沟道长度“L”和相关联的沟道宽度“W”。当将大于晶体管100的阈值电压(Vt)(即，导通电压)的偏置电压与在源极和漏极区110、112之间同时施加的偏置电压一起施加至栅电极108时，电流(例如，晶体管驱动电流)通过沟道区114在源极和漏极区110、112之间流动。对于给定的偏置电压(例如，施加到栅电极108或在源极区110和漏极区112之间)产生的驱动电流的量尤其是用于形成沟道区114的材料的迁移率的函数。在一些实例中，沟道区114包括可以外延生长的硅(Si)和/或诸如锗的高迁移率材料，以及本领域已知的多种化合物半导体或合金半导体中的任何一种。高迁移率材料包括具有大于硅(Si)的电子和/或空穴迁移率的那些材料，其在室温(300K)处具有约1350cm2/V-s的固有电子迁移率和约480cm2/V-s的空穴迁移率。
在一些实施例中，并且根据正在制造的特定器件类型，可以适当地修改晶体管100的各个方面(例如，层厚度、材料类型、掺杂配置等)。此外，一些半导体衬底可以包括各种半导体器件类型。因此，在一些情况下，半导体衬底可以包括具有各种层厚度、材料类型、掺杂配置等的各种器件类型。参考图2，并且仅作为一个实例，半导体衬底202可以包括诸如HVT204的高压晶体管(HVT)和诸如LVT 206的低压晶体管(LVT)两者。在一些情况下，HVT 204可以形成在衬底202的高压(HV)区208内，并且LVT 206可以形成在相同衬底202的低压(LV)区210内。为了本发明的目的，LV区210可以同样称为逻辑区，并且LVT可以同样称为逻辑晶体管。额外地，在一些实例中，LVT可以包括核心晶体管、SRAM晶体管、I/O晶体管或通过使用大致标称电压进行操作的其他器件。因此，在一些实例中，HVT可以包括在高于LVT的电压下操作的晶体管或其他器件。在下文中更详细地描述关于HVT和LVT的额外的参数。
在各个实例中，HVT 204和LVT 206的各个方面可以类似于上文描述的晶体管100。例如，HVT 204可以包括具有栅极电介质216和金属栅极218的栅极堆叠件212、侧壁间隔件220、源极区222和漏极区224。在一些实例中，栅极电介质216可以包括第一介电层226和第二介电层228。在一些情况下，第一介电层226可以包括氧化硅(SiO2)层或氮氧化硅(SiON)层，并且第二介电层228可以包括高k介电层，如上所述。类似地，LVT 206可以包括具有栅极电介质230和金属栅极232的栅极堆叠件214、侧壁间隔件234、源极区236和漏极区238。在一些实例中，栅极电介质230可以包括第一介电层240和第二介电层242。在一些情况下，第一介电层240可以包括氧化硅(SiO2)层或氮氧化硅(SiON)层，并且第二介电层242可以包括高k介电层，如上所述。如图2所示，并且在各个实例中，HVT 204具有比LVT 206的栅极电介质230更厚的栅极电介质216。结果，HVT栅极堆叠件212比LVT栅极堆叠件214高(例如，距离‘D’)，并且HVT 204的顶部栅极堆叠件表面(例如，由虚线244表示)以及LVT206的顶部栅极堆叠件表面(例如，由虚线246表示)不是彼此共面的。
在化学机械抛光(CMP)工艺期间，HVT栅极堆叠件212和LVT栅极堆叠件214的高度上的差异可能特别麻烦，该化学机械抛光工艺是用于去除衬底材料并因此平坦化衬底的顶面的工艺。考虑图3的实例，图3示出实施向下抛光至较短的LVT栅极堆叠件214的顶部栅极堆叠件表面(例如，由虚线246表示)的CMP工艺302。在一些实例中，示例性CMP工艺可以包括用于LVT栅极堆叠件214的金属栅极CMP工艺。在各种情况下，向下抛光至较短的LVT栅极堆叠件214的顶部栅极堆叠件表面可同时过度抛光较高的HVT栅极堆叠件212，从而损坏(例如，由图标304示意性地示出)HVT栅极堆叠件212的金属栅极218和包括高K介电层的栅极电介质216中的一个或两者。在一些情况下，对金属栅极218和栅极电介质216的损坏程度可取决于HVT栅极堆叠件212和LVT栅极堆叠件214之间的高度差‘D’。在一些实例中，即使当试图最小化或限制这种CMP损坏时(例如，通过包括对金属栅极218的过度抛光)，金属栅极218的所得厚度可能不再足够厚，例如，由于厚的下面的栅极电介质216。而且，通过这种过度抛光削薄金属栅极218可能使功函调整变得困难。因此，希望提供在HVT中使用的厚的栅极氧化物，同时仍能够制造足够厚的金属栅极并防止过度抛光HVT栅极堆叠件。
本发明的实施例提供了优于现有技术的优势，但是应该理解，其他的实施例可以提供不同的优势，本文中没有必要讨论所有的优势，并且没有特定的优势是所有的实施例都需要的。例如，本文讨论的实施例包括提供栅极电介质的结构和方法，其中，在设置在衬底内的沟槽内提供栅极电介质的至少部分。在一些方面，可以通过沟槽深度来控制(例如，高压晶体管的)栅极氧化物厚度。通过提供具有形成在沟槽内的栅极电介质的HVT，本发明的实施例提供了大致彼此共面的HVT(例如，HVT 204)的顶部栅极堆叠件表面和LVT(例如，LVT 206)的顶部栅极堆叠件表面，同时为HVT提供了厚的栅极氧化物。此外，因为HVT的顶部栅极堆叠件表面和LVT的顶部栅极堆叠件表面大致彼此共面，所以可以避免HVT栅极堆叠件的过度抛光。在一些实施例中，HV区中的HVT的栅极堆叠件厚度可以在约400-750埃之间，并且LV区中的LVT的栅极堆叠件厚度可以在约250-500埃之间。在一些实施例中，HVT(例如，HVT 204)的顶部栅极堆叠件表面和LVT(例如，LVT 206)的顶部栅极堆叠件表面是共面的并且在彼此的约+/-100埃之内。在一些实例中，在HV区并且因此对于HVT，金属栅极的厚度与栅极堆叠件的厚度的比率在约50至80％之间。在一些实施例中，在LV区并且因此对于LVT，金属栅极的厚度与栅极堆叠件的厚度的比率在约80至98％之间。在各种情况下，HV区中的HVT和LV区中的LVT的一个或多个可以彼此电连接。在一些实施例中，可以通过例如向至少一些现有工艺添加一个额外的光掩模和一个额外的蚀刻/沉积工艺来实现本发明公开的栅极介电沟槽。本领域的技术人员将意识到如本文所述的方法和器件的其他益处和优势，并且所描述的实施例并不意味着限制下文所要求的明确列出的内容之外的内容。
现在参考图4，其中示出根据一些实施例的包括具有大致共面的顶面的高压晶体管(HVT)和低压晶体管(LVT)两者的半导体衬底402。在一些实施例中，可以在衬底402的高压(HV)区410内形成HVT 404，可以在衬底402的第一低压(LV)区412内形成LVT 406，并且可以在衬底402的第二LV区414内形成LVT 408。在各个实施例中，第一LV区412和第二LV区414可以是相同或不同的区域，并且第一LV区412和第二LV区414中的每个可以包括诸如核心晶体管、SRAM晶体管、I/O晶体管或通过使用大致标称电压进行操作的其他器件的各种LVT。为了本实例的目的，考虑HVT 404包括高压金属氧化物半导体(MOS)器件，LVT 406包括核心晶体管或SRAM晶体管，并且LVT 408包括I/O晶体管。
在一些实例中，HVT 404、LVT 406和LVT 408的特定方面可以类似于上述晶体管100、HVT 204和LVT 206。然而，根据本发明的实施例，HVT 404包括在沟槽内形成的栅极电介质，如下所述。在各个实施例中，HVT 404可以包括具有栅极电介质422和金属栅极424的栅极堆叠件416、侧壁间隔件426、源极区428和漏极区430。在一些实例中，栅极电介质422可以包括第一介电层432、第二介电层434和第三介电层436。在一些实施例中，第一介电层432可以包括高压介电层。举例来说，大部分通过沉积到沟槽中的第一介电层432的材料的深度‘D1’来控制HVT 404的期望的电介质厚度。在一些实施例中，第一介电层432可以包括氧化硅(SiO2)层、氮氧化硅(SiON)层或其他合适的介电层。在一些实例中，第二介电层434可以类似地包括氧化硅(SiO2)层、氮氧化硅(SiON)层或其他合适的介电层。此外，在一些实施例中，第二介电层434可以与LVT 406或LVT 408的第一介电层相同，如下所述。在各个实施例中，第三介电层436可以包括高k介电层，如上所述。如参考图1所讨论的，晶体管沟道区可以限定为位于源极和漏极区之间的位于栅极电介质下方且位于半导体衬底内的区域。因此，在一些实施例中，因为第一介电层432在衬底402中延伸深度‘D1’，所以可能期望将源极区428和漏极区430进一步延伸到衬底中(例如，与LVT 406和LVT 408的源极/漏极区相比)。在一些实施例中，源极区428和漏极区430可以在衬底402中延伸深度‘D2’，其中，深度‘D2’大于深度‘D1’。在一些实施例中，通过将源极区428和漏极区430在衬底402中延伸大于深度‘D1’的深度‘D2’，可以保持或增强HVT 404的给定偏置电压而产生的驱动电流。
在一些实施例中，LVT 406可以包括具有栅极电介质438和金属栅极440的栅极堆叠件418、侧壁间隔件442、源极区444和漏极区446。在一些实例中，栅极电介质438可以包括第一介电层448和第二介电层450。类似地，在一些实例中，LVT 408可以包括具有栅极电介质452和金属栅极454的栅极堆叠件420、侧壁间隔件456、源极区458和漏极区460。在一些实例中，栅极电介质452可以包括第一介电层462和第二介电层464。在一些情况下，第一介电层448和462中的每个可以包括氧化硅(SiO2)层或氮氧化硅(SiON)层，并且第二介电层450和464中的每个可以包括高k介电层，如上所述。在一些实施例中，例如因为LVT 406包括核心晶体管或SRAM晶体管以及LVT 408包括I/O晶体管，所以LVT 408的栅极电介质452可以比LVT 406的栅极电介质438更厚。
如图4所示，并且在各个实施例中，HVT 404具有比LVT 406的栅极电介质438或LVT408的栅极电介质452更厚的栅极电介质422。此外，通过在沟槽内大部分形成栅极电介质422，可以为HVT 404提供厚的栅极电介质和足够厚的金属栅极，同时确保HVT 404的顶部栅极堆叠件表面、LVT 406和LVT 408的顶部栅极堆叠件表面彼此大致共面(例如，如虚线466所示)。在各个实施例中，因为HVT 404的顶部栅极堆叠件表面，LVT 406的顶部栅极堆叠件表面和LVT 408的顶部栅极堆叠件表面彼此大致共面，所以可以避免过度抛光HVT栅极堆叠件416。通常，因为HVT 404、LVT 406和LVT 408的顶部栅极堆叠件表面彼此大致共面，所以向下抛光至栅极堆叠件416、栅极堆叠件418或栅极堆叠件420的顶部栅极堆叠件表面的示例性CMP工艺470将不会过度抛光任何其他栅极堆叠件。在一些实例中，示例性CMP工艺470可以包括用于LVT 406或LVT 408的金属栅极CMP工艺。因此，在一些实施例中，向下抛光至金属栅极440的顶面或金属栅极454的顶面的CMP工艺将不会过度抛光栅极堆叠件416，而是可以保持金属栅极424的厚度大致不变。
在一些实施例中，栅极堆叠件416的厚度/高度‘H1’可以在约400-750埃之间，栅极堆叠件418的厚度/高度‘H2’可以在约250-500埃之间，并且栅极堆叠420的厚度/高度‘H3’可以在约250-500埃之间。作为实例，并且参考栅极堆叠件416，第一介电层432的厚度可以在约100至200埃之间，第二介电层434的厚度可以在约20至50埃之间，第三介电层436的厚度可以在约10至50埃之间，并且金属栅极424的厚度可以在约200至500埃之间。因此，在各个实施例中，第二介电层434与第一介电层432的厚度之间的比率可以在约1/10至1/2之间。参考栅极堆叠件418，第一介电层448的厚度可以在约10至30埃之间，第二介电层450的厚度可以在约10至50埃之间(并且与第三介电层436相同)，以及金属栅极440的厚度可以在约200至500埃之间。参考栅极堆叠件420，第一介电层462的厚度可以在约20至50埃之间(并且可以与第二栅极介电层434相同)，第二介电层464的厚度可以在约10至50埃之间(并且与第三介电层436相同)，以及金属栅极454的厚度可以在约200至500埃之间。在一些实施例中，HVT 404的顶部栅极堆叠件表面、LVT 406的顶部栅极堆叠件表面和LVT 408的顶部栅极堆叠件表面是共面的，并且在彼此的约+/-100埃之内。在一些实施例中，并且对于HVT 404，金属栅极424的厚度与栅极堆叠件416的厚度/高度‘H1’的比率在约50％-80％之间。在一些实施例中，并且对于LVT 406，金属栅极440的厚度与栅极堆叠件418的厚度/高度‘H2’的比率在约80％至98％之间。类似地，对于LVT 408并且在一些实施例中，金属栅极454的厚度与栅极堆叠件420的厚度/高度‘H3’的比率在约80％至98％之间。为了本发明的目的，栅极堆叠件416的厚度/高度‘H1’可以大致等于高压MOS器件的栅极高度规格，栅极堆叠件418的厚度/高度‘H2’可以大致等于核心晶体管或SRAM晶体管的栅极高度规格，并且栅极堆叠件420的厚度/高度‘H3’可以大致等于I/O晶体管的栅极高度规格。额外地，并且在一些实施例中，HVT 404、LVT 406和LVT 408中的一个或多个可以彼此电连接(例如，通过电互连网络)。
现在参考图5，示出制造包括高压晶体管(HVT)的半导体器件的方法500。方法500可用于制造HVT的栅极堆叠件，其中，在衬底内的沟槽中设置HVT的栅极电介质的至少部分。在一些实施例中，方法500可以用于制造山我跟参考图4描述的器件404。此外，在一些实施例中，方法500可以用于在与各种类型的LVT(诸如LVT 406和LVT 408)相同的衬底上制造HVT(例如，诸如HVT 404)。因此，上文讨论的一个或多个方面也可以应用于方法500。额外地，图6至图12是根据图5的方法500的一个或多个步骤制造的示例性器件600的截面图。
应当理解，可以通过已知的互补金属氧化物半导体(CMOS)技术工艺流程制造图5的方法500和/或半导体器件600的部分，并且因此本文仅简要描述一些工艺。此外，半导体器件600可以包括诸如额外的晶体管、双极结晶体管、电阻器、电容器、二极管、熔丝等的各种其他器件和部件，但是为了更好地理解本发明的发明构思而被简化。此外，在一些实施例中，半导体器件600包括可以互连的多个半导体器件(例如，晶体管)。
根据本发明的实施例制造的器件600还可以是在集成电路或其部分的处理期间制造的中间器件，其中，该中间器件可以包括静态随机存取存储器(SRAM)和/或其他逻辑器件，诸如电阻器、电容器和电感器的无源组件，以及诸如P沟道场效应晶体管(PFET)、N沟道FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管、高压晶体管、高频晶体管、其他存储器单元的有源组件和/或它们的组合。此外，尽管在MOSFET器件的上下文中描述了方法500，但是应当理解，本文描述的实施例可以应用于包括例如应变的半导体器件、绝缘体上硅(SOI)器件、部分耗尽的SOI器件、完全耗尽的SOI器件或本领域已知的其他器件的晶体管的其他结构。
现在参考方法500，在框502处开始方法500，在框502处提供衬底并限定有源区。参考图6的实例，示出包括半导体衬底602的半导体器件600，其中，在半导体衬底602上已经限定了有源区604。如本文所使用的，术语“有源区”可以用于限定其中形成晶体管(例如，诸如HVT或LVT)的区域，例如，与隔离区(例如，浅沟槽隔离区、场氧化物区或其他隔离区)相对，其中，隔离区可以设置为与有源区相邻或位于相邻的有源区之间。在一些实施例中，衬底602可以大致类似于衬底102或衬底402，如上分别参考图1和图4所讨论的。
方法500进行至框504，在框504处形成栅极介电沟槽。参考图7的实例，在衬底602内形成栅极介电沟槽702。在各个实施例中，可以使用光刻和蚀刻工艺来形成栅极介电沟槽702。作为实例，并且在一些实施例中，可以在衬底602上方沉积光刻胶层(抗蚀剂)，抗蚀剂可以暴露于图案(例如，其限定沟槽702)，可以实施曝光后烘焙工艺，并且可以显影抗蚀剂以形成包括图案化的抗蚀剂层的掩蔽元件。在一些实施例中，可以使用电子束(e束)光刻工艺、EUV光刻工艺、浸渍光刻工艺或其他合适的光刻工艺来实施图案化抗蚀剂以形成掩蔽元件。然后可以使用掩蔽元件(例如，图案化的抗蚀剂层)来保护衬底602的区域，同时蚀刻工艺在衬底602内形成栅极介电沟槽702。在各个实施例中，蚀刻工艺可以包括干蚀刻、湿蚀刻或它们的组合。在一些实施例中，如前所述，可以将沟槽蚀刻至深度‘D1’。此外，在各个实施例中，可以控制沟槽702的深度‘D1’(例如，通过控制蚀刻工艺)，以便为后续形成的HVT提供期望的电介质厚度。换言之，在一些实施例中，选择沟槽702的深度‘D1’以便为HVT提供足够厚的栅极氧化物。在一些情况下，沟槽702的深度‘D1’是从与衬底602的顶面(例如，衬底602的未蚀刻部分)平行的平面至沟槽702的底面测量的。在一些实施例中，还可以在光刻和蚀刻工艺期间限定沟槽宽度‘W1’(图8)。在一些实例中，沟槽宽度‘W1’可以约等于HVT的栅极堆叠件的宽度。在一些实施例中，用于形成沟槽702的蚀刻工艺可以导致沟槽702的倾斜侧壁，从而使得沟槽在沟槽702的底部处具有宽度‘W2’(图8)，其中，宽度‘W2’小于宽度‘W1’。
方法500进行至框506，在框506处沉积第一介电层并实施CMP工艺。参考图7和图8的实例，第一介电层802沉积在衬底602上方并进入到沟槽702中。在一些实施例中，在沉积第一介电层802之后，实施CMP工艺以去除第一介电层802的多余材料并平坦化器件600的表面。在一些实施例中，第一介电层802可以包括氧化硅(SiO2)层、氮氧化硅(SiON)层或其他合适的介电层。在一些情况下，第一介电层802可以类似于上文讨论的第一介电层432。在一些实施例中，在CMP工艺之后，第一介电层802的顶面与衬底602的顶面(例如，衬底602的未蚀刻部分)大致共面，并且第一介电层802的底面在衬底602中延伸距离‘D1’。
方法500进行至框508，其中，沉积第二介电层和第三介电层。参考图8和图9的实例，在包括第一介电层802上方的衬底602上方沉积第二介电层902。额外地，在各个实施例中，可以在第二介电层902上方沉积第三介电层904。在一些实例中，第二介电层902可以包括氧化硅层(SiO2)、氮氧化硅(SiON)或其他合适的介电层。在一些实施例中，第三介电层904可以包括高k介电层，如上所述。在一些实施例中，第二介电层902包括薄的介电层(例如，诸如在核心体管、SRAM体管或I/O晶体管或其他LVT中使用的)。在一些实施例中，第三介电层904可以额外地包括TiN层，从而使得第三介电层904包括高k/TiN堆叠件。在一些情况下，第二介电层902可以类似于第二介电层434，并且第三介电层904可以类似于第三介电层436，两者都如上所述。在各个实施例中，第一介电层802、第二介电层902和第三介电层904可以包括上文参考MOS晶体管100的栅极电介质106描述的一种或多种介电材料。
方法500进行至框510，其中，在框510处沉积多晶硅层。参考图9和图10的实例，在第三介电层904上方沉积多晶硅层1002。此后，方法500进行至框512，其中，在框512处图案化栅极堆叠件。参考图10和图11的实例，可以实施光刻和蚀刻工艺以图案化器件600的栅极堆叠件1102。在一些实施例中，通过图案化多晶硅层1002、第三介电层904和第二介电层902中的每个，使用光刻和蚀刻工艺来形成栅极堆叠件1102。因此，图案化的栅极堆叠件1102可以包括图案化的多晶硅层1002A、图案化的第三介电层904A和图案化的第二介电层902A。在一些情况下，实施框512的图案化和蚀刻以便使图案化的栅极堆叠件1102与先前限定的栅极介电沟槽702对准(例如，具有类似的宽度)。因此，在一些实施例中，图案化的栅极堵堆叠件1102可具有大致等于沟槽宽度‘W1’的宽度。
方法500进行至框514，其中，在框514处形成侧壁间隔件和源极/漏极区，并且实施替换栅极工艺。参考图12的实例，形成侧壁间隔件1202。在一些实施例中，侧壁间隔件1202可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。在一些实施例中，侧壁间隔件1202包括诸如主间隔件壁、衬垫层等的多层。还如图12的实例所示，在衬底602内并且在栅极堆叠件1208的任一侧上形成源极区1204和漏极区1206。此外，在衬底602内并且在包括第一介电层802的沟槽702的任一侧上形成源极区1204和漏极区1206。在各个实施例中，源极区1204和漏极区1206可以包括扩散的源极/漏极区、离子注入的源极/漏极区、外延生长区或它们的组合。在框514的另一实施例中，并参考图11和图12，实施替换栅极工艺。在替换栅极工艺中，可以去除图案化的多晶硅层1002A(例如，通过选择性湿刻蚀或选择性干刻蚀)，并且然后可以在图案化的第三介电层904A上方沉积金属栅极层1210。在一些实施例中，金属栅极层1210包括诸如W、Ti、TiN、TiAl、TiAlN、Ta、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、CoSi、Ni、NiSi、它们的组合和/或其他合适的组合物的导电层。在一些实例中，金属栅极层1210可以包括用于N型器件600的第一金属材料和用于P型器件600的第二金属材料。应当注意，在一些实施例中，在实施替换栅极工艺之前，可以在图案化的栅极堆叠件1102的侧壁上形成侧壁间隔件1202(图11)。
类似于图4的讨论，并且参考图12，因为第一介电层802在衬底602中延伸深度‘D1’，所以可能期望将源极区1204和漏极区1206进一步延伸到衬底中。因此，在一些实施例中，源极区1204和漏极区1206可以在衬底602中延伸深度‘D2’，其中，深度‘D2’大于深度‘D1’。在各个实施例中，通过源极区1204和漏极区1206在衬底602中延伸大于深度‘D1’的深度‘D2’，可以保持或增强器件600的给定偏置电压而产生的驱动电流。还应当注意，因为本发明的实施例提供将HVT器件600的厚的栅极氧化物(第一介电层802)掩埋在沟槽702内，所以有效地降低栅极堆叠件1208的顶面。结果，本发明的实施例提供了彼此大致共面的HVT和LVT的顶部栅极堆叠件表面，同时为HVT提供了厚的栅极氧化物(例如，如图4所示)。
半导体器件600还可以经历处理，以形成本领域已知的各种部件和区域。例如，后续处理可以在衬底上形成配置为连接各个部件的各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)以形成可以包括一个或多个晶体管器件的功能电路。在又一实例中，多层互连件可以包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各个互连部件可以使用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。此外，可以在方法500之前、期间和之后实施额外的工艺步骤，并且根据方法500的各个实施例，可以替换或消除上文描述的一些工艺步骤。
本文描述的各个实施例提供了优于现有技术的若干优势。应当理解，在此不必讨论所有优势，没有特定优势是所有实施例都需要的，并且其他实施例可以提供不同的优势。例如，本文讨论的实施例包括提供栅极电介质的结构和方法，其中，在设置在衬底内的沟槽内提供栅极电介质的至少部分。在一些方面，可以通过沟槽深度来控制(例如，高压晶体管的)栅极氧化物厚度。通过提供具有形成在沟槽内的栅极电介质的HVT，本发明的实施例提供了彼此大致共面的HVT的顶部栅极堆叠件表面和LVT的顶部栅极堆叠件表面，同时为HVT提供了厚的栅极氧化物。此外，因为HVT的顶部栅极堆叠件表面和LVT的顶部栅极堆叠件表面大致彼此共面，所以可以避免过度抛光HVT栅极堆叠件。
因此，本发明的实施例中的一个描述了一种用于制造半导体器件的方法，该方法包括在衬底内形成栅极介电沟槽并且在栅极介电沟槽内沉积第一介电层。在一些实施例中，第一介电层的顶面与衬底的顶面共面。之后，在一些实例中，在第一介电层上方形成第二介电层。在一些实施例中，然后在第二介电层上方形成金属栅极。
在一些实施例中，形成所述栅极介电沟槽还包括将所述栅极介电沟槽蚀刻至第一深度，并且，所述第一深度是从与所述衬底的顶面平行的平面至所述栅极介电沟槽的底面测量的。
在一些实施例中，形成所述栅极介电沟槽还包括沿着与所述衬底的顶面平行的平面形成具有第一宽度的所述栅极介电沟槽，并且沿着与所述栅极介电沟槽的底面平行的平面形成具有第二宽度的所述栅极介电沟槽。
在一些实施例中，所述第二宽度小于所述第一宽度。
在一些实施例中，该方法还包括：在沉积所述第一介电层之后且在形成所述第二介电层之前，实施化学机械抛光工艺以去除所述第一介电层的多余材料并且平坦化所述半导体器件的顶面。
在一些实施例中，该方法还包括：在沉积所述第二介电层之后并且在形成所述金属栅极之前，在所述第二介电层上方形成第三介电层。
在一些实施例中，该方法还包括：在形成所述金属栅极之前，在所述第二介电层上方形成多晶硅层。
在一些实施例中，该方法还包括：图案化所述多晶硅层以形成图案化的多晶硅层，图案化所述第二介电层以形成图案化的第二介电层，去除图案化的所述多晶硅层，并且在图案化的所述第二介电层上方形成所述金属栅极。
在一些实施例中，该方法还包括：在所述衬底内并且在所述栅极介电沟槽的任一侧上形成源极区和漏极区。
在一些实施例中，该方法还包括：形成在所述衬底中延伸第二深度的所述源极区和所述漏极区，其中，所述第二深度大于所述第一深度。在另一实施例中，讨论了一种方法，其中在衬底的第一区域内形成第一晶体管。在一些实施例中，第一晶体管包括具有第一高度的第一栅极堆叠件。在各个实例中，在衬底的第二区域内形成第二晶体管。在一些实施例中，第二晶体管包括具有比第一高度小的第二高度的第二栅极堆叠件。在一些情况下，第一栅极堆叠件的顶面与第二栅极堆叠件的顶面大致共面。
在一些实施例中，形成所述第一晶体管还包括：在所述衬底中形成沟槽；以及在所述沟槽上方形成第一栅极堆叠件，其中，第一栅极堆叠件包括栅极电介质，并且，在所述沟槽内设置所述栅极电介质的至少部分。
在一些实施例中，形成所述第一晶体管还包括在所述衬底的第一区域内形成高压晶体管(HVT)，并且，形成所述第二晶体管还包括在所述衬底的第二区域内形成低压晶体管(LVT)。
在一些实施例中，该方法还包括：形成所述第一晶体管，其中，所述第一晶体管包括高压晶体管(HVT)，并且，所述第一栅极堆叠件包括具有厚度的第一金属栅极层；形成所述第二晶体管，其中，所述第二晶体管包括低压晶体管LVT，并且，所述第二栅极堆叠件包括第二金属栅极层；以及实施向下抛光至所述第二金属栅极层的顶面的化学机械抛光(CMP)工艺，其中，所述化学机械抛光工艺使所述第一金属栅极层的厚度不变。
在又一实施例中，讨论了一种包括衬底的半导体器件，其中，该衬底具有栅极介电沟槽和形成在栅极介电沟槽内的第一介电层。在一些实施例中，第一介电层的顶面与衬底的顶面共面。在各个实例中，在第一介电层上方设置第二介电层，并在第二介电层上方设置金属栅极。在一些情况下，第一介电层和第二介电层提供了半导体器件的栅极氧化物。
在一些实施例中，该半导体器件还包括：形成在所述衬底内和所述栅极介电沟槽的任一侧上的源极区和漏极区。
在一些实施例中，所述栅极介电沟槽具有第一深度，并且，所述源极区和所述漏极区在所述衬底中延伸比所述第一深度更大的第二深度。
在一些实施例中，所述栅极介电沟槽沿着与所述衬底的顶面平行的平面具有第一宽度，并且，所述栅极介电沟槽沿着与所述栅极介电沟槽的底面平行的平面具有第二宽度。
在一些实施例中，所述第二宽度小于所述第一宽度。
在一些实施例中，所述半导体器件具有包括所述第一介电层、所述第二介电层和所述金属栅极的栅极堆叠件，其中，所述栅极堆叠件具有栅极堆叠件宽度，并且，所述栅极堆叠件宽度等于所述第一宽度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在衬底内形成栅极介电沟槽；
在所述栅极介电沟槽内沉积第一介电层，其中，所述第一介电层的顶面与所述衬底的顶面共面；
在所述第一介电层上方形成第二介电层；以及
在所述第二介电层上方形成金属栅极。
2.根据权利要求1所述的方法，其中，形成所述栅极介电沟槽还包括将所述栅极介电沟槽蚀刻至第一深度，并且，所述第一深度是从与所述衬底的顶面平行的平面至所述栅极介电沟槽的底面测量的。
3.根据权利要求1所述的方法，其中，形成所述栅极介电沟槽还包括沿着与所述衬底的顶面平行的平面形成具有第一宽度的所述栅极介电沟槽，并且沿着与所述栅极介电沟槽的底面平行的平面形成具有第二宽度的所述栅极介电沟槽。
4.根据权利要求3所述的方法，其中，所述第二宽度小于所述第一宽度。
5.根据权利要求1所述的方法，还包括：在沉积所述第一介电层之后且在形成所述第二介电层之前，实施化学机械抛光工艺以去除所述第一介电层的多余材料并且平坦化所述半导体器件的顶面。
6.根据权利要求1所述的方法，还包括：在沉积所述第二介电层之后并且在形成所述金属栅极之前，在所述第二介电层上方形成第三介电层。
7.一种用于形成半导体器件的方法，包括：
在衬底的第一区域内形成第一晶体管，其中，所述第一晶体管包括具有第一高度的第一栅极堆叠件；以及
在所述衬底的第二区域内形成第二晶体管，其中，所述第二晶体管包括具有比所述第一高度更小的第二高度的第二栅极叠堆叠件；
其中，所述第一栅极堆叠件的顶面与所述第二栅极堆叠件的顶面共面。
8.根据权利要求7所述的方法，其中，形成所述第一晶体管还包括：
在所述衬底中形成沟槽；以及
在所述沟槽上方形成第一栅极堆叠件，其中，第一栅极堆叠件包括栅极电介质，并且，在所述沟槽内设置所述栅极电介质的至少部分。
9.一种半导体器件，包括：
衬底，包括栅极介电沟槽；
第一介电层，形成在所述栅极介电沟槽内，其中，所述第一介电层的顶面与所述衬底的顶面共面；
第二介电层，设置在所述第一介电层上方；以及
金属栅极，设置在所述第二介电层上方；
其中，所述第一介电层和所述第二介电层提供所述半导体器件的栅极氧化物。
10.根据权利要求9所述的半导体器件，还包括：形成在所述衬底内和所述栅极介电沟槽的任一侧上的源极区和漏极区。
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