TWI787866B - 半導體結構及其製造方法 - Google Patents

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賴德洋
林揆倫
雄飛 于
志安 徐
林宗達
侯承浩
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET

Abstract

一種方法包括：分別在基板之NMOS區域及PMOS區域中提供第一與第二通道層；在第一與第二通道層之上沉積包含鉿氧化物的第一層；在第二通道層之上且不在第一通道層之上形成第一偶極圖案；藉由退火將第一金屬自第一偶極圖案驅動至第一層中；去除第一偶極圖案；在第一層之上且在第一與第二通道層之上沉積包含鉿氧化物的第二層；在第二層及第一通道層之上且不在第二通道層之上形成第二偶極圖案；藉由退火將第二金屬自第二偶極圖案驅動至第二層中；去除第二偶極圖案；以及在第二層之上且在第一與第二通道層之上沉積包含鉿氧化物的第三層。

Description

半導體結構及其製造方法
本揭露係關於半導體結構及製造半導體結構的方法。
電子業已經歷對同時能夠支持更多數目的日益複雜且精密之功能的更小且更快之電子裝置的日益增長的需求。為了滿足這些需求，在積體電路(integrated circuit，IC)中存在製造低成本、高性能及低功率IC的持續趨勢。至今為止，這些目標在很大程度上已藉由減小IC尺寸(例如，最小IC特徵大小)從而提升生產效率且降低相關聯成本而達成。然而，此種按比例縮放亦已增加IC製造製程之複雜度。因此，實現IC裝置與其性能方面的持續發展，需要與IC製造製程及技術方面的相似發展。發展之一個方面係如何為CMOS裝置提供適合NMOS及PMOS電晶體二者的臨界值電壓(Vt)，以在減少功率消耗的同時提高性能。特定而言，隨著裝置持續按比例縮小至多閘極裝置(諸如 FinFET、包括奈米線裝置及奈米片裝置的全環繞閘極(gate-all-around，GAA)裝置、及其他類型之多閘極裝置)，Vt工程已具有挑戰性。原因之一是這些裝置非常小，使用不同的功函數金屬調諧這些裝置的Vt的空間不大。
在一個示範性態樣，本揭露涉及一種方法，該方法包括：提供具有一基板、位於一NMOS區域中的一第一通道層及位於一PMOS區域中的一第二通道層的一結構。該方法進一步包括：在該第一通道層及該第二通道層二者之上沉積包含鉿氧化物的一第一層；在該第二通道層之上而不在該第一通道層之上形成一第一偶極圖案，其中該第一偶極圖案包括一第一金屬；對該結構進行退火以使得該第一金屬驅動至位於該第一偶極圖案下方的該第一層中；及去除該第一偶極圖案。在去除該第一偶極圖案之後，該方法進一步包括：在該第一層之上且在該第一通道層及該第二通道層二者之上沉積包含鉿氧化物的一第二層；在該第二層之上且在該第一通道層之上而不在該第二通道層之上形成一第二偶極圖案，其中該第二偶極圖案包括一第二金屬；對該結構進行退火以使得該第二金屬驅動至位於該第二偶極圖案下方的該第二層中；及去除該第二偶極圖案。在去除該第二偶極圖案之後，該方法進一步包括：在該第二層之上且在該第一通道層及該第二通道層二者之上沉積包含鉿氧化物的一第三層。
在另一個示範性態樣，本揭露涉及一種半導體結構，該半導體結構包括：一基板；位於一NFET區域中的該基板之上的一第一通道層；位於一PFET區域中的該基板之上的一第二通道層；及位於該第一通道層及該第二通道層二者之上的一第一閘極介電層。該第一閘極介電層之一第一部分設置在該第一通道層之上且包括鉿氧化物。該第一閘極介電層之一第二部分設置在該第二通道層之上且包括鉿氧化物與一第一金屬之一化合物，其中該第一金屬包括鋁或鈮。該半導體結構進一步包括：位於該第一閘極介電層之上且位於該第一通道層及該第二通道層二者之上的一第二閘極介電層。該第二閘極介電層之一第一部分設置在該第一通道層之上且包括鉿氧化物與一第二金屬之一化合物。該第二閘極介電層之一第二部分設置在該第二通道層之上且包括鉿氧化物，其中該第二金屬包括鑭、釔或鍶。該半導體結構進一步包括：位於該第二閘極介電層之上且位於該第一通道層及該第二通道層二者之上的一第三閘極介電層，其中該第三閘極介電層包括鉿氧化物。
在又另一個示範性態樣，本揭露涉及一種半導體結構，該半導體結構包括：一基板；位於一NFET區域中的該基板之上的一第一通道層；位於一PFFT區域中的該基板之上的一第二通道層；位於該第一通道層及該第二通道層二者之上的一界面層；及位於該界面層之上的一第一閘極介電層，其中該第一閘極介電層之一第一部分設置在該第一通道層之上且包括鉿氧化物，且該第一閘極介電層之 一第二部分設置在該第二通道層之上且包括鉿氧化物與一第一金屬之一化合物。該半導體結構進一步包括：位於該第一閘極介電層之上的一第二閘極介電層，其中該第二閘極介電層之一第一部分設置在該第一通道層之上且包括鉿氧化物與一第二金屬之一化合物，且該第二閘極介電層之一第二部分設置在該第二通道層之上且包括鉿氧化物。該半導體結構進一步包括：位於該第二閘極介電層之上且位於該第一通道層及該第二通道層二者之上的一第三閘極介電層，其中該第三閘極介電層包含鉿氧化物。該半導體結構進一步包括：位於該第三閘極介電層之上且位於該第一通道層及該第二通道層二者之上的一閘極功函數金屬層。
100:方法
102~124:流程
200:裝置
200N:電晶體
200P:電晶體
202:基板
204A,204B:主動區域
206A,206B:閘極區域
215:通道層/半導體層/鰭
215n,215p:通道層
230:隔離特徵
240n,240p:閘極堆疊
247:閘極間隔物
255:內部間隔物
260:源極/汲極特徵
268:接觸蝕刻停止層(CESL)
270:層間介電層(ILD層)
275:閘極溝槽
277:縫隙
279n,279p:三層高介電常數堆疊
280:界面層
282:高介電常數介電層
282p:高介電常數介電層
284:高介電常數介電層
284n:高介電常數介電層
286:高介電常數介電層
290,292:遮罩
350:體金屬層
410:偶極層/圖案
420:偶極層/圖案
430:功函數金屬層
當與附圖一起閱讀以下詳細描述時可最好地理解本揭露。強調指出，根據業內之標準慣例，各種特徵並未按比例繪製。事實上，為了討論清楚起見，可任意增大或減小各種特徵之尺寸。
第1圖係根據本揭露之具有用於功函數調諧的三層高介電常數閘極介電堆疊的局部CMOS裝置之圖解視圖。
第2圖係用於製造根據本揭露之各個態樣之CMOS裝置的方法之流程圖。
第3A圖係根據本揭露之各個態樣之局部CMOS裝置之圖解俯視圖。第3B圖及第3C圖係根據本揭露之一實施例之第3A圖中的局部CMOS裝置之圖解橫剖面圖。第3D圖 及第3E圖係根據本揭露之另一個實施例之第3A圖中的局部CMOS裝置之圖解橫剖面圖。
第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖、第18A圖、第18B圖、第18C圖、第19A圖及第19B圖係根據本揭露之各個態樣之處於各個製造階段(諸如與第2圖中的方法相關聯的那些)的第3A圖中的局部CMOS裝置之圖解橫剖面圖。
以下揭露提供許多不同的實施例或實例，以用於實施所提供之主題之不同特徵。在下面描述組件及配置之具體實例以簡化本揭露。當然，這些組件及配置僅僅係實例，且並不意欲進行限制。例如，在隨後的描述中，在第二特徵之上或在其上形成第一特徵可包括將第一特徵與第二特徵形成為直接接觸的實施例，且亦可包括可在第一特徵與第二特徵之間形成附加特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參照數字及/或字母。此重複係為了簡單及清楚之目的，且本身並不決定所討論之各種實施例及/或組態之間的關係。
此外，為便於描述，在本文中可使用空間相對術語(諸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」及類似者)來描述如圖中所例 示之一個元件或特徵與一或多個其他元件或特徵之關係。除了圖中所描繪之定向之外，空間相對術語意欲涵蓋裝置在使用中或操作中的不同定向。可以其他方式來定向設備(旋轉90度或以其他定向)，且同樣可相應地解釋本文所使用之空間相對描述詞。更進一步地，除非另外規定，否則當用「約」、「近似」及類似者描述數字或數字範圍時，根據熟習此項技術者之知識鑒於本文所揭示之具體技術，術語涵蓋在所描述之數字之特定變化(諸如+/- 10%或其他變化)內的數字。例如，術語「約5nm」可涵蓋自4.5nm至5.5nm、自4.0nm至5.0nm等等的尺寸範圍。
本揭露一般係關於半導體結構及其製造製程，且更特定而言，係關於具有高介電常數金屬閘極的CMOS裝置，該些CMOS裝置具有用於調諧閘極功函數使得NMOSFET(或NFET)及PMOSFET(或PFET)二者可具有最佳化功函數的三層高介電常數閘極介電堆疊。由於裝置大小及裝置節距之持續按比例縮小，裝置Vt(臨界值電壓)調諧變得愈來愈具有挑戰性。一些方法使用具有高鋁濃度的功函數金屬來進行NFET Vt調諧。然而，這可能使裝置可靠性性能由於鋁之高擴散率而降級。一些方法使用厚p型功函數金屬來進行PFET Vt調諧。然而，填充小型裝置(諸如小型FinFET或GAA裝置)中的此種厚功函數金屬已變得愈來愈困難。與那些方法不同，本揭露利用三層高介電常數閘極介電堆疊(或三層高介電常數堆疊)來進行NFET及PFET二者之調諧。功函數金屬之公共薄 層可用於NFET及PFET二者。此種功函數金屬之公共薄層經設置於三層高介電常數堆疊之上。三層高介電常數堆疊經設置於界面層之上，界面層設置於半導體通道(諸如Si通道或SiGe通道)之上。由於僅使用功函數金屬之薄層，因此將此種功函數金屬填充至小閘極溝槽(例如在FinFET裝置及GAA裝置中)中不再是問題。三層高介電常數堆疊包括一或多種偶極材料，一或多種偶極材料位於疊堆之下部層中，以用於在一些情況下將Vt調節約50mV至約300mV。堆疊之上部層沒有偶極材料。因此，功函數金屬層不受偶極材料之向外擴散的影響。
第1圖例示根據一實施例之用本揭露之此種三層高介電常數堆疊實施的裝置電晶體200之一部分的圖解視圖。裝置電晶體200係CMOS裝置，具有N型場效電晶體(NFET)200N及P型場效電晶體(PFET)200P。N型場效電晶體200N包括位於通道層215n之上的閘極堆疊240n。P型場效電晶體200P包括位於通道層215p之上的閘極堆疊240p。在第1圖所描繪之實施例中，通道層215n包括矽(諸如結晶矽或本質矽)，而通道層215p包括矽(諸如結晶矽或本質矽)、鍺或矽鍺。在替代實施例中，通道層215n及215p可包括其他合適之半導體材料。閘極堆疊240n包括界面層280(諸如SiO2或SiON)、三層高介電常數堆疊279n及功函數金屬層430。閘極堆疊240p包括界面層280、三層高介電常數堆疊279p及功函數金屬層430。
在第1圖所描繪之實施例中，三層高介電常數堆疊279p具有基極高介電常數介電層282p、中間高介電常數介電層284及上部高介電常數介電層286。基極高介電常數介電層282p、中間高介電常數介電層284及上部高介電常數介電層286的三個層中之各者包括高介電常數介電材料，諸如在本發明實施例中為鉿氧化物。在替代實施例中，基極高介電常數介電層282p、中間高介電常數介電層284及上部高介電常數介電層286的三個層中之各者可包括其他高介電常數介電材料，諸如HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、鉿鋁氧化物(即，HfAlOx)、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、Nb2O3、HfNbOx、ZnO、HfZnOx。基極高介電常數介電層282p進一步包括針對PFET調諧選擇的另一種金屬M1(摻雜金屬或偶極金屬)。例如，金屬M1經選擇成使得基極高介電常數介電層282p中的高介電常數介電材料與M1之化合物(諸如鉿-M1-氧化物)提供對閘極堆疊240p之功函數的向上調節。換言之，與不具有金屬M1的相同閘極堆疊相比，在基極高介電常數介電層282p中具有M1使閘極堆疊240p之功函數更接近價帶偏移。這是由於金屬M1朝向基極高介電常數介電層282p/界面層280界面擴散及其偶極形成所致。同時，中間高介電常數介電層284及上部高介 電常數介電層286防止金屬M1擴散至功函數金屬層430，從而維護P型場效電晶體200P之完整性及可靠性。在一些實施例中，金屬M1可以係鋁(Al)、鈮(Nb)或諸如Ga、Zn、Ti的另一種合適金屬。
在第1圖所描繪之實施例中，三層高介電常數堆疊279n具有基極高介電常數介電層282、中間高介電常數介電層284n及上部高介電常數介電層286。基極高介電常數介電層282、中間高介電常數介電層284n及上部高介電常數介電層286的三個層中之各者包括高介電常數介電材料，諸如在本發明實施例中為鉿氧化物。在替代實施例中，基極高介電常數介電層282、中間高介電常數介電層284n及上部高介電常數介電層286的三個層中之各者可包括另一種高介電常數介電材料，諸如HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、鉿鋁氧化物(即，HfAlOx)、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、Nb2O3、HfNbOx、ZnO、HfZnOx。中間高介電常數介電層284n進一步包括針對NFET調諧選擇的另一種金屬M2(摻雜金屬或偶極金屬)。例如，金屬M2經選擇成使得中間高介電常數介電層284n中的高介電常數介電材料與M2之化合物(諸如鉿-M2-氧化物)提供對閘極堆疊240n之功函數的向下調節。換言之， 與不具有金屬M2的相同閘極堆疊相比，在中間高介電常數介電層284n中具有M2使閘極堆疊240n之功函數更接近導帶偏移。這是由於金屬M2朝向基極高介電常數介電層282/界面層280界面擴散及其偶極形成所致。同時，上部高介電常數介電層286防止金屬M2擴散至功函數金屬層430，從而維護N型場效電晶體200N之完整性及可靠性。在一些實施例中，金屬M2可以係鑭(La)、釔(Y)、鍶(Sr)或另一種合適金屬。
在一實施例中，基極高介電常數介電層282、中間高介電常數介電層284及上部高介電常數介電層286中之各者包括鉿氧化物(HfO2)，基極高介電常數介電層282p包括HfO2與金屬M1之化合物，且中間高介電常數介電層284n包括HfO2與金屬M2之化合物。此外，在一些實施例中，基極高介電常數介電層282、基極高介電常數介電層282p、中間高介電常數介電層284、中間高介電常數介電層284n及上部高介電常數介電層286中之各者具有在約2Å至15Å之範圍內的厚度。因此，各個三層高介電常數堆疊279n及279p之總厚度為約6Å至45Å。如下面將討論，在一實施例中，兩個層282及282p開始是作為N型場效電晶體200N及200P二者之公共層，然後層282p經摻雜有金屬M1。相似地，兩個高介電常數介電層284n及284開始是作為N型場效電晶體200N及200P二者之公共層，然後高介電常數介電層284n經摻雜具有金屬M2。
藉由使用本揭露之三層高介電常數堆疊，NFET及PFET二者可經調諧以具有低的Vt，從而減少功率消耗且提高裝置性能。因此，本揭露可用於靈活調節CMOS裝置之臨界值電壓。此外，具有用於NFET及PFET二者的功函數金屬層(諸如第1圖中的功函數金屬層430)之公共薄層容許閘極堆疊240n及240p經製造用於極小大小之裝置，諸如通道長度僅幾奈米的FinFET及GAA裝置。本揭露可應用於多閘極CMOS裝置，諸如FinFET及全環繞閘極(GAA)CMOS裝置以及平面CMOS裝置。
在下面結合隨附圖式描述本揭露之結構及製造方法之細節，該些細節例示根據一些實施例之製造GAA裝置之製程。GAA裝置係指具有垂直堆疊之水平定向多通道電晶體(諸如奈米線電晶體及奈米片電晶體)的裝置。GAA裝置由於它們的更好閘極控制能力、更低漏電流及完全FinFET裝置佈局兼容性而是將CMOS帶向路線圖之下一階段的有前景的候選者。本揭露亦簡要討論FinFET裝置中的三層高介電常數堆疊之實施方案。熟習此項技術者應瞭解，他們可容易地將本揭露用作設計或修改用於實施相同目的及/或達成本文所介紹之實施例之優點的其他製程及結構的基礎。
第2圖係用於製造根據本揭露之各個態樣之CMOS裝置的方法100之流程圖。在一些實施例中，方法100製造包括p型GAA電晶體200P及n型GAA電晶體200N的多閘極裝置。在下面簡要描述方法100。
在流程102處，提供初始結構。初始結構包括用於製造NFET的NFET裝置區域及用於製造PFET的PFET裝置區域。NFET裝置區域包括懸置於一對第一n型源極/汲極(source/drain，S/D)特徵之間的第一通道半導體層(或第一通道層)。PFET裝置區域包括懸置於一對第二p型源極/汲極(S/D)特徵之間的第二通道半導體層(或第二通道層)。第一通道層及第二通道層經曝光於由於去除虛設閘極(dummy gate)而產生的閘極溝槽中。在流程104處，在閘極溝槽中環繞第一通道層及第二通道層形成界面層及第一高介電常數介電層。在流程106處，在PFET裝置區域中的第一高介電常數介電層之上形成第一偶極圖案，且第一偶極圖案包括金屬M1之化合物(諸如金屬M1之氧化物)、金屬M1之氮化物或金屬M1之另一種合適化合物。在流程108處，對結構進行退火，使得金屬元素M1自第一偶極圖案驅動至其下方的第一高介電常數介電層中。在流程110處，去除第一偶極圖案。
在流程112處，在閘極溝槽中在第一高介電常數介電層之上且環繞第一通道層及第二通道層形成第二高介電常數介電層。在流程114處，在NFET裝置區域中的第二高介電常數介電層之上形成第二偶極圖案，且第二偶極圖案包括金屬M2之化合物(諸如金屬M2之氧化物)、金屬M2之氮化物或金屬M2之另一種合適化合物。在流程116處，對結構進行退火，使得金屬元素M2自第二偶極圖案驅動至其下方的第二高介電常數介電層中。在流程 118處，去除第二偶極圖案。在流程120處，在閘極溝槽中在第二高介電常數介電層之上且環繞第一通道層及第二通道層形成第三高介電常數介電層。在流程122處，在第三高介電常數介電層之上形成功函數金屬層以進一步調諧NFET裝置區域及PFET裝置區域中的Vt。在流程124處，方法100執行另外的步驟，諸如形成體金屬層(bulk metal layer)及觸點(contacts)。本揭露設想了附加處理。對於方法100之附加實施例，可在方法100之前、期間及之後提供附加步驟，且可移動、替換或消除所描述之步驟中之一些。隨後的討論例示可根據方法100製造的CMOS積體電路裝置之各種實施例。
第3A圖係根據本揭露之各個態樣之處於與第2圖中的方法100相關聯的一製造階段的局部CMOS裝置電晶體200之圖解俯視圖。第3B圖至第19B圖係根據本揭露之各個態樣之處於與第2圖中的方法100相關聯的各個製造階段的裝置電晶體200局部之圖解橫剖面圖。
裝置電晶體200在本發明實施例中係多閘極(multi-gate/multigate)裝置，且可包括於微處理器、記憶體及/或其他IC裝置中。在一些實施例中，裝置電晶體200係IC晶片之一部分、系統晶片、系統晶片之一部分，裝置電晶體200包括各種被動微電子裝置及主動微電子裝置，諸如電阻器、電容器、感應器二極體、p型場效電晶體(p-type field effect transistor，PFET)、n型場效電晶體(n-type field effect transistor，NFET)、 金氧半導體場效電晶體(metal-oxide semiconductor field effect transistor，MOSFET)、互補金氧半導體(complementary metal-oxide semiconductor，CMOS)電晶體、雙極接面電晶體(bipolar junction transistors，BJT)、橫向擴散金氧半場效(laterally diffused MOS，LDMOS)電晶體、高壓電晶體、高頻電晶體、其他合適組件或它們的組合。在一些實施例中，多閘極的裝置電晶體200包括於非依電性記憶體中，諸如非依電性隨機存取記憶體(non-volatile random access memory，NVRAM)、快閃記憶體、電子可抹除可程式化唯讀記憶體(electrically erasable programmable read only memory，EEPROM)、電子可程式化唯讀記憶體(electrically programmable read-only memory，EPROM)、其他合適記憶體類型或它們的組合。為了清楚起見，已簡化第3B圖至第19B圖，以便更好地理解本揭露之發明構思。可在裝置電晶體200中添加附加特徵，且在裝置電晶體200之其他實施例中可替換、修改或消除以下所描述之特徵中之一些。在下面結合方法100之實施例描述裝置電晶體200之製造。
方法100(第2圖)在流程102處提供CMOS裝置電晶體200之初始結構，初始結構之一部分示出於第3A圖至第3C圖中。特定而言，第3A圖例示CMOS裝置電晶體200包括處於特定製造階段的裝置電晶體200N及裝置電晶體200P。裝置電晶體200N包括主動區域204A 及一般垂直於主動區域204A的閘極區域206A。主動區域204A包括一對源極/汲極區域及位於該對源極/汲極區域之間的通道區域，且閘極區域206A接合主動區域204A中的通道區域。相似地，裝置電晶體200P包括主動區域204B及閘極區域206B。主動區域204B包括一對源極/汲極區域及位於該對源極/汲極區域之間的通道區域，且閘極區域206B接合主動區域204B中的通道區域。
第3B圖例示根據一實施例之裝置電晶體200之橫剖面圖，該橫剖面圖可以係分別沿著第3A圖之A1-A1或B1-B1線的裝置電晶體200N或200P之橫剖面圖。第3C圖例示根據一實施例之裝置電晶體200之橫剖面圖，該橫剖面圖可以係分別沿著第3A圖之A2-A2或B2-B2線的裝置電晶體200N及200P之橫剖面圖。第3B圖及第3C圖所例示之實施例係奈米線FET，其中奈米線FET之通道層215呈奈米線形狀。為了清楚起見，將裝置電晶體200N及200P例示為具有相同組態(例如，相同數目的通道層215)，以便更好地理解本揭露之發明構思。在各種實施例中，裝置電晶體200N及200P可具有不同的組態。例如，裝置電晶體200N及200P可具有不同數目的通道層215，且/或它們的通道層215可以是不同的形狀或尺寸。對於另一個實例，裝置電晶體200N及200P中之任一者或二者可以係FinFET、奈米線FET、奈米片FET或平面FET。
參照第3B圖至第3C圖，裝置電晶體200包括基 板202(例如，晶圓)。在所描繪之實施例中，基板202包括矽。替代地或另外地，基板202包括另一種元素半導體，諸如鍺；化合物半導體，諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，諸如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或它們的組合。替代地，基板202係絕緣體上半導體基板，諸如絕緣體上矽(silicon-on-insulator，SOI)基板、絕緣體上矽鍺(silicon germanium-on-insulator，SGOI)基板或絕緣體上鍺(germanium-on-insulator，GOI)基板。
電晶體200N及200P中之各者進一步包括一對源極/汲極特徵260。對於N型場效電晶體200N，源極/汲極特徵260是n型的。對於P型場效電晶體200P，源極/汲極特徵260是p型的。源極/汲極特徵260可藉由例如使用CVD沉積技術(例如，氣相磊晶)、分子束磊晶、其他合適之磊晶生長製程或它們的組合磊晶生長一或多種半導體材料(例如，Si或SiGe)以填充裝置電晶體200中的溝槽來形成。源極/汲極特徵260摻雜有適當的n型摻雜劑及/或p型摻雜劑。例如，對於N型場效電晶體200N，源極/汲極特徵260可包括矽且摻雜有碳、磷、砷、其他n型摻雜劑或它們的組合；且對於P型場效電晶體200P，源極/汲極特徵260可包括矽鍺或鍺且摻雜有硼、其他p型摻雜劑或它們的組合。
電晶體200N及200P中之各者進一步包括懸置 於基板202之上且連接該對源極/汲極特徵260的半導體層215之堆疊。半導體層215之堆疊用作各別電晶體之電晶體通道。因此，半導體層215亦稱為通道層215。通道層215經曝光於由於自各別閘極區域206A及206B(第3A圖)中去除虛設閘極而產生的閘極溝槽275中。對於N型場效電晶體200N，通道層215可包括單個結晶矽或另一種或另一些合適之半導體材料。對於P型場效電晶體200P，通道層215可包含矽、鍺、矽鍺或另一種或另一些合適之半導體材料。初始地，通道層215經形成為半導體層堆疊之一部分，該半導體層堆疊包括通道層215及不同材料之其他半導體層。使用一或多種光刻製程(包括雙重圖案化或多重圖案化製程)將半導體層堆疊圖案化成在基板202上方突出的鰭形狀。在形成閘極溝槽275之後，選擇性地蝕刻半導體層堆疊以去除其他半導體層，從而使通道層215懸置在基板202之上且在各別源極/汲極特徵260之間。通道層215藉由縫隙277彼此分開且與基板202分開。
在一些實施例中，各通道層215具有奈米大小尺寸。例如，在一些實施例中，各通道層215可具有約10nm至約300nm的長度(沿著「x」方向)、及約10nm至約80nm的寬度(沿著「y」方向)、及約4nm至約8nm的高度(沿著「z」方向)。在一些實施例中，通道層215之間的垂直間隔(沿著「z」方向)可為約6nm至約15nm。因此，通道層215可稱為「奈米線(nanowire)」，通道 層215一般係指以將容許金屬閘極物理接觸通道層之至少兩個側且在GAA電晶體中將容許金屬閘極物理接觸通道層之至少四個側(即，圍繞通道層)之方式懸置的通道層。在一些實施例中，通道層215可以是圓柱狀的(例如，奈米線)、矩形狀的(例如，奈米棒)、片狀的(例如，奈米片)等，或者具有其他合適形狀。
裝置電晶體200進一步包括一或多個隔離特徵230，以隔離各個區域(諸如各個主動區域204A及204B)。隔離特徵230包括氧化矽、氮化矽、氧氮化矽、其他合適之隔離材料(例如，包括矽、氧、氮、碳或其他合適之隔離成分)。隔離特徵230可包括不同的結構，諸如淺溝槽隔離(shallow trench isolation，STI)結構、深溝槽隔離(deep trench isolation，DTI)結構及/或矽局部氧化(local oxidation of silicon，LOCOS)結構。隔離特徵230可包括多個絕緣材料層。
裝置電晶體200進一步包括與源極/汲極特徵260相鄰的閘極間隔物247。閘極間隔物247可包括矽、氧、碳、氮、其他合適材料或它們的組合(例如，氧化矽、氮化矽、氧氮化矽(silicon oxynitride，SiON)、碳化矽、碳氮化矽(silicon carbon nitride，SiCN)、氧碳化矽(silicon oxycarbide，SiOC)、氧碳氮化矽(silicon oxycarbon nitride，SiOCN))。在一些實施例中，閘極間隔物247包括多層結構，諸如包括氮化矽的第一介電層及包括氧化矽的第二介電層。裝置電晶體 200進一步包括垂直位於相鄰通道層215之間且與源極/汲極特徵260相鄰的內部間隔物255。內部間隔物255可包括介電材料，該介電材料包括矽、氧、碳、氮、其他合適材料或它們的組合(例如，氧化矽、氮化矽、氧氮化矽、碳化矽或氧碳氮化矽)。在一些實施例中，內部間隔物255包括低介電常數介電材料。閘極間隔物247及內部間隔物255藉由沉積(例如，CVD、PVD、ALD等)及蝕刻製程(例如，乾蝕刻)來形成。閘極溝槽275經設置在相對的閘極間隔物247與相對的內部間隔物255之間。
裝置電晶體200進一步包括設置於隔離特徵230、磊晶源極/汲極特徵260及閘極間隔物247之上的接觸蝕刻停止層(contact etch stop layer，CESL)268。CESL 268包括矽及氮，諸如氮化矽或氧氮化矽。CESL 268可藉由諸如CVD的沉積製程或其他合適方法來形成。裝置電晶體200進一步包括位於CESL 268之上的層間介電(inter-layer dielectric，ILD)層270。ILD層270包括介電材料，包括例如氧化矽、氮化矽、氧氮化矽、TEOS形成之氧化物、PSG、BPSG、低介電常數介電材料、其他合適之介電材料或它們的組合。ILD層270可藉由諸如CVD、可流動CVD(flowable CVD，FCVD)的沉積製程或其他合適方法來形成。
第3D圖及第3E圖例示根據另一個實施例之裝置電晶體200之橫剖面圖，其中通道層215呈鰭而非多個堆疊層形狀。因此，通道層215亦稱為鰭215，且裝置電晶 體200N及200P亦稱為FinFET。特定而言，第3D圖例示沿著第3A圖之A1-A1及B1-B1線的裝置電晶體200N及200P之橫剖面圖，且第3E圖例示沿著第3A圖之A2-A2及B2-B2線的裝置電晶體200N及200P之橫剖面圖。鰭215自基板202延伸且穿過隔離特徵230。鰭215連接該對源極/汲極特徵260。在一些實施例中，鰭215可具有約40nm至約70nm的高度(沿著「z」方向)及約4nm至約8nm的寬度(沿著「y」方向)。
在以下討論中，電晶體200N及200P係奈米線FET，諸如第3B圖及第3C圖所例示。然而，電晶體200N及200P亦可以係如第3D圖及第3E圖所例示之FinFET，且方法100可相似地應用於第3B圖至第3E圖未例示之實施例或其他類型之電晶體。
在流程104處，方法100(第2圖)形成位於通道層215之上的界面層280及位於界面層280之上的高介電常數介電層282，諸如第4圖所示，第4圖例示分別沿著第3A圖之A2-A2及B2-B2線的裝置電晶體200N及200P之橫剖面圖。轉至第4圖，在所描繪之實施例中，界面層280及高介電常數介電層282部分地填充縫隙277。在一些實施例中，界面層280及/或高介電常數介電層282亦經設置於基板202、隔離特徵230及/或閘極間隔物247上。界面層280包括介電材料，諸如SiO2、HfSiO、SiON、其他含矽介電材料、其他合適之介電材料或它們的組合。高介電常數介電層282在本發明實施例中包括HfO2。替 代地，高介電常數介電層282包括另一種含鉿高介電常數介電材料，諸如HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、鉿鋁氧化物(即，HfAlOx)、二氧化鉿-氧化鋁(HfO2-Al2O3)合金，或另一種高介電常數介電材料，諸如ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4或它們的組合。高介電常數介電材料一般係指具有高介電常數(例如，大於7.0)的介電材料。界面層280藉由本文所描述之製程(諸如熱氧化、化學氧化、ALD、CVD、其他合適製程或它們的組合)中之任一種來形成。在一些實施例中，界面層280具有約0.5nm至約1.5nm之厚度。高介電常數介電層282藉由本文所描述之製程(諸如ALD、CVD、PVD、以氧化為基的沉積製程、其他合適製程或它們的組合)中之任一種來形成。在一些實施例中，高介電常數介電層282具有約0.2nm至約1.5nm之厚度。在替代實施例中，在裝置電晶體200N及200P中可省略界面層280。
在流程106處，方法100(第2圖)形成在電晶體200P中位於高介電常數介電層282之上而在電晶體200N中不位於高介電常數介電層282之上的偶極圖案410(即，在電晶體200N中高介電常數介電層282沒有偶極圖案410)。這可涉及多種製程，諸如沉積、光刻及蝕刻。第5圖、第6圖、第7圖及第8圖中例示流程106之 一實施例，它們例示處於流程106之各個步驟的分別沿著第3A圖之A2-A2及B2-B2線的裝置電晶體200N及200P之橫剖面圖。
轉至第5圖，方法100將偶極層410沉積在電晶體200N及200P中的高介電常數介電層282之上。偶極層410包括用於在電晶體200P之一或多個閘極介電層中形成偶極的介電材料。介電材料可以係具有一或多種偶極元素的氧化物、氮化物或另一種化合物。偶極元素可例如藉由退火製程自偶極層410驅動至高介電常數介電層282中。在本發明實施例中，偶極元素經選擇成使得偶極元素減小電晶體200P之臨界值電壓。換言之，偶極元素使電晶體200P之閘極堆疊之功函數朝向價帶偏移。在一些實施例中，偶極元素可以係鋁(Al)、鈮(Nb)、其他合適之化學元素或它們的組合。例如，偶極層410可包括Al2O3、氧化鈮(例如，Nb2O5)、AlN、NbN或其他合適材料。在各種實施例中，偶極層410可藉由ALD、CVD或其他合適方法來沉積。此外，偶極層410經沉積至約0.5nm或更小至約3nm的實質上均勻的厚度。在第5圖所描繪之實施例中，偶極層410經沉積以圍繞懸置於基板202之上以及懸置於設置在基板202上的通道層215之表面之上的通道層215中之各者。在其中電晶體200N及200P係FinFET(例如參見第3D圖及第3E圖)的實施例中，偶極層410經沉積於鰭215之頂表面及側壁表面之上。
轉至第6圖，方法100形成蝕刻遮罩290，蝕刻 遮罩290覆蓋電晶體200P且曝露電晶體200N。遮罩290包括以下材料，該材料不同於偶極層410之材料以達成偶極層410之蝕刻期間的蝕刻選擇性。例如，遮罩290可包括抗蝕劑材料(且因此可稱為圖案化抗蝕劑層及/或圖案化光阻劑層)。在一些實施例中，遮罩290具有多層結構，諸如設置於抗反射塗層(anti-reflective coating，ARC)層之上的抗蝕劑層。本揭露設想用於遮罩290的其他材料，只要達成偶極層410之蝕刻期間的蝕刻選擇性即可。在一些實施例中，流程106包括微影製程，該微影製程包括：形成位於裝置電晶體200之上的抗蝕劑層(例如，藉由旋轉塗佈)，執行預曝光烘烤製程，使用光罩執行曝光製程，執行曝光後烘烤製程及在顯影劑溶液中使經曝光之抗蝕劑層顯影。在顯影之後，圖案化抗蝕劑層(例如，圖案化遮罩290)包括與光罩相對應的抗蝕劑圖案，其中圖案化抗蝕劑層覆蓋電晶體200P且曝露電晶體200N。替代地，曝光製程可用其他方法(諸如無遮罩光微影術、電子束寫入、離子束寫入或它們的組合)實施或替換。
在蝕刻遮罩290就位的情況下，流程106則蝕刻偶極層410且將偶極層410自電晶體200N去除，諸如第7圖所示。電晶體200P中的偶極層410由蝕刻遮罩290保護從而免受蝕刻製程影響。蝕刻製程完全去除電晶體200N中環繞通道層215且位於通道層215與基板202之間的偶極層410，從而曝露出電晶體200N中的高介電常數介電層282。蝕刻製程可以係相對於高介電常數介電 層282針對偶極層410具有高度蝕刻選擇性的乾蝕刻製程、濕蝕刻製程或反應離子蝕刻製程。在一些實施例中，蝕刻製程係濕蝕刻製程，它使用相對於高介電常數介電層282針對偶極層410具有高度蝕刻選擇性的蝕刻溶液。例如，蝕刻選擇性(etching selectivity)可為約10至約100，或者可大於100。蝕刻製程之參數(諸如蝕刻溫度、蝕刻溶液濃度、蝕刻時間、其他合適之濕蝕刻參數或它們的組合)經控制以確保電晶體200N中偶極層410的完全去除。例如，蝕刻時間(即，偶極層410曝露於濕蝕刻溶液的時長)經調諧以完全去除偶極層410，而具有對高介電常數介電層282的最少蝕刻(至無蝕刻)。在一些實施例中，蝕刻溶液進一步具有相對於遮罩290針對偶極層410的蝕刻選擇性。在一些實施例中，蝕刻製程部分地蝕刻遮罩290。
在蝕刻製程完成之後，在方法100(第2圖)之流程106處例如藉由抗蝕劑剝除製程或其他合適製程去除遮罩290。轉至第8圖，僅電晶體200P中的偶極層410之部分仍然保留，它變為偶極圖案410。電晶體200N沒有偶極圖案410。
方法100(第2圖)在流程108處，對裝置電晶體200執行偶極驅入製程，使得偶極材料自偶極圖案410驅動至電晶體200P之高介電常數介電層282中。在本發明實施例中，偶極驅入製程係退火製程，諸如快速熱退火(rapid thermal annealing，RTA)、毫秒退火(millisecond annealing，MSA)、微秒退火 (microsecond annealing，μSA)或其他合適之退火製程。在本發明實施例中，退火溫度經控製成在約500℃至約1100℃之範圍內，諸如自約600℃至約800℃。溫度經選擇成使得溫度不會不利地影響裝置電晶體200之現有結構及特徵且仍足以致使偶極元素自偶極圖案410遷移(或擴散)至其下方的高介電常數介電層282中。在本發明實施例中，界面層280及高介電常數介電層282之厚度經設計成使得偶極材料可有效地滲透穿過這些層或至少穿過大部分高介電常數介電層282。例如，界面層280可具有約0.2nm至約1.5nm之厚度，且高介電常數介電層282可具有約0.2nm至約1.5nm之厚度。在偶極驅入製程完成之後，電晶體200P中的高介電常數介電層282變為與高介電常數介電層282不同的高介電常數介電層282p(參見第9圖)。在一些實施例中，高介電常數介電層282p中的偶極元素(諸如Al或Nb)具有約0.2%至約30%之濃度。具體濃度可基於閘極功函數之所要偏移來設計。例如，偶極元素之較高濃度通常提供裝置電晶體200P之閘極功函數之較大向上偏移。在各種實施例中，將偶極元素結合至高介電常數介電層282p中可將裝置電晶體200P之閘極功函數調節至多100meV(meV代表毫電子伏特)(諸如約50meV至約100meV)。另外，在一些實施例中，電晶體200P中的界面層280變得不同於電晶體200N中的界面層280，因為它亦結合了偶極材料中之一些。
在流程110處，方法100(第2圖)藉由應用一或 多種蝕刻製程將偶極圖案410自裝置電晶體200P去除。第9圖中示出合成結構。蝕刻製程可以係乾蝕刻製程、濕蝕刻製程、反應離子蝕刻製程或另一種蝕刻製程，且相對於高介電常數介電層282及282p針對偶極層410具有高度蝕刻選擇性。
在流程112處，方法100(第2圖)形成位於高介電常數介電層282及282p之上的高介電常數介電層284，諸如第10圖所示，第10圖例示分別沿著第3A圖之A2-A2及B2-B2線的裝置電晶體200N及200P之橫剖面圖。高介電常數介電層284、282/282p及界面層280部分地填充縫隙277。在一些實施例中，高介電常數介電層284亦經設置於基板202、隔離特徵230及/或閘極間隔物247之上。高介電常數介電層284在本發明實施例中包括HfO2。替代地，高介電常數介電層284包括另一種含鉿高介電常數介電材料，諸如HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、鉿鋁氧化物(即，HfAlOx)、二氧化鉿-氧化鋁(HfO2-Al2O3)合金，或另一種高介電常數介電材料，諸如ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4或它們的組合。高介電常數介電層284在本發明實施例中與高介電常數介電層282包括相同的材料。替代地，高介電常數介電層284包括與高介電常數介電層282中的材料不同的材料。高介電常數介電層284藉由本 文所描述之製程(諸如ALD、CVD、PVD、以氧化為基的沉積製程、其他合適製程或它們的組合)中之任一種來形成。在一些實施例中，高介電常數介電層284具有約0.2nm至約1.5nm之厚度。
在流程114處，方法100(第2圖)形成在電晶體200P中位於高介電常數介電層284之上而在電晶體200P中不位於高介電常數介電層284之上的偶極圖案420(即，在電晶體200P中高介電常數介電層284沒有偶極圖案420)。與流程106相似地，流程114亦可涉及多種製程，諸如沉積、光刻及蝕刻。第11圖、第12圖、第13圖及第14圖中例示流程114之一實施例，它們例示處於流程114之各個步驟的分別沿著第3A圖之A2-A2及B2-B2線的裝置電晶體200N及200P之橫剖面圖。流程114之許多態樣與流程106之那些相似且將在下面簡要描述。
轉至第11圖，方法100將偶極層420沉積在電晶體200N及200P中的高介電常數介電層284之上。偶極層420包括用於在電晶體200N之一或多個閘極介電層中形成偶極的介電材料。介電材料可以係具有一或多種偶極元素的氧化物、氮化物或另一種化合物。偶極元素可例如藉由退火製程自偶極層420驅動至高介電常數介電層284中。在本發明實施例中，偶極元素經選擇成使得偶極元素減小電晶體200N之臨界值電壓。換言之，偶極元素使電晶體200N之閘極堆疊之功函數朝嚮導帶偏移。在一 實施例中，偶極元素可以係鑭、釔、鍶或一些其他化學元素，且偶極層420可包括偶極元素之氧化物或氮化物。例如，偶極層420可包括La2O3、Y2O3、SrO、LaN、YN、Sr3N2或其他合適材料。在各種實施例中，偶極層420可藉由ALD、CVD或其他合適方法來沉積。此外，偶極層420經沉積至約0.2nm至約1.5nm的實質上均勻的厚度。在第11圖所描繪之實施例中，偶極層420經沉積以圍繞懸置於基板202之上的通道層215以及懸置於設置在基板202上之通道層215的表面之上的通道層215中的每一個。在其中電晶體200N及200P係FinFET(例如參見第3D圖及第3E圖)的實施例中，偶極層420沉積於通道層215的頂表面及側壁表面之上。
轉至第12圖，方法100形成蝕刻遮罩292，蝕刻遮罩292覆蓋電晶體200N且曝露電晶體200P。遮罩292包括以下材料，該材料不同於偶極層420之材料以達成偶極層420之蝕刻期間的蝕刻選擇性。例如，遮罩292可包括設置於抗反射塗層(ARC)層之上的抗蝕劑材料或抗蝕劑層。流程114可使用與關於遮罩290所討論之製程相似的微影及蝕刻製程來形成遮罩292。
在蝕刻遮罩292就位的情況下，流程114則蝕刻偶極層420且將偶極層420自電晶體200P去除，諸如第13圖所示。電晶體200N中的偶極層420由蝕刻遮罩292保護從而免受蝕刻製程影響。蝕刻製程完全去除電晶體200P中環繞通道層215且位於通道層215與基板202 之間的偶極層420，從而曝露出電晶體200P中的高介電常數介電層284。蝕刻製程可以係相對於高介電常數介電層284針對偶極層420具有高度蝕刻選擇性的乾蝕刻製程、濕蝕刻製程或反應離子蝕刻製程。在一些實施例中，蝕刻溶液進一步具有相對於遮罩292針對偶極層420的蝕刻選擇性。在一些實施例中，蝕刻製程部分地蝕刻遮罩292。
在蝕刻製程完成之後，在方法100(第2圖)之流程114處例如藉由抗蝕劑剝除製程或其他合適製程去除遮罩292。轉至第14圖，僅電晶體200N中的偶極層420之部分仍然保留，它變為偶極圖案420。電晶體200P沒有偶極圖案420。
在流程116處，方法100(第2圖)對裝置電晶體200執行偶極驅入製程，使得偶極材料自偶極圖案420驅動至電晶體200N之高介電常數介電層284中。在本發明實施例中，偶極驅入製程係退火製程，諸如快速熱退火(rapid thermal annealing，RTA)、毫秒退火(millisecond annealing，MSA)、微秒退火(microsecond annealing，μSA)或其他合適之退火製程。在本發明實施例中，退火溫度經控製成在約500℃至約1100℃之範圍內，諸如自約600℃至約800℃。溫度經選擇成使得溫度不會不利地影響裝置電晶體200之現有結構及特徵且仍足以致使偶極元素自偶極圖案420遷移(或擴散)至其下方的高介電常數介電層284中。在本發明實施例中，界面層280及高介電常數介電層282及284 之厚度經設計成使得偶極材料可有效地滲透穿過這些層或至少穿過大部分高介電常數介電層284。例如，界面層280可具有約0.2nm至約1.5nm之厚度，高介電常數介電層282可具有約0.2nm至約1.5nm之厚度，且高介電常數介電層284可具有約0.2nm至約1.5nm之厚度。在偶極驅入製程完成之後，電晶體200N中的高介電常數介電層284變為與高介電常數介電層284不同的高介電常數介電層284n(參見第15圖)。在一些實施例中，高介電常數介電層284n中的偶極元素(諸如La、Y或Sr)具有約0.2%至約30%之濃度。具體濃度可基於閘極功函數之所要偏移來設計。例如，偶極元素之較高濃度通常提供裝置電晶體200N之閘極功函數之較大向下偏移。在各種實施例中，將偶極元素結合至高介電常數介電層284n中可將裝置電晶體200N之閘極功函數調節至多300meV(諸如約100meV至約300meV)。
在流程118處，方法100(第2圖)藉由應用一或多種蝕刻製程將偶極圖案420自裝置電晶體200N去除。第15圖中示出合成結構。蝕刻製程可以係乾蝕刻製程、濕蝕刻製程、反應離子蝕刻製程或另一種蝕刻製程，且相對於高介電常數介電層284及284n針對偶極層420具有高度蝕刻選擇性。
在流程120處，方法100(第2圖)形成位於高介電常數介電層284及284n之上的高介電常數介電層286，諸如第16圖所示，第16圖例示分別沿著第3A圖之 A2-A2及B2-B2線的裝置電晶體200N及200P之橫剖面圖。在本發明實施例中，高介電常數介電層286、284/284n、282/282p及界面層280部分地填充縫隙277。在一些實施例中，高介電常數介電層286亦經設置於基板202、隔離特徵230及/或閘極間隔物247之上。高介電常數介電層286在本發明實施例中包括HfO2。替代地，高介電常數介電層286包括另一種含鉿高介電常數介電材料，諸如HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、鉿鋁氧化物(即，HfAlOx)、二氧化鉿-氧化鋁(HfO2-Al2O3)合金，或另一種高介電常數介電材料，諸如ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4或它們的組合。在一些實施例中，高介電常數介電層282、284及286包括相同的材料。例如，在一實施例中，高介電常數介電層282、284及286中之各者包括HfO2。在一替代實施例中，高介電常數介電層282、284及286包括彼此不同的材料。在又另一個替代實施例中，高介電常數介電層282、284及286中之兩個包括相同的材料，而另一個高介電常數介電層包括不同的材料。高介電常數介電層286藉由本文所描述之製程(諸如ALD、CVD、PVD、以氧化為基的沉積製程、其他合適製程或它們的組合)中之任一種來形成。在一些實施例中，高介電常數介電層286具有約0.2nm至約1.5nm之厚度。高介 電常數介電層286用於防止偶極材料自高介電常數介電層284n及282p擴散至將要形成於高介電常數介電層286之上的功函數金屬層(參見第17圖中的功函數金數層430)中。若高介電常數介電層286過薄(諸如小於0.2nm厚)，則高介電常數介電層286可能不能有效地防止此種擴散。若高介電常數介電層286過厚(諸如大於1.5nm厚)，則閘極溝槽中可能沒有足夠的空間用於形成閘極金屬層(諸如一或多個閘極功函數金屬層)。
如第16圖所描繪，因此在N型場效電晶體200N中形成三層高介電常數堆疊279n，且因此在P型場效電晶體200P中形成三層高介電常數堆疊279p。三層高介電常數堆疊279n包括高介電常數介電層282、284n及286。三層高介電常數堆疊279p包括高介電常數介電層282p、284及286。三層高介電常數堆疊279n及279p之厚度經設計成使得三層高介電常數堆疊279n及279p不完全填充縫隙277，從而留出用於沉積裝置電晶體200N及200P之一或多個閘極功函數金屬層的空間。
在流程122處，方法100(第2圖)形成位於裝置電晶體200N及200P之上的功函數金屬層430，諸如第17圖所示。層280、282、284n、286及430形成N型場效電晶體200N之閘極堆疊240n之一部分。界面層280、高介電常數介電層282p、高介電常數介電層284、高介電常數介電層286及功函數金屬層430形成P型場效電晶體200P之閘極堆疊240p之一部分。功函數金屬層430 經設計以為閘極堆疊240n及240p提供適當之功函數。在本發明實施例中，功函數金屬層430對於電晶體200N及200P是公共的，且閘極堆疊240n及240p之功函數之間的差異由三層高介電常數堆疊279n及279p提供。例如，如上面所討論，三層高介電常數堆疊279p將閘極堆疊240p之功函數自功函數金屬層430之功函數向上調節，而三層高介電常數堆疊279n將閘極堆疊240n之功函數自功函數金屬層430之功函數向下調節。具有公共功函數金屬層430容許閘極堆疊240n及240p經製造成足夠薄以填充在閘極溝槽275中(參見第3B圖及第3C圖)，且特別是填充在縫隙277中。在一些實施例中，界面層280、高介電常數介電層282、284n、286及功函數金屬層430部分地或完全填充N型場效電晶體200N中的縫隙277。在一些實施例中，層280、282p、284、286及430部分地或完全填充P型場效電晶體200P中的縫隙277。取決於設計目標，功函數金屬層430可包括一或多種任何合適之功函數金屬，諸如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN ZrSi2、MoSi2、TaSi2、NiSi2或它們的組合。在一些實施例中，功函數金屬層430具有約1nm至約5nm之厚度。功函數金屬層430可藉由諸如PVD、CVD及/或ALD的任何合適製程來形成。在一替代實施例中，功函數金屬層430可針對N型場效電晶體 200N及P型場效電晶體200P不同地形成。例如，N型場效電晶體200N之功函數金屬層430可包括n型功函數金屬，諸如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函數材料或它們的組合；而P型場效電晶體200P之功函數金屬層430可包括p型功函數金屬，諸如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN ZrSi2、MoSi2、TaSi2、NiSi2、其他p型功函數材料或它們的組合。對於另外的此種替代實施例，N型場效電晶體200N及P型場效電晶體200P之功函數金屬層430可藉由沉積及圖案化製程來形成。
在流程124處，方法100(第2圖)對裝置電晶體200執行另外的製造。例如，方法100(第2圖)可形成位於功函數金屬層430之上的體金屬層350，諸如第18A圖及第18B圖所示。第18A圖例示處於此製造階段的分別沿著第3A圖之A2-A2及B2-B2線的電晶體200N及200P；且第18B圖例示處於此製造階段的分別沿著第3A圖之A1-A1及B1-B1線的電晶體200N及200P。第18C圖例示第18B圖之電晶體200N及200P之一部分之放大視圖。例如，CVD製程或PVD製程沉積體金屬層350，使得體金屬層350填充閘極溝槽275之任何剩餘部分(參見第3B圖及第3C圖)。體金屬層350包括合適之導電材料，諸如Al、W及/或Cu。體金屬層350可另外或共同包括其他金屬、金屬氧化物、金屬氮化物、其他合 適材料或它們的組合。在一些實施方案中，在形成體金屬層350之前可選地在功函數金屬層430之上形成(例如，藉由ALD)阻擋層(未示出)，使得體金屬層350設置在阻擋層上。在沉積體金屬層350之後，則可執行平坦化製程以將過量閘極材料自裝置電晶體200去除。例如，執行CMP製程直至到達(曝露出)ILD層270之頂表面為止。方法100可執行其他操作，諸如形成電連接至源極/汲極特徵(S/D特徵)260的源極/汲極觸點(S/D觸點)，形成電連接至體金屬層350的閘極通孔，及形成將電晶體200N及200P連接至裝置電晶體200之各個部分以形成完整IC的多層互連。
第19A圖及第19B圖例示局部電晶體200N及200P，在一替代實施例中，電晶體200N及200P係FinFET。第19A圖例示分別沿著第3A圖之A1-A1及B1-B1線的FiN型場效電晶體200N及200P，且第19B圖例示分別沿著第3A圖之A2-A2及B2-B2線的FiN型場效電晶體200N及200P。如圖所例示，界面層280、三層高介電常數堆疊279n(用於200N)或279p(用於200P)及功函數金屬層430經設置於鰭215之頂部及側壁上。
儘管並不意欲進行限制，但本揭露之一或多個實施例向半導體裝置及其形成提供許多益處。例如，本揭露之實施例提供用於同時調諧NFET及PFET之功函數的三層高介電常數介電堆疊。三層高介電常數介電堆疊利用偶極 材料來調節各別閘極堆疊之功函數。NFET之功函數在一些情況下可經調節至多300meV，且PFET之功函數在一些情況下可經調節至多100meV。所揭示之三層高介電常數介電堆疊保護一或多個閘極功函數金屬層免受三層高介電常數介電堆疊中的偶極材料影響。本發明實施例可容易地積體至現有CMOS製造製程中。
在一個示範性態樣，本揭露涉及一種方法，該方法包括：提供具有一基板、位於一NMOS區域中的一第一通道層及位於一PMOS區域中的一第二通道層的一結構。該方法進一步包括：在該第一通道層及該第二通道層二者之上沉積包含鉿氧化物的一第一層；在該第二通道層之上而不在該第一通道層之上形成一第一偶極圖案，其中該第一偶極圖案包括一第一金屬；對該結構進行退火以使得該第一金屬驅動至位於該第一偶極圖案下方的該第一層中；及去除該第一偶極圖案。在去除該第一偶極圖案之後，該方法進一步包括：在該第一層之上且在該第一通道層及該第二通道層二者之上沉積包含鉿氧化物的一第二層；在該第二層之上且在該第一通道層之上而不在該第二通道層之上形成一第二偶極圖案，其中該第二偶極圖案包括一第二金屬；對該結構進行退火以使得該第二金屬驅動至位於該第二偶極圖案下方的該第二層中；及去除該第二偶極圖案。在去除該第二偶極圖案之後，該方法進一步包括：在該第二層之上且在該第一通道層及該第二通道層二者之上沉積包含鉿氧化物的一第三層。
在一實施例中，該方法進一步包括：在該第三層之上且在該第一通道層及該第二通道層二者之上沉積一功函數金屬層。在一些實施例中，該第一偶極圖案之該形成包括以下步驟：在該第一通道層及該第二通道層二者之上沉積一第一偶極層，其中該第一偶極層包括該第一金屬；及使用多個光刻及蝕刻製程將該第一偶極層圖案化成該第一偶極圖案。
在一些實施例中，該第二偶極圖案之該形成包括以下步驟：在該第一通道層及該第二通道層二者之上沉積一第二偶極層，其中該第二偶極層包括該第二金屬；及使用多個光刻及蝕刻製程將該第二偶極層圖案化成該第二偶極圖案。
在該方法之一實施例中，該第一金屬包括鋁或鈮。在另一個實施例中，該第二金屬包括鑭、釔或鍶。在一些實施例中，該第一層、該第二層及該第三層中之各者具有在約2Å至15Å之一範圍內的一厚度。在一些實施例中，在將該第一金屬驅動至該第一層中之後，在該第二通道層之上的該第一層之一部分中的該第一金屬之一濃度在約0.2%至約30%之一範圍內。在一些實施例中，在將該第二金屬驅動至該第二層中之後，在該第一通道層之上的該第二層之一部分中的該第二金屬之一濃度在約0.2%至約30%之一範圍內。在一些實施例中，該第一通道層包括矽，且該第二通道層包括矽或矽鍺。
在另一個示範性態樣，本揭露涉及一種半導體結構， 該半導體結構包括：一基板；位於一NFET區域中的該基板之上的一第一通道層；位於一PFET區域中的該基板之上的一第二通道層；及位於該第一通道層及該第二通道層二者之上的一第一閘極介電層。該第一閘極介電層之一第一部分設置在該第一通道層之上且包括鉿氧化物。該第一閘極介電層之一第二部分設置在該第二通道層之上且包括鉿氧化物與一第一金屬之一化合物，其中該第一金屬包括鋁或鈮。該半導體結構進一步包括：位於該第一閘極介電層之上且位於該第一通道層及該第二通道層二者之上的一第二閘極介電層。該第二閘極介電層之一第一部分設置在該第一通道層之上且包括鉿氧化物與一第二金屬之一化合物。該第二閘極介電層之一第二部分設置在該第二通道層之上且包括鉿氧化物，其中該第二金屬包括鑭、釔或鍶。該半導體結構進一步包括：位於該第二閘極介電層之上且位於該第一通道層及該第二通道層二者之上的一第三閘極介電層，其中該第三閘極介電層包括鉿氧化物。
在一實施例中，該半導體結構進一步包括：位於該第三閘極介電層之上且位於該第一通道層及該第二通道層二者之上的一閘極功函數金屬層。在該半導體結構之一些實施例中，該第一閘極介電層、該第二閘極介電層及該第三層閘極介電中之各者具有在約2Å至15Å之一範圍內的一厚度。在一些實施例中，在該第一閘極介電層之該第二部分中的該第一金屬之一濃度在約0.2%至約30%之一範圍內。在一些實施例中，在該第二閘極介電層之該第一 部分中的該第二金屬之一濃度在約0.2%至約30%之一範圍內。在一些實施例中，該第一通道層包括矽，且該第二通道層包括矽或矽鍺。
在又另一個示範性態樣，本揭露涉及一種半導體結構，該半導體結構包括：一基板；位於一NFET區域中的該基板之上的一第一通道層；位於一PFET區域中的該基板之上的一第二通道層；位於該第一通道層及該第二通道層二者之上的一界面層；及位於該界面層之上的一第一閘極介電層，其中該第一閘極介電層之一第一部分設置在該第一通道層之上且包括鉿氧化物，且該第一閘極介電層之一第二部分設置在該第二通道層之上且包括鉿氧化物與一第一金屬之一化合物。該半導體結構進一步包括：位於該第一閘極介電層之上的一第二閘極介電層，其中該第二閘極介電層之一第一部分設置在該第一通道層之上且包括鉿氧化物與一第二金屬之一化合物，且該第二閘極介電層之一第二部分設置在該第二通道層之上且包括鉿氧化物。該半導體結構進一步包括：位於該第二閘極介電層之上且位於該第一通道層及該第二通道層二者之上的一第三閘極介電層，其中該第三閘極介電層包含鉿氧化物。該半導體結構進一步包括：位於該第三閘極介電層之上且位於該第一通道層及該第二通道層二者之上的一閘極功函數金屬層。
在該半導體結構之一實施例中，該第一金屬包括鋁或鈮，且該第二金屬包括鑭、釔或鍶。在另一個實施例中，在該第一閘極介電層之該第二部分中的該第一金屬之一濃 度在約0.2%至約30%之一範圍內。在又另一個實施例中，在該第二閘極介電層之該第一部分中的該第二金屬之一濃度在約0.2%至約30%之一範圍內。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，他們可容易地將本揭露用作設計或修改用於實施相同目的及/或達成本文所介紹之實施例之優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造不脫離本揭露之精神及範疇，且他們可在不脫離本揭露之精神及範疇的情況下在本文中作出各種改變、取代及變更。
100:方法
102~124:流程

Claims (10)

  1. 一種製造半導體結構的方法，包括以下步驟：提供具有一基板、位於一NMOS區域中的一第一通道層及位於一PMOS區域中的一第二通道層的一結構；在該第一通道層及該第二通道層二者之上沉積包含鉿氧化物的一第一層；在該第二通道層之上而不在該第一通道層之上形成一第一偶極圖案，其中該第一偶極圖案包括一第一金屬；對該結構進行退火以使得該第一金屬驅動至位於該第一偶極圖案下方的該第一層中；去除該第一偶極圖案；在去除該第一偶極圖案之後，在該第一層之上且在該第一通道層及該第二通道層二者之上沉積包含鉿氧化物的一第二層；在該第二層之上且在該第一通道層之上而不在該第二通道層之上形成一第二偶極圖案，其中該第二偶極圖案包括一第二金屬；對該結構進行退火以使得該第二金屬驅動至位於該第二偶極圖案下方的該第二層中；去除該第二偶極圖案；及在去除該第二偶極圖案之後，在該第二層之上且在該第一通道層及該第二通道層二者之上沉積包含鉿氧化物的一第三層。
  2. 如請求項1所述之方法，進一步包括以下步驟：在該第三層之上且在該第一通道層及該第二通道層二者之上沉積一功函數金屬層。
  3. 如請求項1所述之方法，其中該第一偶極圖案之該形成的步驟包括以下步驟：在該第一通道層及該第二通道層二者之上沉積一第一偶極層，其中該第一偶極層包括該第一金屬；及使用多個光刻及蝕刻製程將該第一偶極層圖案化成該第一偶極圖案。
  4. 如請求項1所述之方法，其中該第二偶極圖案之該形成的步驟包括以下步驟：在該第一通道層及該第二通道層二者之上沉積一第二偶極層，其中該第二偶極層包括該第二金屬；及使用多個光刻及蝕刻製程將該第二偶極層圖案化成該第二偶極圖案。
  5. 一種半導體結構，包括：一基板；位於一NFET區域中的該基板之上的一第一通道層；位於一PFET區域中的該基板之上的一第二通道層； 位於該第一通道層及該第二通道層二者之上的一第一閘極介電層，其中該第一閘極介電層之一第一部分設置在該第一通道層之上且包括鉿氧化物，且該第一閘極介電層之一第二部分設置在該第二通道層之上且包括鉿氧化物與一第一金屬之一化合物，其中該第一金屬包括鋁或鈮；位於該第一閘極介電層之上且位於該第一通道層及該第二通道層二者之上的一第二閘極介電層，其中該第二閘極介電層之一第一部分設置在該第一通道層之上且包括鉿氧化物與一第二金屬之一化合物，且該第二閘極介電層之一第二部分設置在該第二通道層之上且包括鉿氧化物，其中該第二金屬包括鑭、釔或鍶；及位於該第二閘極介電層之上且位於該第一通道層及該第二通道層二者之上的一第三閘極介電層，其中該第三閘極介電層包括鉿氧化物。
  6. 如請求項5所述之半導體結構，進一步包括：位於該第三閘極介電層之上且位於該第一通道層及該第二通道層二者之上的一閘極功函數金屬層。
  7. 如請求項5所述之半導體結構，其中該第一閘極介電層、該第二閘極介電層及該第三閘極介電層中之各者具有在約2Å至15Å之一範圍內的一厚度。
  8. 如請求項5所述之半導體結構，其中在該第一閘極介電層之該第二部分中的該第一金屬之一濃度在約0.2%至約30%之一範圍內。
  9. 如請求項5所述之半導體結構，其中在該第二閘極介電層之該第一部分中的該第二金屬之一濃度在約0.2%至約30%之一範圍內。
  10. 一種半導體結構，包括：一基板；位於一NFET區域中的該基板之上的一第一通道層；位於一PFET區域中的該基板之上的一第二通道層；位於該第一通道層及該第二通道層二者之上的一界面層；位於該界面層之上的一第一閘極介電層，其中該第一閘極介電層之一第一部分設置在該第一通道層之上且包括鉿氧化物，且該第一閘極介電層之一第二部分設置在該第二通道層之上且包括鉿氧化物與一第一金屬之一化合物；位於該第一閘極介電層之上的一第二閘極介電層，其中該第二閘極介電層之一第一部分設置在該第一通道層之上且包括鉿氧化物與一第二金屬之一化合物，且該第二閘極介電層之一第二部分設置在該第二通道層之上且包括鉿氧化物；位於該第二閘極介電層之上且位於該第一通道層及該第 二通道層二者之上的一第三閘極介電層，其中該第三閘極介電層包含鉿氧化物；及位於該第三閘極介電層之上且位於該第一通道層及該第二通道層二者之上的一閘極功函數金屬層。
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