KR20200097727A - 반도체 장치 - Google Patents

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KR20200097727A
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insulating layer
layer
film
semiconductor
transistor
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KR1020207017423A
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준이치 코에즈카
마사미 진요
유키노리 시마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전기 특성이 양호한 반도체 장치를 제공한다. 전기 특성이 안정된 반도체 장치를 제공한다. 반도체 특성을 나타내는 금속 산화물을 포함하는 반도체층의 하면에 접하고, 산화물을 포함하는 섬 형상의 절연층이 제공된 구성으로 한다. 산화물을 포함하는 절연층은 반도체층의 채널 형성 영역이 되는 부분에 접하여 제공되며, 저저항 영역이 되는 부분에는 제공되지 않는 구성으로 한다.

Description

반도체 장치
본 발명의 일 형태는 반도체 장치에 관한 것이다. 본 발명의 일 형태는 표시 장치에 관한 것이다. 본 발명의 일 형태는 반도체 장치 또는 표시 장치의 제작 방법에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 본 발명의 일 형태의 기술분야로서는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다. 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
트랜지스터에 적용 가능한 반도체 재료로서 금속 산화물을 사용한 산화물 반도체가 주목을 받고 있다. 예를 들어 특허문헌 1에서는, 복수의 산화물 반도체층을 적층하고, 상기 복수의 산화물 반도체층 중에서 채널이 되는 산화물 반도체층이 인듐 및 갈륨을 포함하며, 인듐의 비율을 갈륨의 비율보다 크게 함으로써 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 높인 반도체 장치가 개시되어 있다.
반도체층에 사용할 수 있는 금속 산화물은 스퍼터링법 등을 사용하여 형성할 수 있으므로, 대형 표시 장치를 구성하는 트랜지스터의 반도체층에 사용할 수 있다. 또한 다결정 실리콘이나 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에 설비 투자를 줄일 수 있다. 또한 금속 산화물을 사용한 트랜지스터는 비정질 실리콘을 사용한 경우와 비교하여 높은 전계 효과 이동도를 가지므로 구동 회로가 제공된 고성능의 표시 장치를 실현할 수 있다.
또한 특허문헌 2에는, 소스 영역 및 드레인 영역에 알루미늄, 붕소, 갈륨, 인듐, 타이타늄, 실리콘, 저마늄, 주석, 및 납으로 이루어진 그룹 중 적어도 하나를 도펀트로서 포함하는 저저항 영역을 가지는 산화물 반도체막이 적용된 박막 트랜지스터가 개시되어 있다.
일본 공개특허공보 특개2014-7399호 일본 공개특허공보 특개2011-228622호
본 발명의 일 형태는 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 전기 특성이 안정된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 과제의 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 및 청구항 등의 기재로부터 추출될 수 있다.
본 발명의 일 형태는 제 1 절연층과, 제 2 절연층과, 제 3 절연층과, 반도체층과, 제 1 도전층을 가지는 반도체 장치이다. 제 2 절연층은 제 1 절연층 위에 위치하며, 섬 형상을 가진다. 반도체층은 제 2 절연층 상면에 접하는 부분과, 제 1 절연층 상면에 접하는 부분을 가지며, 섬 형상을 가진다. 제 3 절연층 및 제 1 도전층은 반도체층 위에, 이 순서대로 적층하여 제공된다. 제 2 절연층은 적어도 제 1 도전층과 반도체층이 중첩되는 영역에 제공된다. 또한 반도체층은 채널 길이 방향에서 제 2 절연층의 한 쌍의 단부를 넘어 외측으로 연장되고, 채널 폭 방향에서 제 2 절연층의 한 쌍의 단부보다 내측에 위치한다. 또한 반도체층은 금속 산화물을 포함하고, 제 1 절연층은 금속 산화물 또는 질화물을 포함하고, 제 2 절연층 및 제 3 절연층은 산화물을 포함한다.
또한 상기에서 제 2 도전층 및 제 3 도전층을 가지는 것이 바람직하다. 이때, 제 2 도전층 및 제 3 도전층은 제 2 절연층을 사이에 두고 서로 이격되어 제공되고, 각각 제 2 절연층이 제공되지 않는 영역에서 반도체층과 접하는 것이 바람직하다.
또한 상기에서 제 4 절연층을 가지는 것이 바람직하다. 이때 제 4 절연층은 제 2 절연층, 반도체층, 제 3 절연층, 및 제 1 도전층을 덮고, 제 2 절연층이 제공되지 않는 영역에서 반도체층 상면의 일부와 접하는 부분을 가지며, 반도체층의 단부보다 외측에서 제 1 절연층과 접하는 부분을 가지는 것이 바람직하다. 또한 제 4 절연층은 금속 산화물 또는 질화물을 포함하는 것이 바람직하다.
또한 상기에서 제 4 절연층은 질화 실리콘 또는 질화 알루미늄을 포함하는 것이 바람직하다.
또한 상기에서 제 1 절연층은 질화 실리콘 또는 산화 알루미늄을 포함하는 것이 바람직하다.
또한 상기에서 제 1 절연층보다 아래에 제 4 도전층을 가지는 것이 바람직하다. 이때 제 4 도전층은 반도체층, 제 1 도전층, 및 제 2 절연층 모두와 중첩되는 영역을 가지는 것이 바람직하다.
또한 상기에서 반도체층이 제공되지 않는 영역이며, 제 2 도전층과 제 4 도전층이 중첩되는 영역에 제 5 절연층을 가지는 것이 바람직하다. 이때 제 5 절연층은 제 2 절연층과 동일면 위에 위치하며, 제 2 절연층과 동일 재료를 포함하는 것이 바람직하다.
또한 상기에서 제 3 절연층과 제 1 도전층 사이에 금속 산화물층을 가지는 것이 바람직하다. 이때 금속 산화물층과 반도체층은 같은 금속 원소를 포함하는 것이 바람직하다. 또는 상기 금속 산화물층은 알루미늄 또는 하프늄을 포함하는 것이 바람직하다.
본 발명의 일 형태에 따르면, 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또는 전기 특성이 안정된 반도체 장치를 제공할 수 있다. 또는 신뢰성이 높은 표시 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 및 청구항 등의 기재로부터 추출될 수 있다.
도 1은 트랜지스터의 구성예이다.
도 2는 트랜지스터의 구성예이다.
도 3은 트랜지스터의 구성예이다.
도 4는 트랜지스터의 구성예이다.
도 5는 화소의 구성예이다.
도 6은 트랜지스터의 제작 방법을 설명하는 도면이다.
도 7은 트랜지스터의 제작 방법을 설명하는 도면이다.
도 8은 트랜지스터의 제작 방법을 설명하는 도면이다.
도 9는 표시 장치의 상면도이다.
도 10은 표시 장치의 단면도이다.
도 11은 표시 장치의 단면도이다.
도 12는 표시 장치의 단면도이다.
도 13은 표시 장치의 블록도 및 회로도이다.
도 14는 표시 장치의 회로도이다.
도 15는 표시 모듈의 구성예이다.
도 16은 전자 기기의 구성예이다.
도 17은 전자 기기의 구성예이다.
도 18은 전자 기기의 구성예이다.
도 19는 실시예에 따른 트랜지스터의 전기 특성이다.
이하에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태에서 실시하는 것이 가능하고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 본 명세서에서 설명하는 각 도면에서 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다.
또한 본 명세서에서 사용하는 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아니다.
또한 본 명세서에서, '위에', '아래에' 등 배치를 나타내는 말은, 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여, 편의상 사용한다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 본 명세서 등에서 트랜지스터가 가지는 소스와 드레인의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀌는 경우가 있다. 그러므로 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
또한 본 명세서 등에서 "전기적으로 접속"에는, "어떠한 전기적 작용을 가지는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 가지는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어, "어떠한 전기적 작용을 가지는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 이들 외 각종 기능을 가지는 소자 등이 포함된다.
또한 본 명세서 등에서, '막'이라는 용어와 '층'이라는 용어는 서로 바꿀 수 있다. 예를 들어, "도전층"이나 절연층"이라는 용어는 "도전막"이나 "절연막"이라는 용어로 서로 바꿀 수 있는 경우가 있다.
또한 본 명세서 등에서 오프 전류란, 특별히 언급하지 않는 한, 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란 특별히 언급하지 않는 한 n채널 트랜지스터에서는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은(p채널 트랜지스터에서는 Vth보다 높은) 상태를 말한다.
본 명세서 등에서 표시 장치의 일 형태인 표시 패널은 표시면에 화상 등을 표시(출력)하는 기능을 가지는 것이다. 따라서 표시 패널은 출력 장치의 일 형태이다.
또한 본 명세서 등에서는, 표시 패널의 기판에 예를 들어, FPC(Flexible Printed Circuit) 또는 TCP(Tape Carrier Package) 등의 커넥터가 장착된 것, 또는 기판에 COG(Chip On Glass) 방식 등에 의하여 IC(집적 회로)가 실장된 것을 표시 패널 모듈, 표시 모듈, 또는 단순히 표시 패널 등이라고 부르는 경우가 있다.
또한 본 명세서 등에서 표시 장치의 일 형태인 터치 패널은 표시면에 화상 등을 표시하는 기능과, 표시면에 손가락이나 스타일러스 등의 피검지체가 접촉되거나, 가압되거나, 또는 근접되는 것을 검출하는 터치 센서로서의 기능을 가진다. 따라서 터치 패널은 입출력 장치의 일 형태이다.
터치 패널은, 예를 들어 터치 센서를 구비한 표시 패널(또는 표시 장치), 터치 센서 기능을 구비한 표시 패널(또는 표시 장치)이라고도 부를 수 있다. 터치 패널은 표시 패널과 터치 센서 패널을 가지는 구성으로 할 수도 있다. 또는, 표시 패널의 내부 또는 표면에 터치 센서로서의 기능을 가지는 구성으로 할 수도 있다.
또한 본 명세서 등에서는 터치 패널의 기판에, 커넥터나 IC가 장착된 것을 터치 패널 모듈, 표시 모듈, 또는 단순히 터치 패널 등이라고 부르는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치, 표시 장치, 및 그 제작 방법에 대하여 설명한다.
본 발명의 일 형태는 피형성면(formation surface) 위에 채널이 형성되는 반도체층과, 반도체층 위의 게이트 절연층(제 3 절연층이라고도 함)과, 게이트 절연층 위의 게이트 전극을 가지는 트랜지스터이다. 반도체층은 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고도 함)을 포함하여 구성되는 것이 바람직하다.
게이트 전극과 게이트 절연층은 각각 상면 형상이 대략 일치되는 것이 바람직하다. 바꿔 말하면, 게이트 전극과 게이트 절연층은 측면이 연속되도록 가공되는 것이 바람직하다. 예를 들어 게이트 절연층이 되는 절연막과, 게이트 전극이 되는 도전막을 적층한 후에, 같은 에칭 마스크를 사용하여 연속적으로 가공함으로써 형성할 수 있다. 또는 먼저 가공한 게이트 전극을 하드 마스크로 하고 상기 절연막을 가공함으로써 게이트 절연층을 형성하여도 좋다.
또한 반도체층은 채널이 형성될 수 있는 채널 형성 영역과, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 저저항 영역을 가진다. 채널 형성 영역은 반도체층에서의 게이트 전극과 중첩되는 영역이다. 한 쌍의 저저항 영역은 채널 형성 영역을 사이에 두고 제공되고, 채널 형성 영역보다 저항이 낮은 영역이다.
또한 본 명세서 등에서, 트랜지스터의 채널 길이 방향이란 소스 영역과 드레인 영역 사이를 최단 거리로 연결하는 직선에 대하여 평행한 방향 중 하나를 말한다. 즉 채널 길이 방향이란 트랜지스터가 온 상태일 때 반도체층을 흐르는 전류의 방향 중 하나에 상당한다. 또한 채널 폭 방향이란, 상기 채널 길이 방향에 직교하는 방향을 가리킨다. 또한 트랜지스터의 구조나 형상에 따라서는, 채널 길이 방향 및 채널 폭 방향은 하나에 정해지지 않는 경우가 있다.
여기서 반도체층의 하면에 접하고, 산화물을 포함하는 섬 형상의 절연층(제 2 절연층이라고도 함)이 제공되는 것이 바람직하다. 산화물을 포함하는 제 2 절연층을 반도체층에 접하여 제공함으로써 가열에 의하여 이탈되는 산소를 효과적으로 반도체층에 공급하고, 반도체층 내의 산소 결손을 보전할 수 있다.
또한 산화물을 포함하는 제 2 절연층은, 반도체층의 채널 형성 영역이 되는 부분에 접하여 제공되며, 저저항 영역이 되는 부분에는 제공되지 않는 것이 바람직하다. 이에 의하여, 저저항 영역은 채널 형성 영역보다 많은 산소 결손을 가지는 영역이 되기 때문에 캐리어가 발생되기 쉽고, 더 효과적으로 저저항 영역으로 할 수 있다.
또한 반도체층의 저저항 영역 표면은 질화물을 포함하는 절연층(제 4 절연층이라고도 함)이 접하여 제공되는 구성으로 한다. 반도체층에 접하여 질화물을 포함하는 절연층을 제공함으로써, 저저항 영역의 도전성을 더 높이는 효과를 나타낸다. 또한 반도체층에 접하여 질화물을 포함하는 절연층을 제공한 상태에서 가열 처리를 수행하면 저저항화가 더 촉진되기 때문에 바람직하다.
제 4 절연층은 제 1 도전층을 덮어 제공되는 것이 바람직하다. 이에 의하여, 반도체층의 제 1 도전층이 제공되는 부분, 즉 채널 형성 영역에는 접하지 않고, 채널 형성 영역 이외의 부분에만 접하도록, 제 4 절연층을 형성할 수 있다. 그 결과, 자기 정합(自己整合)적으로 저저항화한 저저항 영역을 형성할 수 있다.
질화물로서는 예를 들어 질화 실리콘이나 질화 갈륨 등의 반도체 재료의 질화물, 또는 질화 알루미늄 등의 금속 질화물을 사용하는 것이 특히 바람직하다. 예를 들어, 질화 실리콘을 사용하는 경우에는 수소를 포함하는 질화 실리콘을 사용하는 것이 더 바람직하다. 질화 실리콘은 수소나 산소에 대한 블로킹성을 가지기 때문에, 외부로부터 반도체층으로의 수소의 확산과, 반도체층으로부터 외부로의 산소의 이탈 양쪽을 방지할 수 있어, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 금속 질화물을 사용하는 경우, 알루미늄을 포함하는 것이 특히 바람직하다. 예를 들어, 알루미늄을 스퍼터링 타깃에 사용하고, 성막 가스로서 질소를 포함하는 가스를 사용한 반응 스퍼터링법으로 형성한 질화 알루미늄막은, 성막 가스의 유량 전체에 대한 질소 가스의 유량을 적절히 제어함으로써, 극히 높은 절연성과, 수소나 산소에 대한 극히 높은 블로킹성을 겸비한 막으로 할 수 있다. 그러므로 이와 같은 금속 질화물을 포함하는 절연막을, 반도체층에 접하여 제공함으로써 반도체층을 저저항화할 수 있을 뿐만 아니라, 반도체층으로부터 산소가 이탈되는 것, 및 반도체층으로 수소가 확산되는 것을 적합하게 방지할 수 있다.
금속 질화물로서, 질화 알루미늄을 사용한 경우, 상기 질화 알루미늄을 포함하는 절연층의 두께를 5nm 이상으로 하는 것이 바람직하다. 이와 같이 얇은 막이어도, 수소 및 산소에 대한 높은 블로킹성과, 반도체층의 저저항화의 기능을 양립할 수 있다. 또한 상기 절연층의 두께는 얼마나 두꺼워도 좋지만, 생산성을 고려하여, 500nm 이하, 바람직하게는 200nm 이하, 더 바람직하게는 50nm 이하로 하는 것이 바람직하다.
상술한 바와 같이, 본 발명의 일 형태는 제 2 절연층이 섬 형상을 가지는 구성으로 한다. 또한 제 2 절연층 아래에는 물, 수소, 및 산소에 대한 블로킹성이 높은 절연층(제 1 절연층이라고도 함)을 제공하는 것이 바람직하다. 제 1 절연층으로서는 금속 산화물 또는 상술한 질화물을 사용할 수 있다. 금속 산화물로서는 산화 알루미늄, 산화 하프늄 등의 수소나 산소에 대하여 높은 블로킹성을 가지는 재료를 포함하는 것이 특히 바람직하다.
또한 섬 형상의 반도체층 및 섬 형상의 제 2 절연층보다 외측에서, 제 1 절연층과 제 4 절연층이 접하는 구성으로 하는 것이 바람직하다. 바꿔 말하면, 반도체층 및 제 2 절연층을 제 1 절연층과 제 4 절연층으로 둘러싸는(밀봉하는) 구성으로 하는 것이 바람직하다. 이에 의하여, 제 2 절연층으로부터 방출되는 산소가 외부로 방출되는 것을 효과적으로 억제하고, 그 산소 중 대부분을 반도체층의 채널 형성 영역이 되는 부분에 공급할 수 있는 구성으로 할 수 있다.
여기까지의 구성으로 함으로써 전기 특성이 우수하며, 신뢰성이 높은 반도체 장치를 실현할 수 있다.
이하에서는 더 구체적인 예에 대하여 도면을 참조하여 설명한다.
[구성예 1]
도 1의 (A)는 트랜지스터(100)의 상면도이고, 도 1의 (B)는 도 1의 (A)에 도시된 일점쇄선 A1-A2에서의 절단면의 단면도에 상당하고, 도 1의 (C)는 도 1의 (A)에 도시된 일점쇄선 B1-B2에서의 절단면의 단면도에 상당한다. 또한 도 1의 (A)에서, 트랜지스터(100)의 구성 요소의 일부(게이트 절연층 등)를 생략하여 도시하였다. 또한 일점쇄선 A1-A2의 방향은 채널 길이 방향에 상당하고, 일점쇄선 B1-B2의 방향은 채널 폭 방향에 상당한다. 또한 트랜지스터의 상면도에 대해서는 이후 도면에 있어서도, 도 1의 (A)와 마찬가지로, 구성 요소의 일부를 생략하여 도시하였다.
트랜지스터(100)는 기판(102) 위에 제공되고 절연층(103), 절연층(104), 반도체층(108), 절연층(110), 금속 산화물층(114), 도전층(112), 절연층(116), 절연층(118) 등을 가진다. 절연층(104)은 절연층(103) 위에 제공되고, 반도체층(108)은 절연층(103) 및 절연층(104) 상면에 접하여 제공된다. 절연층(110), 금속 산화물층(114), 및 도전층(112)은 이 순서대로 반도체층(108)의 일부를 덮어 적층되어 있다. 절연층(116)은 절연층(104), 반도체층(108) 상면 및 측면, 절연층(110) 측면, 금속 산화물층(114) 측면, 및 도전층(112) 상면 및 측면을 덮어 제공된다. 절연층(118)은 절연층(116)을 덮어 제공된다.
도전층(112)의 일부는 게이트 전극으로서 기능한다. 절연층(110)의 일부는 게이트 절연층으로서 기능한다. 트랜지스터(100)는 반도체층(108) 위에 게이트 전극이 제공되는, 소위 톱 게이트 트랜지스터이다.
반도체층(108)은 금속 산화물을 포함하는 것이 바람직하다.
예를 들어 반도체층(108)은 인듐과 M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 중에서 선택되는 1종류 또는 복수 종류)과, 아연을 가지는 것이 바람직하다. 특히 M은 알루미늄, 갈륨, 이트륨, 또는 주석으로 하는 것이 바람직하다.
특히, 반도체층(108)으로서 인듐, 갈륨, 및 아연을 포함하는 산화물을 사용하는 것이 바람직하다.
반도체층(108)으로서, 조성이 상이한 층, 또는 결정성이 상이한 층, 또는 불순물 농도가 상이한 층을 적층한 적층 구조로 하여도 좋다.
반도체층(108)은 도전층(112)과 중첩되는 영역, 및 이 영역을 끼우는 저저항 영역(108n)을 가진다. 영역(108n)에는 절연층(116)이 접하여 제공되어 있다. 반도체층(108) 중 도전층(112)과 중첩되는 영역은 트랜지스터(100)의 채널 형성 영역으로서 기능한다. 한편으로 영역(108n)은 트랜지스터(100)의 소스 영역 또는 드레인 영역으로서 기능한다.
또한 도 1의 (A), (B)에 도시된 바와 같이, 트랜지스터(100)는 절연층(118) 위에 도전층(120a) 및 도전층(120b)을 가져도 좋다. 도전층(120a) 및 도전층(120b)은 소스 전극 또는 드레인 전극으로서 기능한다. 도전층(120a) 및 도전층(120b)은 각각 절연층(118) 및 절연층(116)에 제공된 개구부(141a) 또는 개구부(141b)를 통하여 영역(108n)과 전기적으로 접속된다.
도전층(112), 금속 산화물층(114), 및 절연층(110)은 상면 형상이 서로 대략 일치된다.
또한 본 명세서 등에서 "상면 형상이 실질적으로 일치"란, 적층한 층과 층 사이에서 적어도 윤곽의 일부가 중첩되는 것을 말한다. 예를 들어 상층과 하층이 동일한 마스크 패턴, 또는 일부가 동일한 마스크 패턴을 사용하여 가공된 경우를 그 범주에 포함한다. 다만, 엄밀하게 말하면 윤곽이 중첩되지 않고 상층이 하층의 내측에 위치하거나 상층이 하층의 외측에 위치하는 경우도 있어, 이 경우도 "상면 형상이 실질적으로 일치"라고 한다.
절연층(110)과 도전층(112) 사이에 위치하는 금속 산화물층(114)은 절연층(110)에 포함되는 산소가 도전층(112) 측으로 확산되는 것을 방지하는 배리어막으로서 기능한다. 또한 금속 산화물층(114)은 도전층(112)에 포함되는 수소나 물이 절연층(110) 측으로 확산되는 것을 방지하는 배리어막으로서도 기능한다. 금속 산화물층(114)은 예를 들어 적어도 절연층(110)보다 산소 및 수소를 투과시키기 어려운 재료를 사용할 수 있다.
금속 산화물층(114)에 의하여 도전층(112)에 알루미늄이나 구리 등의 산소를 흡인하기 쉬운 재료를 사용한 경우에도 절연층(110)으로부터 도전층(112)으로 산소가 확산되는 것을 방지할 수 있다. 또한 도전층(112)이 수소를 포함하는 경우에도, 절연층(110)을 통하여 도전층(112)으로부터 반도체층(108)에 수소가 공급되는 것이 억제된다. 그 결과, 반도체층(108)의 채널 형성 영역의 캐리어 밀도를 극히 낮은 것으로 할 수 있다.
금속 산화물층(114)으로서는, 절연성 재료 또는 도전성 재료를 사용할 수 있다. 금속 산화물층(114)이 절연성을 가지는 경우에는 게이트 절연층의 일부로서 기능한다. 한편으로, 금속 산화물층(114)이 도전성을 가지는 경우에는 게이트 전극의 일부로서 기능한다.
특히 금속 산화물층(114)으로서, 산화 실리콘보다 비유전율이 높은 절연성 재료를 사용하는 것이 바람직하다. 특히, 산화 알루미늄막, 산화 하프늄막, 또는 하프늄알루미네이트막 등을 사용하는 것이 바람직하다.
또한 금속 산화물층(114)은 스퍼터링 장치를 사용하여 형성하는 것이 바람직하다. 예를 들어, 스퍼터링 장치를 사용하여 산화 알루미늄막을 형성하는 경우, 산소 가스를 포함한 분위기하에서 형성함으로써, 절연층(110)이나 반도체층(108) 내에 적합하게 산소를 첨가할 수 있다. 또한 스퍼터링 장치를 사용하여 산화 알루미늄막을 형성하는 경우, 막 밀도를 높일 수 있어 적합하다.
또한 금속 산화물층(114)으로서는 상기 반도체층(108)에 적용 기능한 산화물 반도체 재료를 사용할 수 있다. 이때, 반도체층(108)과 같은 스퍼터링 타깃을 사용하여 형성한 금속 산화물막을 적용함으로써 장치를 공통화시킬 수 있어 바람직하다.
또는 반도체층(108) 및 금속 산화물층(114)의 양쪽에 인듐 및 갈륨을 포함한 금속 산화물 재료를 사용하는 경우, 반도체층(108)보다 갈륨의 조성(함유 비율)이 높은 재료를 사용하면, 산소에 대한 블로킹성을 더 높일 수 있어 바람직하다. 이때, 반도체층(108)에는 금속 산화물층(114)보다 인듐의 조성이 높은 재료를 사용함으로써 트랜지스터(100)의 전계 효과 이동도를 높일 수 있다.
절연층(116)은 질화물을 포함하는 절연막을 사용하는 것이 바람직하다. 예를 들어, 질화 실리콘이나 질화 갈륨 등의 반도체 재료의 질화물, 또는 질화 알루미늄 등의 금속 질화물을 사용할 수 있다. 금속 질화물을 포함하는 절연막은 예를 들어 알루미늄, 타이타늄, 탄탈럼, 텅스텐, 크로뮴, 및 루테늄 등의 금속 원소 중 적어도 하나와, 질소를 포함하는 것이 바람직하다. 특히, 알루미늄과 질소를 포함하는 막을 사용하면, 절연성이 극히 높아 바람직하다.
절연층(116)에 질화 알루미늄막을 사용하는 경우, 조성식이 AlNx(x는 0보다 크고 2 이하의 실수(實數), 바람직하게는, x는 0.5보다 크고 1.5 이하의 실수)를 만족시키는 막을 사용하는 것이 바람직하다. 이에 의하여, 절연성이 우수하며, 열 전도성이 우수한 막으로 할 수 있기 때문에, 트랜지스터(100)를 구동하였을 때 발생되는 열의 방열성을 높일 수 있다.
또는, 절연층(116)으로서 질화 알루미늄 타이타늄막, 질화 타이타늄막 등을 사용할 수 있다.
영역(108n)은 반도체층(108)의 일부이고, 채널 형성 영역보다 저항이 낮은 영역이다.
여기서 반도체층(108)으로서 인듐을 포함하는 금속 산화물막을 사용한 경우, 영역(108n)의 절연층(116) 측의 계면 근방에 산화 인듐이 석출한 영역, 또는 인듐 농도가 높은 영역이 형성되는 경우가 있다. 예를 들어, X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy) 등의 분석법으로 관측할 수 있는 경우가 있다.
또한 영역(108n)은 채널 형성 영역보다 캐리어 농도가 높은 영역, 산소 결함 밀도가 높은 영역, 또는 n형 영역이라고 할 수도 있다.
또한 반도체층(108)의 채널 형성 영역에 접하는 절연층(104)과 절연층(110)에는 산화물막을 사용하는 것이 바람직하다. 예를 들어 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막 등의 산화물 막을 사용할 수 있다. 이로써 트랜지스터(100)의 제작 공정에서의 가열 처리 등에 의하여, 절연층(104)이나 절연층(110)으로부터 이탈된 산소를 반도체층(108)의 채널 형성 영역에 공급하여, 반도체층(108) 내의 산소 결손을 저감시킬 수 있다.
절연층(104)보다 하측(기판(102) 측)에 제공되는 절연층(103)으로서는 산소 및 수소를 확산시키기 어려운 절연막을 사용하는 것이 바람직하다. 특히, 산화 알루미늄막, 산화 하프늄막, 또는 하프늄 알루미네이트막 등의 금속 산화물막, 또는 질화 알루미늄, 질화산화 알루미늄, 질화 실리콘, 질화산화 실리콘 등의 질소를 포함하는 절연막을 사용할 수 있다.
산화 알루미늄막, 산화 하프늄막, 및 하프늄 알루미네이트막 등은 막 두께가 얇은 경우에도 매우 높은 배리어성을 가진다. 그러므로, 그 두께를 0.5nm 이상 50nm 이하, 바람직하게는 1nm 이상 40nm 이하, 더 바람직하게는 2nm 이상 30nm 이하의 두께로 할 수 있다. 특히, 산화 알루미늄막은 수소 등에 대한 배리어성이 높으므로, 매우 얇게(예를 들어 0.5nm 이상 1.5nm 이하) 하여도, 충분한 효과를 얻을 수 있다. 예를 들어, 스퍼터링법 또는 원자층 퇴적법(ALD: Atomic Layer Deposition) 등의 성막 방법으로 형성할 수 있다.
여기서 반도체층(108)과 절연층(104)은 각각 섬 형상으로 가공된다. 도 1의 (A)에서는, 절연층(104)의 윤곽을 파선으로 나타내었다.
절연층(104)은 채널 길이 방향의 단부가 반도체층(108)의 단부보다 내측에 위치한다. 한편으로 채널 폭 방향의 단부는 반도체층(108)의 단부보다 외측에 위치한다. 바꿔 말하면, 반도체층(108)은 채널 길이 방향에서 절연층(104)의 한 쌍의 단부를 넘어 외측으로 연장하고, 채널 폭 방향에서 절연층(104)의 한 쌍의 단부보다 내측에 위치한다고 말할 수도 있다.
반도체층(108)의 채널 형성 영역과 중첩되도록 절연층(104)이 제공된다. 또한 반도체층(108)의 영역(108n)은 절연층(104)과 중첩되지 않는 영역을 가진다. 적어도, 영역(108n)의 도전층(120a)과 접하는 부분, 및 도전층(120b)과 접하는 부분에는 절연층(104)이 제공되지 않는 것이 바람직하다.
또한 도 1의 (B), (C)에 도시된 바와 같이, 반도체층(108) 및 절연층(104)보다 외측의 영역에서 절연층(103)과 절연층(116)이 접하여 제공된다. 이에 의하여 반도체층(108) 및 절연층(104) 등이, 절연층(103) 및 절연층(116)으로 밀봉된 구조로 할 수 있다. 이와 같은 구조에 의하여, 외부로부터 트랜지스터(100)의 반도체층(108) 및 절연층(104) 등으로 수소가 확산되는 것, 및 반도체층(108) 및 절연층(104) 내의 산소가 외부로 확산되는 것을 효과적으로 억제할 수 있다.
또한 절연층(118) 내에는 수소가 포함되는 경우가 있지만, 반도체층(108)에 접하는 산화물막을 포함하는 절연층(104)이나 절연층(110)은 절연층(116)에 의하여 절연층(118)과 접하지 않는 구성이 되어 있다. 그러므로, 절연층(118) 내에 수소가 포함되는 경우에도, 트랜지스터(100)의 제작 공정에 가해지는 열 등에 의하여, 상기 수소가 절연층(104) 및 절연층(110)을 통하여 반도체층(108)으로 확산되는 것을 효과적으로 방지할 수 있다.
여기서 반도체층(108), 및 반도체층(108) 내에 형성될 수 있는 산소 결손에 대하여 설명한다.
반도체층(108)에 형성되는 산소 결손은 트랜지스터 특성에 영향을 미치기 때문에 문제가 된다. 예를 들어 반도체층(108) 내에 산소 결손이 형성되면, 상기 산소 결손에 수소가 결합되어 캐리어 공급원이 될 수 있다. 반도체층(108) 내에 캐리어 공급원이 생성되면, 트랜지스터(100)의 전기 특성의 변동, 대표적으로는 문턱 전압의 변동이 발생한다. 따라서, 반도체층(108)에서는 산소 결손이 적을수록 바람직하다.
따라서 본 발명의 일 형태에서는 반도체층(108) 근방의 절연막, 구체적으로는 반도체층(108) 상방에 위치하는 절연층(110), 및 하방에 위치하는 절연층(104)이 산화물막을 포함한 구성이다. 제작 공정 중의 열 등으로 인하여 절연층(104) 및 절연층(110)으로부터 반도체층(108)으로 산소를 이동시킴으로써 반도체층(108) 내의 산소 결손을 저감시킬 수 있다.
또한 반도체층(108)은 In의 원자수비가 M의 원자수비보다 많은 영역을 가지는 것이 바람직하다. In의 원자수비가 많을수록 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다.
여기서, In, Ga, Zn을 포함하는 금속 산화물인 경우, In과 산소의 결합력은 Ga과 산소의 결합력보다 약하므로, In의 원자수비가 큰 경우에는, 금속 산화물막 내에 산소 결손이 형성되기 쉽다. 또한 Ga 대신에, 상기 M으로 나타내는 금속 원소를 사용한 경우에도 같은 경향이 있다. 금속 산화물막 내에 산소 결손이 많이 존재하면, 트랜지스터의 전기 특성의 저하나, 신뢰성의 저하가 일어난다.
그러나, 본 발명의 일 형태에서는 금속 산화물을 포함하는 반도체층(108) 내에 매우 많은 산소를 공급할 수 있으므로, In의 원자수비가 큰 금속 산화물 재료를 사용할 수 있게 된다. 이에 의하여, 매우 높은 전계 효과 이동도와, 안정된 전기 특성과, 높은 신뢰성을 겸비한 트랜지스터를 실현할 수 있다.
예를 들어 In의 원자수비가 M의 원자수비에 대하여 1.5배 이상, 또는 2배 이상, 또는 3배 이상, 또는 3.5배 이상, 또는 4배 이상인 금속 산화물을 적합하게 사용할 수 있다.
특히, 반도체층(108)의 In, M, 및 Zn의 원자수비를 In:M:Zn=5:1:6 또는 그 근방(In이 5인 경우, M이 0.5 이상 1.5 이하이며, Zn이 5 이상 7 이하를 포함함)으로 하는 것이 바람직하다. 또는 In, M, 및 Zn의 원자수비를 In:M:Zn=4:2:3 또는 그 근방으로 하는 것이 바람직하다. 또한 반도체층(108)의 조성으로서, 반도체층(108)의 In, M, 및 Zn의 원자수비를 실질적으로 같게 하여도 좋다. 즉, In, M, 및 Zn의 원자수비가 In:M:Zn=1:1:1 또는 그 근방의 재료를 포함하여도 좋다.
예를 들어 상기 전계 효과 이동도가 높은 트랜지스터를, 게이트 신호를 생성하는 게이트 드라이버에 사용함으로써, 베젤 폭이 좁은 (슬림 베젤이라고도 함) 표시 장치를 제공할 수 있다. 또한 상기 전계 효과 이동도가 높은 트랜지스터를, 소스 드라이버(특히, 소스 드라이버가 가지는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 사용함으로써, 표시 장치에 접속되는 배선수가 적은 표시 장치를 제공할 수 있다.
또한 반도체층(108)이, In의 원자수비가 M의 원자수비보다 많은 영역을 가져도, 반도체층(108)의 결정성이 높은 경우, 전계 효과 이동도가 낮아지는 경우가 있다. 반도체층(108)의 결정성은, 예를 들어 X선 회절(XRD: X-Ray Diffraction)을 사용하여 분석하거나, 또는 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용하여 분석함으로써 해석할 수 있다.
여기서, 반도체층(108)에 혼입되는 수소 또는 수분 등의 불순물은 트랜지스터 특성에 영향을 미치기 때문에 문제가 된다. 따라서, 반도체층(108)에서는 수소 또는 수분 등의 불순물이 적을수록 바람직하다. 불순물 농도가 낮으며 결함 준위 밀도가 낮은 금속 산화물막을 사용함으로써, 우수한 전기 특성을 가지는 트랜지스터를 제작할 수 있어 바람직하다. 불순물 농도를 낮게, 결함 준위 밀도를 낮게(산소 결손을 적게) 함으로써 막 내의 캐리어 밀도를 낮출 수 있다. 이와 같은 금속 산화물막을 반도체층에 사용한 트랜지스터는 문턱 전압이 음이 되는 전기 특성(노멀리 온(normally on)이라고도 함)이 되는 경우가 적다. 또한 이와 같은 금속 산화물을 사용한 트랜지스터는 오프 전류가 현저하게 작은 특성을 얻을 수 있다.
또한 반도체층(108)이 2층 이상의 적층 구조를 가져도 좋다.
예를 들어, 조성이 상이한 2 이상의 금속 산화물막이 적층된 반도체층(108)을 사용할 수 있다. 예를 들어 In-Ga-Zn 산화물을 사용한 경우에 In, M, 및 Zn의 원자수비가 In:M:Zn=5:1:6, In:M:Zn=4:2:3, In:M:Zn=1:1:1, In:M:Zn=2:2:1, In:M:Zn=1:3:4, In:M:Zn=1:3:2, 또는 이들의 근방인 스퍼터링 타깃으로 형성하는 막 중, 2 이상을 적층하여 사용하는 것이 바람직하다.
또한 결정성이 상이한 2 이상의 금속 산화물막을 적층한 반도체층(108)을 사용할 수 있다. 이 경우, 같은 산화물 타깃을 사용하고, 성막 조건을 다르게 함으로써 대기에 접촉되지 않고 연속적으로 형성되는 것이 바람직하다.
예를 들어 먼저 형성하는 제 1 금속 산화물막의 성막 시의 산소 유량비를, 그 다음에 형성하는 제 2 금속 산화물막의 성막 시의 산소 유량비보다 작게 한다. 또는 제 1 금속 산화물막의 성막 시에 산소를 흘리지 않는 조건으로 한다. 이로써 제 2 금속 산화물막의 성막 시에 산소를 효과적으로 공급할 수 있다. 또한 제 1 금속 산화물막을 제 2 금속 산화물막보다 결정성이 낮고 전기 전도성이 높은 막으로 할 수 있다. 한편으로, 상부에 제공되는 제 2 금속 산화물막을 제 1 금속 산화물막보다 결정성이 높은 막으로 함으로써, 반도체층(108)의 가공 시나 게이트 절연층(110)의 성막 시에 받는 대미지를 억제할 수 있다.
더 구체적으로는, 제 1 금속 산화물막의 성막 시의 산소 유량비를 0% 이상 50% 미만, 바람직하게는 0% 이상 30% 이하, 더 바람직하게는 0% 이상 20% 이하, 대표적으로는 10%로 한다. 또한 제 2 금속 산화물막의 성막 시의 산소 유량비를 50% 이상 100% 이하, 바람직하게는 60% 이상 100% 이하, 더 바람직하게는 80% 이상 100% 이하, 더 바람직하게는 90% 이상 100% 이하, 대표적으로는 100%로 한다. 또한 제 1 금속 산화물막과 제 2 금속 산화물막에서, 성막 시의 압력, 온도, 전력 등의 조건을 다르게 하여도 좋지만, 산소 유량비 외의 조건을 같게 함으로써, 성막 공정에 걸리는 시간을 단축할 수 있어 바람직하다.
이와 같은 구성으로 함으로써 전기 특성이 우수하고, 또한 신뢰성이 높은 트랜지스터(100)를 실현할 수 있다.
여기까지가 구성예 1에 대한 설명이다.
[구성예 2]
이하에서는 상기 구성예 1과 일부의 구성이 다른 트랜지스터의 구성예에 대하여 설명한다. 또한 이하에서는, 상기 구성예 1과 중복되는 부분은 설명을 생략하는 경우가 있다. 또한 이하에서 제시하는 도면에 있어서, 상기 구성예와 같은 기능을 가지는 부분에 대해서는 해칭 패턴을 같게 하고, 부호를 붙이지 않는 경우도 있다.
도 2의 (A)는 트랜지스터(100A)의 상면도이고, 도 2의 (B)는 트랜지스터(100A)의 채널 길이 방향을 포함하는 단면도이고, 도 2의 (C)는 트랜지스터(100A)의 채널 폭 방향의 단면도이다.
트랜지스터(100A)는 주로 기판(102)과 절연층(103) 사이에 도전층(106)을 가지는 점에서, 구성예 1과 상이하다. 도전층(106)은 절연층(104) 및 절연층(103)을 개재하여 반도체층(108) 및 도전층(112)과 중첩되는 영역을 가진다.
트랜지스터(100A)에서, 도전층(106)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서의 기능을 가지고, 도전층(112)은 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서의 기능을 가진다. 또한 절연층(103) 및 절연층(104)의 일부는 제 1 게이트 절연층으로서 기능하고, 절연층(110)의 일부는 제 2 게이트 절연층으로서 기능한다.
반도체층(108)에서 도전층(112) 및 도전층(106) 중 적어도 한쪽과 중첩되는 부분은 채널 형성 영역으로서 기능한다. 또한 이하에서는 설명을 용이하게 하기 위하여, 반도체층(108)에서 도전층(112)과 중첩되는 부분을 채널 형성 영역이라고 부르는 경우가 있지만, 실제로는 도전층(112)과 중첩되지 않고, 도전층(106)과 중첩되는 부분(영역(108n)을 포함한 부분)에도 채널이 형성될 수 있다.
또한 도 2의 (C)에 도시된 바와 같이 도전층(106)은 금속 산화물층(114), 절연층(110), 및 절연층(103)에 제공된 개구부(142)를 통하여 도전층(112)과 전기적으로 접속되어도 좋다. 이에 의하여, 도전층(106)과 도전층(112)에는 같은 전위를 공급할 수 있다.
도전층(106)에는 도전층(112), 도전층(120a), 또는 도전층(120b)과 같은 재료를 사용할 수 있다. 특히 도전층(106)에 구리를 포함한 재료를 사용하면 배선 저항을 낮출 수 있어 바람직하다.
또한, 도 2의 (A), (C)에 도시된 바와 같이, 채널 폭 방향에서 도전층(112) 및 도전층(106)이 반도체층(108)의 단부보다 외측에 돌출하는 것이 바람직하다. 이때, 도 2의 (C)에 도시된 바와 같이, 반도체층(108)의 채널 폭 방향의 전체가 절연층(110)과 절연층(104)을 개재하여 도전층(112)과 도전층(106)에 의하여 덮인 구성이 된다.
이와 같은 구성으로 함으로써 반도체층(108)을 한 쌍의 게이트 전극에 의하여 생기는 전계로 전기적으로 둘러쌀 수 있다. 이때 특히 도전층(106)과 도전층(112)에 같은 전위를 공급하는 것이 바람직하다. 이로써, 채널을 유발시키기 위한 전계를 반도체층(108)에 효과적으로 인가할 수 있기 때문에 트랜지스터(100A)의 온 전류를 증대시킬 수 있다. 그러므로 트랜지스터(100A)를 미세화할 수도 있게 된다.
또한, 도전층(112)과 도전층(106)을 접속시키지 않는 구성으로 하여도 좋다. 이때, 한 쌍의 게이트 전극의 한쪽에 정전위를 공급하고, 다른 쪽에 트랜지스터(100A)를 구동하기 위한 신호를 공급하여도 좋다. 이때 한쪽 전극에 공급하는 전위에 의하여 트랜지스터(100A)를 다른 쪽 전극으로 구동할 때의 문턱 전압을 제어할 수도 있다.
트랜지스터(100A)는 절연층(104)이 도전층(106)보다 내측에 제공되는 예를 나타내었다. 즉, 트랜지스터(100A)의 채널 길이 방향에서 절연층(104)의 단부는 도전층(106)의 단부보다 내측에 위치하고, 채널 폭 방향에서도 절연층(104)의 단부가 도전층(106)의 단부보다 내측에 위치하도록 가공된다.
또한 도 2의 (A)에 도시된 바와 같이, 도전층(106)과 도전층(120a)의 교차부, 및 도전층(106)과 도전층(120b)의 교차부에는 절연층(104a)이 제공된다.
도 2의 (B)에 도전층(120b)과 도전층(106)의 교차부를 도시하였다. 절연층(104a)은 절연층(104)과 동일면 위에 위치하며, 동일 재료를 포함하는 절연층이다. 예를 들어 절연층(104a)은 절연층(104)과 동일한 절연막을 가공하여 형성할 수 있다. 절연층(104a)을 도전층(120b)과 도전층(106)이 교차되는 부분에 배치함으로써, 도전층(120b)과 도전층(106) 사이의 기생 용량을 저감할 수 있다.
또한 여기서는 도전층(106)과 도전층(120a) 또는 도전층(120b)의 교차부에 절연층(104a)을 배치하는 경우를 예시하였지만, 이에 한정되지 않는다. 예를 들어 도전층(112)(또는 도전층(112)과 같은 도전막을 가공하여 얻어지는 배선)이나, 반도체층(108)과 같은 반도체막을 가공하여 얻어지는 배선 등과 도전층(106)의 교차부에, 절연층(104a)을 배치함으로써, 상기와 마찬가지로 기생 용량을 저감할 수 있다.
여기까지가 구성예 2에 대한 설명이다.
[변형예]
다음으로 구성예 2의 변형예에 대하여 설명한다.
[변형예 1]
도 3의 (A), (B), (C)에 도시된 트랜지스터(100B)는 절연층(104)을 도전층(112)과 같은 포토 마스크를 사용하여 가공한 경우의 예이다.
절연층(104)과 도전층(112)은 평면에서 볼 때 그 윤곽이 대략 일치된다. 또한 절연층(104)이나 도전층(112)의 가공 조건에 따라서는 절연층(104)의 윤곽이 도전층(112)의 윤곽의 내측에 위치하는 경우나, 반대로 외측에 위치하는 경우가 있다.
이와 같이, 절연층(104)과 도전층(112)의 가공에 사용하는 포토 마스크를 공통화함으로써, 제조 비용을 저감할 수 있다.
또한 여기서는 도전층(112)이 섬 형상을 가지고, 도전층(106)의 일부가 배선으로서 기능하는 경우에 대하여 나타내었지만, 도전층(106)을 섬 형상으로 하고, 도전층(112)의 일부를 배선으로서 사용하는 레이아웃 패턴을 적용할 수도 있다. 그 경우, 절연층(104)은 도전층(106)과 같은 포토 마스크를 사용하여 가공하면 좋다.
[변형예 2]
도 4의 (A)에 도시된 채널 폭 방향의 단면은 주로 절연층(104)의 채널 폭 방향의 길이가 다르다는 점에서, 도 2의 (C)와 상이하다.
도 4의 (A)에서는 절연층(104)의 채널 폭 방향의 단부가 도전층(112)의 채널 폭 방향의 단부보다 외측에 위치하며, 도전층(106)의 채널 폭 방향의 단부보다 내측에 위치하는 경우를 도시하였다.
또한 도전층(112)과 도전층(106)은 금속 산화물층(114), 절연층(110), 절연층(104), 및 절연층(103)에 제공된 개구부(142)를 통하여 전기적으로 접속된다.
[변형예 3]
도 4의 (B)는 절연층(104)의 채널 폭 방향의 단부가 도전층(112)의 채널 폭 방향의 단부, 및 도전층(106)의 채널 폭 방향의 단부보다 내측에 위치하며, 개구부(142)가 제공되는 부분에 절연층(104)이 위치하는 예이다.
[변형예 4]
도 4의 (C)는 절연층(104)의 채널 폭 방향의 단부가 도전층(112)의 채널 폭 방향의 단부, 및 도전층(106)의 채널 폭 방향의 단부보다 외측에 위치하는 예이다.
여기까지가 변형예에 대한 설명이다.
[응용예]
다음으로 상술한 트랜지스터를 표시 장치의 화소에 적용한 경우의 예에 대하여 설명한다.
도 5는 복수의 부화소가 매트릭스로 배치된 표시 장치의 상면 개략도이다. 하나의 부화소는 적어도 하나의 트랜지스터(100)와, 이 트랜지스터(100)와 전기적으로 접속하는 화소 전극으로서 기능하는 도전층(131)을 가진다. 또한 여기서는 간략화한 부화소의 구성을 나타내었지만, 부화소에 적용하는 표시 소자에 따라, 다른 트랜지스터나 용량 소자 등을 적절히 제공할 수 있다.
도 5에서, 도전층(112)은 게이트선(주사선이라고도 함)으로서 기능하고, 도전층(120a)은 소스선(신호선, 비디오 신호선이라고도 함)으로서 기능하고, 도전층(120b)은 트랜지스터(100)와 도전층(131)을 전기적으로 접속하는 배선으로서 기능한다.
도 5에서는 섬 형상을 가지는 절연층(104)이, 하나의 트랜지스터마다 하나 제공된다. 절연층(104)은 트랜지스터(100)의 반도체층(108)의 채널 형성 영역을 포함하도록 배치되며, 도전층(120a) 및 도전층(120b)과 반도체층(108)의 접속부(개구부(141a), 개구부(141b))에는 배치되지 않도록 제공된다.
또한 도 5에서는 도전층(112)과 도전층(120a)의 교차부에서, 절연층(104a)이 제공된다.
본 발명의 일 형태의 트랜지스터는, 표시 장치뿐만 아니라, 다양한 회로나 장치에 적용할 수 있다. 예를 들어 전자 기기 등에 실장되는 IC 칩 내의 연산 회로, 메모리 회로, 구동 회로, 및 인터페이스 회로 등의 각종 회로, 또는 액정 소자나 유기 EL 소자 등이 적용된 디스플레이 디바이스나, 각종 센서 디바이스에서의 구동 회로 등에 적합하게 사용할 수 있다.
여기까지가 응용예에 대한 설명이다.
[반도체 장치의 구성 요소]
다음으로, 본 실시형태의 반도체 장치에 포함되는 구성 요소에 대하여 자세히 설명한다.
[기판]
기판(102)의 재질 등에 큰 제한은 없지만, 적어도 나중의 열처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 실리콘이나 탄소화 실리콘을 재료로 한 단결정 반도체 기판 및 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다.
또한 기판(102)으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터(100) 등을 형성하여도 좋다. 또는 기판(102)과 트랜지스터(100) 등 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(102)으로부터 분리하고 다른 기판에 전재(轉載)하는 데 사용할 수 있다. 그때 트랜지스터(100) 등은 내열성이 떨어지는 기판이나 가요성 기판에도 전재할 수 있다.
[절연층(104)]
절연층(104)으로서는 스퍼터링법, CVD법, 증착법, 펄스 레이저 퇴적(PLD)법 등을 적절히 사용하여 형성할 수 있다. 또한 절연층(104)으로서는 예를 들어, 산화물 절연막 또는 질화물 절연막을 단층으로 또는 적층하여 형성할 수 있다. 또한 반도체층(108)과의 계면 특성을 향상시키기 위하여, 절연층(104)에서 적어도 반도체층(108)과 접하는 영역은 산화물 절연막으로 형성되는 것이 바람직하다. 또한 절연층(104)에는 가열됨으로써 산소를 방출하는 막이 사용되는 것이 바람직하다.
절연층(104)으로서, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn 산화물 등을 사용하면 좋고, 단층 또는 적층으로 제공할 수 있다.
또한 절연층(104)에서 반도체층(108)과 접하는 측에 질화 실리콘막 등의 산화물막 외의 막을 사용한 경우, 반도체층(108)과 접하는 표면에 대하여 산소 플라스마 처리 등의 전 처리를 수행하여 상기 표면 또는 표면 근방을 산화시키는 것이 바람직하다.
[도전막]
게이트 전극으로서 기능하는 도전층(112) 및 도전층(106), 소스 전극으로서 기능하는 도전층(120a), 드레인 전극으로서 기능하는 도전층(120b)으로서는 크로뮴, 구리, 알루미늄, 금, 은, 아연, 몰리브데넘, 탄탈럼, 타이타늄, 텅스텐, 망가니즈, 니켈, 철, 코발트 중에서 선택되는 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
또한 도전층(112), 도전층(106), 도전층(120a), 및 도전층(120b)에는 In-Sn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, In-Zn 산화물, In-Sn-Si 산화물, In-Ga-Zn 산화물 등의 산화물 도전체 또는 금속 산화물막을 적용할 수도 있다.
여기서 산화물 도전체(OC: Oxide Conductor)에 대하여 설명한다. 예를 들어 반도체 특성을 가지는 금속 산화물에 산소 결손을 형성하고, 상기 산소 결손에 수소를 첨가하면 전도대 근방에 도너 준위가 형성된다. 그 결과, 금속 산화물은 도전성이 높아져 도전체화된다. 도전체화된 금속 산화물을 산화물 도전체라고 할 수 있다.
또한 도전층(112) 등으로서 상기 산화물 도전체(금속 산화물)를 포함한 도전막과, 금속 또는 합금을 포함한 도전막의 적층 구조로 하여도 좋다. 금속 또는 합금을 포함한 도전막을 사용함으로써 배선 저항을 작게 할 수 있다. 이때, 게이트 절연막으로서 기능하는 절연층과 접하는 측에는 산화물 도전체를 포함한 도전막을 적용하는 것이 바람직하다.
또한 도전층(112), 도전층(106), 도전층(120a), 도전층(120b)에는 상술한 금속 원소 중에서도 특히 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 어느 하나 또는 복수를 가지면 바람직하다. 특히, 질화 탄탈럼막을 사용하는 것이 적합하다. 상기 질화 탄탈럼막은 도전성을 가지고, 또한 구리, 산소 또는 수소에 대한 배리어성이 높고, 그 자체로부터의 수소 방출이 적기 때문에, 반도체층(108)과 접하는 도전막 또는 반도체층(108) 근방의 도전막으로서 적합하게 사용할 수 있다.
[절연층(110)]
트랜지스터(100) 등의 게이트 절연막으로서 기능하는 절연층(110)은 PECVD법, 스퍼터링법 등으로 형성할 수 있다. 절연층(110)으로서는 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 중 1종류 이상을 포함한 절연층을 사용할 수 있다. 또한 절연층(110)을 2층의 적층 구조 또는 3층 이상의 적층 구조로 하여도 좋다.
또한 반도체층(108)과 접하는 절연층(110)은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 과잉으로 산소를 함유하는 영역을 가지는 것이 더 바람직하다. 바꿔 말하면, 절연층(110)은 산소를 방출할 수 있는 절연막이다. 예를 들어 산소 분위기하에서 절연층(110)을 형성하거나, 성막 후의 절연층(110)에 대하여 산소 분위기하에서의 가열 처리, 플라스마 처리 등을 행하거나, 또는 절연층(110) 위에 산소 분위기하에서 산화물막을 성막함으로써 절연층(110) 내에 산소를 공급할 수도 있다.
또한 절연층(110)으로서, 산화 실리콘이나 산화질화 실리콘과 비교하여 비유전율이 높은 산화 하프늄 등의 재료를 사용할 수도 있다. 이로써 절연층(110)의 막 두께를 두껍게 하여 터널 전류로 인한 누설 전류를 억제할 수 있다. 특히 결정성을 가지는 산화 하프늄은 비정질 산화 하프늄과 비교하여 비유전율이 높아 바람직하다.
[반도체층]
반도체층(108)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 스퍼터링 타깃은 In의 원자수비가 M의 원자수비 이상인 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5 등을 들 수 있다.
또한 스퍼터링 타깃으로서는 다결정 산화물을 포함한 타깃을 사용하면, 결정성을 갖는 반도체층(108)을 형성하기 쉬워지기 때문에 바람직하다. 또한 성막되는 반도체층(108)의 원자수비는 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어 반도체층(108)에 사용하는 스퍼터링 타깃의 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 경우, 성막되는 반도체층(108)의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방인 경우가 있다.
또한 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방이라고 기재된 경우, In의 원자수비를 4로 하였을 때, Ga의 원자수비가 1 이상 3 이하이고, Zn의 원자수비가 2 이상 4 이하인 경우를 포함한다. 또한 원자수비가 In:Ga:Zn=5:1:6 또는 그 근방이라고 기재된 경우, In의 원자수비를 5로 하였을 때, Ga의 원자수비가 0.1보다 크고 2 이하이고, Zn의 원자수비가 5 이상 7 이하인 경우를 포함한다. 또한 원자수비가 In:Ga:Zn=1:1:1 또는 그 근방이라고 기재하는 경우, In의 원자수비를 1로 하였을 때, Ga의 원자수비가 0.1보다 크고 2 이하이고, Zn의 원자수비가 0.1보다 크고 2 이하인 경우를 포함한다.
또한 반도체층(108)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상이다. 이와 같이, 실리콘보다 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
또한 반도체층(108)은 비단결정 구조인 것이 바람직하다. 비단결정 구조는 예를 들어, 후술하는 CAAC구조, 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중, 비정질 구조는 가장 결함 준위 밀도가 높고 CAAC 구조는 가장 결함 준위 밀도가 낮다.
이하에서는, CAAC(c-axis aligned crystal)에 대하여 설명한다. CAAC는 결정 구조의 일례를 나타낸다.
CAAC 구조란, 복수의 나노 결정(최대 직경이 10nm 미만인 결정 영역)을 가지는 박막 등의 결정 구조의 하나이고, 각 나노 결정은 c축이 특정 방향으로 배향하고, 또한 a축 및 b축은 배향성을 가지지 않고, 나노 결정끼리가 입계를 형성하지 않고 연속적으로 연결된다는 특징을 가지는 결정 구조이다. 특히 CAAC 구조를 가지는 박막은 각 나노 결정의 c축이 박막의 두께 방향, 피형성면의 법선 방향, 또는 박막의 표면의 법선 방향으로 배향하기 쉽다는 특징을 가진다.
CAAC-OS(Oxide Semiconductor)는 결정성이 높은 산화물 반도체이다. 한편으로, CAAC-OS는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하하는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서, CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로, CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다.
여기서, 결정학에 있어서 단위 격자를 구성하는 a축, b축, 및 c축의 3개의 축(결정축)에 대하여, 특이적인 축을 c축으로 한 단위 격자를 취하는 것이 일반적이다. 특히 층상 구조를 가지는 결정에서는, 층의 면 방향에 대하여 평행한 2개의 축을 a축 및 b축으로 하고, 층과 교차하는 축을 c축으로 하는 것이 일반적이다. 이와 같은 층상 구조를 가지는 결정의 대표적인 예로서, 육방정계로 분류되는 그래파이트가 있고, 그 단위 격자의 a축 및 b축은 벽개(劈開)면에 대하여 평행하고, c축은 벽개면과 직교한다. 예를 들어 층상 구조인 YbFe2O4형 결정 구조를 취하는 InGaZnO4의 결정은 육방정계로 분류할 수 있고, 그 단위 격자의 a축 및 b축은 층의 면 방향에 대하여 평행하고, c축은 층(즉 a축 및 b축)과 직교한다.
금속 산화물의 결정 구조의 일례에 대하여 설명한다. 또한 이하에서는, In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하여 스퍼터링법으로 성막된 금속 산화물을 일례로서 설명한다. 상기 타깃을 사용하여, 기판 온도를 100℃ 이상 130℃ 이하로 하고 스퍼터링법으로 형성한 금속 산화물은, nc(nano crystal) 구조 및 CAAC 구조 중 어느 한쪽의 결정 구조, 또는 이들이 혼재된 구조를 가지기 쉽다. 한편으로, 기판 온도를 실온(R.T.)으로 하고, 스퍼터링법으로 형성한 금속 산화물은 nc의 결정 구조를 가지기 쉽다. 또한 여기서 실온(R.T.)은 기판을 의도적으로 가열하지 않은 경우의 온도를 포함한다.
[제작 방법의 예]
이하에서는, 본 발명의 일 형태의 트랜지스터의 제작 방법의 예에 대하여 설명한다. 여기서는, 구성예 2에서 예시한 트랜지스터(100A)를 예로 들어 설명한다.
또한 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 진공 증착법, 펄스 레이저 퇴적(PLD: Pulse Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 형성할 수 있다. CVD법으로서는, 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced CVD)법이나, 열 CVD법 등이 있다. 또한 열 CVD법의 하나에 유기 금속 화학 기상 퇴적(MOCVD: Metal Organic CVD)법이 있다.
또한 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은, 스핀 코팅, 딥, 스프레이 도포, 잉크젯, 디스펜스, 스크린 인쇄, 오프셋 인쇄 등의 방법, 닥터 나이프, 슬릿 코터, 롤 코터, 커튼 코터, 나이프 코터 등에 의하여 형성할 수 있다.
또한 반도체 장치를 구성하는 박막을 가공할 때는 포토리소그래피법 등을 사용하여 가공할 수 있다. 이 외에, 나노 임프린트법, 샌드 블라스트법(sandblasting method), 리프트 오프법 등에 의하여 박막을 가공하여도 좋다. 또한 메탈 마스크 등 차폐 마스크를 사용하는 성막 방법에 의하여 섬 형상의 박막을 직접 형성하여도 좋다.
포토리소그래피법으로서 대표적으로는 다음 2가지 방법이 있다. 하나는 가공하고자 하는 박막 위에 레지스트 마스크를 형성하고, 에칭 등에 의하여 상기 박막을 가공하고, 레지스트 마스크를 제거하는 방법이다. 다른 하나는 감광성을 가지는 박막을 형성한 후에, 노광, 현상을 수행하여 상기 박막을 원하는 형상으로 가공하는 방법이다.
포토리소그래피법에서, 노광에 사용되는 광에는 예를 들어 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 또는 이들을 혼합시킨 광을 사용할 수 있다. 그 외에, 자외선이나 KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수도 있다. 또한 액침 노광 기술에 의하여 노광을 수행하여도 좋다. 또한 노광에 사용하는 광으로서, 극단 자외광(EUV: Extreme Ultra-violet)이나 X선을 사용하여도 좋다. 또한 노광에 사용하는 광 대신에, 전자 빔을 사용할 수도 있다. 극단 자외광, X선, 또는 전자 빔을 사용하면, 매우 미세히 가공할 수 있기 때문에 바람직하다. 또한 전자 빔 등의 빔을 주사함으로써 노광을 수행하는 경우에는, 포토 마스크는 불필요하다.
박막의 에칭에는, 드라이 에칭법, 웨트 에칭법, 샌드 블라스트법 등을 사용할 수 있다.
도 6 내지 도 8 각각에는 트랜지스터(100A)의 제작 공정의 각 단계에서의 채널 길이 방향 및 채널 폭 방향의 단면을 나란히 도시하였다.
[도전층(106)의 형성]
기판(102) 위에 도전막을 성막하고, 이를 에칭에 의하여 가공하여, 게이트 전극으로서 기능하는 도전층(106)을 형성한다(도 6의 (A)).
[절연층(103), 절연층(104)의 형성]
이어서, 기판(102), 도전층(106)을 덮어 절연층(103)과 절연막(104f)을 적층하여 형성한다(도 6의 (B)). 절연층(103) 및 절연막(104f)은 각각 PECVD법, ALD법, 스퍼터링법 등을 사용하여 형성할 수 있다.
예를 들어, 절연층(103)은 ALD법, PECVD법, 또는 스퍼터링을 사용하여 형성하고, 절연막(104f)은 PECVD법 또는 스퍼터링법을 사용하여 형성할 수 있다.
이어서, 절연막(104f)의 일부를 에칭에 의하여 제거하고, 섬 형상으로 가공하여 절연층(104) 및 절연층(104a)을 형성한다(도 6의 (C)).
[반도체층(108)의 형성]
이어서 절연층(104) 및 절연층(103) 위에 금속 산화물막을 성막하고, 이를 가공함으로써 반도체층(108)을 형성한다(도 7의 (A)).
금속 산화물막은 금속 산화물 타깃을 사용하는 스퍼터링법으로 형성하는 것이 바람직하다.
또한 금속 산화물막을 성막할 때, 산소 가스에 더하여 불활성 가스(예를 들어 헬륨 가스, 아르곤 가스, 또는 제논 가스 등)를 혼합시켜도 좋다. 또한 금속 산화물막을 성막할 때의 성막 가스 전체에서 차지하는 산소 가스의 비율(이후 산소 유량비라고도 함)이 높을수록 금속 산화물막의 결정성을 높일 수 있어 신뢰성이 높은 트랜지스터를 실현할 수 있다. 한편으로, 산소 유량비가 낮을수록 금속 산화물막의 결정성이 낮아져 온 전류가 높인 트랜지스터로 할 수 있다.
또한 금속 산화물막의 형성 조건으로서는, 기판 온도를 실온 이상 200℃ 미만, 바람직하게는 기판 온도를 실온 이상 140℃ 이하로 하면 좋다. 예를 들어 성막 온도를 실온 이상 140℃ 미만으로 하면 생산성이 높아져 바람직하다. 또한 기판 온도를 실온으로 하거나 또는 의도적으로 가열하지 않는 상태에서, 금속 산화물막을 성막함으로써 결정성을 낮게 할 수 있다.
또한 금속 산화물막을 성막하기 전에 절연층(104) 표면에 흡착된 물이나 수소, 유기물 등을 이탈시키기 위한 처리나, 절연층(104) 내에 산소를 공급하는 처리를 수행하는 것이 바람직하다. 예를 들어 감압 분위기하에서 70℃ 이상 200℃ 이하의 온도에서 가열 처리를 수행할 수 있다. 또는 산소를 포함한 분위기하에서 플라스마 처리를 수행하여도 좋다. 또한 N2O 가스를 포함한 분위기하에서 플라스마 처리를 수행하면 절연층(104) 표면의 유기물을 적합하게 제거할 수 있다. 이와 같은 처리를 수행한 후, 절연층(104) 표면을 대기에 노출시키지 않고 연속적으로 금속 산화물막을 성막하는 것이 바람직하다.
금속 산화물막의 가공에는 웨트 에칭법 및 드라이 에칭법 중 어느 한쪽 또는 양쪽을 사용하면 좋다. 이때 반도체층(108)과 중첩되지 않는 절연층(104)의 일부가 에칭되어 얇아지는 경우가 있다.
또한 금속 산화물막을 형성한 후, 또는 반도체층(108)으로 가공한 후, 금속 산화물막 또는 반도체층(108) 내의 수소 또는 물을 제거하기 위한 가열 처리를 수행하여도 좋다. 가열 처리의 온도는 대표적으로는 150℃ 이상의 기반의 변형점 미만, 또는 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하이다.
가열 처리는 희가스 또는 질소를 포함한 분위기하에서 수행할 수 있다. 또는 상기 분위기하에서 가열한 후, 산소를 포함한 분위기하에서 가열하여도 좋다. 또한 상기 가열 처리 분위기하에 수소, 물 등이 포함되지 않는 것이 바람직하다. 상기 가열 처리는 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써 가열 처리 시간을 단축할 수 있다.
[절연막(110f), 금속 산화물막(114f)의 형성]
이어서 절연층(103), 절연층(104), 및 반도체층(108)을 덮어 절연층(110)이 되는 절연막(110f)과 금속 산화물층(114)이 되는 금속 산화물막(114f)을 적층하여 성막한다.
절연막(110f)으로서는 예를 들어 산화 실리콘막 또는 산화질화 실리콘막 등의 산화물막을 플라스마 화학 기상 퇴적 장치(PECVD 장치, 또는 단순히 플라스마 CVD 장치라고 함)를 사용하여 형성하는 것이 바람직하다. 또한 마이크로파를 사용한 PECVD법을 사용하여 형성하여도 좋다.
금속 산화물막(114f)은 예를 들어 산소를 포함한 분위기하에서 성막하는 것이 바람직하다. 특히 산소를 포함한 분위기하에서 스퍼터링법으로 형성하는 것이 바람직하다. 이로써 금속 산화물막(114f)의 성막 시에 절연막(110f)에 산소를 공급할 수 있다.
금속 산화물막(114f)을 상기 반도체층(108)의 경우와 마찬가지로 금속 산화물을 포함한 산화물 타깃을 사용하는 스퍼터링법으로 형성하는 경우에는 상술한 내용을 원용할 수 있다.
예를 들어 금속 산화물막(114f)의 성막 조건으로서 성막 가스에 산소를 사용하고 금속 타깃을 사용하는 반응성 스퍼터링법으로 금속 산화물막을 형성하는 것이 바람직하다. 금속 타깃으로서 예를 들어 알루미늄을 사용한 경우에는, 산화 알루미늄막을 성막할 수 있다.
금속 산화물막(114f)의 성막 시에 성막 장치의 성막실 내에 도입하는 성막 가스의 유량 전체에 대한 산소 유량의 비율(산소 유량비) 또는 성막실 내의 산소 분압이 높을수록 절연막(110f) 내에 공급되는 산소를 증가시킬 수 있다. 산소 유량비 또는 산소 분압은 예를 들어 50% 이상 100% 이하, 바람직하게는 65% 이상 100% 이하, 더 바람직하게는 80% 이상 100% 이하, 더욱 바람직하게는 90% 이상 100% 이하로 한다. 특히 산소 유량비를 100%로 하고, 산소 분압을 가능한 한 100%에 가깝게 하는 것이 바람직하다.
이와 같이, 산소를 포함한 분위기하에서 스퍼터링법으로 금속 산화물막(114f)을 형성함으로써, 금속 산화물막(114f)의 성막 시에 절연막(110f)에 산소를 공급하면서 절연막(110f)으로부터 산소가 이탈되는 것을 방지할 수 있다. 결과적으로 절연막(110f)에 매우 많은 산소를 가둘 수 있다. 그리고, 나중의 가열 처리에 의하여 반도체층(108)에 많은 산소를 공급할 수 있다. 결과적으로 반도체층(108) 내의 산소 결손을 저감시킬 수 있어 신뢰성이 높은 트랜지스터를 실현할 수 있다.
이어서, 금속 산화물막(114f)의 성막 후에 금속 산화물막(114f), 절연막(110f), (절연층(104)) 및 절연층(103)의 일부를 에칭함으로써 도전층(106)에 도달되는 개구를 형성한다. 이로써 나중에 형성되는 도전층(112)과 도전층(106)을 상기 개구를 통하여 전기적으로 접속시킬 수 있다.
이 단계에서의 단면 개략도가 도 7의 (B)에 상당한다.
[도전층(112), 금속 산화물층(114), 절연층(110)의 형성]
이어서, 금속 산화물막(114f) 위에 도전층(112)이 되는 도전막을 성막한다. 상기 도전막은 금속 또는 합금의 스퍼터링 타깃을 사용한 스퍼터링법으로 성막되는 것이 바람직하다.
이어서 도전막, 금속 산화물막(114f), 및 절연막(110f)의 일부를 에칭한다(도 7의 (C)). 도전막, 금속 산화물막(114f), 및 절연막(110f)은 각각 같은 레지스트 마스크를 사용하여 가공하는 것이 바람직하다. 또는 에칭 후의 도전층(112)을 하드 마스크로서 사용하고, 금속 산화물막(114f)과 절연막(110f)을 에칭하여도 좋다.
이로써 상면 형상이 대략 일치된 섬 형상의 도전층(112), 금속 산화물막(114), 및 절연막(110)을 형성할 수 있다.
또한 반도체막, 금속 산화물막(114f), 및 절연막(110f)의 에칭 시에 절연층(110)으로 덮이지 않는 반도체층(108) 등도 에칭되어, 박막화되는 경우가 있다.
[절연층(116)의 형성]
이어서, 절연층(104), 반도체층(108), 절연층(110)의 측면, 금속 산화물층(114)의 측면, 및 도전층(112) 등을 덮어 절연층(116)을 형성한다. 또한 이때 반도체층(108) 및 절연층(104)의 단부보다 외측에서 절연층(103)과 절연층(116)이 접하는 영역이 형성된다(도 8의 (A)).
절연층(116)은 상술한 금속 원소를 포함한 스퍼터링 타깃을 사용하고, 질소 가스와 희석 가스인 희가스 등의 혼합 가스를 성막 가스로서 사용한 반응성 스퍼터링법으로 형성하는 것이 바람직하다. 이에 의하여, 성막 가스의 유량비를 제어함으로써, 절연층(116)의 막질을 제어하는 것이 용이해진다.
예를 들어, 절연층(116)으로서 알루미늄 타깃을 사용한 반응성 스퍼터링에 의하여 형성한 질화 알루미늄막을 사용하는 경우, 성막 가스의 유량 전체에 대한 질소 가스의 유량을 30% 이상 100% 이하, 바람직하게는 40% 이상 100% 이하, 더 바람직하게는 50% 이상 100% 이하로 하는 것이 바람직하다.
또는, 절연층(116)으로서 질화 실리콘을 사용하는 경우에는 실레인 등의 실리콘을 포함하는 가스와, 암모니아나 일산화 이질소 등의 질소를 포함하는 가스를 포함하는 혼합 가스를 성막 가스에 사용한 PECVD법으로 형성하여도 좋다. 이때 성막되는 질화 실리콘 내에 수소가 포함되는 것이 바람직하다. 이에 의하여, 절연층(116) 내의 수소가 반도체층(108)으로 확산됨으로써, 반도체층(108)의 일부를 저저항화하는 것이 용이해진다.
절연층(116)을 성막한 시점에서, 반도체층(108)의 절연층(116)과 접하는 계면 및 그 근방의 영역에, 저저항 영역(108n)이 형성된다.
[제 1 가열 처리]
이어서, 가열 처리를 행하는 것이 바람직하다. 가열 처리에 의하여 반도체층(108)의 영역(108n)의 저저항화를 더 촉진시킬 수 있다.
가열 처리는 질소 또는 희가스 등의 불활성 가스 분위기하에서 수행하는 것이 바람직하다. 가열 처리의 온도는 높을수록 바람직하지만, 기판(102), 도전층(106), 도전층(112) 등의 내열성을 고려한 온도로 할 수 있다. 예를 들어 120℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더 바람직하게는 200℃ 이상 400℃ 이하, 더 바람직하게는 250℃ 이상 400℃ 이하의 온도로 할 수 있다. 예를 들어 가열 처리의 온도를 350℃ 정도로 함으로써 대향 유리 기판을 사용한 생산 설비에서 반도체 장치를 수율 좋게 생산할 수 있다.
또한 가열 처리는 절연층(116)의 형성 후라면, 언제든 수행하여도 좋다. 또한 다른 가열 처리와 겸하여도 좋다.
예를 들어 가열 처리에 의하여, 반도체층(108) 내의 산소가 절연층(116) 측으로 추출됨으로써 산소 결손이 생성된다. 상기 산소 결손과, 반도체층(108) 내에 포함된 수소, 또는 절연층(116)으로부터 공급되는 수소가 결합함으로써 캐리어 농도가 높아져 절연층(116)과 접하는 부분이 저저항화될 수 있다.
또는 가열 처리에 의하여 반도체층(108)에 포함되는 금속 원소가 절연층(116)과의 계면 근방을 향하여 확산되고, 상기 금속 원소의 농도가 높은 영역이 형성됨으로써, 반도체층(108)의 절연층(116)과 접하는 부분이 저저항화되는 경우도 있다. 예를 들어 반도체층(108)에 인듐을 포함하는 금속 산화물막을 사용한 경우, 인듐 농도가 높은 영역이 반도체층(108)의 절연층(116)과의 계면 근방에서 관측되는 경우가 있다.
이와 같은 복합적인 작용에 의하여 저저항화된 영역(108n)은 극히 안정된 저저항 영역이 된다. 이와 같이 형성된 영역(108n)은 예를 들어 나중의 공정에서 산소가 공급되는 처리가 수행되더라도, 다시 고저항화시키기 어렵다는 특징을 가진다.
[절연층(118)의 형성]
이어서, 절연층(116)을 덮도록 절연층(118)을 형성한다. 절연층(118)은 예를 들어 PECVD법으로 형성할 수 있다.
[개구부(141a), 개구부(141b)의 형성]
다음으로 절연층(118) 및 절연층(116)의 일부를 에칭함으로써 영역(108n)에 도달되는 개구부(141a), 개구부(141b)를 형성한다.
[도전층(120a), 도전층(120b)의 형성]
이어서, 개구(141a), 개구부(141b)를 덮도록 절연층(118) 위에 도전막을 성막하고, 이 도전막을 원하는 형상으로 가공함으로써, 도전층(120a), 도전층(120b)을 형성한다(도 8의 (B)).
여기까지의 공정을 거쳐 트랜지스터(100A)를 제작할 수 있다.
또한 구성예 1에서 예시한 트랜지스터(100)로 하는 경우에는 상기 제작 방법의 예에서의 도전층(106)의 형성 공정, 및 개구부(142)의 형성 공정을 생략하면 좋다.
여기까지가 제작 방법예에 대한 설명이다.
본 실시형태에서 예시한 구성예, 제작 방법의 예, 및 이들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예, 제작 방법의 예, 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 상술한 실시형태에서 예시한 트랜지스터를 가지는 표시 장치의 일례에 대하여 설명한다.
[구성예]
도 9의 (A)에 표시 장치(700)의 상면도를 도시하였다. 표시 장치(700)는 실재(712)에 의하여 접합된 제 1 기판(701)과 제 2 기판(705)을 가진다. 또한 제 1 기판(701), 제 2 기판(705), 및 실재(712)로 밀봉되는 영역에서, 제 1 기판(701) 위에 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)가 제공된다. 또한 화소부(702)에는 복수의 표시 소자가 제공된다.
또한 제 1 기판(701)에서 제 2 기판(705)과 중첩되지 않는 부분에, FPC(Flexible printed circuit)(716)가 접속되는 FPC 단자부(708)가 제공된다. FPC(716)에 의하여, FPC 단자부(708) 및 신호선(710)을 통하여 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706) 각각에 각종 신호 등이 공급된다.
게이트 드라이버 회로부(706)는 복수로 제공되어도 좋다. 또한 게이트 드라이버 회로부(706) 및 소스 드라이버 회로부(704)는 각각 반도체 기판 등에 별도로 형성되고 패키징된 IC칩의 형태이어도 좋다. 상기 IC칩은 제 1 기판(701) 위 또는 FPC(716)에 실장할 수 있다.
화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)가 가지는 트랜지스터에 본 발명의 일 형태의 반도체 장치인 트랜지스터를 적용할 수 있다.
화소부(702)에 제공되는 표시 소자로서는 액정 소자, 발광 소자 등을 들 수 있다. 액정 소자로서는 투과형의 액정 소자, 반사형의 액정 소자, 반투과형의 액정 소자 등을 사용할 수 있다. 또한 발광 소자로서는 LED(Light Emitting Diode), OLED(Organic LED), QLED(Quantum-dot LED), 반도체 레이저 등의 자발광형 발광 소자를 들 수 있다. 또한 셔터 방식 또는 광간섭 방식의 MEMS(Micro Electro Mechanical Systems) 소자나, 마이크로캡슐 방식, 전기 영동 방식, 일렉트로 웨팅 방식, 또는 전자 분류체(電子粉流體, Electronic Liquid Powder(등록 상표)) 방식 등을 적용한 표시 소자 등을 사용할 수도 있다.
도 9의 (B)에 도시된 표시 장치(700A)는 대형의 화면을 가지는 전자 기기에 적합하게 사용할 수 있는 표시 장치이다. 표시 장치(700A)는 예를 들어 텔레비전 장치, 모니터 장치, 퍼스널 컴퓨터(노트북형 또는 데스크톱형을 포함함), 태블릿 단말, 디지털사이니지 등에 적합하게 사용할 수 있다.
표시 장치(700A)는 복수의 소스 드라이버 IC(721)와, 한 쌍의 게이트 드라이버 회로부(722)를 가진다.
복수의 소스 드라이버 IC(721)는 각각 FPC(723)에 장착된다. 또한 복수의 FPC(723)는 한쪽 단자가 제 1 기판(701)에, 다른 쪽 단자가 인쇄 기판(724)에 각각 접속된다. FPC(723)를 접음으로써, 인쇄 기판(724)을 화소부(702)의 뒷면에 배치하여 전자 기기에 실장할 수 있어 전자 기기의 공간 절약을 도모할 수 있다.
한편으로, 게이트 드라이버 회로부(722)는 제 1 기판(701) 위에 형성된다. 이에 의하여, 슬림 베젤의 전자 기기를 실현할 수 있다.
이와 같은 구성으로 함으로써, 대형이며 고해상도의 표시 장치를 실현할 수 있다. 예를 들어 화면 크기가 대각선 30인치 이상, 40인치 이상, 50인치 이상, 또는 60인치 이상의 표시 장치에 적용할 수 있다. 또한 해상도가 4K2K 또는 8K4K 등 해상도가 매우 높은 표시 장치를 실현할 수 있다.
[단면 구성예]
이하에서는, 표시 소자로서 액정 소자 및 EL 소자를 사용하는 구성에 대하여 도 10 내지 도 12를 사용하여 설명한다. 또한 도 10 내지 도 12는 각각 도 9의 (A)에 도시된 일점쇄선 Q-R에서의 단면도이다. 도 10 및 도 11은 표시 소자로서 액정 소자를 사용한 구성이고, 도 12는 EL 소자를 사용한 구성이다.
[표시 장치의 공통 부분에 관한 설명]
도 10 내지 도 12에 도시된 표시 장치(700)는 리드 배선부(711)와, 화소부(702)와, 소스 드라이버 회로부(704)와, FPC 단자부(708)를 가진다. 리드 배선부(711)는 신호선(710)을 가진다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 가진다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 가진다.
트랜지스터(750) 및 트랜지스터(752)에는 실시형태 1에서 예시한 트랜지스터를 적용할 수 있다.
본 실시형태에서 사용하는 트랜지스터는 고순도화되고, 산소 결손의 형성이 억제된 산화물 반도체막을 가진다. 상기 트랜지스터는 오프 전류를 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온 상태에서는 화상 신호 등의 기록 간격도 길게 설정할 수 있다. 그러므로 리프레시 동작의 빈도를 적게 할 수 있기 때문에 소비전력을 저감시키는 효과를 가진다.
또한 본 실시형태에서 사용되는 트랜지스터는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 구동이 가능하다. 예를 들어 이와 같은 고속 구동이 가능한 트랜지스터를 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉, 구동 회로로서 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 별도로 사용할 필요가 없기 때문에 표시 장치의 부품 점수를 삭감할 수 있다. 또한 화소부에서도, 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질의 화상을 제공할 수 있다.
용량 소자(790)는 트랜지스터(750)가 가지는 반도체층과 동일한 막을 가공하여 형성되며 저저화화된 하부 전극과, 소스 전극 또는 드레인 전극과 동일한 도전막을 가공하여 형성된 상부 전극을 가진다. 또한 하부 전극과 상부 전극 사이에는, 트랜지스터(750)를 덮는 2층의 절연막이 제공된다. 즉, 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 협지된 적층형의 구조이다.
또한 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에는 평탄화 절연막(770)이 제공된다.
화소부(702)가 가지는 트랜지스터(750)와, 소스 드라이버 회로부(704)가 가지는 트랜지스터(752)에는 상이한 구조의 트랜지스터를 사용하여도 좋다. 예를 들어 이들 중 한쪽에 톱 게이트 트랜지스터를 적용하고 다른 쪽에 보텀 게이트 트랜지스터를 적용한 구성으로 하여도 좋다. 또한 상기 소스 드라이버 회로부(704)를 게이트 드라이버 회로부로 바꿔 읽어도 좋다.
신호선(710)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극 등과 같은 도전막으로 형성된다. 이때 구리 원소를 포함한 재료 등 저항이 낮은 재료를 사용하면, 배선 저항에 기인하는 신호 지연 등이 적어 대화면 표시가 가능하게 되므로 바람직하다.
또한 FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 가진다. 접속 전극(760)은 이방성 도전막(780)을 통하여, FPC(716)가 가지는 단자와 전기적으로 접속된다. 여기서 접속 전극(760)은 트랜지스터(750, 752)의 소스 전극 및 드레인 전극 등과 같은 도전막으로 형성된다.
제 1 기판(701) 및 제 2 기판(705)으로서는 예를 들어 유리 기판 또는 플라스틱 기판 등의 가요성을 가지는 기판을 사용할 수 있다.
또한 제 2 기판(705) 측에는 차광막(738), 착색막(736), 이들과 접하는 절연막(734)이 제공된다.
[액정 소자를 사용하는 표시 장치의 구성예]
도 10에 도시된 표시 장치(700)는 액정 소자(775)를 가진다. 액정 소자(775)는 도전막(772), 도전막(774), 및 이들 사이의 액정층(776)을 가진다. 도전막(774)은 제 2 기판(705) 측에 제공되고, 공통 전극으로서의 기능을 가진다. 또한 도전막(772)은 트랜지스터(750)가 가지는 소스 전극 또는 드레인 전극과 전기적으로 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되고 화소 전극으로서 기능한다.
도전막(772)으로서는, 가시광에 대하여 투광성이 있는 재료, 또는 가시광에 대하여 반사성이 있는 재료를 사용할 수 있다. 투과성이 있는 재료로서는 예를 들어 In, Zn, Sn 등을 포함한 산화물 재료를 사용하는 것이 좋다. 반사성이 있는 재료로서는 예를 들어 Al, Ag 등을 포함한 재료를 사용하는 것이 좋다.
도전막(772)에 반사성이 있는 재료를 사용하면, 표시 장치(700)는 반사형 액정 표시 장치가 된다. 한편으로, 도전막(772)에 투과성이 있는 재료를 사용하면 투과형 액정 표시 장치가 된다. 반사형 액정 표시 장치의 경우, 시인 측에 편광판을 제공한다. 한편으로, 투과형 액정 표시 장치의 경우, 액정 소자를 끼우도록 한 쌍의 편광판을 제공한다.
도 11에 도시된 표시 장치(700)는 횡전계 방식(예를 들어 FFS 모드)의 액정 소자(775)를 사용한 예를 나타낸 것이다. 도전막(772) 위에 절연막(773)을 개재하여 공통 전극으로서 기능하는 도전막(774)이 제공된다. 도전막(772)과 도전막(774) 사이에 생기는 전계에 의하여 액정층(776)의 배향 상태를 제어할 수 있다.
또한 도 10 및 도 11에 도시하지 않았지만, 액정층(776)과 접하는 배향막을 제공하는 구성으로 하여도 좋다. 또한 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판), 그리고 백라이트, 사이드 라이트 등의 광원을 적절히 제공할 수 있다.
액정층(776)에는 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 고분자 네트워크형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 또한 횡전계 방식을 채용하는 경우, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다.
또한 액정 소자의 모드로서는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, ECB(Electrically Controlled Birefringence) 모드, 게스트 호스트 모드 등을 사용할 수 있다.
[발광 소자를 사용하는 표시 장치]
도 12에 도시된 표시 장치(700)는 발광 소자(782)를 가진다. 발광 소자(782)는 도전막(772), EL층(786), 및 도전막(788)을 가진다. EL층(786)은 유기 화합물 또는 퀀텀닷(quantum dot) 등의 무기 화합물을 가진다.
유기 화합물에 사용할 수 있는 재료로서는, 형광성 재료 또는 인광성 재료 등을 들 수 있다. 또한 퀀텀닷에 사용할 수 있는 재료로서는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 셸형 퀀텀닷 재료, 코어형 퀀텀닷 재료 등을 들 수 있다.
도 12에 도시된 표시 장치(700)에는 평탄화 절연막(770) 위에 도전막(772)의 일부를 덮는 절연막(730)이 제공된다. 여기서 발광 소자(782)는 투광성이 있는 도전막(788)을 가지는 톱 이미션 발광 소자이다. 또한 발광 소자(782)는 도전막(772) 측으로 광을 사출하는 보텀 이미션 구조나, 도전막(772) 측 및 도전막(788) 측의 양쪽으로 광을 사출하는 듀얼 이미션 구조로 하여도 좋다.
또한 착색막(736)은 발광 소자(782)와 중첩되는 위치에 제공되고, 차광막(738)은 절연막(730)과 중첩되는 위치, 리드 배선부(711), 및 소스 드라이버 회로부(704)에 제공된다. 또한 착색막(736) 및 차광막(738)은 절연막(734)으로 덮여 있다. 또한 발광 소자(782)와 절연막(734) 사이는 밀봉막(732)으로 충전되어 있다. 또한 EL층(786)을 화소마다 섬 형상 또는 화소 열마다 줄무늬 형상으로 형성하는, 즉 개별 도포에 의하여 형성하는 경우에는 착색막(736)을 제공하지 않는 구성으로 하여도 좋다.
[표시 장치에 입력 장치를 제공하는 구성예]
또한 도 10 내지 도 12에 도시된 표시 장치(700)에 입력 장치를 제공하여도 좋다. 상기 입력 장치로서는 예를 들어 터치 센서 등을 들 수 있다.
예를 들어 센서의 방식으로서는, 정전 용량 방식, 저항막 방식, 표면 탄성파 방식, 적외선 방식, 광학 방식, 감압 방식 등 다양한 방식을 사용할 수 있다. 또는 이들 중 2개 이상을 조합하여 사용하여도 좋다.
또한 터치 패널의 구성은 입력 장치를 한 쌍의 기판 내측에 형성하는, 소위 인셀형 터치 패널, 입력 장치를 표시 장치(700) 위에 형성하는, 소위 온셀형 터치 패널, 또는 표시 장치(700)에 접합하여 사용하는, 소위 아웃셀형 터치 패널 등이 있다.
본 실시형태에서 예시한 구성예, 및 그들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예, 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 가지는 표시 장치에 대하여 도 13을 참조하여 설명한다.
도 13의 (A)에 도시된 표시 장치는 화소부(502), 구동 회로부(504), 보호 회로(506), 단자부(507)를 가진다. 또한 보호 회로(506)를 제공하지 않는 구성으로 하여도 좋다.
화소부(502)나 구동 회로부(504)에 가지는 트랜지스터에 본 발명의 일 형태의 트랜지스터를 적용할 수 있다. 또한 보호 회로(506)에도 본 발명의 일 형태의 트랜지스터를 적용하여도 좋다.
화소부(502)는 X행 Y열(X, Y는 각각 독립적으로 2 이상의 자연수임)로 배치된 복수의 표시 소자를 구동시키는 복수의 화소 회로(501)를 가진다.
구동 회로부(504)는 게이트선 GL_1 내지 게이트선 GL_X에 주사 신호를 출력하는 게이트 드라이버(504a), 데이터선 DL_1 내지 데이터선 DL_Y에 데이터 신호를 공급하는 소스 드라이버(504b) 등의 구동 회로를 가진다. 게이트 드라이버(504a)는 적어도 시프트 레지스터를 가지는 구성으로 하면 좋다. 또한, 소스 드라이버(504b)는 예를 들어 복수의 아날로그 스위치 등을 사용하여 구성된다. 또한 시프트 레지스터 등을 사용하여 소스 드라이버(504b)를 구성하여도 좋다.
단자부(507)란 외부의 회로로부터 표시 장치에 전원, 제어 신호, 및 화상 신호 등을 입력하기 위한 단자가 제공된 부분을 말한다.
보호 회로(506)는 자체가 접속되는 배선에 일정한 범위 외의 전위가 공급되었을 때, 상기 배선과 다른 배선을 도통 상태로 하는 회로이다. 도 13의 (A)에 도시된 보호 회로(506)는 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 배선인 주사선 GL, 또는 소스 드라이버(504b)와 화소 회로(501) 사이의 배선인 데이터선 DL 등의 각종 배선에 접속된다.
또한 게이트 드라이버(504a)와 소스 드라이버(504b)는 각각 화소부(502)와 같은 기판 위에 제공되어도 좋고, 게이트 드라이버 회로 또는 소스 드라이버 회로가 별도로 형성된 기판(예를 들어 단결정 반도체막 또는 다결정 반도체막으로 형성된 구동 회로 기판)을 COG나 TAB(Tape Automated Bonding)에 의하여 기판에 실장되는 구성으로 하여도 좋다.
또한 도 13의 (A)에 도시된 복수의 화소 회로(501)는, 예를 들어 도 13의 (B), (C)에 도시된 구성으로 할 수 있다.
도 13의 (B)에 도시된 화소 회로(501)는 액정 소자(570)와, 트랜지스터(550)와, 용량 소자(560)를 가진다. 또한 화소 회로(501)에는 데이터선(DL_n), 주사선(GL_m), 전위 공급선(VL) 등이 접속된다.
액정 소자(570)의 한 쌍의 전극 중 한쪽 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)는 기록되는 데이터에 따라 배향 상태가 설정된다. 또한 복수의 화소 회로(501) 각각이 가지는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위(커먼 전위)를 공급하여도 좋다. 또한 각 행의 화소 회로(501)의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 상이한 전위를 공급하여도 좋다.
또한 도 13의 (C)에 도시된 화소 회로(501)는 트랜지스터(552, 554)와, 용량 소자(562)와, 발광 소자(572)를 가진다. 또한 화소 회로(501)에는 데이터선 DL_n, 주사선 GL_m, 전위 공급선 VL_a, 전원 공급선 VL_b 등이 접속된다.
또한 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에는 고전원 전위(VDD)가 공급되고, 다른 쪽에는 저전원 전위(VSS)가 공급된다. 트랜지스터(554)의 게이트에 공급되는 전위에 따라 발광 소자(572)를 흐르는 전류가 제어됨으로써 발광 소자(572)로부터의 발광 휘도가 제어된다.
본 실시형태에서 예시한 구성예, 및 그들에 대응하는 도면 등은 적어도 그 일부를 다른 구성예, 또는 도면 등과 적절히 조합하여 실시할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
이하에서는 화소에 표시되는 계조를 보정하기 위한 메모리를 구비한 화소 회로와, 이를 가지는 표시 장치에 대하여 설명한다. 실시형태 1에서 예시한 트랜지스터는 이하에서 예시하는 화소 회로에 사용되는 트랜지스터에 적용할 수 있다.
[회로 구성]
도 14의 (A)에 화소 회로(400)의 회로도를 도시하였다. 화소 회로(400)는 트랜지스터 M1, 트랜지스터 M2, 용량 C1, 및 회로(401)를 가진다. 또한 화소 회로(400)에는 배선 S1, 배선 S2, 배선 G1, 및 배선 G2가 접속된다.
트랜지스터 M1은 게이트가 배선 G1에 접속되고, 소스 및 드레인 중 한쪽이 배선 S1에 접속되고, 다른 쪽이 용량 C1의 한쪽 전극과 접속된다. 트랜지스터 M2는 게이트가 배선 G2에 접속되고, 소스 및 드레인 중 한쪽이 배선 S2에 접속되고, 다른 쪽이 용량 C1의 다른 쪽 전극 및 회로(401)에 접속된다.
회로(401)는 적어도 하나의 표시 소자를 포함한 회로이다. 표시 소자로서 다양한 소자를 사용할 수 있지만 대표적으로는 유기 EL 소자나 LED 소자 등의 발광 소자, 액정 소자, 또는 MEMS(Micro Electro Mechanical Systems) 소자 등을 적용할 수 있다.
트랜지스터 M1과 용량 C1을 접속시키는 노드를 N1로 하고, 트랜지스터 M2와 회로(401)를 접속시키는 노드를 노드 N2로 한다.
화소 회로(400)는 트랜지스터 M1을 오프 상태로 함으로써 노드 N1을 유지할 수 있다. 또한 트랜지스터 M2를 오프 상태로 함으로써 노드 N2의 전위를 유지할 수 있다. 또한 트랜지스터 M2를 오프 상태로 한 상태에서 트랜지스터 M1을 통하여 노드 N1에 소정의 전위를 기록함으로써, 용량 C1을 통한 용량 결합에 의하여 노드 N1의 전위의 변위에 따라 노드 N2의 전위를 변화시킬 수 있다.
여기서 트랜지스터 M1 및 트랜지스터 M2 중 한쪽 또는 양쪽에 실시형태 1에서 예시한 산화물 반도체가 적용된 트랜지스터를 적용할 수 있다. 그래서 오프 전류가 매우 낮기 때문에, 노드 N1 및 노드 N2의 전위를 장기간 유지할 수 있다. 또한 각 노드의 전위를 유지하는 기간이 짧은 경우(구체적으로는 프레임 주파수가 30Hz 이상인 경우 등)에는 실리콘 등의 반도체를 적용한 트랜지스터를 사용하여도 좋다.
[구동 방법의 예]
이어서 도 14의 (B)를 사용하여 화소 회로(400)의 동작 방법의 일례를 설명한다. 도 14의 (B)는 화소 회로(400)의 동작에 따른 타이밍 차트이다. 또한 여기서는 설명을 간단하게 하기 위하여 배선 저항 등의 각종 저항, 트랜지스터나 배선 등의 기생 용량, 및 트랜지스터의 문턱 전압 등의 영향은 고려하지 않는다.
도 14의 (B)에 도시된 동작에서는, 1프레임 기간을 기간 T1과 기간 T2로 나눈다. 기간 T1은 노드 N2에 전위를 기록하는 기간이고, 기간 T2는 노드 N1에 전위를 기록하는 기간이다.
[기간 T1]
기간 T1에서는, 배선 G1 및 배선 G2의 양쪽에 트랜지스터를 온 상태로 하는 전위를 공급한다. 또한 배선 S1에는 고정 전위인 전위 Vref를 공급하고, 배선 S2에는 제 1 데이터 전위 Vw를 공급한다.
노드 N1에는 트랜지스터 M1을 통하여 배선 S1으로부터 전위 Vref가 공급된다. 또한 노드 N2에는 트랜지스터 M2를 통하여 제 1 데이터 전위 Vw가 공급된다. 따라서 용량 C1에 전위차 Vw-Vref가 유지된 상태가 된다.
[기간 T2]
이어서 기간 T2에서는, 배선 G1에 트랜지스터 M1을 온 상태로 하는 전위를 공급하고, 배선 G2에 트랜지스터 M2를 오프 상태로 하는 전위를 공급한다. 또한 배선 S1에는 제 2 데이터 전위 Vdata를 공급한다. 배선 S2에는 소정의 정전위를 공급하거나 또는 부유 상태로 하여도 좋다.
노드 N1에는 트랜지스터 M1을 통하여 제 2 데이터 전위 Vdata가 공급된다. 이때 용량 소자(C1)에 의한 용량 결합에 의하여 제 2 데이터 전위 Vdata에 따라 노드 N2의 전위가 전위 dV만큼 변화된다. 즉 회로(401)에는 제 1 데이터 전위 Vw과 전위 dV를 합한 전위가 입력된다. 또한 도 14의 (B)에서는 dV를 양의 값으로 나타내었지만, 음의 값이어도 좋다. 즉 전위 Vdata가 전위 Vref보다 낮아도 좋다.
여기서 전위 dV는 용량 C1의 용량값과 회로 401의 용량값에 따라 대략 결정된다. 용량 C1의 용량값이 회로(401)의 용량값보다 충분히 큰 경우, 전위 dV는 제 2 데이터 전위 Vdata에 가까운 전위가 된다.
이와 같이, 화소 회로(400)는 2종류의 데이터 신호를 조합하여, 표시 소자를 포함한 회로(401)에 공급하는 전위를 생성할 수 있으므로, 화소 회로(400) 내에서 계조의 보정을 수행할 수 있다.
또한 화소 회로(400)는 배선 S1 및 배선 S2에 공급 가능한 최대 전위를 넘는 전위를 생성할 수도 있다. 예를 들어 발광 소자를 사용한 경우에는, 하이 다이내믹 레인지(HDR) 표시 등을 수행할 수 있다. 또한 액정 소자를 사용한 경우에는, 오버드라이브 구동 등을 실현할 수 있다.
[적용예]
[액정 소자를 사용한 예]
도 14의 (C)에 도시된 화소 회로(400LC)는 회로(401LC)를 가진다. 회로(401LC)는 액정 소자 LC와 용량 C2를 가진다.
액정 소자 LC는 한쪽 전극이 노드 N2 및 용량 C2의 한쪽 전극에 접속되고, 다른 쪽 전극이 전위 Vcom2가 공급되는 배선에 접속된다. 용량 C2는 다른 쪽 전극이 전위 Vcom1이 공급되는 배선에 접속된다.
용량 C2는 저장 용량으로서 기능한다. 또한 용량 C2는 불필요하면 생략할 수 있다.
화소 회로(400LC)는 액정 소자 LC에 높은 전압을 공급할 수 있으므로 예를 들어 오버드라이브 구동에 의한 고속 표시의 실현, 구동 전압이 높은 액정 재료의 적용 등이 가능하다. 또한 배선 S1 또는 배선 S2에 보정 신호를 공급함으로써 사용 온도나 액정 소자 LC의 열화 상태 등에 따라 계조를 보정할 수도 있다.
[발광 소자를 사용한 예]
도 14의 (D)에 도시된 화소 회로(400EL)는 회로(401EL)를 가진다. 회로(401EL)는 발광 소자 EL, 트랜지스터 M3, 및 용량 C2를 가진다.
트랜지스터 M3은 게이트가 노드 N2 및 용량 C2의 한쪽 전극에 접속되고, 소스 및 드레인 중 한쪽이 전위 VH가 공급되는 배선에 접속되고, 다른 쪽이 발광 소자 EL의 한쪽 전극에 접속된다. 용량 C2는 다른 쪽 전극이 전위 Vcom가 공급되는 배선에 접속된다. 발광 소자 EL은 다른 쪽 전극이 전위 VL이 공급되는 배선에 접속된다.
트랜지스터 M3은 발광 소자 EL에 공급되는 전류를 제어하는 기능을 가진다. 용량 C2는 저장 용량으로서 기능한다. 용량 C2는 불필요하면 생략할 수 있다.
또한 여기서는 발광 소자 EL의 애노드 측이 트랜지스터 M3에 접속되는 구성을 나타내었지만, 캐소드 측이 트랜지스터 M3에 접속되어도 좋다. 이때, 전위 VH와 전위 VL의 값을 적절히 변경할 수 있다.
화소 회로(400EL)는 트랜지스터 M3의 게이트에 높은 전위를 공급함으로써 발광 소자 EL에 큰 전류를 흘릴 수 있기 때문에 예를 들어 HDR 표시 등을 실현할 수 있다. 또한 배선 S1 또는 배선 S2에 보정 신호를 공급함으로써 트랜지스터 M3이나 발광 소자 EL의 전기 특성의 편차를 보정할 수도 있다.
또한 도 14의 (C), (D)에서 예시한 회로에 한정되지 않고, 트랜지스터나 용량 소자 등을 별도로 추가한 구성으로 하여도 좋다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태를 사용하여 제작할 수 있는 표시 모듈에 대하여 설명한다.
도 15의 (A)에 도시된 표시 모듈(6000)은 상부 커버(6001)와 하부 커버(6002) 사이에 FPC(6005)가 접속된 표시 장치(6006), 프레임(6009), 프린트 기판(6010), 및 배터리(6011)를 가진다.
예를 들어, 본 발명의 일 형태를 사용하여 제작된 표시 장치를 표시 장치(6006)에 사용할 수 있다. 표시 장치(6006)에 의하여 소비전력이 매우 낮은 표시 모듈을 실현할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는 표시 장치(6006)의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
표시 장치(6006)는 터치 패널로서의 기능을 가져도 좋다.
프레임(6009)은 표시 장치(6006)의 보호 기능, 프린트 기판(6010)의 동작에 의하여 발생하는 전자기파를 차단하기 위한 기능, 및 방열판으로서의 기능 등을 가져도 좋다.
프린트 기판(6010)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로, 배터리 제어 회로 등을 가진다.
도 15의 (B)는 광학식 터치 센서를 가지는 표시 모듈(6000)의 단면 개략도이다.
표시 모듈(6000)은 인쇄 기판(6010)에 제공된 발광부(6015) 및 수광부(受光部)(6016)를 가진다. 또한 상부 커버(6001)와 하부 커버(6002)에 의하여 둘러싸인 영역에 한 쌍의 도광부(導光部)(도광부(6017a), 도광부(6017b))를 가진다.
표시 장치(6006)는 프레임(6009)을 개재하여 인쇄 기판(6010)이나 배터리(6011)와 중첩시켜 제공된다. 표시 장치(6006)와 프레임(6009)은 도광부(6017a) 및 도광부(6017b)에 고정된다.
발광부(6015)로부터 방출된 광(6018)은 도광부(6017a)에 의하여 표시 장치(6006) 상부를 경유하고 도광부(6017b)를 통하여 수광부(6016)에 도달한다. 예를 들어 손가락이나 스타일러스 등의 피검지체에 의하여 광(6018)이 차광됨으로써 터치 조작을 검출할 수 있다.
발광부(6015)는 예를 들어 표시 장치(6006)의 인접한 2변을 따라 복수로 제공된다. 수광부(6016)는 발광부(6015)와 대향되는 위치에 복수로 제공된다. 이에 의하여 터치 조작이 수행된 위치의 정보를 취득할 수 있다.
발광부(6015)에는 예를 들어 LED 소자 등의 광원을 사용할 수 있고, 특히 적외선을 발하는 광원을 사용하는 것이 바람직하다. 수광부(6016)에는 발광부(6015)가 발하는 광을 수광하고 전기 신호로 변환하는 광전 소자를 사용할 수 있다. 바람직하게는 적외선을 수광 가능한 포토다이오드를 사용할 수 있다.
광(6018)을 투과시키는 도광부(6017a), 도광부(6017b)에 의하여, 발광부(6015)와 수광부(6016)를 표시 장치(6006) 하측에 배치할 수 있고, 외광이 수광부(6016)에 도달하여 터치 센서가 오동작하는 것을 억제할 수 있다. 특히 가시광을 흡수하고 적외선을 투과시키는 수지를 사용하면 터치 센서의 오동작을 효과적으로 억제할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태를 사용하여 제작된 표시 장치를 구비하는 전기 기기에 대하여 설명한다.
이하에서 예시하는 전자 기기는 표시부에 본 발명의 일 형태의 표시 장치를 구비하는 것이다. 따라서, 높은 해상도가 실현된 전자 기기이다. 또한 높은 해상도와 큰 화면이 양립된 전자 기기로 할 수 있다.
본 발명의 일 형태의 전자 기기의 표시부에는, 예를 들어 풀 하이비전, 4K 2K, 8K 4K, 16K 8K, 또는 그 이상의 해상도를 가지는 영상을 표시시킬 수 있다.
전자 기기로서는 예를 들어 텔레비전 장치, 노트북형 퍼스널 컴퓨터, 모니터 장치, 디지털 사이니지, 파칭코기, 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등을 들 수 있다.
본 발명의 일 형태가 적용된 전자 기기는 가옥 또는 빌딩의 내벽 또는 외벽, 자동차 등의 내장 또는 외장 등이 가지는 평면 또는 곡면을 따라 제공할 수 있다.
도 16의 (A)는 파인더(8100)가 장착된 상태의 카메라(8000)의 외관을 도시한 도면이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004) 등을 가진다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착된다.
또한 카메라(8000)는 렌즈(8006)와 하우징이 일체화되어도 좋다.
카메라(8000)는 셔터 버튼(8004)을 누르거나 터치 패널로서 기능하는 표시부(8002)를 터치함으로써 촬상할 수 있다.
하우징(8001)은 전극을 가지는 마운트를 가지고, 파인더(8100) 외에 스트로보 장치 등을 접속할 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 버튼(8103) 등을 가진다.
하우징(8101)은 카메라(8000)의 마운트와 결합하는 마운트에 의하여 카메라(8000)에 장착되어 있다. 파인더(8100)는 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시시킬 수 있다.
버튼(8103)은 전원 버튼 등으로서의 기능을 가진다.
카메라(8000)의 표시부(8002), 및 파인더(8100)의 표시부(8102)에 본 발명의 일 형태에 따른 표시 장치를 적용할 수 있다. 또한 파인더가 내장된 카메라(8000)이어도 좋다.
도 16의 (B)는 헤드 마운트 디스플레이(8200)의 외관을 도시한 도면이다.
헤드마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 가진다. 또한 장착부(8201) 내에는 배터리(8206)가 제공되어 있다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 구비하고, 수신한 영상 정보를 표시부(8204)에 표시시킬 수 있다. 또한 본체(8203)는 카메라를 구비하고, 사용자의 안구나 눈꺼풀의 움직임의 정보를 입력 수단으로서 사용할 수 있다.
또한 장착부(8201)는 사용자와 접하는 위치에 사용자의 안구의 움직임에 따라 흐르는 전류를 검지할 수 있는 복수의 전극이 제공되고, 시선을 인식하는 기능을 가져도 좋다. 또한 전극을 흐르는 전류에 의하여 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한 장착부(8201)는 온도 센서, 압력 센서, 가속도 센서 등의 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능이나, 사용자의 머리의 움직임에 맞추어 표시부(8204)에 표시되는 영상을 변화시키는 기능을 가져도 좋다.
표시부(8204)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 16의 (C), (D), (E)는 헤드 마운트 디스플레이(8300)의 외관을 도시한 도면이다. 헤드마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 밴드상의 고정구(8304), 한 쌍의 렌즈(8305)를 가진다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 시인할 수 있다. 또한 표시부(8302)를 만곡시켜 배치하면, 사용자가 높은 임장감을 느낄 수 있어 바람직하다. 또한 표시부(8302)의 상이한 영역에 표시된 다른 화상을 렌즈(8305)를 통하여 시인함으로써 시차를 사용한 3차원 표시 등을 할 수도 있다. 또한 하나의 표시부(8302)를 제공하는 구성에 한정되지 않고, 2개의 표시부(8302)를 제공하고 사용자의 한쪽 눈마다 하나의 표시부를 배치하여도 좋다.
또한 표시부(8302)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 본 발명의 일 형태의 반도체 장치를 가지는 표시 장치는 정세(精細)도가 매우 높기 때문에, 도 16의 (E)와 같이, 렌즈(8305)를 사용하여 확대하더라도 사용자에게 화소가 인식되지 않고, 더 현실감이 높은 영상을 표시할 수 있다.
도 17의 (A) 내지 (G)에 도시된 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9008) 등을 가진다.
도 17의 (A) 내지 (G)에 도시된 전자 기기는 다양한 기능을 가진다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 처리하는 기능 등을 가질 수 있다. 또한 전자 기기의 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 전자 기기는 복수의 표시부를 가져도 좋다. 또한 전자 기기는 카메라 등이 제공되고, 정지 화상이나 동영상을 촬영하고 기록 매체(외부 기록 매체 또는 카메라에 내장된 기록 매체)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 17의 (A) 내지 (G)에 도시된 전자 기기의 자세한 사항에 대하여 이하에서 설명한다.
도 17의 (A)는 텔레비전 장치(9100)를 도시한 사시도이다. 텔레비전 장치(9100)는 대화면, 예를 들어, 50인치 이상 또는 100인치 이상의 표시부(9001)를 제공할 수 있다.
도 17의 (B)는 휴대 정보 단말기(9101)를 도시한 사시도이다. 휴대 정보 단말기(9101)는 예를 들어 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)에는 스피커(9003), 접속 단자(9006), 센서(9007) 등을 제공하여도 좋다. 또한 휴대 정보 단말기(9101)는 문자나 화상 정보를 그 복수의 면에 표시할 수 있다. 도 17의 (B)에는 3개의 아이콘(9050)을 표시한 예를 도시하였다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수도 있다. 정보(9051)의 예로서는 전자 메일, SNS(소셜 네트워크 서비스) 메시지, 전화 등의 착신의 알림, 전자 메일이나 SNS 메시지 등의 제목, 또는 송신자명, 일시, 시각, 배터리의 잔량, 안테나 수신의 강도 등이 있다. 또는 정보(9051)가 표시되는 위치에는 아이콘(9050) 등을 표시하여도 좋다.
도 17의 (C)는 휴대 정보 단말기(9102)를 도시한 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 가진다. 여기서는 정보(9052), 정보(9053), 정보(9054)가 각각 다른 면에 표시되어 있는 예를 나타내었다. 예를 들어, 사용자는 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 수납한 상태에서, 휴대 정보 단말기(9102) 위쪽에서 볼 수 있는 위치에 표시된 정보(9053)를 확인할 수 있다. 사용자는 휴대 정보 단말기(9102)를 포켓으로부터 꺼내지 않고 표시를 확인하고, 예를 들어 전화를 받을지 여부를 판단할 수 있다.
도 17의 (D)는 손목시계형 휴대 정보 단말기(9200)를 도시한 사시도이다. 휴대 정보 단말기(9200)는 예를 들어 스마트 워치로서 사용할 수 있다. 또한 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 수행할 수 있다. 또한 휴대 정보 단말기(9200)를 예를 들어 무선 통신이 가능한 헤드세트와 상호 통신시킴으로써 핸즈프리로 통화를 할 수도 있다. 또한 휴대 정보 단말기(9200)는 접속 단자(9006)에 의하여 다른 정보 단말가와 직접 데이터를 주고받고 하거나 충전할 수도 있다. 또한 무선 급전에 의하여 충전하여도 좋다.
도 17의 (E), (F), (G)는 접을 수 있는 휴대 정보 단말기(9201)를 도시한 사시도이다. 또한 도 17의 (E)는 휴대 정보 단말기(9201)가 펼쳐진 상태의 사시도이고, 도 17의 (G)는 접힌 상태의 사시도이고, 도 17의 (F)는 도 17의 (E) 및 (G) 중 한쪽으로부터 다른 쪽으로 변화되는 도중의 상태의 사시도이다. 휴대 정보 단말기(9201)는 접힌 상태에서는 휴대성이 우수하고, 펼쳐진 상태에서는 이음매가 없는 넓은 표시 영역에 의하여 표시의 일람성이 우수하다. 휴대 정보 단말기(9201)가 가지는 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)으로 지지된다. 예를 들어, 표시부(9001)는 곡률반경 1mm 이상 150mm 이하로 구부릴 수 있다.
도 18의 (A)에 텔레비전 장치의 일례를 도시하였다. 텔레비전 장치(7100)는 하우징(7101)에 표시부(7500)가 제공된다. 여기서는 스탠드(7103)에 의하여 하우징(7101)을 지지한 구성을 나타내었다.
도 18의 (A)에 도시된 텔레비전 장치(7100)는 하우징(7101)이 구비하는 조작 스위치나 별체의 리모트 컨트롤러(7111)에 의하여 조작할 수 있다. 또는, 표시부(7500)에 터치 패널을 적용하고, 이를 터치함으로써 텔레비전 장치(7100)를 조작하여도 좋다. 리모트 컨트롤러(7111)는 조작 버튼에 더하여 표시부를 가져도 좋다.
또한 텔레비전 장치(7100)는 텔레비전 방송의 수신기나, 네트워크 접속을 위한 통신 장치를 가져도 좋다.
도 18의 (B)에, 노트북형 퍼스널 컴퓨터(7200)를 도시하였다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 가진다. 하우징(7211)에 표시부(7500)가 제공된다.
도 18의 (C), (D)에 디지털 사이니지(Digital Signage: 전자 간판)의 일례를 도시하였다.
도 18의 (C)에 도시된 디지털 사이니지(7300)는 하우징(7301), 표시부(7500), 및 스피커(7303) 등을 가진다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 가질 수 있다.
도 18의 (D)는 원기둥 모양의 기둥(7401)에 장착된 디지털 사이니지(7400)이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7500)를 가진다.
표시부(7500)가 넓을수록 한번에 제공할 수 있는 정보량을 증가시킬 수 있고, 또한 사람의 눈에 띄기 쉬워, 예를 들어 광고의 선전(宣傳) 효과를 높이는 효과를 나타낸다.
표시부(7500)에 터치 패널을 적용하고, 사용자가 조작할 수 있는 구성으로 하는 것이 바람직하다. 이에 의하여, 광고 용도뿐만 아니라, 노선 정보나 교통 정보, 상용 시설의 안내 정보 등, 사용자가 원하는 정보를 제공하기 위한 용도에도 사용할 수 있다.
또한 도 18의 (C), (D)에 도시된 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 소유하는 스마트폰 등의 정보 단말기(7311)와 무선 통신에 의하여 연계할 수 있는 것이 바람직하다. 예를 들어, 표시부(7500)에 표시되는 광고의 정보를 정보 단말기(7311)의 화면에 표시시키거나, 정보 단말기(7311)를 조작함으로써 표시부(7500)의 표시를 전환할 수 있다.
또한 디지털 사이니지(7300) 또는 디지털 사이니지(7400)에 정보 단말기(7311)를 조작 수단(컨트롤러)으로 한 게임을 실행시킬 수도 있다. 이에 의하여, 불특정 다수의 사용자가 동시에 게임에 참여하여, 즐길 수 있다.
도 18의 (A) 내지 (D)에서의 표시부(7500)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
본 실시형태의 전자 기기는 표시부를 가지는 구성으로 하였지만, 표시부를 가지지 않는 전자 기기에도 본 발명의 일 형태를 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예)
본 실시예에서는, 본 발명의 일 형태의 트랜지스터를 제작하고, 그 전기 특성을 평가하였다.
[시료의 제작]
제작한 트랜지스터의 구성은 실시형태 1 및 도 3에서 예시한 트랜지스터(100B)를 원용할 수 있다. 또한 비교로서 절연층(104)에 대응하는 산화물막을 가공하지 않는 트랜지스터도 제작하였다.
제 1 게이트 전극에는 유리 기판 위에 스퍼터링법으로 형성한 두께 100nm의 텅스텐막을 사용하였다.
제 1 게이트 절연층으로서는 플라스마 CVD법으로 형성한 두께 약 400nm의 질화 실리콘막과 두께 약 50nm의 산화질화 실리콘막을 사용하였다. 또한 상기 산화질화 실리콘막은, 나중의 제 2 게이트 전극과 같은 포토 마스크를 사용하여 가공하였다.
반도체층에는 In-Ga-Zn 산화물 타깃을 사용한 스퍼터링법으로 성막한, 두께 약 40nm의 금속 산화물막을 사용하였다.
제 2 게이트 절연층에는 플라스마 CVD법으로 성막한 두께 약 150nm의 산화질화 실리콘막을 사용하였다. 또한 제 2 게이트 절연층 및 제 1 게이트 절연층에는 제 1 게이트 전극에 도달하는 개구를 형성하였다.
제 2 게이트 전극은 반도체층의 형성에 사용한 것과 같은 In-Ga-Zn 산화물 타깃을 사용한 스퍼터링법으로 성막한 금속 산화물막을 사용하였다.
제 2 게이트 전극과 제 2 게이트 절연층은 같은 마스크를 사용하여 가공하고, 반도체층의 소스 영역 및 드레인 영역이 되는 부분을 노출시켰다. 또한 상기 개구를 통하여 제 2 게이트 전극과 제 1 게이트 전극이 전기적으로 접속하는 구성으로 하였다.
보호 절연층은 각각 플라스마 CVD법으로 형성한 두께 약 100nm의 수소를 포함하는 질화 실리콘막과, 두께 약 300nm의 산화 질화 실리콘막의 적층을 사용하였다. 또한 보호 절연층에는 반도체층에 도달하는 개구를 형성하였다.
소스 전극 및 드레인 전극은 각각 스퍼터링법으로 형성한 두께 약 50nm의 타이타늄막과, 두께 약 400nm의 알루미늄막과, 두께 약 100nm의 타이타늄막의 적층 구조를 사용하였다. 또한 소스 전극 및 드레인 전극 위에, 보호막으로서 아크릴막을 형성하였다.
여기까지의 공정에 의하여, 유리 기판 위에 형성한 트랜지스터를 포함하는 시료 A를 제작하였다. 또한 상기 게이트 절연층에서의 산화질화 실리콘막을 가공하지 않는 비교 시료를 마찬가지로 제작하였다.
[트랜지스터의 Id-Vg 특성]
상기에서 제작한 시료 A와 비교 시료에 대하여 Id-Vg 특성을 측정하였다. 측정한 트랜지스터의 크기는 채널 길이 약 3μm, 채널 폭 약 3μm이다. 또한 측정 수는 20으로 하였다.
트랜지스터의 Id-Vg 특성의 측정 조건으로서는, 제 1 게이트 전극 및 제 2 게이트 전극에 인가하는 전압(이하, 게이트 전압(Vg)이라고도 함)을 -15V에서 +20V까지 0.25V의 스텝으로 인가하였다. 또한 소스 전극에 인가하는 전압(이하, 소스 전압(Vs)이라고도 함)을 0V(comm)로 하고, 드레인 전압에 인가하는 전압(이하, 드레인 전압(Vd)이라고도 함)을 0.1V 및 10V로 하였다.
도 19의 (A)에 비교 시료(Reference Sample)의 Id-Vg 특성을 도시하고, 도 19의 (B)에 시료 A(Sample A)의 Id-Vg 특성을 도시하였다.
도 19의 (A), (B)에 도시된 바와 같이, 시료 A에서는 특성 편차가 약간 크기는 하지만, 비교 시료보다 높은 전류-전압 특성을 나타내고, 양호한 트랜지스터 특성을 얻어진 것을 알 수 있었다.
이상의 결과로부터, 반도체층의 하측에 제공하는 산화물층을, 채널 형성 영역에 접하며, 소스 영역 및 드레인 영역에는 접하지 않도록 가공함으로써, 소스 영역 및 드레인 영역의 고저항화가 억제되어 높은 전류-전압 특성을 실현할 수 있다는 것이 확인되었다.
100: 트랜지스터, 100A: 트랜지스터, 100B: 트랜지스터, 102: 기판, 103: 절연층, 104: 절연층, 104a: 절연층, 110: 절연층, 116: 절연층, 118: 절연층, 104f: 절연막, 110f: 절연막, 106: 도전층, 112: 도전층, 120a: 도전층, 120b: 도전층, 131: 도전층, 108: 반도체층, 108n: 영역, 114: 금속 산화물층, 114f: 금속 산화물막, 141a: 개구부, 141b: 개구부, 142: 개구부

Claims (9)

  1. 반도체 장치로서,
    제 1 절연층과, 제 2 절연층과, 제 3 절연층과, 반도체층과, 제 1 도전층을 가지고,
    상기 제 2 절연층은 상기 제 1 절연층 위에 위치하며, 섬 형상을 가지고,
    상기 반도체층은 상기 제 2 절연층 상면에 접하는 부분과, 상기 제 1 절연층 상면에 접하는 부분을 가지며, 섬 형상을 가지고,
    상기 제 3 절연층 및 상기 제 1 도전층은 상기 반도체층 위에, 이 순서대로 적층하여 제공되고,
    상기 제 2 절연층은 적어도 상기 제 1 도전층과 상기 반도체층이 중첩되는 영역에 제공되고,
    채널 길이 방향에서 상기 반도체층은 상기 제 2 절연층의 한 쌍의 단부를 넘어 외측으로 연장되고,
    채널 폭 방향에서 상기 반도체층은 상기 제 2 절연층의 한 쌍의 단부보다 내측에 위치하고,
    상기 반도체층은 금속 산화물을 포함하고,
    상기 제 1 절연층은 금속 산화물 또는 질화물을 포함하고,
    상기 제 2 절연층 및 상기 제 3 절연층은 산화물을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    제 2 도전층 및 제 3 도전층을 가지고,
    상기 제 2 도전층 및 상기 제 3 도전층은 상기 제 2 절연층을 사이에 두고 서로 이격되어 제공되고,
    상기 제 2 도전층 및 상기 제 3 도전층은 각각 상기 제 2 절연층이 제공되지 않는 영역에서 상기 반도체층과 접하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    제 4 절연층을 가지고,
    상기 제 4 절연층은 상기 제 2 절연층, 상기 반도체층, 상기 제 3 절연층, 및 상기 제 1 도전층을 덮고, 상기 제 2 절연층이 제공되지 않는 영역에서 상기 반도체층 상면의 일부와 접하는 부분을 가지며, 상기 반도체층의 단부보다 외측에서 상기 제 1 절연층과 접하는 부분을 가지고,
    상기 제 4 절연층은 금속 산화물 또는 질화물을 포함하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 4 절연층은 질화 실리콘 또는 질화 알루미늄을 포함하는, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 절연층은 질화 실리콘 또는 산화 알루미늄을 포함하는, 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 절연층보다 아래에 제 4 도전층을 가지고,
    상기 제 4 도전층은 상기 반도체층, 상기 제 1 도전층, 및 상기 제 2 절연층 모두와 중첩되는 영역을 가지는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 반도체층이 제공되지 않는 영역이고, 상기 제 2 도전층과 상기 제 4 도전층이 중첩되는 영역에, 제 5 절연층을 가지고,
    상기 제 5 절연층은 상기 제 2 절연층과 동일면 위에 위치하며, 상기 제 2 절연층과 동일 재료를 포함하는, 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 3 절연층과 상기 제 1 도전층 사이에 금속 산화물층을 가지고,
    상기 금속 산화물층과 상기 반도체층은 같은 금속 원소를 포함하는, 반도체 장치.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 3 절연층과 상기 제 1 도전층 사이에 금속 산화물층을 가지고,
    상기 금속 산화물층은 알루미늄 또는 하프늄을 포함하는, 반도체 장치.
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