WO2020089762A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2020089762A1
WO2020089762A1 PCT/IB2019/059207 IB2019059207W WO2020089762A1 WO 2020089762 A1 WO2020089762 A1 WO 2020089762A1 IB 2019059207 W IB2019059207 W IB 2019059207W WO 2020089762 A1 WO2020089762 A1 WO 2020089762A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
layer
insulating
film
insulating layer
Prior art date
Application number
PCT/IB2019/059207
Other languages
English (en)
French (fr)
Inventor
山崎　舜平
行徳 島
中田　昌孝
匠 重信
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Priority to US17/286,530 priority Critical patent/US20210384314A1/en
Priority to JP2020554607A priority patent/JPWO2020089762A1/ja
Publication of WO2020089762A1 publication Critical patent/WO2020089762A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G02F1/13685—Top gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a manufacturing method thereof.
  • One embodiment of the present invention relates to a display device.
  • the technical field of one embodiment of the present invention disclosed in this specification and the like includes a semiconductor device, a display device, a light-emitting device, a power storage device, a storage device, an electronic device, a lighting device, an input device, an input / output device, and a driving method thereof. , Or their manufacturing method can be mentioned as an example.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • Oxide semiconductors using metal oxides are drawing attention as semiconductor materials applicable to transistors.
  • a plurality of oxide semiconductor layers are stacked, and in the plurality of oxide semiconductor layers, the oxide semiconductor layer serving as a channel contains indium and gallium, and the proportion of indium is the proportion of gallium.
  • the field-effect mobility (which may be simply referred to as mobility or ⁇ FE) is increased by increasing the thickness.
  • the metal oxide that can be used for the semiconductor layer can be formed by a sputtering method or the like, it can be used for the semiconductor layer of a transistor included in a large-sized display device.
  • the metal oxide that can be used for the semiconductor layer can be formed by a sputtering method or the like, it can be used for the semiconductor layer of a transistor included in a large-sized display device.
  • it is possible to improve and utilize a part of the production equipment of a transistor using polycrystalline silicon or amorphous silicon capital investment can be suppressed.
  • a transistor including a metal oxide has higher field-effect mobility than a transistor including amorphous silicon, a high-performance display device including a driver circuit can be realized.
  • One object of one embodiment of the present invention is to provide a semiconductor device with favorable electric characteristics.
  • An object of one embodiment of the present invention is to provide a semiconductor device which can be driven at high voltage.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of flowing a large amount of current.
  • An object of one embodiment of the present invention is to provide a highly reliable semiconductor device.
  • One embodiment of the present invention is a semiconductor device including a semiconductor layer, a first insulating layer, a second insulating layer, a metal oxide layer, a conductive layer, and an insulating region.
  • the metal oxide layer is located between the first insulating layer and the conductive layer.
  • the insulating region is adjacent to the metal oxide layer and is located between the first insulating layer and the conductive layer.
  • the semiconductor layer has a first region, a second region, a third region, and a fourth region. The first region is in contact with the first insulating layer and overlaps with the metal oxide layer and the conductive layer with the first insulating layer interposed therebetween.
  • the second region is in contact with the first insulating layer and overlaps with the insulating region and the conductive layer with the first insulating layer interposed therebetween.
  • the third region is in contact with the first insulating layer.
  • the fourth region is in contact with the second insulating layer. Further, the insulating region exhibits a dielectric constant different from that of the first insulating layer.
  • the end portion of the metal oxide layer is located inside the end portion of the conductive layer in a plan view. Further, it is preferable that the end portion of the conductive layer is located inside the end portion of the first insulating layer in a plan view.
  • the first insulating layer, the metal oxide layer, and the conductive layer are processed using the same resist mask.
  • the insulating region includes voids.
  • the insulating region includes a part of the second insulating layer.
  • the second insulating layer more preferably contains a nitride.
  • the first region has the lowest carrier concentration
  • the fourth region has the highest carrier concentration. Is preferred.
  • the first region has the lowest hydrogen concentration
  • the fourth region has the highest hydrogen concentration. Is preferred.
  • a third insulating layer and a fourth insulating layer are further provided.
  • the third insulating layer has a region overlapping with the first insulating layer with the semiconductor layer interposed therebetween, and the fourth insulating layer has a region overlapping with the semiconductor layer with the third insulating layer interposed therebetween.
  • the third insulating layer include an oxide and the fourth insulating layer include a nitride.
  • the fourth insulating layer have a portion in contact with the second insulating layer in a region which does not overlap with the semiconductor layer.
  • a semiconductor device with favorable electric characteristics can be provided.
  • a semiconductor device which can be driven at high voltage can be provided.
  • a semiconductor device which can pass a large current can be provided.
  • a highly reliable semiconductor device can be provided.
  • 1A to 1C are diagrams illustrating a configuration example of a semiconductor device.
  • 2A to 2C are diagrams illustrating a configuration example of a semiconductor device.
  • 3A and 3B are diagrams illustrating a configuration example of a semiconductor device.
  • 4A and 4B are diagrams illustrating a configuration example of a semiconductor device.
  • 5A and 5B are diagrams illustrating a configuration example of a semiconductor device.
  • 6A to 6C are diagrams illustrating a configuration example of a semiconductor device.
  • 7A and 7B are diagrams illustrating a configuration example of a semiconductor device.
  • 8A and 8B are diagrams illustrating a configuration example of a semiconductor device.
  • 9A to 9F are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • FIGS 10A to 10E are diagrams illustrating an example of a method for manufacturing a semiconductor device.
  • 11A to 11C are top views of the display device.
  • FIG. 12 is a cross-sectional view of the display device.
  • FIG. 13 is a cross-sectional view of the display device.
  • FIG. 14 is a cross-sectional view of the display device.
  • FIG. 15 is a cross-sectional view of the display device.
  • FIG. 16A is a block diagram of a display device.
  • 16B and 16C are circuit diagrams of the display device.
  • 17A, 17C, and 17D are circuit diagrams of a display device.
  • FIG. 17B is a timing chart.
  • 18A and 18B are configuration examples of the display module.
  • 19A and 19B are configuration examples of electronic devices.
  • 20A to 20E are configuration examples of electronic devices.
  • 21A to 21G are configuration examples of electronic devices.
  • 22A to 22D are configuration examples of electronic devices.
  • 23A and 23B are diagrams showing the relationship between carrier concentration and sheet resistance.
  • FIG. 24 is a diagram showing the relationship between carrier concentration and Fermi level.
  • a source and a drain of a transistor may be replaced with each other when a transistor of different polarity is used or when the direction of current is changed in circuit operation. Therefore, the terms source and drain can be used interchangeably.
  • the channel length direction of a transistor refers to one of directions parallel to a straight line connecting a source region and a drain region with the shortest distance. That is, the channel length direction corresponds to one of the directions of current flowing through the semiconductor layer when the transistor is on. Further, the channel width direction means a direction orthogonal to the channel length direction. Note that depending on the structure and shape of the transistor, the channel length direction and the channel width direction may not be defined as one.
  • the term “electrically connected” includes the case of being connected via “an object having some electrical action”.
  • the “object having some kind of electrical action” is not particularly limited as long as it can transfer an electric signal between the connection targets.
  • “things having some kind of electrical action” include electrodes and wirings, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
  • film and “layer” can be interchanged with each other.
  • conductive layer and “insulating layer” may be interchangeable with the terms “conductive film” and “insulating film”.
  • off-state current refers to drain current when a transistor is in an off state (also referred to as a non-conducting state or a blocking state).
  • the off state is a state in which the voltage V gs between the gate and the source is lower than the threshold voltage V th in the n-channel transistor (higher than V th in the p-channel transistor) unless otherwise specified.
  • a display panel which is one mode of a display device, has a function of displaying (outputting) an image or the like on a display surface. Therefore, the display panel is one mode of the output device.
  • a connector of a display panel substrate such as an FPC (Flexible Printed Circuit) or TCP (Tape Carrier Package) is attached, or an IC is mounted on the substrate by a COG (Chip On Glass) method or the like.
  • a module in which is mounted is called a display panel module, a display module, or simply a display panel.
  • a touch panel which is one mode of a display device has a function of displaying an image or the like on a display surface, and a touch surface of a detected object such as a finger or a stylus touches, presses, or approaches the display surface. And a function as a touch sensor for detecting. Therefore, the touch panel is an aspect of the input / output device.
  • the touch panel can also be called, for example, a display panel (or display device) with a touch sensor or a display panel (or display device) with a touch sensor function.
  • the touch panel can also be configured to have a display panel and a touch sensor panel. Alternatively, the inside or the surface of the display panel may have a function as a touch sensor.
  • a touch panel substrate on which a connector or an IC is mounted may be referred to as a touch panel module, a display module, or simply a touch panel.
  • One embodiment of the present invention functions as a semiconductor layer in which a channel is formed over a formation surface, a gate insulating layer (also referred to as a first insulating layer) over the semiconductor layer, and a gate electrode over the gate insulating layer. And a conductive layer.
  • the semiconductor layer is preferably configured to include a metal oxide having semiconductor characteristics (hereinafter, also referred to as an oxide semiconductor).
  • a metal oxide layer is provided between the first insulating layer and the conductive layer.
  • the metal oxide layer preferably has conductivity, and at this time, the metal oxide layer functions as a part of the gate electrode.
  • the first insulating layer, the conductive layer, and the metal oxide layer are processed so that a part of their ends is located on the semiconductor layer.
  • the first insulating layer, the conductive layer, and the metal oxide layer are preferably processed using the same resist mask.
  • the conductive layer is processed so that its end portion is located inside the end portion of the first insulating layer.
  • the metal oxide layer is preferably processed so that its end portion is located inside the conductive layer.
  • the conductive layer is provided inside the end (outline) of the first insulating layer, and the metal oxide layer is provided inside the end (outline) of the conductive layer.
  • an insulating region is provided so as to be adjacent to and surround the metal oxide layer.
  • the insulating region is a region sandwiched between the first insulating layer and the conductive layer and has an insulating property.
  • the semiconductor layer includes a first region in which a channel is formed, a pair of second regions sandwiching the first region, a pair of third regions sandwiching the first region and the second region, and a first region.
  • a fourth region which sandwiches the third region and functions as a source region and a drain region.
  • the first region is a region that is in contact with the first insulating layer and that overlaps with the metal oxide layer and the conductive layer.
  • the second region is a region which is in contact with the first insulating layer and overlaps with the insulating region and the conductive layer.
  • the third region is a region that is in contact with the first insulating layer and does not overlap with any of the conductive layer, the metal oxide layer, and the insulating region.
  • the fourth region is a region located outside the end portion of the first insulating layer.
  • the fourth region is preferably in contact with the second insulating layer which functions as a protective layer.
  • the second insulating layer preferably has a function of supplying carriers to the fourth region of the semiconductor layer during film formation.
  • the first region that functions as a channel formation region is the region with the lowest carrier concentration.
  • the fourth region functioning as the source region and the drain region is the region having the highest carrier concentration.
  • the second region and the third region can function as a buffer region for preventing the carrier supply source included in the fourth region from diffusing into the first region that is the channel formation region. By providing the second region and the third region, the carrier concentration in the first region can be made extremely low.
  • the second region and the third region may function as LDD (Lightly Doped Drain) regions.
  • the second region is a region that overlaps with the conductive layer that functions as a gate electrode with the insulating region in between, the second region can also be called an overlap region (Lov-LDD region).
  • the third region is a region that does not overlap with the conductive layer and thus can be referred to as an offset region (Loff-LDD region).
  • the second region which is the overlap region, overlaps the gate electrode with the insulating region in between, the electric field applied from the gate electrode to the second region can be relaxed by the insulating region. Accordingly, a transistor with high reliability can be obtained even when driven by a high voltage.
  • the insulating region preferably exhibits a dielectric constant different from that of the first insulating layer.
  • the insulating region may be a region including voids (spaces) or may be a region where a part of the second insulating layer that functions as a protective layer is provided. Further, the insulating region may be a region in which voids and a part of the second insulating layer are mixed.
  • an overlap region and an offset region are provided between a channel formation region of a semiconductor layer and a source region and a drain region, a high voltage is applied and a large current is allowed to flow. And a highly reliable transistor can be realized.
  • FIG. 1A is a top view of the transistor 100
  • FIG. 1B corresponds to a cross-sectional view taken along the dashed-dotted line A1-A2 in FIG. 1A
  • FIG. 1C is a sectional view taken along the dashed-dotted line B1-B2 in FIG. 1A. It corresponds to a sectional view of the plane.
  • a part of components of the transistor 100 a protective insulating layer or the like
  • the dashed-dotted line A1-A2 direction corresponds to the channel length direction
  • the dashed-dotted line B1-B2 direction corresponds to the channel width direction.
  • the top view of the transistor some of the components are omitted in the following drawings, as in FIG. 1A.
  • the transistor 100 is provided over the substrate 102 and includes an insulating layer 103, a semiconductor layer 108, an insulating layer 110, a metal oxide layer 114, a conductive layer 112, an insulating layer 116, an insulating layer 118, and the like.
  • the island-shaped semiconductor layer 108 is provided over the insulating layer 103.
  • the insulating layer 110 is provided so as to cover part of the upper surface of the insulating layer 103 and part of the upper surface of the semiconductor layer 108.
  • the metal oxide layer 114 and the conductive layer 112 are stacked over the insulating layer 110 in this order and have a portion overlapping with the semiconductor layer 108.
  • the insulating layer 116 is provided so as to cover upper surfaces and side surfaces of the conductive layer 112, upper surfaces and side surfaces of the insulating layer 110, upper surfaces and side surfaces of the semiconductor layer 108, and upper surfaces of the insulating layers 103.
  • the insulating layer 118 is provided so as to cover the insulating layer 116.
  • the contours of the metal oxide layer 114 and the insulating layer 110 are shown by broken lines.
  • the metal oxide layer 114 and the conductive layer 112 are provided so as to be located inside the end portion of the insulating layer 110 in a plan view.
  • the metal oxide layer 114 is provided so as to be located inside the end portion of the conductive layer 112 in a plan view.
  • the conductive layer 112, the metal oxide layer 114, and the insulating layer 110 are preferably processed using the same resist mask.
  • a part of the conductive layer 112 functions as a gate electrode.
  • Part of the insulating layer 110 functions as a gate insulating layer.
  • the transistor 100 is a so-called top-gate transistor in which a gate electrode is provided over the semiconductor layer 108.
  • the insulating layer 103 preferably has a stacked structure in which an insulating film 103b and an insulating film 103a are stacked from the substrate 102 side. At this time, the insulating film 103b located on the substrate 102 side preferably functions as a barrier film which prevents diffusion of impurities contained in the substrate 102. On the other hand, the insulating film 103a in contact with the semiconductor layer 108 preferably contains an oxide.
  • the insulating film 103a preferably contains an oxide such as silicon oxide or silicon oxynitride.
  • the insulating film 103b preferably contains a nitride such as silicon nitride, silicon nitride oxide, aluminum oxynitride, or aluminum nitride.
  • the insulating film 103b may include a metal oxide such as aluminum oxide, hafnium oxide, or hafnium aluminate.
  • the transistor 100 may include a conductive layer 120a and a conductive layer 120b over the insulating layer 118.
  • the conductive layers 120a and 120b function as a source electrode or a drain electrode.
  • the conductive layers 120a and 120b are electrically connected to the region 108N of the semiconductor layer 108 through the openings 141a and 141b provided in the insulating layer 118 and the insulating layer 116, respectively.
  • the metal oxide layer 114 located between the insulating layer 110 and the conductive layer 112 functions as a barrier film that prevents oxygen contained in the insulating layer 110 from diffusing to the conductive layer 112 side. Further, the metal oxide layer 114 also functions as a barrier film which prevents hydrogen and water contained in the conductive layer 112 from diffusing to the insulating layer 110 side.
  • the metal oxide layer 114 for example, it is preferable to use a material that is less likely to transmit oxygen and hydrogen than at least the insulating layer 110.
  • the metal oxide layer 114 can prevent diffusion of oxygen from the insulating layer 110 to the conductive layer 112 even when a metal material such as aluminum or copper which easily absorbs oxygen is used for the conductive layer 112. .. Even when the conductive layer 112 contains hydrogen, hydrogen can be prevented from diffusing from the conductive layer 112 to the semiconductor layer 108 through the insulating layer 110. As a result, the carrier concentration in the channel formation region of the semiconductor layer 108 can be extremely low.
  • the metal oxide layer 114 has a function of supplying oxygen into the insulating layer 110.
  • the metal oxide layer 114 functions as a barrier layer which prevents the conductive layer 112 from being oxidized by oxygen in the insulating layer 110. You can also let it.
  • An insulating material or a conductive material can be used for the metal oxide layer 114.
  • the metal oxide layer 114 functions as part of the gate insulating layer.
  • the metal oxide layer 114 has conductivity, the metal oxide layer 114 functions as a part of the gate electrode.
  • the metal oxide layer 114 preferably has conductivity and functions as a part of the gate electrode.
  • a conductive oxide such as indium oxide, indium tin oxide (ITO), silicon-containing indium tin oxide (ITSO), or indium zinc oxide can be used.
  • ITO indium tin oxide
  • ITSO silicon-containing indium tin oxide
  • zinc oxide indium zinc oxide
  • a conductive oxide containing indium is preferable because it has high conductivity.
  • the metal oxide layer 114 it is preferable to use an oxide material containing one or more elements that are the same as those of the semiconductor layer 108. In particular, it is preferable to use an oxide semiconductor material that can be used for the semiconductor layer 108. At this time, it is preferable to use, as the metal oxide layer 114, a metal oxide film formed using the same sputtering target as that for the semiconductor layer 108 because the device can be shared.
  • the metal oxide layer 114 is preferably formed by using a sputtering device.
  • a sputtering device oxygen can be added to the insulating layer 110 and the semiconductor layer 108 by forming the oxide film in an atmosphere containing oxygen gas.
  • an insulating material when used for the metal oxide layer 114, it is preferable to use an insulating material having a higher dielectric constant than silicon oxide.
  • an aluminum oxide film, a hafnium oxide film, a hafnium aluminate film, or the like because a driving voltage can be reduced.
  • the semiconductor layer 108 is configured to include a metal oxide having semiconductor characteristics (hereinafter, also referred to as an oxide semiconductor).
  • the semiconductor layer 108 preferably contains at least indium and oxygen.
  • carrier mobility can be increased and, for example, a transistor capable of flowing a larger current than that of amorphous silicon can be realized.
  • the semiconductor layer 108 includes a region 108C functioning as a channel formation region, a pair of regions 108L1 sandwiching the region 108C, a pair of regions 108L2 sandwiching the region 108C and the region L1, a region 108C, and a region 108L1. And a pair of regions 108N sandwiching the region 108L2 and functioning as a source region and a drain region.
  • the upper surfaces of the region 108C, the region 108L1, and the region 108L2 are in contact with the insulating layer 110.
  • the region 108C is a region overlapping with the insulating layer 110, the metal oxide layer 114, and the conductive layer 112.
  • the region 108L1 is a region overlapping with the insulating layer 110, the insulating region 115, and the conductive layer 112.
  • the region 108L2 is a region which overlaps with the insulating layer 110 and does not overlap with the conductive layer 112.
  • the region 108C functions as a channel formation region.
  • the metal oxide layer 114 has a conductive layer, it functions as a part of the gate electrode; therefore, an electric field is applied from the gate electrode to the region 108C through the insulating layer 110 which functions as a gate insulating layer, so that the channel Is formed.
  • the region 108L1 has a function as a buffer region for relaxing the drain electric field.
  • the region 108L1 overlaps with the conductive layer 112, the channel can be formed when a gate voltage is applied to the conductive layer 112.
  • the electric field applied to the region 108L1 is weaker than the electric field applied to the region 108C.
  • the region 108L1 becomes a region having higher resistance than the region 108C, and functions as an LDD region for relaxing the drain electric field.
  • a channel can be formed by the electric field of the conductive layer 112, so that the region 108L1 can function as an LDD region. ..
  • the region 108L2 has a function as a buffer region for relaxing the drain electric field. Since the region 108L2 is a region which does not overlap with the conductive layer 112 and the metal oxide layer 114, a channel is hardly formed even when a gate voltage is applied to the conductive layer 112.
  • the region 108L2 preferably has a higher carrier concentration than the region 108C. Accordingly, the region 108L2 can function as an LDD region.
  • regions 108L1 and 108L2 functioning as LDD regions between the region 108C which is a channel formation region and the region 108N which is a source region or a drain region, a high drain breakdown voltage and a high on-state current can be obtained. In addition, it is possible to realize a highly reliable transistor.
  • the region 108N functions as a source region or a drain region and has the lowest resistance as compared with other regions of the semiconductor layer 108.
  • the region 108N can be referred to as a region having the highest carrier concentration, a region having a high oxygen defect density, or a region having a highest impurity concentration as compared with the other regions of the semiconductor layer 108.
  • the sheet resistance of the region 108N is 1 ⁇ / ⁇ or more and less than 1 ⁇ 10 3 ⁇ / ⁇ , and preferably 1 ⁇ / ⁇ or more and 8 ⁇ 10 2 ⁇ / ⁇ or less. ..
  • the higher the electric resistance of the region 108C in the state where no channel is formed the more preferable.
  • the sheet resistance of the region 108C is 1 ⁇ 10 9 ⁇ / ⁇ or more, preferably 5 ⁇ 10 9 ⁇ / ⁇ or more, more preferably Is preferably 1 ⁇ 10 10 ⁇ / ⁇ or more.
  • the sheet resistance of the region 108L2 is, for example, 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 9 ⁇ / ⁇ or less, preferably 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 8 ⁇ / ⁇ or less, and more preferably 1 ⁇ 10 5. It can be set to 3 ⁇ / ⁇ or more and 1 ⁇ 10 7 ⁇ / ⁇ . By setting the resistance within such a range, a transistor having favorable electric characteristics and high reliability can be obtained.
  • the sheet resistance can be calculated from the resistance value.
  • the source-drain breakdown voltage of the transistor 100 can be increased by providing such a region 108L2 between the region 108N and the region 108C.
  • the sheet resistance of the region 108L1 is preferably equal to that of the region 108C, or lower than the sheet resistance of the region 108C and higher than that of the region 108L2.
  • the carrier concentration in the semiconductor layer 108 has a distribution such that the region 108C has the lowest carrier concentration and the region 108L1, the region 108L2, and the region 108N increase in this order.
  • the carrier concentration of the regions 108C is kept extremely low even when impurities such as hydrogen diffuse from the regions 108N during the manufacturing process. be able to.
  • the lower the carrier concentration in the region 108C functioning as a channel formation region is, the more preferable it is, and it is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably 1 ⁇ 10 17 cm ⁇ 3 or less, and 1 ⁇ 10 16 cm 3. -3 or less is more preferable, 1 ⁇ 10 13 cm -3 or less is more preferable, and 1 ⁇ 10 12 cm -3 or less is further preferable.
  • the lower limit of the carrier concentration in the region 108C is not particularly limited, but can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the carrier concentration in the region 108N can be, for example, 5 ⁇ 10 18 cm ⁇ 3 or higher, preferably 1 ⁇ 10 19 cm ⁇ 3 or higher, more preferably 5 ⁇ 10 19 cm ⁇ 3 or higher.
  • the upper limit of the carrier concentration in the region 108N is not particularly limited, but may be 5 ⁇ 10 21 cm ⁇ 3 , 1 ⁇ 10 22 cm ⁇ 3 , or the like, for example.
  • the carrier concentration in the region 108L2 can be a value between the regions 108C and 108N.
  • the value may be in the range of 1 ⁇ 10 14 cm ⁇ 3 or more and less than 1 ⁇ 10 20 cm ⁇ 3 .
  • the carrier concentration in the region 108L1 can be the same as that in the region 108C, or higher than that in the region 108C and lower than that in the region 108L2.
  • the region 108C is preferably the region having the lowest hydrogen concentration
  • the region 108N is preferably the region having the highest hydrogen concentration. It is preferable that the concentration of hydrogen in the semiconductor layer 108 be lowest in the region 108C and higher in the regions 108L1, 108L2, and 108N in this order.
  • the width of the region 108L1 can be appropriately adjusted depending on the channel length (width of the region 108C in the channel length direction), the source-drain of the transistor 100, the voltage applied to the gate electrode, and the like. Since the drain breakdown voltage decreases as the channel length decreases, it is preferable to increase the ratio of the width of the region 108L1 to the channel length.
  • the width of the region 108L1 can be 5 nm to 10 ⁇ m inclusive, preferably 10 nm to 5 ⁇ m inclusive, more preferably 20 nm to 3 ⁇ m inclusive.
  • the width of the region 108L2 can be appropriately adjusted according to the channel length, the source-drain of the transistor 100, the voltage applied to the gate electrode, and the like.
  • the width of the region 108L2 can be 5 nm to 10 ⁇ m inclusive, preferably 10 nm to 5 ⁇ m inclusive, more preferably 20 nm to 3 ⁇ m inclusive.
  • the insulating layer 116 is provided in contact with the upper surface of the region 108N.
  • the insulating layer 116 has a function of reducing the resistance of the region 108N.
  • an insulating film which can supply impurities into the region 108N by heating the insulating layer 116 during or after the film formation can be used.
  • an insulating film which can generate oxygen vacancies in the region 108N can be used by heating during or after the insulating layer 116 is formed.
  • the insulating layer 116 an insulating film functioning as a supply source for supplying impurities to the region 108N can be used.
  • the insulating layer 116 is preferably a film which releases hydrogen by heating.
  • the insulating layer 116 is preferably a film formed by using a gas containing an impurity element such as a hydrogen element as a film forming gas used for film formation. Further, by increasing the film formation temperature of the insulating layer 116, a large amount of impurity elements can be effectively supplied to the semiconductor layer 108.
  • the film formation temperature of the insulating layer 116 can be, for example, 200 ° C. or higher and 500 ° C. or lower, preferably 220 ° C. or higher and 450 ° C. or lower, and more preferably 250 ° C. or higher and 400 ° C. or lower.
  • the insulating layer 116 By forming the insulating layer 116 under reduced pressure and by heating, desorption of oxygen in the region of the semiconductor layer 108, which is the region 108N, can be promoted. By supplying impurities such as hydrogen to the semiconductor layer 108 in which a large number of oxygen vacancies are formed, the carrier concentration in the region 108N is increased and the resistance of the region 108N can be reduced more effectively.
  • an insulating film containing a nitride such as silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum nitride, or aluminum nitride oxide can be preferably used.
  • silicon nitride has a blocking property against hydrogen and oxygen, it is possible to prevent both diffusion of hydrogen from the outside to the semiconductor layer and desorption of oxygen from the semiconductor layer to the outside, so that a highly reliable transistor can be obtained. realizable.
  • the insulating layer 116 may be an insulating film having a function of drawing oxygen in the semiconductor layer 108 to generate oxygen vacancies.
  • a metal nitride such as aluminum nitride for the insulating layer 116.
  • a metal nitride When using a metal nitride, it is preferable to use a nitride of aluminum, titanium, tantalum, tungsten, chromium, or ruthenium. In particular, it is particularly preferable to contain aluminum or titanium.
  • aluminum As a sputtering target, an aluminum nitride film formed by a reactive sputtering method using a gas containing nitrogen as a film forming gas, by appropriately controlling the flow rate of nitrogen gas with respect to the total flow rate of the film forming gas, A film having both extremely high insulating properties and extremely high blocking properties against hydrogen and oxygen can be obtained.
  • the thickness of the insulating layer containing the aluminum nitride is preferably 5 nm or more. Even with such a thin film, a high blocking property against hydrogen and oxygen and a function of reducing the resistance of the semiconductor layer can both be achieved.
  • the insulating layer may have any thickness, but in view of productivity, it is preferably 500 nm or less, preferably 200 nm or less, more preferably 50 nm or less.
  • a film whose composition formula satisfies AlN x (x is a real number greater than 0 and 2 or less, preferably x is greater than 0.5 and less than or equal to 1.5) is used. Is preferred. Accordingly, a film having excellent insulating properties and excellent thermal conductivity can be provided, so that heat dissipation of heat generated when the transistor 100 is driven can be improved.
  • an aluminum titanium nitride film, a titanium nitride film, or the like can be used as the insulating layer 116.
  • the insulating layer 116 can suck oxygen in the region 108N and form oxygen vacancies in the region 108N.
  • the insulating layer 116 sucks oxygen in the semiconductor layer 108, so that the metal included in the insulating layer 116 is provided between the insulating layer 116 and the region 108N.
  • a layer containing an oxide of an element eg, aluminum may be formed.
  • the semiconductor layer 108 when a metal oxide film containing indium is used as the semiconductor layer 108, a region in which indium oxide is deposited or a region with high indium concentration is formed in the vicinity of the interface of the region 108N on the insulating layer 116 side. There is a case. Thereby, the extremely low resistance region 108N can be formed. The existence of such a region may be observed by an analysis method such as X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • XPS X-ray Photoelectron Spectroscopy
  • the insulating layer 118 functions as a protective layer that protects the transistor 100.
  • an inorganic insulating material such as oxide or nitride can be used.
  • an inorganic insulating material such as silicon oxide, silicon oxynitride, silicon nitride, silicon nitride oxide, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, or hafnium aluminate can be used.
  • the semiconductor layer 108 preferably contains a metal oxide containing at least indium and oxygen.
  • the semiconductor layer 108 may contain zinc.
  • the semiconductor layer 108 may contain gallium.
  • the semiconductor layer 108 includes indium and M (M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, It is preferable to have one or more kinds selected from hafnium, tantalum, tungsten, or magnesium) and zinc.
  • M is preferably one or more selected from aluminum, gallium, yttrium, or tin.
  • indium oxide indium zinc oxide (In—Zn oxide), indium gallium zinc oxide (also referred to as In—Ga—Zn oxide, or IGZO), or the like is used. it can.
  • indium tin oxide In—Sn oxide
  • indium tin oxide containing silicon or the like can be used.
  • the semiconductor layer 108 may have a stacked structure in which layers having different compositions, layers having different crystallinity, or layers having different impurity concentrations are stacked.
  • composition and crystallinity of the semiconductor layer 108 greatly affect the electrical characteristics and reliability of the transistor 100. For example, by increasing the content of indium in the semiconductor layer 108, carrier mobility is improved and a transistor with high field-effect mobility can be realized.
  • a crystalline metal oxide film for the semiconductor layer 108.
  • a metal oxide film having a CAAC (c-axis aligned crystal) structure, a polycrystalline structure, a microcrystalline structure, or the like described later can be used.
  • CAAC c-axis aligned crystal
  • a metal oxide film having crystallinity for the semiconductor layer 108 the density of defect states in the semiconductor layer 108 can be reduced and a highly reliable semiconductor device can be realized.
  • the semiconductor layer 108 has higher crystallinity, the density of defect states in the film can be reduced.
  • a metal oxide film having low crystallinity a transistor capable of flowing a large amount of current can be realized.
  • FIG. 2A shows an enlarged view of the area P in FIG. 1B.
  • the insulating region 115 includes a void (space).
  • the insulating region 115 may be in a vacuum state or a reduced pressure state, or may be in a gas filled state.
  • the gas contained in the insulating region 115 is typically air, but includes an inert gas such as nitrogen or a rare gas, or a deposition gas when the insulating layer 116 or the insulating layer 118 is deposited. There are also cases.
  • the insulating region 115 including a void as shown in FIG. 2A is formed on the lower side of the protruding portion of the conductive layer 112 by using, for example, a method of relatively low step coverage as a method of forming the insulating layer 116. Without forming a film, the insulating region 115 as shown in FIG. 2A can be formed.
  • FIG. 2B shows an example in which the insulating region 115 includes a part of the insulating layer 116 and voids.
  • a method for forming the insulating layer 116 by using a film forming method having relatively high step coverage, a part of the insulating layer 116 is formed below the protruding portion of the conductive layer 112.
  • An insulating region 115 as shown can be formed.
  • FIG. 2C shows an example in which the insulating region 115 is filled with a part of the insulating layer 116.
  • a part of the insulating layer 116 is formed so as to fill the lower side of the protruding portion of the conductive layer 112,
  • the insulating region 115 as shown in FIG. 2C can be formed.
  • the insulating region 115 functions as a part of the gate insulating layer for the region 108L1. That is, in the transistor 100, the first channel formation region in which the insulating layer 110 is a gate insulating layer (that is, the region 108C) and the second channel formation region in which the stacked structure of the insulating layer 110 and the insulating region 115 is a gate insulating layer is used. It can be said that (that is, the region 108L1) is a transistor connected in series. That is, the region 108L1 can also be referred to as a second channel formation region in which a gate insulating layer thicker than the first channel formation region is provided.
  • the insulating region 115 includes a void, so that the insulating region 115 exhibits a dielectric constant different from that of the insulating layer 110.
  • FIG. 2C when the insulating region 115 is partially filled with the insulating layer 116, a material different from the insulating layer 110 or an insulating film formed under a different condition is used for the insulating layer 116.
  • the dielectric constants of the insulating region 115 and the insulating layer 110 can be made different.
  • the insulating region 115 preferably exhibits a dielectric constant different from that of the insulating layer 110.
  • the electric field applied to the region 108L1 from the conductive layer 112 is strengthened, so that the region 108L1 has a lower dielectric constant than in the case where they have the same dielectric constant.
  • the resistance can be easily increased, and the current that can be passed through the transistor 100 can be increased.
  • the electric field is weakened, so that the resistance of the region 108L1 is further suppressed as compared with the case where they have the same dielectric constant.
  • the drain breakdown voltage of the transistor 100 can be increased.
  • FIG. 3A shows an enlarged view of area Q in FIG. 1B.
  • the insulating layer 116 is provided so as to cover the top surface and the side surface of the region 108N of the semiconductor layer 108.
  • the insulating layer 116 has a portion in contact with the insulating film 103a of the insulating layer 103 in a region where the semiconductor layer 108 is not provided.
  • FIG. 3B shows an enlarged view of the region R in FIG. 1C.
  • the insulating region 115 is formed between the conductive layer 112 and the insulating layer 110. That is, it can be said that the insulating region 115 is provided so as to surround the metal oxide layer 114 along the contour (side surface) of the metal oxide layer 114. It can also be said that the metal oxide layer 114 is provided in a region surrounded by the insulating layer 110, the conductive layer 112, and the insulating region 115.
  • the insulating layer 110 may have a smaller thickness in a region which does not overlap with the conductive layer 112 than in a region which overlaps with the conductive layer 112. For example, when etching for forming the conductive layer 112, a part of the insulating layer 110 is etched at the same time, so that such a shape can be obtained. Note that the insulating layer 110 may not be thinned depending on the processing conditions of the conductive layer 112 and the metal oxide layer 114.
  • [Modification] 4A and 4B are cross-sectional views of a transistor, part of which is different from that in Structural Example 1. Note that FIG. 1A can be referred to for the top view.
  • FIG. 5A shows an enlarged view of a region Q ′ in FIG. 4A
  • FIG. 5B shows an enlarged view of a region R ′ in FIG. 4B.
  • the transistor illustrated here is mainly different from the configuration example 1 in that the insulating film 103a included in the insulating layer 103 is processed so that the top surface shape of the insulating film 103 is substantially the same as that of the semiconductor layer 108.
  • the insulating layer 116 and the insulating film 103b are provided in contact with each other in a region where the semiconductor layer 108 is not provided. Accordingly, the periphery of the transistor can be sealed with the insulating layer 116 and the insulating film 103b. Therefore, a structure in which impurities such as water and hydrogen are unlikely to be mixed from the outside can be realized, so that a highly reliable transistor can be realized.
  • FIG. 6A is a top view of the transistor 100A
  • FIG. 6B is a cross-sectional view of the transistor 100A in the channel length direction
  • FIG. 6C is a cross-sectional view of the transistor 100A in the channel width direction.
  • the transistor 100A mainly differs from the configuration example 1 in that the conductive layer 106 is provided between the substrate 102 and the insulating layer 103.
  • the conductive layer 106 has at least a region 108C of the semiconductor layer 108 and a region overlapping with the conductive layer 112.
  • an example is shown in which the conductive layer 106 overlaps with part of the region 108L1, the region 108L2, and the region 108N.
  • the conductive layer 106 has a function as a first gate electrode (also referred to as a bottom gate electrode), and the conductive layer 112 has a function as a second gate electrode (also referred to as a top gate electrode).
  • part of the insulating layer 103 functions as a first gate insulating layer and part of the insulating layer 110 functions as a second gate insulating layer.
  • the conductive layer 106 is electrically connected to the conductive layer 112 through the openings 142 provided in the metal oxide layer 114, the insulating layer 110, and the insulating layer 103. It may be connected. Accordingly, the same potential can be applied to the conductive layer 106 and the conductive layer 112.
  • the conductive layer 106 can be made of the same material as the conductive layer 112, the conductive layer 120a, or the conductive layer 120b. In particular, it is preferable to use a material containing copper for the conductive layer 106 because wiring resistance can be reduced. When a material containing a refractory metal such as tungsten or molybdenum is used for the conductive layer 106, treatment can be performed at a high temperature in a later step.
  • the conductive layer 112 and the conductive layer 106 project outward from the end portion of the semiconductor layer 108 in the channel width direction.
  • the entire semiconductor layer 108 in the channel width direction is covered with the conductive layer 112 and the conductive layer 106 with the insulating layer 110 and the insulating layer 103 interposed therebetween.
  • the semiconductor layer 108 can be electrically surrounded by an electric field generated by the pair of gate electrodes. At this time, it is particularly preferable to apply the same potential to the conductive layer 106 and the conductive layer 112. Thus, an electric field for inducing a channel can be effectively applied to the semiconductor layer 108, so that the on-state current of the transistor 100A can be increased. Therefore, the transistor 100A can be miniaturized.
  • the conductive layer 112 and the conductive layer 106 may not be connected.
  • a constant potential may be applied to one of the pair of gate electrodes and a signal for driving the transistor 100A may be applied to the other.
  • the threshold voltage when the transistor 100A is driven by the other electrode can be controlled by the potential applied to one gate electrode.
  • one of the gate electrodes may be electrically connected to the source electrode of the transistor 100A.
  • FIG. 7A shows a schematic cross-sectional view of the transistor 10 in the channel length direction.
  • the transistor 10 is provided on the insulating film 103a and has a semiconductor layer 108, an insulating layer 110, a metal oxide layer 114, a conductive layer 112, and an insulating region 115.
  • An insulating layer 116 is provided so as to cover the transistor 10.
  • the semiconductor layer 108 has a region 108C, a region 108L1, a region 108L2, and a region 108N.
  • the insulating film 103a is preferably formed of an insulating film containing an oxide.
  • an oxide film is preferably used for a portion which is in contact with the semiconductor layer 108.
  • the insulating layer 110 has a stacked structure in which an insulating film 110a, an insulating film 110b, and an insulating film 110c are stacked in this order from the insulating film 103a side.
  • the insulating film 110a has a region in contact with the channel formation region of the semiconductor layer 108.
  • the insulating film 110c has a region in contact with the metal oxide layer 114.
  • the insulating film 110b is located between the insulating film 110a and the insulating film 110c.
  • the insulating films 110a, 110b, and 110c are preferably insulating films containing an oxide. At this time, it is preferable that the insulating film 110a, the insulating film 110b, and the insulating film 110c be successively formed by the same film forming apparatus.
  • insulating films 110a, 110b, and 110c a silicon oxide film, a silicon oxynitride film, a silicon nitride oxide film, an aluminum oxide film, a hafnium oxide film, a yttrium oxide film, a zirconium oxide film, or a gallium oxide film is used.
  • An insulating layer containing one or more of a tantalum oxide film, a magnesium oxide film, a lanthanum oxide film, a cerium oxide film, and a neodymium oxide film can be used.
  • the insulating layer 110 in contact with the semiconductor layer 108 preferably has a stacked-layer structure of oxide insulating films and more preferably has a region containing oxygen in excess of the stoichiometric composition.
  • the insulating layer 110 has an insulating film that can release oxygen.
  • the insulating layer 110 is formed in an oxygen atmosphere, heat treatment in an oxygen atmosphere, plasma treatment, or the like is performed on the formed insulating layer 110, or the insulating layer 110 is formed over the insulating layer 110 in an oxygen atmosphere.
  • Oxygen can be supplied into the insulating layer 110 by forming an oxide film or the like.
  • the insulating film 110a, the insulating film 110b, and the insulating film 110c are formed by a sputtering method, a chemical vapor deposition (CVD) method, a vacuum evaporation method, a pulsed laser deposition (PLD: Pulsed Laser Deposition) method, an atomic layer deposition method. It can be formed by using (ALD: Atomic Layer Deposition) method or the like. Further, as the CVD method, there are a plasma chemical vapor deposition (PECVD: Plasma Enhanced CVD) method, a thermal CVD method and the like.
  • PECVD plasma chemical vapor deposition
  • the insulating film 110a, the insulating film 110b, and the insulating film 110c are preferably formed by a plasma CVD method.
  • the insulating film 110a is formed on the semiconductor layer 108, it is preferable that the insulating film 110a is formed under conditions that do not damage the semiconductor layer 108 as much as possible.
  • the film formation can be performed under the condition that the film formation rate (also referred to as a film formation rate) is sufficiently low.
  • the damage to the semiconductor layer 108 can be extremely reduced by forming it under low power conditions.
  • a film forming gas used for forming the silicon oxynitride film includes, as a raw material, a deposition gas containing silicon such as silane and disilane, and an oxidizing gas such as oxygen, ozone, dinitrogen monoxide, and nitrogen dioxide. Gas can be used. Further, in addition to the raw material gas, a diluent gas such as argon, helium or nitrogen may be contained.
  • the deposition rate can be reduced, and a dense film with few defects can be deposited. it can.
  • the insulating film 110b is preferably a film formed under the condition that the film forming rate is higher than that of the insulating film 110a. Thereby, the productivity can be improved.
  • the insulating film 110b can be formed under the condition that the deposition rate is increased by increasing the flow rate ratio of the deposition gas to that of the insulating film 110a.
  • the insulating film 110c is preferably an extremely dense film in which defects on the surface are reduced and impurities such as water contained in the atmosphere are not easily adsorbed.
  • the film can be formed under the condition that the film forming rate is sufficiently low.
  • the insulating film 110c is formed on the insulating film 110b, the influence on the semiconductor layer 108 at the time of forming the insulating film 110c is smaller than that of the insulating film 110a. Therefore, the insulating film 110c can be formed under the condition of higher power than the insulating film 110a. By reducing the flow rate ratio of the deposition gas and forming the film with relatively high power, a dense film with reduced surface defects can be obtained.
  • the insulating layer 110 has a high etching rate under the same conditions for wet etching or dry etching in the order of the insulating film 110b, the insulating film 110a, and the insulating film 110c.
  • the insulating film 110b is preferably formed thicker than the insulating films 110a and 110c. By thickly forming the insulating film 110b having the highest film forming rate, the time required for the film forming process of the insulating layer 110 can be shortened.
  • the boundary between the insulating film 110a and the insulating film 110b and the boundary between the insulating film 110b and the insulating film 110c may be unclear in some cases, these boundaries are clearly indicated by broken lines in FIG. 7A and the like. Note that since the insulating film 110a and the insulating film 110b have different film densities, these boundaries can be observed as differences in contrast in a transmission electron microscope (TEM) image in a cross section of the insulating layer 110. Sometimes you can. Similarly, the boundary between the insulating film 110b and the insulating film 110c can be observed in some cases.
  • TEM transmission electron microscope
  • FIG. 7B is a schematic sectional view of the transistor 10A.
  • the transistor 10A is mainly different from the above transistor 10 in the configuration of the semiconductor layer 108.
  • the semiconductor layer 108 included in the transistor 10A has a stacked structure in which the semiconductor layer 108a and the semiconductor layer 108b are stacked from the insulating film 103a side.
  • a metal oxide film is preferably used for each of the semiconductor layers 108a and 108b.
  • each region of the semiconductor layer 108a and each region of the semiconductor layer 108b are collectively shown as a region 108C, a region 108L1, a region 108L2, and a region 108N.
  • the semiconductor layer 108a and the semiconductor layer 108b have different compositions or the like, the electrical resistivity, carrier concentration, oxygen deficiency amount, hydrogen concentration, impurity concentration, etc. of the regions 108C, 108L1, 108L2, and 108N are different. May be different.
  • the semiconductor layer 108b is in contact with the upper surface of the semiconductor layer 108a and the lower surface of the insulating film 110a, respectively.
  • a metal oxide film having a higher atomic number ratio of gallium than the semiconductor layer 108b can be used as the semiconductor layer 108a.
  • gallium has a stronger bonding force with oxygen than indium, oxygen vacancies are less likely to be formed by using a metal oxide film with a high atomic ratio of gallium for the semiconductor layer 108a.
  • the presence of many oxygen vacancies in the semiconductor layer 108a leads to deterioration in electrical characteristics and reliability of the transistor. Therefore, by using the metal oxide film having a higher atomic ratio of gallium than the semiconductor layer 108b as the semiconductor layer 108a, the transistor 10A having favorable electric characteristics and high reliability can be realized.
  • the semiconductor layer 108a is a metal oxide film containing indium, gallium, and zinc, in which the atomic ratio of gallium is higher than that of the semiconductor layer 108b, and the atomic ratio of indium is:
  • a metal oxide film having a region lower than that of the semiconductor layer 108b is preferably used.
  • the semiconductor layer 108b it is preferable to use a metal oxide film having a region in which the atomic ratio of indium is higher and the atomic ratio of gallium is lower than that in the semiconductor layer 108a.
  • the semiconductor layer 108a it is preferable to use a metal oxide film having a region where the atomic ratio of zinc is equal to that of the semiconductor layer 108b or a region where the atomic ratio of zinc is lower than that of the semiconductor layer 108b.
  • oxygen deficiency in the semiconductor layer 108 is reduced by using a metal oxide film having a relatively high gallium content rate for the semiconductor layer 108a located on the insulating film 103a side. Further, in the transistor 10A, a metal oxide film having a low gallium content or containing no gallium is used for the semiconductor layer 108b located on the insulating layer 110 side, whereby the interface defect density between the semiconductor layer 108 and the insulating layer 110 is increased. Has been reduced. Therefore, it can be said that the transistor 10A has both extremely high electrical characteristics and extremely high reliability.
  • the semiconductor layer 108b thinner than the semiconductor layer 108a. Even if the semiconductor layer 108b is an extremely thin film of 0.5 nm or more and 10 nm or less, the interface defect density with the insulating layer 110 can be reduced. On the other hand, by relatively thickening the semiconductor layer 108a in which oxygen deficiency is less likely to occur, a transistor with higher reliability can be realized.
  • the thickness of the semiconductor layer 108a is 1.5 times or more and 20 times or less, preferably 2 times or more and 15 times or less, and more preferably 3 times or more and 10 times or less, that of the semiconductor layer 108b. it can.
  • the thickness of the semiconductor layer 108b is preferably 0.5 nm to 30 nm inclusive, preferably 1 nm to 20 nm inclusive, more preferably 2 nm to 10 nm inclusive.
  • crystalline metal oxide films for the semiconductor layers 108a and 108b.
  • a metal oxide film with high crystallinity or a metal oxide film with low crystallinity may be used for both the semiconductor layers 108a and 108b.
  • the semiconductor layers 108a and 108b may have different crystallinities.
  • the semiconductor layer 108a may be a film having higher crystallinity than the semiconductor layer 108b, or the semiconductor layer 108b may be a film having higher crystallinity than the semiconductor layer 108a.
  • the crystallinity of the metal oxide film used for the semiconductor layers 108a and 108b can be determined based on required electrical characteristics and reliability of a transistor, specifications of a film formation apparatus, or the like.
  • metal oxide films having the same composition may be used for the semiconductor layers 108a and 108b.
  • a metal oxide film having higher crystallinity than the semiconductor layer 108a is preferably used for the semiconductor layer 108b. Accordingly, the influence of damage on the semiconductor layer 108 at the time of forming the insulating layer 110 can be reduced and a highly reliable transistor can be realized. Further, by using a metal oxide film having low crystallinity for the semiconductor layer 108a, a transistor with high field-effect mobility can be realized.
  • FIG. 8A is a schematic cross-sectional view of the transistor 10B.
  • the transistor 10B mainly differs from the transistor 10 in that the transistor 10B includes the insulating layer 103 having a stacked structure.
  • 8B shows a schematic cross-sectional view of a transistor 10C provided with a conductive layer 106 in addition to the structure of the transistor 10B.
  • transistors 10B and 10C are common except for the conductive layer 106, the transistor 10C will be described here.
  • the conductive layer 106 has a region overlapping with the semiconductor layer 108, the insulating layer 110, the metal oxide layer 114, and the conductive layer 112 with the insulating layer 103 interposed therebetween.
  • the conductive layer 106 functions as a first gate electrode (also referred to as a back gate electrode).
  • the insulating layer 103 also functions as a first gate insulating layer.
  • the conductive layer 112 functions as a second gate electrode and the insulating layer 110 functions as a second gate insulating layer.
  • the transistor 10C by applying the same potential to the conductive layer 112 and the conductive layer 106, the amount of current that can flow in the on state can be increased.
  • one of the conductive layer 112 and the conductive layer 106 can be supplied with a potential for controlling the threshold voltage, and the other can be supplied with a potential for controlling the on and off states of the transistor 10C.
  • the insulating layer 103 has a stacked structure in which an insulating film 103a, an insulating film 103b1, an insulating film 103b2, and an insulating film 103b3 are stacked from the semiconductor layer 108 side.
  • the insulating film 103b3 is in contact with the conductive layer 106.
  • the insulating film 103a is in contact with the semiconductor layer 108.
  • the insulating layer 103 which functions as the first gate insulating layer has a high withstand voltage, a small stress in the film, a difficulty in releasing hydrogen and water, a small number of defects in the film, and a metal included in the conductive layer 106. It is preferable to satisfy one or more of suppressing the diffusion of elements, and most preferable to satisfy all of them.
  • the four insulating films included in the insulating layer 103 it is preferable to use insulating films containing nitrogen for the insulating films 103b3, 103b2, and 103b1 located on the conductive layer 106 side. On the other hand, it is preferable to use an insulating film containing oxygen for the insulating film 103a which is in contact with the semiconductor layer 108. In addition, it is preferable that the four insulating films included in the insulating layer 103 be successively formed using a plasma CVD apparatus without being exposed to the air.
  • an insulating film containing nitrogen such as a silicon nitride film, a silicon nitride oxide film, an aluminum nitride film, or a hafnium nitride film can be used.
  • an insulating film that can be used for the insulating layer 110 can be used.
  • the insulating films 103b1 and 103b3 are preferably dense films that can prevent diffusion of impurities from below.
  • the insulating film 103b3 is preferably a film capable of blocking a metal element contained in the conductive layer 106
  • the insulating film 103b1 is a film capable of blocking hydrogen or water contained in the insulating film 103b2. Therefore, for the insulating film 103b3 and the insulating film 103b1, an insulating film formed under a condition where the film formation rate is lower than that of the insulating film 103b2 can be applied.
  • the insulating film 103b2 it is preferable to use an insulating film formed under the condition of low stress and high film formation rate.
  • the insulating film 103b2 is preferably formed thicker than the insulating films 103b1 and 103b3.
  • the insulating film 103b2 even when a silicon nitride film formed by a plasma CVD method is used for each of the insulating film 103b1, the insulating film 103b2, and the insulating film 103b3, the insulating film 103b2 has a higher film thickness than the other two insulating films.
  • the film has a low density. Therefore, in a transmission electron microscope image or the like in the cross section of the insulating layer 103, it may be possible to observe as a difference in contrast.
  • the insulating film 103a in contact with the semiconductor layer 108 is preferably a dense insulating film in which impurities such as water are hard to be adsorbed on the surface.
  • impurities such as water are hard to be adsorbed on the surface.
  • the same insulating film as the insulating film 110c included in the insulating layer 110 can be used as the insulating film 103a.
  • the insulating film 103b2 when a metal film or an alloy film in which a constituent element is less likely to diffuse into the insulating layer 103 is used as the conductive layer 106, the insulating film 103b2, the insulating film 103b1, and the insulating film 103a can be formed without providing the insulating film 103b3.
  • a structure in which three insulating films are stacked may be used.
  • Example of manufacturing method An example of a method for manufacturing a transistor of one embodiment of the present invention will be described below.
  • the transistor 100A illustrated in the configuration example 2 will be described as an example.
  • Thin films (insulating films, semiconductor films, conductive films, etc.) that compose semiconductor devices are sputtering methods, chemical vapor deposition (CVD) methods, vacuum deposition methods, pulsed laser deposition (PLD: Pulsed Laser Deposition) methods. ) Method, an atomic layer deposition (ALD: Atomic Layer Deposition) method, etc. can be used.
  • CVD method include a plasma chemical vapor deposition (PECVD: Plasma Enhanced CVD) method and a thermal CVD method.
  • PECVD plasma chemical vapor deposition
  • MOCVD metal organic chemical vapor deposition
  • Thin films (insulating films, semiconductor films, conductive films, etc.) that compose semiconductor devices are spin coating, dipping, spray coating, inkjet, dispensing, screen printing, offset printing, doctor knife, slit coating, roll coating, curtain coating. It can be formed by a method such as knife coating.
  • the thin film when processing a thin film that constitutes a semiconductor device, it can be processed by using a photolithography method or the like.
  • the thin film may be processed by a nanoimprint method, a sandblast method, a lift-off method, or the like.
  • the island-shaped thin film may be directly formed by a film forming method using a shielding mask such as a metal mask.
  • the following two methods are typically used as the photolithography method.
  • One is a method of forming a resist mask on a thin film to be processed, processing the thin film by etching or the like, and removing the resist mask.
  • the other is a method in which a thin film having photosensitivity is formed and then exposed and developed to process the thin film into a desired shape.
  • the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture thereof.
  • ultraviolet light, KrF laser light, ArF laser light, or the like can be used.
  • the exposure may be performed by a liquid immersion exposure technique.
  • extreme ultraviolet (EUV) light or X-ray may be used as the light used for the exposure.
  • An electron beam may be used instead of the light used for exposure.
  • the use of extreme ultraviolet light, X-rays or electron beams is preferable because it enables extremely fine processing. Note that a photomask is not necessary when exposure is performed by scanning a beam such as an electron beam.
  • etching of the thin film a dry etching method, a wet etching method, a sandblast method, etc. can be used.
  • a conductive film is formed over the substrate 102 and processed by etching to form a conductive layer 106 which functions as a gate electrode (FIG. 9A).
  • the wiring resistance can be reduced by using a conductive film containing copper as the conductive film to be the conductive layer 106.
  • a conductive film containing copper is preferably used. Even when a conductive film containing copper is used for the conductive layer 106, the insulating layer 103 suppresses diffusion of copper toward the semiconductor layer 108, so that a highly reliable transistor can be realized.
  • the insulating layer 103 is formed so as to cover the substrate 102 and the conductive layer 106 (FIG. 9B).
  • the insulating layer 103 can be formed by a PECVD method, an ALD method, a sputtering method, or the like.
  • the insulating layer 103 is formed by sequentially stacking an insulating film 103b and an insulating film 103a.
  • each insulating layer forming the insulating layer 103 is formed by the PECVD method.
  • the description in Configuration Example 3 can be applied.
  • a process of supplying oxygen to the insulating layer 103 may be performed.
  • plasma treatment or heat treatment in an oxygen atmosphere can be performed.
  • oxygen may be supplied to the insulating layer 103 by a plasma ion doping method or an ion implantation method.
  • oxygen may be supplied by forming a metal oxide film over the insulating layer 103 in an atmosphere containing oxygen. At this time, it is preferable to remove the metal oxide film.
  • the metal oxide film is preferably formed by a sputtering method using a metal oxide target.
  • the metal oxide film is preferably a dense film with as few defects as possible. Further, the metal oxide film is preferably a high-purity film in which impurities such as hydrogen and water are reduced as much as possible. In particular, it is preferable to use a crystalline metal oxide film as the metal oxide film.
  • an oxygen gas and an inert gas eg, helium gas, argon gas, xenon gas, etc.
  • an oxygen flow rate ratio the proportion of oxygen gas in the entire deposition gas when forming the metal oxide film
  • the reliability can be improved.
  • the lower the oxygen flow rate ratio the lower the crystallinity of the metal oxide film, and the transistor with higher on-current can be obtained.
  • the conditions for forming the metal oxide film are that the substrate temperature is room temperature or higher and 250 ° C. or lower, preferably room temperature or higher and 200 ° C. or lower, and more preferably the substrate temperature is room temperature or higher and 140 ° C. or lower.
  • the film forming temperature it is preferable to set the film forming temperature to room temperature or higher and lower than 140 ° C. because productivity becomes high.
  • the crystallinity can be lowered by forming the metal oxide film with the substrate temperature being room temperature or without intentionally heating.
  • a treatment for desorbing water, hydrogen, an organic substance, or the like adsorbed on the surface of the insulating layer 103 or a treatment for supplying oxygen into the insulating layer 103 can be performed.
  • heat treatment can be performed at a temperature of 70 ° C to 200 ° C in a reduced pressure atmosphere.
  • plasma treatment may be performed in an atmosphere containing oxygen.
  • oxygen may be supplied to the insulating layer 103 by plasma treatment in an atmosphere containing an oxidizing gas such as dinitrogen monoxide (N 2 O).
  • an oxidizing gas such as dinitrogen monoxide (N 2 O).
  • the semiconductor layer 108 has a stacked-layer structure in which a plurality of semiconductor layers is stacked, after the metal oxide film which is formed first is formed, the surface of the metal oxide film is continuously exposed without being exposed to the atmosphere. It is preferable to form a metal oxide film.
  • the island-shaped semiconductor layer 108 is formed by etching a part of the metal oxide film (FIG. 9C).
  • a wet etching method or a dry etching method, or both may be used for the processing of the metal oxide film.
  • part of the insulating layer 103 which does not overlap with the semiconductor layer 108 may be etched and thinned.
  • the insulating film 103a may disappear by etching and the surface of the insulating film 103b may be exposed.
  • the heat treatment it is preferable to perform heat treatment after the metal oxide film is formed or after the metal oxide film is processed into the semiconductor layer 108.
  • the heat treatment hydrogen or water contained in the metal oxide film or the semiconductor layer 108 or adsorbed on the surface can be removed. Further, the heat treatment may improve the film quality of the metal oxide film or the semiconductor layer 108 (eg, reduction of defects, improvement of crystallinity, or the like).
  • oxygen can be supplied from the insulating layer 103 to the metal oxide film or the semiconductor layer 108 by heat treatment. At this time, it is more preferable to perform heat treatment before processing the semiconductor layer 108.
  • the temperature of the heat treatment can be typically 150 ° C. or higher and lower than the strain point of the substrate, 200 ° C. or higher and 500 ° C. or lower, or 250 ° C. or higher and 450 ° C. or lower, or 300 ° C. or higher and 450 ° C. or lower.
  • Heat treatment can be performed in an atmosphere containing a rare gas or nitrogen. Alternatively, after heating in the atmosphere, heating may be performed in an atmosphere containing oxygen. Alternatively, the heating may be performed in an ultra dry air (CDA: Clean Dry Air) atmosphere. Note that it is preferable that the atmosphere for the heat treatment contains as little hydrogen and water as possible.
  • An electric furnace, an RTA (Rapid Thermal Anneal) device, or the like can be used for the heat treatment. By using the RTA device, the heat treatment time can be shortened.
  • heat treatment may be omitted if unnecessary.
  • heat treatment may not be performed here and may also serve as heat treatment performed in a later step. In some cases, it can be combined with the heat treatment in a high-temperature treatment (such as a film-forming step) in a later step.
  • an insulating film 110f is formed so as to cover the insulating layer 103 and the semiconductor layer 108 (FIG. 9D).
  • the insulating film 110f is preferably formed by the PECVD method.
  • the plasma treatment it is preferable to perform plasma treatment on the surface of the semiconductor layer 108 before forming the insulating film 110f.
  • impurities such as water adsorbed on the surface of the semiconductor layer 108 can be reduced. Therefore, impurities at the interface between the semiconductor layer 108 and the insulating film 110f can be reduced, so that a highly reliable transistor can be realized.
  • the plasma treatment can be performed in an atmosphere of oxygen, ozone, nitrogen, dinitrogen monoxide, argon, or the like.
  • the plasma treatment and the formation of the insulating film 110f be continuously performed without being exposed to the air.
  • the insulating film 110f it is preferable to perform heat treatment after forming the insulating film 110f.
  • heat treatment hydrogen or water contained in the insulating film 110f or adsorbed on the surface can be removed.
  • defects in the insulating film 110f can be reduced.
  • the above description can be applied to the conditions for the heat treatment.
  • heat treatment may be omitted if unnecessary.
  • heat treatment may not be performed here and may also serve as heat treatment performed in a later step. In some cases, it can be combined with the heat treatment in a high-temperature treatment (such as a film-forming step) in a later step.
  • the metal oxide film 114f is preferably formed in an atmosphere containing oxygen, for example.
  • it is preferably formed by a sputtering method in an atmosphere containing oxygen. Accordingly, oxygen can be supplied to the insulating film 110f when the metal oxide film 114f is formed.
  • the metal oxide film 114f is formed by a sputtering method using an oxide target containing a metal oxide similar to the case of the semiconductor layer 108.
  • the metal oxide film may be formed by a reactive sputtering method using oxygen as a film forming gas and a metal target.
  • oxygen as a film forming gas
  • a metal target for example, an aluminum oxide film can be formed.
  • the oxygen supplied to the film 110f can be increased.
  • the oxygen flow rate or oxygen partial pressure is, for example, greater than 0% and 100% or less, preferably 10% or more and 100% or less, more preferably 20% or more and 100% or less, further preferably 30% or more and 100% or less, and further preferably 40% or more and 100% or less.
  • the oxygen flow rate ratio be 100% and the oxygen partial pressure be as close to 100% as possible.
  • Heat treatment is preferably performed after the metal oxide film 114f is formed.
  • oxygen contained in the insulating film 110f can be supplied to the semiconductor layer 108.
  • oxygen can be prevented from being released from the insulating film 110f to the outside and a large amount of oxygen can be supplied to the semiconductor layer 108.
  • oxygen vacancies in the semiconductor layer 108 can be reduced and a highly reliable transistor can be realized.
  • heat treatment may be omitted if unnecessary.
  • heat treatment may not be performed here and may also serve as heat treatment performed in a later step. In some cases, it can be combined with the heat treatment in a high-temperature treatment (such as a film-forming step) in a later step.
  • the conductive film 112f It is preferable to use a metal or alloy material having low resistance as the conductive film 112f. Further, as the conductive film 112f, it is preferable to use a material which does not easily release hydrogen and does not easily diffuse hydrogen. Further, it is preferable to use a material which is not easily oxidized as the conductive film 112f.
  • the conductive film 112f is preferably formed by a sputtering method using a sputtering target containing a metal or an alloy.
  • the conductive film 112f is a stacked film in which a conductive film that is difficult to oxidize and hydrogen does not diffuse and a conductive film having low resistance are stacked.
  • the conductive film 112f and the metal oxide film 114f are etched to form the conductive layer 112 and the metal oxide layer 114 (FIG. 10B).
  • the conductive film 112f is etched so that the end portion of the conductive layer 112 is located inside the end portion of the resist mask 140. Accordingly, the insulating film 110f can be etched using the resist mask 140 in a later step. Further, processing is performed so that the end portion of the metal oxide layer 114 is located inside the end portion of the conductive layer 112. Thus, a region to be the insulating region 115 later can be formed.
  • the metal oxide film 114f can be formed by etching the metal oxide film 114f after forming the conductive layer 112 by etching only the conductive film 112f.
  • an isotropic etching method is used for both the conductive film 112f and the metal oxide film 114f, so that the conductive layer 112 whose end portion is located inside the end portion of the resist mask 140 is used.
  • the metal oxide layer 114 can be formed.
  • an isotropic dry etching method may be used, but it is more preferable to use the wet etching method because the resist mask 140 may be partly etched.
  • the conductive film 112f and the metal oxide film 114f may be etched by one etching process. At this time, it is preferable to use an isotropic etching method in which the etching rate for the metal oxide film 114f is higher than the etching rate for the conductive film 112f.
  • both the conductive film 112f and the metal oxide film 114f are processed so that the top surface shapes thereof are substantially the same, and further, the etching process is performed to recede the end portion of the metal oxide film 114f.
  • the conductive layer 112 and the metal oxide layer 114 can also be formed.
  • part of the insulating film 110f may be etched and thinned.
  • the shape illustrated in FIG. 2A or the like is an example in which the upper portion of the insulating film 110f to be the insulating layer 110 is etched when the conductive film 112f and the metal oxide film 114f are etched.
  • the insulating film 110f is preferably etched using an anisotropic etching method.
  • an anisotropic dry etching method can be preferably used.
  • the resist mask 140 is removed.
  • the insulating layer 110, the conductive layer 112 whose end is located inside the end of the insulating layer 110, and the metal oxide layer 114 whose end is located inside the end of the conductive layer 112 And can be processed using the same resist mask 140.
  • resist masks can be used for the processing of the conductive layer 112 and the metal oxide layer 114 and the processing of the insulating layer 110.
  • the insulating film 103a that is not covered with the resist mask 140 may be etched and thinned or disappear.
  • the insulating layer 116 is formed in contact with the exposed portion of the semiconductor layer 108 (FIG. 10D). The formation of the insulating layer 116 reduces the resistance of the exposed portion of the semiconductor layer 108, so that the region 108N is formed. In addition, the insulating region 115 is formed at the same time when the insulating layer 116 is formed.
  • an insulating film which releases an impurity element having a function of lowering the resistance of the semiconductor layer 108 can be used.
  • an inorganic insulating film such as a silicon nitride film, a silicon nitride oxide film, or a silicon oxynitride film that can release hydrogen.
  • a plasma CVD method using a deposition gas containing hydrogen because hydrogen can be supplied to the semiconductor layer 108 during deposition.
  • the insulating layer 116 is formed by a PECVD method using a mixed gas containing a gas containing silicon such as silane and a gas containing nitrogen such as ammonia or dinitrogen monoxide as a deposition gas.
  • a mixed gas containing a gas containing silicon such as silane and a gas containing nitrogen such as ammonia or dinitrogen monoxide as a deposition gas.
  • the deposited silicon nitride contains hydrogen. Accordingly, hydrogen in the insulating layer 116 diffuses into the semiconductor layer 108, so that the resistance of part of the semiconductor layer 108 can be easily reduced.
  • the insulating layer 116 when the insulating layer 116 is formed, it is preferable to hold the substrate 102 in a heated state in a reduced pressure atmosphere for a certain period of time. Accordingly, oxygen in the exposed portion of the semiconductor layer 108 is released and oxygen vacancies can be generated. By supplying hydrogen to the region when the insulating layer 116 is formed, the resistance of the region 108N can be reduced more effectively.
  • the resistance of the semiconductor layer 108 may be reduced by diffusing a part of the components of the deposition gas of the insulating layer 116 into part of the semiconductor layer 108 when the insulating layer 116 is formed.
  • the resistance of the semiconductor layer 108 can be reduced by diffusing nitrogen into part of the semiconductor layer 108.
  • Hydrogen supplied to the region 108N of the semiconductor layer 108 may be diffused to the regions 108L2 and 108L1 by heat during the formation of the insulating layer 116, heat treatment after the formation, or the like.
  • the carrier concentration of the semiconductor layer 108 can be formed to have a concentration gradient such that the concentration decreases from the region 108N to the region 108L1.
  • the carrier concentration of the semiconductor layer 108 is lowest in the region 108C and increases in the order of the region 108L1, the region 108L2, and the region 108N.
  • an insulating film having a function of causing oxygen vacancies in the semiconductor layer 108 can be used.
  • an insulating film containing metal nitride it is preferable to use an insulating film containing metal nitride.
  • the flow rate of nitrogen gas relative to the total flow rate of the deposition gas is 30% to 100%, preferably 40% to 100%.
  • the following is more preferable, and it is more preferably 50% or more and 100% or less.
  • the insulating layer 116 and the insulating layer 118 be continuously formed without being exposed to the air.
  • the film formation temperature of the insulating layer 118 may be determined in consideration of these things.
  • the film forming temperature of the insulating layer 118 is preferably 150 ° C. or higher and 400 ° C. or lower, preferably 180 ° C. or higher and 360 ° C. or lower, and more preferably 200 ° C. or higher and 250 ° C. or lower.
  • heat treatment may be performed.
  • the heat treatment can promote reduction in resistance of the region 108N.
  • heat treatment may be omitted if unnecessary.
  • heat treatment may not be performed here and may also serve as heat treatment performed in a later step. In some cases, it can be combined with the heat treatment in a high-temperature treatment (such as a film-forming step) in a later step.
  • Opening 141a and Opening 141b [Formation of Opening 141a and Opening 141b] Subsequently, the insulating layer 118 and the insulating layer 116 are partly etched, so that the opening portions 141a and 141b reaching the region 108N are formed.
  • the transistor 100A can be manufactured. For example, when the transistor 100A is applied to a pixel of a display device, a step of forming one or more of a protective insulating layer, a planarization layer, a pixel electrode, or a wiring may be added after this.
  • the conductive layer 106 formation step and the opening 142 formation step in the above manufacturing method example may be omitted. Further, the transistor 100 and the transistor 100A can be formed over the same substrate through the same step.
  • the substrate 102 there is no particular limitation on the material of the substrate 102, but it is necessary that the substrate 102 have at least heat resistance high enough to withstand heat treatment performed later.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like is used as the substrate 102.
  • a substrate provided with a semiconductor element may be used as the substrate 102.
  • a flexible substrate may be used as the substrate 102, and the semiconductor device may be directly formed on the flexible substrate.
  • a separation layer may be provided between the substrate 102 and the semiconductor device. The peeling layer can be used for separating a semiconductor device over the peeling layer, separating the substrate 102 from the substrate 102, and transferring the semiconductor device to another substrate. At that time, the semiconductor device can be transferred to a substrate having poor heat resistance or a flexible substrate.
  • the conductive layer 112 and the conductive layer 106 which function as gate electrodes, the conductive layer 120a which functions as one of the source electrode and the drain electrode, and the conductive layer 120b which functions as the other are chromium, copper, aluminum, gold, silver, zinc, Form each using a metal element selected from molybdenum, tantalum, titanium, tungsten, manganese, nickel, iron, cobalt, or an alloy containing the above metal element as a component or an alloy in which the above metal elements are combined. You can
  • the conductive layer 112, the conductive layer 106, the conductive layer 120a, and the conductive layer 120b have an In—Sn oxide, an In—W oxide, an In—W—Zn oxide, an In—Ti oxide, and an In—Ti. It is also possible to apply an oxide conductor such as —Sn oxide, In—Zn oxide, In—Sn—Si oxide, or In—Ga—Zn oxide, or a metal oxide film.
  • the oxide conductor (OC: Oxide Conductor)
  • OC Oxide Conductor
  • a donor level is formed in the vicinity of the conduction band.
  • the metal oxide has high conductivity and becomes a conductor.
  • the metal oxide converted into a conductor can be referred to as an oxide conductor.
  • the conductive layer 112 and the like may have a stacked structure of a conductive film containing the above oxide conductor (metal oxide) and a conductive film containing a metal or an alloy.
  • a conductive film containing a metal or an alloy wiring resistance can be reduced.
  • a conductive film containing an oxide conductor is preferably applied to the side which is in contact with the insulating layer functioning as a gate insulating film.
  • the conductive layer 112, the conductive layer 106, the conductive layer 120a, and the conductive layer 120b have any one or more selected from titanium, tungsten, tantalum, and molybdenum among the above metal elements. It is suitable. In particular, it is preferable to use a tantalum nitride film. Since the tantalum nitride film has conductivity, has a high barrier property against copper, oxygen, or hydrogen, and emits little hydrogen from itself, a conductive film in contact with the semiconductor layer 108, Alternatively, it can be preferably used as a conductive film in the vicinity of the semiconductor layer 108.
  • the atomic ratio of the semiconductor layer 108 to be formed includes a fluctuation of ⁇ 40% in the atomic ratio of the metal element contained in the above sputtering target.
  • the energy gap of the semiconductor layer 108 is 2 eV or more, preferably 2.5 eV or more.
  • the off-state current of the transistor can be reduced by using the metal oxide whose energy gap is wider than that of silicon.
  • a metal oxide having a low carrier concentration for the semiconductor layer 108 it is preferable to use a metal oxide having a low carrier concentration for the semiconductor layer 108.
  • the concentration of impurities in the metal oxide may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • the impurities in the metal oxide include, for example, hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • hydrogen contained in the metal oxide reacts with oxygen bonded to the metal atom to become water, which may form oxygen deficiency in the metal oxide. If the channel formation region in the metal oxide contains oxygen vacancies, the transistor might have normally-on characteristics. Further, a defect in which hydrogen is contained in an oxygen vacancy may function as a donor and an electron which is a carrier may be generated. Further, part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including a metal oxide containing a large amount of hydrogen is likely to have normally-on characteristics.
  • the metal oxide may be evaluated not by the donor concentration but by the carrier concentration. Therefore, in this specification and the like, the carrier concentration which is assumed to be a state where no electric field is applied may be used as the parameter of the metal oxide, instead of the donor concentration. That is, the “carrier concentration” described in this specification and the like can be called the “donor concentration” in some cases.
  • the hydrogen concentration obtained by secondary ion mass spectroscopy is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm 3. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the carrier concentration of the metal oxide in the channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , and more preferably 1 ⁇ 10 16 cm ⁇ 3. It is more preferably less than 1 ⁇ 10 13 cm ⁇ 3 , further preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the semiconductor layer 108 preferably has a non-single crystal structure.
  • the non-single-crystal structure includes, for example, a CAAC structure, a polycrystalline structure, a microcrystalline structure, or an amorphous structure described later.
  • the amorphous structure has the highest defect level density
  • the CAAC structure has the lowest defect level density.
  • CAAC c-axis aligned aligned crystal
  • the CAAC structure is one of crystal structures such as a thin film including a plurality of nanocrystals (a crystal region whose maximum diameter is less than 10 nm), in which each nanocrystal has a c-axis oriented in a specific direction and an a-axis.
  • the b-axis and the b-axis have a crystal structure having no orientation, and the nanocrystals are continuously connected to each other without forming grain boundaries.
  • a thin film having a CAAC structure is characterized in that the c-axis of each nanocrystal is likely to be oriented in the thickness direction of the thin film, the normal direction of the formation surface, or the normal direction of the thin film surface.
  • CAAC-OS Oxide Semiconductor
  • CAAC-OS is an oxide semiconductor with high crystallinity.
  • the CAAC-OS a clear crystal grain boundary cannot be confirmed, so that it can be said that a decrease in electron mobility due to the crystal grain boundary is unlikely to occur.
  • the crystallinity of an oxide semiconductor might be lowered due to the inclusion of impurities, the generation of defects, or the like; therefore, it can be said that the CAAC-OS is an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the oxide semiconductor including the CAAC-OS has stable physical properties. Therefore, the oxide semiconductor including the CAAC-OS is highly heat resistant and highly reliable.
  • crystallography it is common to take a unit cell having a specific axis as the c-axis among the three axes (crystal axes) of the a-axis, the b-axis, and the c-axis that form the unit cell. ..
  • the two axes parallel to the plane direction of the layer are the a-axis and the b-axis, and the axis intersecting the layer is the c-axis.
  • a crystal having such a layered structure there is graphite classified into a hexagonal system, and the a-axis and the b-axis of its unit cell are parallel to the cleavage plane, and the c-axis is orthogonal to the cleavage plane.
  • InGaZnO 4 crystals having a YbFe 2 O 4 type crystal structure which is a layered structure, can be classified into a hexagonal system, and the a-axis and the b-axis of the unit cell are parallel to the plane direction of the layer and the c-axis.
  • Are orthogonal to the layers ie the a-axis and the b-axis).
  • an oxide semiconductor film having a microcrystalline structure crystal parts may not be clearly confirmed.
  • the crystal part included in the microcrystalline oxide semiconductor film is often 1 nm to 100 nm inclusive, or 1 nm to 10 nm inclusive.
  • an oxide semiconductor film having nanocrystals nc: nanocrystals
  • an oxide semiconductor film having nanocrystals nc: nanocrystals
  • the crystal grain boundary may not be clearly confirmed in an observation image by TEM.
  • the nc-OS film has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • a minute region for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less.
  • the nc-OS film may be indistinguishable from the amorphous oxide semiconductor film depending on the analysis method. For example, when structural analysis is performed on an nc-OS film using an XRD apparatus that uses X-rays having a diameter larger than that of a crystal part, a peak indicating a crystal plane is not detected in the analysis by the out-of-plane method.
  • a diffraction pattern such as a halo pattern is obtained. Is observed.
  • the nc-OS film is subjected to electron beam diffraction (also referred to as nanobeam electron beam diffraction) using an electron beam having a probe diameter close to or smaller than that of the crystal portion (eg, 1 nm to 30 nm). In some cases, a high-luminance region is observed in a circular shape (in a ring shape), and a plurality of spots are observed in the ring-shaped region.
  • the nc-OS film has a lower density of defect states than the amorphous oxide semiconductor film.
  • the nc-OS film there is no regularity in crystal orientation between different crystal parts. Therefore, the nc-OS film has a higher density of defect states than the CAAC-OS film. Therefore, the nc-OS film has higher carrier concentration and higher electron mobility than the CAAC-OS film in some cases. Therefore, a transistor including the nc-OS film may have high field-effect mobility.
  • the nc-OS film can be formed by reducing the oxygen flow rate ratio during film formation as compared with the CAAC-OS film. Further, the nc-OS film can be formed by lowering the substrate temperature at the time of film formation as compared with the CAAC-OS film. For example, the nc-OS film can be formed even when the substrate temperature is relatively low (e.g., 130 ° C. or lower) or when the substrate is not heated; therefore, a large glass substrate, a resin substrate, or the like is used. Suitable for use with, and can increase productivity.
  • the substrate temperature is relatively low (e.g., 130 ° C. or lower) or when the substrate is not heated; therefore, a large glass substrate, a resin substrate, or the like is used. Suitable for use with, and can increase productivity.
  • a metal oxide formed at a substrate temperature of room temperature (RT) tends to have an nc crystal structure.
  • the room temperature (RT) referred to here includes the temperature when the substrate is not intentionally heated.
  • CAAC c-axis aligned crystal
  • CAC Cloud-Aligned Composite
  • CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is the function of electrons serving as carriers. It is a function that does not flow.
  • the CAC-OS or the CAC-metal oxide has a conductive area and an insulating area.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region may be observed as a cloudy connection at the periphery and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material in a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to the insulating region and a component having a narrow gap due to the conductive region.
  • a carrier when flowing a carrier, a carrier mainly flows in the component which has a narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows to the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a high on-current and a high field-effect mobility can be obtained in the on state of the transistor.
  • CAC-OS or CAC-metal oxide can also be referred to as a matrix composite material or a metal matrix composite material.
  • FIG. 11A shows a top view of the display device 700.
  • the display device 700 includes a first substrate 701 and a second substrate 705 which are attached to each other with a sealant 712.
  • a pixel portion 702, a source driver circuit portion 704, and a gate driver circuit portion 706 are provided over the first substrate 701 in a region sealed with the first substrate 701, the second substrate 705, and the sealant 712. Be done.
  • the pixel portion 702 is provided with a plurality of display elements.
  • an FPC terminal portion 708 to which an FPC 716 (FPC: Flexible printed circuit) is connected is provided in a portion of the first substrate 701 that does not overlap with the second substrate 705.
  • the FPC 716 supplies various signals and the like to the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 through the FPC terminal portion 708 and the signal line 710.
  • a plurality of gate driver circuit units 706 may be provided. Further, the gate driver circuit unit 706 and the source driver circuit unit 704 may be in the form of IC chips separately formed and packaged on a semiconductor substrate or the like. The IC chip can be mounted on the first substrate 701 or the FPC 716.
  • the transistor of one embodiment of the present invention can be applied to the transistors included in the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706.
  • a liquid crystal element, a light emitting element, or the like can be given.
  • a transmissive liquid crystal element, a reflective liquid crystal element, a semi-transmissive liquid crystal element, or the like can be used.
  • the light emitting element include self-luminous light emitting elements such as LEDs (Light Emitting Diodes), OLEDs (Organic LEDs), QLEDs (Quantum-dot LEDs), and semiconductor lasers.
  • a shutter type or optical interference type MEMS (Micro Electro Mechanical Systems) element a display element to which a microcapsule method, an electrophoresis method, an electrowetting method, or an electronic powder fluid (registered trademark) method is applied is used. You can also
  • a display device 700A shown in FIG. 11B is an example of a display device in which a flexible resin layer 743 is applied instead of the first substrate 701 and which can be used as a flexible display.
  • the pixel portion 702 does not have a rectangular shape, but the corner portion has an arc shape. Further, as shown in a region P1 in FIG. 11B, the pixel portion 702 and the resin layer 743 have a cutout portion in which part is cut out.
  • the pair of gate driver circuit portions 706 are provided on both sides with the pixel portion 702 interposed therebetween. The gate driver circuit portion 706 is provided along the arcuate contour at the corner of the pixel portion 702.
  • the resin layer 743 has a shape in which a portion where the FPC terminal portion 708 is provided protrudes. Further, a part of the resin layer 743 including the FPC terminal portion 708 can be folded back to the back side in a region P2 in FIG. 11B. By folding a part of the resin layer 743, the display device 700A can be mounted in an electronic device in a state where the FPC 716 is overlapped and arranged on the back side of the pixel portion 702, and space saving of the electronic device can be achieved. ..
  • An IC 717 is mounted on the FPC 716 connected to the display device 700A.
  • the IC 717 has a function as a source driver circuit, for example.
  • the source driver circuit portion 704 in the display device 700A can be configured to include at least one of a protection circuit, a buffer circuit, a demultiplexer circuit, and the like.
  • the display device 700B shown in FIG. 11C is a display device that can be suitably used for an electronic device having a large screen.
  • it can be suitably used for a television device, a monitor device, a personal computer (including a notebook type or a desktop type), a tablet terminal, a digital signage, and the like.
  • the display device 700B has a plurality of source driver ICs 721 and a pair of gate driver circuit units 722.
  • a plurality of source driver ICs 721 are attached to the FPC 723, respectively.
  • one terminal of each of the plurality of FPCs 723 is connected to the first board 701 and the other terminal is connected to the printed board 724.
  • the printed board 724 can be arranged on the back side of the pixel portion 702 and mounted on an electronic device, so that space saving of the electronic device can be achieved.
  • the gate driver circuit portion 722 is formed on the first substrate 701. Thereby, an electronic device with a narrow frame can be realized.
  • FIGS. 12 to 14 are sectional views taken along the alternate long and short dash line QR shown in FIG. 11A. Further, FIG. 15 is a cross-sectional view taken along alternate long and short dash line ST shown in FIG. 11B. 12 and 13 show a configuration using a liquid crystal element as a display element, and FIGS. 14 and 15 show a configuration using an EL element.
  • the display device illustrated in FIGS. 12 to 15 includes a lead wiring portion 711, a pixel portion 702, a source driver circuit portion 704, and an FPC terminal portion 708.
  • the lead wiring portion 711 has a signal line 710.
  • the pixel portion 702 includes a transistor 750 and a capacitor 790.
  • the source driver circuit portion 704 includes a transistor 752.
  • FIG. 13 shows a case where the capacitive element 790 is not provided.
  • the transistors illustrated in Embodiment 1 can be applied to the transistors 750 and 752.
  • the transistor used in this embodiment has a highly purified oxide semiconductor film in which formation of oxygen vacancies is suppressed.
  • the transistor can have low off-state current. Therefore, the holding time of the electric signal such as the image signal can be lengthened, and the writing interval of the image signal can be set longer. Therefore, the frequency of refresh operations can be reduced, which leads to an effect of reducing power consumption.
  • the transistor used in this embodiment can be driven at high speed because a relatively high field-effect mobility can be obtained.
  • a switching transistor in a pixel portion and a driver transistor used in a driver circuit portion can be formed over the same substrate. That is, a configuration in which a drive circuit formed of a silicon wafer or the like is not applied is also possible, and the number of parts of the display device can be reduced.
  • a transistor which can be driven at high speed by using a transistor which can be driven at high speed, a high-quality image can be provided.
  • the capacitor element 790 illustrated in FIGS. 12, 14, and 15 includes a lower electrode formed by processing the same film as the first gate electrode included in the transistor 750 and a metal oxide same as the semiconductor layer. And an upper electrode formed by.
  • the upper electrode has a low resistance like the source region and the drain region of the transistor 750.
  • a part of an insulating film functioning as a first gate insulating layer of the transistor 750 is provided between the lower electrode and the upper electrode. That is, the capacitor 790 has a stacked structure in which an insulating film functioning as a dielectric film is sandwiched between a pair of electrodes. Further, a wiring obtained by processing the same film as the source electrode and the drain electrode of the transistor is connected to the upper electrode.
  • a planarization insulating film 770 is provided over the transistor 750, the transistor 752, and the capacitor 790.
  • a transistor having a different structure from the transistor 750 included in the pixel portion 702 and the transistor 752 included in the source driver circuit portion 704 may be used.
  • a top-gate transistor may be applied to either one and a bottom-gate transistor may be applied to the other.
  • the gate driver circuit unit 706 is similar to the source driver circuit unit 704.
  • the signal line 710 is formed by processing the same conductive film as the source and drain electrodes of the transistors 750 and 752. At this time, it is preferable to use a low-resistance material such as a material containing a copper element because a signal delay or the like due to wiring resistance is small and a large screen can be displayed.
  • the FPC terminal portion 708 has a wiring 760, a part of which functions as a connection electrode, an anisotropic conductive film 780, and an FPC 716.
  • the wiring 760 is electrically connected to a terminal included in the FPC 716 through the anisotropic conductive film 780.
  • the wiring 760 is formed by processing the same conductive film as the source electrode, the drain electrode, and the like of the transistor 750 and the transistor 752.
  • a flexible substrate such as a glass substrate or a plastic substrate can be used.
  • an insulating layer having a barrier property against water or hydrogen is preferably provided between the first substrate 701 and the transistor 750 or the like.
  • a light-shielding film 738, a coloring film 736, and an insulating film 734 which is in contact with these are provided on the second substrate 705 side.
  • the display device 700 illustrated in FIG. 12 includes a liquid crystal element 775.
  • the liquid crystal element 775 includes a conductive layer 772, a conductive layer 774, and a liquid crystal layer 776 therebetween.
  • the conductive layer 774 is provided on the second substrate 705 side and has a function as a common electrode.
  • the conductive layer 772 is electrically connected to a source electrode or a drain electrode included in the transistor 750.
  • the conductive layer 772 is formed over the planarization insulating film 770 and functions as a pixel electrode.
  • a material that transmits visible light or a material that reflects visible light can be used.
  • the light-transmitting material for example, an oxide material containing indium, zinc, tin, or the like may be used.
  • the reflective material for example, a material containing aluminum, silver, or the like may be used.
  • the display device 700 becomes a reflective liquid crystal display device.
  • a transmissive liquid crystal display device is obtained.
  • a polarizing plate is provided on the viewing side.
  • a pair of polarizing plates are provided so as to sandwich the liquid crystal element.
  • the display device 700 shown in FIG. 13 shows an example in which a horizontal electric field mode (for example, FFS mode) liquid crystal element 775 is used.
  • a conductive layer 774 serving as a common electrode is provided over the conductive layer 772 with an insulating layer 773 provided therebetween.
  • the alignment state of the liquid crystal layer 776 can be controlled by an electric field generated between the conductive layers 772 and 774.
  • a storage capacitor can be formed by a laminated structure of a conductive layer 774, an insulating layer 773, and a conductive layer 772. Therefore, it is not necessary to separately provide a capacitive element, and the aperture ratio can be increased.
  • an alignment film in contact with the liquid crystal layer 776 may be provided.
  • a polarizing member, a retardation member, an optical member (optical substrate) such as an antireflection member, and a light source such as a backlight and a sidelight can be appropriately provided.
  • the liquid crystal layer 776 includes thermotropic liquid crystal, low molecular weight liquid crystal, polymer liquid crystal, polymer dispersed liquid crystal (PDLC: Polymer Dispersed Liquid Crystal), polymer network liquid crystal (PNLC: Polymer Network Liquid Crystal), and ferroelectric liquid crystal.
  • PDLC Polymer Dispersed Liquid Crystal
  • PNLC Polymer Network Liquid Crystal
  • ferroelectric liquid crystal An antiferroelectric liquid crystal or the like can be used.
  • liquid crystal exhibiting a blue phase for which an alignment film is unnecessary may be used.
  • a TN (Twisted Nematic) mode a VA (Vertical Alignment) mode, an IPS (In-Plane-Switching) mode, an FFS (Fringe Field Switching) mode, and an ASM (Axially symmetric-symmetrical) mode.
  • a mode an OCB (Optically Compensated Birefringence) mode, an ECB (Electrically Controlled Birefringence) mode, a guest host mode, and the like can be used.
  • a scattering type liquid crystal using a polymer dispersion type liquid crystal or a polymer network type liquid crystal for the liquid crystal layer 776.
  • a monochrome display may be performed without providing the coloring film 736, or a color display may be performed using the coloring film 736.
  • a time division display method (also referred to as a field sequential driving method) in which color display is performed based on the successive additive color mixture method may be applied.
  • the coloring film 736 can be omitted.
  • the time-division display method it is not necessary to provide sub-pixels that exhibit R (red), G (green), and B (blue), so that it is possible to improve the aperture ratio of pixels and There are advantages such as increasing the degree.
  • the display device 700 illustrated in FIG. 14 includes a light emitting element 782.
  • the light emitting element 782 includes a conductive layer 772, an EL layer 786, and a conductive film 788.
  • the EL layer 786 includes a light emitting material such as an organic compound or an inorganic compound.
  • a fluorescent material a fluorescent material, a phosphorescent material, a thermally activated delayed fluorescence (TADF) material, an inorganic compound (quantum dot material, etc.), or the like can be used.
  • TADF thermally activated delayed fluorescence
  • an insulating film 730 which covers a part of the conductive layer 772 is provided over the planarization insulating film 770.
  • the light emitting element 782 is a top emission type light emitting element which has a light-transmitting conductive film 788 and emits light to the conductive film 788 side.
  • the light-emitting element 782 may have a bottom emission structure in which light is emitted to the conductive layer 772 side or a dual emission structure in which light is emitted to both the conductive layer 772 side and the conductive film 788 side.
  • the colored film 736 is provided at a position overlapping with the light emitting element 782, and the light shielding film 738 is provided at a position overlapping with the insulating film 730, the lead wiring portion 711, and the source driver circuit portion 704. Further, the coloring film 736 and the light shielding film 738 are covered with the insulating film 734. A space between the light emitting element 782 and the insulating film 734 is filled with a sealing film 732. Note that when the EL layer 786 is formed in an island shape for each pixel or in a stripe shape for each pixel column, that is, when the EL layer 786 is formed by coating separately, the coloring film 736 may not be provided.
  • FIG. 15 shows the configuration of a display device that can be suitably applied to a flexible display.
  • FIG. 15 is a cross-sectional view taken along alternate long and short dash line ST in the display device 700A shown in FIG. 11B.
  • the display device 700A shown in FIG. 15 has a structure in which a supporting substrate 745, an adhesive layer 742, a resin layer 743, and an insulating layer 744 are laminated in place of the first substrate 701 shown in FIG.
  • the transistor 750, the capacitor 790, and the like are provided over the insulating layer 744 provided over the resin layer 743.
  • the support substrate 745 is a thin substrate that includes organic resin, glass, etc. and is flexible enough.
  • the resin layer 743 is a layer containing an organic resin such as polyimide or acrylic.
  • the insulating layer 744 includes an inorganic insulating film such as silicon oxide, silicon oxynitride, or silicon nitride.
  • the resin layer 743 and the supporting substrate 745 are attached to each other with an adhesive layer 742.
  • the resin layer 743 is preferably thinner than the supporting substrate 745.
  • the display device 700A shown in FIG. 15 has a protective layer 740 instead of the second substrate 705 shown in FIG.
  • the protective layer 740 is attached to the sealing film 732.
  • a glass substrate, a resin film, or the like can be used as the protective layer 740.
  • an optical member such as a polarizing plate or a scattering plate, an input device such as a touch sensor panel, or a structure in which two or more of these are stacked may be applied.
  • the EL layer 786 included in the light emitting element 782 is provided in an island shape over the insulating film 730 and the conductive layer 772. By forming the EL layer 786 so that emission colors are different for each subpixel, color display can be realized without using the coloring film 736. Further, a protective layer 741 is provided so as to cover the light emitting element 782.
  • the protective layer 741 has a function of preventing impurities such as water from diffusing into the light emitting element 782.
  • FIG. 15 shows a bendable area P2.
  • the region P2 in addition to the supporting substrate 745 and the adhesive layer 742, there is a portion where an inorganic insulating film such as the insulating layer 744 is not provided. Further, in the region P2, the resin layer 746 is provided so as to cover the wiring 760.
  • the inorganic insulating film By preventing the inorganic insulating film from being provided in the bendable region P2 as much as possible and by stacking only a conductive layer containing a metal or an alloy and a layer containing an organic material, it is possible to prevent a crack from being generated when bending. be able to.
  • the support substrate 745 since the support substrate 745 is not provided in the region P2, part of the display device 700A can be bent with an extremely small radius of curvature.
  • an input device may be provided in the display device 700 or the display device 700A shown in FIGS.
  • Examples of the input device include a touch sensor and the like.
  • a sensor method various methods such as a capacitance method, a resistance film method, a surface acoustic wave method, an infrared method, an optical method, and a pressure sensitive method can be used. Alternatively, these two or more may be used in combination.
  • the touch panel has a structure in which an input device is formed between a pair of substrates, a so-called in-cell touch panel, an input device is formed over the display device 700, a so-called on-cell touch panel, or an input device is provided in the display device 700.
  • a so-called out-cell type touch panel that is used by pasting.
  • the display device illustrated in FIG. 16A includes a pixel portion 502, a driver circuit portion 504, a protection circuit 506, and a terminal portion 507. Note that the protection circuit 506 may not be provided.
  • the transistor of one embodiment of the present invention can be applied to the transistors included in the pixel portion 502 and the driver circuit portion 504.
  • the transistor of one embodiment of the present invention may also be applied to the protection circuit 506.
  • the pixel portion 502 has a plurality of pixel circuits 501 that drive a plurality of display elements arranged in X rows and Y columns (X and Y are each independently a natural number of 2 or more).
  • the driver circuit portion 504 has driver circuits such as a gate driver 504a that outputs a scan signal to the gate lines GL_1 to GL_X and a source driver 504b that supplies a data signal to the data lines DL_1 to DL_Y.
  • the gate driver 504a may have at least a shift register.
  • the source driver 504b is configured using, for example, a plurality of analog switches and the like. Alternatively, the source driver 504b may be formed using a shift register or the like.
  • the terminal portion 507 is a portion provided with a terminal for inputting a power supply, a control signal, an image signal, and the like to a display device from an external circuit.
  • the protection circuit 506 is a circuit which, when a potential outside a certain range is applied to the wiring to which it is connected, makes the wiring and another wiring electrically conductive.
  • the protection circuit 506 illustrated in FIG. 16A is applied to various wirings such as a gate line GL which is a wiring between the gate driver 504a and the pixel circuit 501 or a data line DL which is a wiring between the source driver 504b and the pixel circuit 501, for example. Connected.
  • the gate driver 504a and the source driver 504b may be provided on the same substrate as the pixel portion 502, respectively, or a substrate on which a gate driver circuit or a source driver circuit is separately formed (for example, a single crystal semiconductor or a polycrystal).
  • a drive circuit board formed of a semiconductor may be mounted on the board by COG or TAB (Tape Automated Bonding).
  • the plurality of pixel circuits 501 shown in FIG. 16A can be configured as shown in FIGS. 16B and 16C, for example.
  • the pixel circuit 501 illustrated in FIG. 16B includes a liquid crystal element 570, a transistor 550, and a capacitor 560. Further, the data line DL_n, the gate line GL_m, the potential supply line VL, and the like are connected to the pixel circuit 501.
  • the potential of one of the pair of electrodes of the liquid crystal element 570 is appropriately set according to the specifications of the pixel circuit 501.
  • the alignment state of the liquid crystal element 570 is set according to the written data. Note that a common potential (common potential) may be applied to one of the pair of electrodes of the liquid crystal element 570 included in each of the plurality of pixel circuits 501. Further, different potentials may be applied to one of the pair of electrodes of the liquid crystal element 570 of the pixel circuit 501 in each row.
  • the pixel circuit 501 illustrated in FIG. 16C includes a transistor 552, a transistor 554, a capacitor 562, and a light emitting element 572. Further, the data line DL_n, the gate line GL_m, the potential supply line VL_a, the potential supply line VL_b, and the like are connected to the pixel circuit 501.
  • the high power supply potential VDD is applied to one of the potential supply line VL_a and the potential supply line VL_b, and the low power supply potential VSS is applied to the other.
  • the luminance of light emitted from the light emitting element 572 is controlled by controlling the current flowing through the light emitting element 572 according to the potential applied to the gate of the transistor 554.
  • Embodiment 4 a pixel circuit including a memory for correcting the gradation displayed in the pixel and a display device including the pixel circuit will be described.
  • the transistors illustrated in Embodiment 1 can be applied to the transistors used in the pixel circuits illustrated below.
  • FIG. 17A shows a circuit diagram of the pixel circuit 400.
  • the pixel circuit 400 includes a transistor M1, a transistor M2, a capacitor C1, and a circuit 401.
  • the wiring S1, the wiring S2, the wiring G1, and the wiring G2 are connected to the pixel circuit 400.
  • the gate is connected to the wiring G1, one of the source and the drain is connected to the wiring S1, and the other is connected to one electrode of the capacitor C1.
  • the transistor M2 has a gate connected to the wiring G2, one of a source and a drain connected to the wiring S2, and the other connected to the other electrode of the capacitor C1 and the circuit 401, respectively.
  • the circuit 401 is a circuit including at least one display element.
  • Various elements can be used as the display element, and typically, a light emitting element such as an organic EL element or an LED element, a liquid crystal element, or a MEMS (Micro Electro Mechanical Systems) element can be applied.
  • a node connecting the transistor M1 and the capacitor C1 is a node N1
  • a node connecting the transistor M2 and the circuit 401 is a node N2.
  • the pixel circuit 400 can hold the potential of the node N1 by turning off the transistor M1. Further, the potential of the node N2 can be held by turning off the transistor M2. In addition, by writing a predetermined potential to the node N1 via the transistor M1 with the transistor M2 in the off state, the potential of the node N2 changes in accordance with the displacement of the potential of the node N1 due to capacitive coupling via the capacitor C1. Can be changed.
  • the transistor to which an oxide semiconductor is applied which is illustrated in Embodiment 1, can be applied to one or both of the transistor M1 and the transistor M2. Therefore, the potential of the node N1 and the node N2 can be held for a long time with an extremely low off-state current. Note that in the case where the period for holding the potential of each node is short (specifically, when the frame frequency is 30 Hz or higher), a transistor to which a semiconductor such as silicon is applied may be used.
  • FIG. 17B is a timing chart regarding the operation of the pixel circuit 400.
  • influences of various resistances such as wiring resistance, parasitic capacitances of transistors and wirings, and threshold voltage of transistors are not taken into consideration.
  • one frame period is divided into a period T1 and a period T2.
  • the period T1 is a period for writing a potential to the node N2
  • the period T2 is a period for writing a potential to the node N1.
  • Period T1 a potential for turning on the transistor is applied to both the wiring G1 and the wiring G2. Further, the potential V ref which is a fixed potential is supplied to the wiring S1, and the first data potential V w is supplied to the wiring S2.
  • the potential V ref is applied to the node N1 from the wiring S1 through the transistor M1. Further, the node N2 is supplied with the first data potential V w from the wiring S2 through the transistor M2. Therefore, a state where the potential difference V w -V ref is held in the capacitor C1.
  • Period T2 a potential for turning on the transistor M1 is applied to the wiring G1 and a potential for turning off the transistor M2 is applied to the wiring G2.
  • the second data potential V data is supplied to the wiring S1.
  • a predetermined constant potential may be applied to the wiring S2 or the wiring S2 may be in a floating state.
  • the node N1 is supplied with the second data potential V data from the wiring S1 through the transistor M1.
  • the potential of the node N2 changes by the potential dV according to the second data potential V data due to the capacitive coupling by the capacitance C1. That is, a potential obtained by adding the first data potential V w and the potential dV is input to the circuit 401.
  • the potential dV is shown as a positive value in FIG. 17B, it may be a negative value. That is, the second data potential V data may be lower than the potential V ref .
  • the potential dV is generally determined by the capacitance value of the capacitance C1 and the capacitance value of the circuit 401.
  • the potential dV becomes a potential close to the second data potential V data .
  • the pixel circuit 400 can generate a potential to be supplied to the circuit 401 including a display element by combining two types of data signals, so that gradation correction can be performed in the pixel circuit 400. Become.
  • the pixel circuit 400 can generate a potential exceeding the maximum potential that can be supplied to the wiring S1 and the wiring S2.
  • high dynamic range (HDR) display or the like can be performed.
  • overdrive drive or the like can be realized.
  • the pixel circuit 400LC illustrated in FIG. 17C includes a circuit 401LC.
  • the circuit 401LC includes a liquid crystal element LC and a capacitor C2.
  • one electrode is connected to one electrode of the node N2 and the capacitor C2, and the other electrode is connected to a wiring to which the potential Vcom2 is applied.
  • the other electrode of the capacitor C2 is connected to a wiring to which the potential Vcom1 is applied.
  • the capacity C2 functions as a storage capacity.
  • the capacitor C2 can be omitted if unnecessary.
  • the pixel circuit 400LC can supply a high voltage to the liquid crystal element LC, it is possible to realize a high-speed display by overdriving and apply a liquid crystal material having a high driving voltage, for example. Further, by supplying a correction signal to the wiring S1 or the wiring S2, the gradation can be corrected in accordance with the operating temperature, the deterioration state of the liquid crystal element LC, or the like.
  • the pixel circuit 400EL illustrated in FIG. 17D includes a circuit 401EL.
  • the circuit 401EL includes a light emitting element EL, a transistor M3, and a capacitor C2.
  • the gate is connected to one electrode of the node N2 and the capacitor C2, one of the source and the drain is connected to the wiring to which the potential V H is applied, and the other is connected to one electrode of the light emitting element EL.
  • the other electrode of the capacitor C2 is connected to the wiring to which the potential Vcom is applied.
  • the other electrode of the light-emitting element EL is connected to a wiring to which the potential V L is applied.
  • the transistor M3 has a function of controlling the current supplied to the light emitting element EL.
  • the capacitor C2 functions as a storage capacitor. The capacitor C2 can be omitted if unnecessary.
  • the transistor M3 may be connected to the cathode side. At that time, the values of the potential V H and the potential V L can be changed as appropriate.
  • the pixel circuit 400EL can flow a large amount of current through the light-emitting element EL, so that, for example, HDR display or the like can be realized. Further, by supplying a correction signal to the wiring S1 or the wiring S2, it is possible to correct the variation in the electrical characteristics of the transistor M3 or the light emitting element EL.
  • circuit is not limited to the circuits illustrated in FIG. 17C and FIG. 17D, and may have a configuration in which a transistor and a capacitance are added separately.
  • the display module 6000 illustrated in FIG. 18A includes a display device 6006 to which an FPC 6005 is connected, a frame 6009, a printed board 6010, and a battery 6011 between an upper cover 6001 and a lower cover 6002.
  • a display device manufactured using one embodiment of the present invention can be used as the display device 6006.
  • the display device 6006 can realize a display module with extremely low power consumption.
  • the shape and dimensions of the upper cover 6001 and the lower cover 6002 can be appropriately changed according to the size of the display device 6006.
  • the display device 6006 may have a function as a touch panel.
  • the frame 6009 may have a function of protecting the display device 6006, a function of blocking electromagnetic waves generated by the operation of the printed circuit board 6010, a function of a heat sink, and the like.
  • the printed circuit board 6010 has a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal, a battery control circuit, and the like.
  • FIG. 18B is a schematic sectional view of a display module 6000 including an optical touch sensor.
  • the display module 6000 includes a light emitting unit 6015 and a light receiving unit 6016 provided on the printed board 6010.
  • a pair of light guide portions (a light guide portion 6017a and a light guide portion 6017b) are provided in a region surrounded by the upper cover 6001 and the lower cover 6002.
  • the display device 6006 is provided so as to overlap with the printed circuit board 6010 and the battery 6011 with the frame 6009 interposed therebetween.
  • the display device 6006 and the frame 6009 are fixed to the light guide portions 6017a and 6017b.
  • the light 6018 emitted from the light emitting unit 6015 passes through the upper portion of the display device 6006 by the light guiding unit 6017a and reaches the light receiving unit 6016 through the light guiding unit 6017b.
  • a touch operation can be detected by blocking the light 6018 by a detected object such as a finger or a stylus.
  • a plurality of light emitting units 6015 are provided, for example, along two adjacent sides of the display device 6006.
  • a plurality of light receiving units 6016 are provided at positions facing the light emitting unit 6015. As a result, it is possible to obtain information on the position where the touch operation is performed.
  • the light emitting unit 6015 can use a light source such as an LED element, and it is particularly preferable to use a light source that emits infrared rays.
  • the light receiving unit 6016 can use a photoelectric element that receives the light emitted by the light emitting unit 6015 and converts the light into an electric signal.
  • a photodiode capable of receiving infrared rays can be used.
  • the light emitting portion 6015 and the light receiving portion 6016 can be arranged below the display device 6006, and external light reaches the light receiving portion 6016 and touch sensor Can be prevented from malfunctioning.
  • malfunction of the touch sensor can be suppressed more effectively.
  • the electronic device 6500 shown in FIG. 19A is a personal digital assistant that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and the like.
  • the display portion 6502 has a touch panel function.
  • the display device of one embodiment of the present invention can be applied to the display portion 6502.
  • FIG. 19B is a schematic sectional view including an end portion of the housing 6501 on the microphone 6506 side.
  • a protective member 6510 having a light-transmitting property is provided on a display surface side of the housing 6501, and a display panel 6511, an optical member 6512, a touch sensor panel 6513, a print are provided in a space surrounded by the housing 6501 and the protective member 6510.
  • a substrate 6517, a battery 6518, and the like are arranged.
  • a display panel 6511, an optical member 6512, and a touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).
  • a part of the display panel 6511 is folded back in the area outside the display portion 6502. Further, the FPC 6515 is connected to the folded back portion. An IC 6516 is mounted on the FPC 6515. Further, the FPC 6515 is connected to a terminal provided on the printed board 6517.
  • the flexible display panel of one embodiment of the present invention can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized. Further, since the display panel 6511 is extremely thin, a large-capacity battery 6518 can be mounted while suppressing the thickness of the electronic device. In addition, a part of the display panel 6511 is folded back and a connection portion with the FPC 6515 is provided on the back side of the pixel portion, whereby an electronic device with a narrow frame can be realized.
  • the electronic devices exemplified below are provided with a display device of one embodiment of the present invention in a display portion. Therefore, the electronic device achieves high resolution. Further, it is possible to provide an electronic device having both a high resolution and a large screen.
  • the display unit of the electronic device of one embodiment of the present invention can display an image having a resolution of, for example, full high-definition, 4K2K, 8K4K, 16K8K, or higher.
  • Examples of the electronic device include electronic devices having a relatively large screen such as a television device, a laptop personal computer, a monitor device, a digital signage, a pachinko machine, and a game machine, as well as a digital camera, a digital video camera, and a digital photo.
  • a relatively large screen such as a television device, a laptop personal computer, a monitor device, a digital signage, a pachinko machine, and a game machine, as well as a digital camera, a digital video camera, and a digital photo.
  • a frame, a mobile phone, a portable game machine, a portable information terminal, a sound reproducing device, and the like can be given.
  • the electronic device to which one embodiment of the present invention is applied can be incorporated along a flat surface or a curved surface of an inner wall or an outer wall of a house or a building, an interior or exterior of an automobile, or the like.
  • FIG. 20A is a diagram showing the appearance of the camera 8000 with the finder 8100 attached.
  • the camera 8000 has a housing 8001, a display portion 8002, operation buttons 8003, a shutter button 8004, and the like.
  • a detachable lens 8006 is attached to the camera 8000.
  • the camera 8000 may have a lens 8006 and a housing integrated with each other.
  • the camera 8000 can take an image by pressing a shutter button 8004 or touching a display portion 8002 which functions as a touch panel.
  • the housing 8001 has a mount having electrodes, and can be connected to a strobe device or the like in addition to the finder 8100.
  • the finder 8100 has a housing 8101, a display portion 8102, buttons 8103, and the like.
  • the housing 8101 is attached to the camera 8000 by a mount that engages with the mount of the camera 8000.
  • the finder 8100 can display an image or the like received from the camera 8000 on the display portion 8102.
  • the button 8103 has a function as a power button or the like.
  • the display device of one embodiment of the present invention can be applied to the display portion 8002 of the camera 8000 and the display portion 8102 of the finder 8100.
  • the camera 8000 with a built-in viewfinder may be used.
  • FIG. 20B is a diagram showing an appearance of the head mounted display 8200.
  • the head mounted display 8200 has a mounting portion 8201, a lens 8202, a main body 8203, a display portion 8204, a cable 8205 and the like.
  • a battery 8206 is built in the mounting portion 8201.
  • the cable 8205 supplies electric power from the battery 8206 to the main body 8203.
  • the main body 8203 includes a wireless receiver and the like, and can display received video information on the display portion 8204.
  • the main body 8203 is provided with a camera, and information about movements of a user's eyeballs and eyelids can be used as input means.
  • the mounting portion 8201 may be provided with a plurality of electrodes capable of detecting a current flowing with the movement of the eyeball of the user at a position touching the user, and may have a function of recognizing the line of sight. Further, it may have a function of monitoring the pulse of the user by the current flowing through the electrode.
  • the mounting portion 8201 may have various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and has a function of displaying biological information of the user on the display portion 8204 and movement of the head of the user. It may have a function of changing the image displayed on the display portion 8204 in accordance with the above.
  • the display device of one embodiment of the present invention can be applied to the display portion 8204.
  • the head mounted display 8300 includes a housing 8301, a display portion 8302, a band-shaped fixture 8304, and a pair of lenses 8305.
  • the user can view the display on the display portion 8302 through the lens 8305.
  • the display portion 8302 it is preferable to arrange the display portion 8302 so as to be curved because the user can feel a high sense of reality. Further, another image displayed in a different region of the display portion 8302 can be viewed through the lens 8305 so that three-dimensional display using parallax can be performed.
  • the structure is not limited to one display portion 8302 provided, and two display portions 8302 may be provided and one display portion may be arranged for one eye of the user.
  • the display device of one embodiment of the present invention can be applied to the display portion 8302. Since the display device including the semiconductor device of one embodiment of the present invention has extremely high definition, even if the display device including the semiconductor device is enlarged using the lens 8305 as illustrated in FIG. It is possible to display high-quality images.
  • 21A to 21G includes a housing 9000, a display portion 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (force, displacement, position, speed). , Acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared (Including a function to perform), a microphone 9008, and the like.
  • the electronic devices illustrated in FIGS. 21A to 21G have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, a function of controlling processing by various software (programs), It can have a wireless communication function, a function of reading and processing a program or data recorded in a recording medium, and the like. Note that the functions of the electronic device are not limited to these and can have various functions.
  • the electronic device may have a plurality of display units.
  • the electronic device is provided with a camera or the like and has a function of shooting a still image or a moving image and storing it in a recording medium (external or built in the camera), a function of displaying the taken image on the display unit Good.
  • FIGS. 21A to 21G The details of the electronic devices shown in FIGS. 21A to 21G will be described below.
  • FIG. 21A is a perspective view showing the television device 9100.
  • the television device 9100 can incorporate a large screen, for example, a display portion 9001 having a size of 50 inches or more, or 100 inches or more.
  • FIG. 21B is a perspective view showing the portable information terminal 9101.
  • the mobile information terminal 9101 can be used as, for example, a smartphone.
  • the portable information terminal 9101 may be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like.
  • the mobile information terminal 9101 can display characters and image information on its plurality of surfaces.
  • FIG. 21B shows an example in which three icons 9050 are displayed. Further, the information 9051 indicated by a dashed rectangle can be displayed on another surface of the display portion 9001.
  • Examples of the information 9051 include notification of an incoming call such as an electronic mail, SNS, and telephone, a title of an electronic mail, SNS, etc., a sender's name, date and time, time, battery level, antenna reception strength, and the like.
  • the icon 9050 or the like may be displayed at the position where the information 9051 is displayed.
  • FIG. 21C is a perspective view showing the portable information terminal 9102.
  • the mobile information terminal 9102 has a function of displaying information on three or more surfaces of the display portion 9001.
  • the information 9052, the information 9053, and the information 9054 are displayed on different surfaces is shown.
  • the user can check the information 9053 displayed at a position where it can be observed from above the mobile information terminal 9102 while the mobile information terminal 9102 is stored in the chest pocket of clothes. The user can confirm the display without taking out the portable information terminal 9102 from the pocket, and can judge whether or not to receive a call, for example.
  • FIG. 21D is a perspective view showing a wristwatch type portable information terminal 9200.
  • the display portion 9001 is provided with a curved display surface, and display can be performed along the curved display surface.
  • the mobile information terminal 9200 can also make a hands-free call by mutual communication with, for example, a headset capable of wireless communication. Further, the portable information terminal 9200 can also perform data transmission with another information terminal or charge by using the connection terminal 9006. Note that the charging operation may be performed by wireless power feeding.
  • 21E, 21F, and 21G are perspective views showing a foldable portable information terminal 9201.
  • 21E is a state where the mobile information terminal 9201 is unfolded
  • FIG. 21G is a state where the portable information terminal 9201 is folded
  • FIG. The portable information terminal 9201 is excellent in portability in a folded state and excellent in displayability due to a wide display area without a joint in an expanded state.
  • a display portion 9001 included in the portable information terminal 9201 is supported by three housings 9000 connected by a hinge 9055.
  • the display portion 9001 can be bent with a radius of curvature of 1 mm or more and 150 mm or less.
  • FIG. 22A shows an example of a television device.
  • a display portion 7500 is incorporated in a housing 7101 of the television device 7100.
  • a structure is shown in which the housing 7101 is supported by a stand 7103.
  • Operation of the television device 7100 shown in FIG. 22A can be performed with an operation switch included in the housing 7101 or a remote controller 7111 which is a separate body.
  • a touch panel may be applied to the display portion 7500 and the television device 7100 may be operated by touching the touch panel.
  • the remote controller 7111 may have a display portion in addition to the operation buttons.
  • the television device 7100 may include a television broadcast receiver and a communication device for network connection.
  • FIG. 22B shows a laptop personal computer 7200.
  • the laptop personal computer 7200 includes a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and the like.
  • a display portion 7500 is incorporated in the housing 7211.
  • 22C and 22D show an example of digital signage (digital signage).
  • the digital signage 7300 illustrated in FIG. 22C includes a housing 7301, a display portion 7500, a speaker 7303, and the like. Further, an LED lamp, an operation key (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like can be provided.
  • FIG. 22D is a digital signage 7400 attached to a column 7401 having a cylindrical shape.
  • the digital signage 7400 includes a display portion 7500 provided along the curved surface of the pillar 7401.
  • the wider the display unit 7500 the more information that can be provided at one time, and the more noticeable it is. Therefore, for example, the advertising effect of an advertisement is enhanced.
  • a touch panel to the display unit 7500 so that the user can operate it.
  • it can be used not only for advertising purposes but also for purposes such as providing route information, traffic information, guidance information for commercial facilities, and other information required by users.
  • the digital signage 7300 or the digital signage 7400 can be linked to the information terminal device 7311 such as a smartphone owned by the user by wireless communication.
  • the display of the display unit 7500 can be switched by displaying the advertisement information displayed on the display unit 7500 on the screen of the information terminal device 7311 or operating the information terminal device 7311.
  • the digital signage 7300 or the digital signage 7400 can be made to execute a game using the information terminal 7311 as an operation means (controller). This allows an unspecified number of users to simultaneously participate in the game and enjoy it.
  • the display device of one embodiment of the present invention can be applied to the display portion 7500 in FIGS. 22A to 22D.
  • the electronic device of this embodiment has a display portion; however, one embodiment of the present invention can be applied to an electronic device without a display portion.
  • the relationship between the carrier concentration of a semiconductor and the sheet resistance should satisfy the following formula (1), where n is the carrier concentration, Rs is the sheet resistance, e is the electric charge, ⁇ is the mobility, and t is the film thickness. It has been known.
  • FIG. 23A shows the measurement results of the carrier concentration n and the sheet resistance Rs of the oxide semiconductor film, which were measured using the Hall effect measurement.
  • data is plotted for 18 kinds of samples having different carrier concentrations, which are manufactured by changing the conditions of the oxygen supply amount to the oxide semiconductor film and the temperature of the subsequent baking treatment.
  • the thickness of the oxide semiconductor film in each sample is about 40 nm.
  • FIG. 23B plots data for 15 types of samples with different carrier concentrations as described above. The thickness of the oxide semiconductor film in each sample is about 40 nm.
  • the calculation results are shown at a temperature of 300K.
  • the Fermi level Ef depends on the carrier concentration n, and the higher the carrier concentration n, the closer to the conduction band lower end (Ec). For example, when the carrier concentration n is 1 ⁇ 10 12 cm ⁇ 3 , the Fermi level Ef is located about 0.4 eV below the lower end of the conduction band (Ec). Further, when the carrier concentration n is 1 ⁇ 10 ⁇ 6 cm ⁇ 3 , the Fermi level Ef substantially matches the intrinsic Fermi level (Ei).
  • the Fermi level Ef is approximately the intrinsic Fermi level (Ei).
  • the matching carrier concentration is 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the standard of carrier concentration (donor concentration) in the oxide semiconductor film for obtaining normally-off electrical characteristics is approximately 1 ⁇ 10 16 cm ⁇ 3 or less,
  • the oxide semiconductor can be considered to be substantially i-type. According to FIG. 24, it can be seen that the Fermi level Ef when the carrier concentration n is 1 ⁇ 10 16 cm ⁇ 3 exists near the lower end of the conduction band (Ec).
  • 10, 10A, 10B, 10C transistor, 100, 100A: transistor, 102: substrate, 103: insulating layer, 103a, 103b, 103b1, 103b2, 103b3: insulating film, 106, 112, 120a, 120b: conductive layer, 108 , 108a, 108b: semiconductor layer, 108C, 108L1, 108L2, 108N: region, 110, 116, 118: insulating layer, 110a, 110b, 110c, 110f: insulating film, 112f: conductive film, 114: metal oxide layer, 114f: metal oxide film, 115: insulating region, 140: resist mask, 141a, 141b, 142: opening

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

電気特性の良好な半導体装置を提供する。高電圧駆動が可能な半導体装置を提供する。大きな電流を流すことのできる半導体装置を提供する。半導体装置は、半導体層と、第１の絶縁層と、第２の絶縁層と、金属酸化物層と、導電層と、絶縁領域と、を有する構成とする。金属酸化物層は、第１の絶縁層と導電層との間に位置する。絶縁領域は、金属酸化物層と隣接し、且つ、第１の絶縁層と導電層との間に位置する。半導体層は、第１の絶縁層と接し、且つ、第１の絶縁層を介して、金属酸化物層、及び導電層と重なる第１の領域、第１の絶縁層と接し、且つ第１の絶縁層を介して、絶縁領域、及び導電層と重なる第２の領域、第１の絶縁層と接する第３の領域、第２の絶縁層と接する第４の領域を有する。また、絶縁領域は、第１の絶縁層と異なる誘電率を示す。

Description

半導体装置
　本発明の一態様は、半導体装置、及びその作製方法に関する。本発明の一態様は、表示装置に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
　トランジスタに適用可能な半導体材料として、金属酸化物を用いた酸化物半導体が注目されている。例えば、特許文献１では、複数の酸化物半導体層を積層し、当該複数の酸化物半導体層の中で、チャネルとなる酸化物半導体層がインジウム及びガリウムを含み、且つインジウムの割合をガリウムの割合よりも大きくすることで、電界効果移動度（単に移動度、またはμＦＥという場合がある）を高めた半導体装置が開示されている。
　半導体層に用いることのできる金属酸化物は、スパッタリング法などを用いて形成できるため、大型の表示装置を構成するトランジスタの半導体層に用いることができる。また、多結晶シリコンや非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能なため、設備投資を抑えられる。また、金属酸化物を用いたトランジスタは、非晶質シリコンを用いた場合に比べて高い電界効果移動度を有するため、駆動回路を設けた高性能の表示装置を実現できる。
特開２０１４−７３９９号公報
　本発明の一態様は、電気特性の良好な半導体装置を提供することを課題の一とする。本発明の一態様は、高電圧駆動が可能な半導体装置を提供することを課題の一とする。本発明の一態様は、大きな電流を流すことのできる半導体装置を提供することを課題の一とする。本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は、半導体層と、第１の絶縁層と、第２の絶縁層と、金属酸化物層と、導電層と、絶縁領域と、を有する半導体装置である。金属酸化物層は、第１の絶縁層と導電層との間に位置する。絶縁領域は、金属酸化物層と隣接し、且つ、第１の絶縁層と導電層との間に位置する。半導体層は、第１の領域と、第２の領域と、第３の領域と、第４の領域と、を有する。第１の領域は、第１の絶縁層と接し、且つ、第１の絶縁層を介して、金属酸化物層、及び導電層と重なる。第２の領域は、第１の絶縁層と接し、且つ、第１の絶縁層を介して、絶縁領域、及び導電層と重なる。第３の領域は、第１の絶縁層と接する。第４の領域は、第２の絶縁層と接する。また、絶縁領域は、第１の絶縁層と異なる誘電率を示す。
　また、上記において、平面視において、金属酸化物層の端部は、導電層の端部よりも内側に位置することが好ましい。また、平面視において、導電層の端部は、第１の絶縁層の端部よりも内側に位置することが好ましい。
　また、上記において、第１の絶縁層、金属酸化物層、及び導電層は、同一のレジストマスクを用いて加工されていることが好ましい。
　また、上記において、絶縁領域は、空隙を含むことが好ましい。
　また、上記において、絶縁領域は、第２の絶縁層の一部を含むことが好ましい。このとき、第２の絶縁層は、窒化物を含むことがより好ましい。
　また、上記において、第１の領域、第２の領域、第３の領域、及び第４の領域のうち、第１の領域は最もキャリア濃度が低く、第４の領域は最もキャリア濃度が高いことが好ましい。
　また、上記において、第１の領域、第２の領域、第３の領域、及び第４の領域のうち、第１の領域は最も水素濃度が低く、第４の領域は最も水素濃度が高いことが好ましい。
　また、上記において、さらに第３の絶縁層、及び第４の絶縁層を有することが好ましい。このとき、第３の絶縁層は、半導体層を介して第１の絶縁層と重なる領域を有し、第４の絶縁層は、第３の絶縁層を介して半導体層と重なる領域を有することが好ましい。また、第３の絶縁層は、酸化物を含み、第４の絶縁層は、窒化物を含むことが好ましい。
　また、上記において、第４の絶縁層は、半導体層と重ならない領域において、第２の絶縁層と接する部分を有することが好ましい。
　本発明の一態様によれば、電気特性の良好な半導体装置を提供できる。または、高電圧駆動が可能な半導体装置を提供できる。または、大きな電流を流すことのできる半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
図１Ａ乃至図１Ｃは、半導体装置の構成例を示す図である。
図２Ａ乃至図２Ｃは、半導体装置の構成例を示す図である。
図３Ａ及び図３Ｂは、半導体装置の構成例を示す図である。
図４Ａ及び図４Ｂは、半導体装置の構成例を示す図である。
図５Ａ及び図５Ｂは、半導体装置の構成例を示す図である。
図６Ａ乃至図６Ｃは、半導体装置の構成例を示す図である。
図７Ａ及び図７Ｂは、半導体装置の構成例を示す図である。
図８Ａ及び図８Ｂは、半導体装置の構成例を示す図である。
図９Ａ乃至図９Ｆは、半導体装置の作製方法例を説明する図である。
図１０Ａ乃至図１０Ｅは、半導体装置の作製方法例を説明する図である。
図１１Ａ乃至図１１Ｃは、表示装置の上面図である。
図１２は、表示装置の断面図である。
図１３は、表示装置の断面図である。
図１４は、表示装置の断面図である。
図１５は、表示装置の断面図である。
図１６Ａは、表示装置のブロック図である。図１６Ｂ及び図１６Ｃは、表示装置の回路図である。
図１７Ａ、図１７Ｃ、及び図１７Ｄは、表示装置の回路図である。図１７Ｂは、タイミングチャートである。
図１８Ａ及び図１８Ｂは、表示モジュールの構成例である。
図１９Ａ及び図１９Ｂは、電子機器の構成例である。
図２０Ａ乃至図２０Ｅは、電子機器の構成例である。
図２１Ａ乃至図２１Ｇは、電子機器の構成例である。
図２２Ａ乃至図２２Ｄは、電子機器の構成例である。
図２３Ａ及び図２３Ｂは、キャリア濃度とシート抵抗の関係を示す図である。
図２４は、キャリア濃度とフェルミレベルの関係を示す図である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、本明細書で説明する各図において、各構成要素の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。
　また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
　また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、本明細書等において、トランジスタが有するソースとドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、ソースやドレインの用語は、入れ替えて用いることができるものとする。
　なお、本明細書等において、トランジスタのチャネル長方向とは、ソース領域とドレイン領域間を最短距離で結ぶ直線に平行な方向のうちの１つをいう。すなわち、チャネル長方向は、トランジスタがオン状態のときに半導体層を流れる電流の方向のうちの１つに相当する。また、チャネル幅方向とは、当該チャネル長方向に直交する方向をいう。なお、トランジスタの構造や形状によっては、チャネル長方向及びチャネル幅方向は１つに定まらない場合がある。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」や「絶縁層」という用語は、「導電膜」や「絶縁膜」という用語に相互に交換することが可能な場合がある。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。
　また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）などのコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネルなどと呼ぶ場合がある。
　なお、本明細書等において、表示装置の一態様であるタッチパネルは表示面に画像等を表示する機能と、表示面に指やスタイラスなどの被検知体が触れる、押圧する、または近づくことなどを検出するタッチセンサとしての機能と、を有する。したがってタッチパネルは入出力装置の一態様である。
　タッチパネルは、例えばタッチセンサ付き表示パネル（または表示装置）、タッチセンサ機能つき表示パネル（または表示装置）とも呼ぶことができる。タッチパネルは、表示パネルとタッチセンサパネルとを有する構成とすることもできる。または、表示パネルの内部または表面にタッチセンサとしての機能を有する構成とすることもできる。
　また、本明細書等では、タッチパネルの基板に、コネクターやＩＣが実装されたものを、タッチパネルモジュール、表示モジュール、または単にタッチパネルなどと呼ぶ場合がある。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置について説明する。以下では半導体装置の一例として、トランジスタの構成例及びその作製方法例について説明する。
　本発明の一態様は、被形成面上に、チャネルが形成される半導体層と、半導体層上にゲート絶縁層（第１の絶縁層ともいう）と、ゲート絶縁層上にゲート電極として機能する導電層と、を有するトランジスタである。半導体層は、半導体特性を示す金属酸化物（以下、酸化物半導体ともいう）を含んで構成されることが好ましい。
　また本発明の一態様は、第１の絶縁層と導電層との間に、金属酸化物層を有する。金属酸化物層は導電性を有することが好ましく、このとき当該金属酸化物層は、ゲート電極の一部として機能する。
　また、第１の絶縁層、導電層、及び金属酸化物層は、その端部の一部が、半導体層上に位置するように加工されていることが好ましい。特に、第１の絶縁層、導電層、及び金属酸化物層は、同じレジストマスクを用いて加工されていることが好ましい。
　さらに、導電層は、その端部が第１の絶縁層の端部よりも内側に位置するように加工されていることが好ましい。また、金属酸化物層は、その端部が導電層よりも内側に位置するように加工されていることが好ましい。言い換えると、平面視において、導電層は第１の絶縁層の端部（輪郭）よりも内側に設けられ、且つ、金属酸化物層は、導電層の端部（輪郭）よりも内側に設けられることが好ましい。
　さらに本発明の一態様は、金属酸化物層の周囲を囲うように隣接して、絶縁領域を有する。当該絶縁領域は、第１の絶縁層と導電層に挟まれた領域であり、絶縁性を有する。
　半導体層は、チャネルが形成される第１の領域と、第１の領域を挟む一対の第２の領域と、第１の領域及び第２の領域を挟む一対の第３の領域と、第１乃至第３の領域を挟み、ソース領域及びドレイン領域として機能する一対の第４の領域と、を有する。
　ここで、第１の領域は、第１の絶縁層と接し、且つ、金属酸化物層及び導電層と重畳する領域である。第２の領域は、第１の絶縁層と接し、且つ、絶縁領域及び導電層と重畳する領域である。第３の領域は、第１の絶縁層と接し、且つ導電層、金属酸化物層、及び絶縁領域のいずれとも重ならない領域である。第４の領域は、第１の絶縁層の端部よりも外側に位置する領域である。
　また第４の領域は、保護層として機能する第２の絶縁層と接することが好ましい。このとき、第２の絶縁層は、成膜時に半導体層の第４の領域にキャリアを供給する機能を有することが好ましい。
　半導体層が有する４つの領域のうち、チャネル形成領域として機能する第１の領域は、最もキャリア濃度が低い領域である。また、ソース領域及びドレイン領域として機能する第４の領域は、最もキャリア濃度が高い領域である。第２の領域及び第３の領域は、第４の領域に含まれるキャリア供給源が、チャネル形成領域である第１の領域に拡散することを防ぐためのバッファ領域として機能することができる。第２の領域及び第３の領域を設けることで、第１の領域のキャリア濃度を極めて低いものとすることができる。第２の領域及び第３の領域は、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域として機能してもよい。
　さらに、第２の領域は、絶縁領域を挟んでゲート電極として機能する導電層と重なる領域であるため、オーバーラップ領域（Ｌｏｖ−ＬＤＤ領域）とも呼ぶことができる。一方、第３の領域は、導電層と重ならない領域であるため、オフセット領域（Ｌｏｆｆ−ＬＤＤ領域）とも呼ぶことができる。
　また、オーバーラップ領域である第２の領域は、絶縁領域を挟んでゲート電極と重畳するため、当該絶縁領域によってゲート電極から第２の領域に与えられる電界を緩和することができる。これにより、高電圧で駆動する場合であっても高い信頼性を備えるトランジスタとすることができる。
　また、絶縁領域は、第１の絶縁層とは異なる誘電率を示すことが好ましい。例えば、絶縁領域は、空隙（空間）を含む領域であってもよいし、保護層として機能する第２の絶縁層の一部が設けられる領域であってもよい。また、絶縁領域は、空隙と第２の絶縁層の一部が混在する領域であってもよい。このような絶縁領域を設けることで、半導体層の第２の領域にゲート電極から与えられる電界を効果的に緩和することができる。
　このように、本発明の一態様は、半導体層のチャネル形成領域とソース領域及びドレイン領域との間に、オーバーラップ領域とオフセット領域が設けられるため、高い電圧を印加して大きな電流を流すことができ、且つ信頼性の高いトランジスタを実現することができる。
　以下では、より具体的な例について図面を参照して説明する。
［構成例１］
　図１Ａは、トランジスタ１００の上面図であり、図１Ｂは、図１Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図に相当し、図１Ｃは、図１Ａに示す一点鎖線Ｂ１−Ｂ２における切断面の断面図に相当する。なお、図１Ａにおいて、トランジスタ１００の構成要素の一部（保護絶縁層等）を省略して図示している。また一点鎖線Ａ１−Ａ２方向はチャネル長方向、一点鎖線Ｂ１−Ｂ２方向はチャネル幅方向に相当する。また、トランジスタの上面図については、以降の図面においても図１Ａと同様に、構成要素の一部を省略して図示するものとする。
　トランジスタ１００は、基板１０２上に設けられ、絶縁層１０３、半導体層１０８、絶縁層１１０、金属酸化物層１１４、導電層１１２、絶縁層１１６、絶縁層１１８等を有する。島状の半導体層１０８は、絶縁層１０３上に設けられる。絶縁層１１０は、絶縁層１０３の上面の一部、及び半導体層１０８の上面の一部を覆って設けられる。金属酸化物層１１４と導電層１１２は、絶縁層１１０上にこの順に積層して設けられ、半導体層１０８と重畳する部分を有する。絶縁層１１６は、導電層１１２の上面及び側面、絶縁層１１０の上面及び側面、半導体層１０８の上面及び側面、並びに絶縁層１０３の上面を覆って設けられている。絶縁層１１８は、絶縁層１１６を覆って設けられている。
　図１Ａには、金属酸化物層１１４と、絶縁層１１０の輪郭を破線で示している。金属酸化物層１１４と導電層１１２とは、平面視において絶縁層１１０の端部よりも内側に位置するように設けられている。また、金属酸化物層１１４は、平面視において導電層１１２の端部よりも内側に位置するように設けられている。ここで、導電層１１２、金属酸化物層１１４、及び絶縁層１１０は、同じレジストマスクを用いて加工されていることが好ましい。
　導電層１１２の一部は、ゲート電極として機能する。絶縁層１１０の一部は、ゲート絶縁層として機能する。トランジスタ１００は、半導体層１０８上にゲート電極が設けられる、いわゆるトップゲート型のトランジスタである。
　絶縁層１０３は、基板１０２側から絶縁膜１０３ｂ、及び絶縁膜１０３ａが積層された、積層構造を有することが好ましい。このとき、基板１０２側に位置する絶縁膜１０３ｂは、基板１０２に含まれる不純物の拡散を防ぐバリア膜として機能することが好ましい。一方、半導体層１０８と接する絶縁膜１０３ａは、酸化物を含むことが好ましい。
　より具体的な例としては、絶縁膜１０３ａは、酸化シリコン、酸化窒化シリコンなどの酸化物を含むことが好ましい。一方、絶縁膜１０３ｂは、窒化シリコン、窒化酸化シリコン、酸化窒化アルミニウム、窒化アルミニウムなどの窒化物を含むことが好ましい。または、絶縁膜１０３ｂは、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネートなどの金属酸化物を含んでいてもよい。
　また、図１Ａ、及び図１Ｂに示すように、トランジスタ１００は、絶縁層１１８上に導電層１２０ａ及び導電層１２０ｂを有していてもよい。導電層１２０ａ及び導電層１２０ｂは、ソース電極またはドレイン電極として機能する。導電層１２０ａ及び導電層１２０ｂは、それぞれ絶縁層１１８、及び絶縁層１１６に設けられた開口部１４１ａまたは開口部１４１ｂを介して、半導体層１０８の領域１０８Ｎに電気的に接続される。
　絶縁層１１０と導電層１１２との間に位置する金属酸化物層１１４は、絶縁層１１０に含まれる酸素が導電層１１２側に拡散することを防ぐバリア膜として機能する。さらに金属酸化物層１１４は、導電層１１２に含まれる水素や水が絶縁層１１０側に拡散することを防ぐバリア膜としても機能する。金属酸化物層１１４は、例えば少なくとも絶縁層１１０よりも酸素及び水素を透過しにくい材料を用いることが好ましい。
　金属酸化物層１１４により、導電層１１２にアルミニウムや銅などの酸素を吸引しやすい金属材料を用いた場合であっても、絶縁層１１０から導電層１１２へ酸素が拡散することを防ぐことができる。また、導電層１１２が水素を含む場合であっても、導電層１１２から絶縁層１１０を介して半導体層１０８へ水素が拡散することを防ぐことができる。その結果、半導体層１０８のチャネル形成領域におけるキャリア濃度を極めて低いものとすることができる。
　また、金属酸化物層１１４は、絶縁層１１０中に酸素を供給する機能を有する。また、導電層１１２として酸化されやすい金属または合金を含む導電膜を用いた場合には、金属酸化物層１１４は、絶縁層１１０中の酸素により導電層１１２が酸化することを防ぐバリア層として機能させることもできる。
　金属酸化物層１１４としては、絶縁性材料または導電性材料を用いることができる。金属酸化物層１１４が絶縁性を有する場合には、金属酸化物層１１４はゲート絶縁層の一部として機能する。一方、金属酸化物層１１４が導電性を有する場合には、金属酸化物層１１４はゲート電極の一部として機能する。特に本発明の一態様においては、金属酸化物層１１４は、導電性を有し、ゲート電極の一部として機能することが好ましい。
　金属酸化物層１１４として、例えば酸化インジウム、インジウムスズ酸化物（ＩＴＯ）、またはシリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）、インジウム亜鉛酸化物などの、導電性酸化物を用いることもできる。特にインジウムを含む導電性酸化物は、導電性が高いため好ましい。
　また、金属酸化物層１１４として、半導体層１０８と同一の元素を一以上含む酸化物材料を用いることが好ましい。特に、半導体層１０８に適用可能な酸化物半導体材料を用いることが好ましい。このとき、金属酸化物層１１４として、半導体層１０８と同じスパッタリングターゲットを用いて形成した金属酸化物膜を適用することで、装置を共通化できるため好ましい。
　また、金属酸化物層１１４は、スパッタリング装置を用いて形成すると好ましい。例えば、スパッタリング装置を用いて酸化物膜を形成する場合、酸素ガスを含む雰囲気で形成することで、絶縁層１１０や半導体層１０８中に好適に酸素を添加することができる。
　なお、金属酸化物層１１４として、絶縁性の材料を用いる場合、酸化シリコンよりも誘電率の高い絶縁性材料を用いることが好ましい。特に、酸化アルミニウム膜、酸化ハフニウム膜、またはハフニウムアルミネート膜等を用いると、駆動電圧を低減できるため好ましい。
　半導体層１０８は、半導体特性を示す金属酸化物（以下、酸化物半導体ともいう）を含んで構成される。半導体層１０８は、少なくともインジウムと酸素とを含むことが好ましい。半導体層１０８がインジウムの酸化物を含むことで、キャリア移動度を高めることができ、例えばアモルファスシリコンよりも大きな電流を流すことのできるトランジスタを実現できる。
　図１Ｂに示すように、半導体層１０８は、チャネル形成領域として機能する領域１０８Ｃと、領域１０８Ｃを挟む一対の領域１０８Ｌ１と、領域１０８Ｃ及び領域Ｌ１を挟む一対の領域１０８Ｌ２と、領域１０８Ｃ、領域１０８Ｌ１及び領域１０８Ｌ２を挟み、ソース領域及びドレイン領域として機能する一対の領域１０８Ｎと、を有する。
　領域１０８Ｃ、領域１０８Ｌ１、及び領域１０８Ｌ２は、それぞれ上面が絶縁層１１０と接する。領域１０８Ｃは、絶縁層１１０、金属酸化物層１１４、及び導電層１１２と重なる領域である。領域１０８Ｌ１は、絶縁層１１０、絶縁領域１１５、及び導電層１１２と重なる領域である。領域１０８Ｌ２は、絶縁層１１０と重なり、導電層１１２とは重ならない領域である。
　領域１０８Ｃは、チャネル形成領域として機能する。ここで、金属酸化物層１１４が導電層を有する場合、ゲート電極の一部として機能するため、ゲート絶縁層として機能する絶縁層１１０を介して、ゲート電極から領域１０８Ｃに電界が与えられ、チャネルが形成される。
　領域１０８Ｌ１は、ドレイン電界を緩和するためのバッファ領域としての機能を有する。ここで、領域１０８Ｌ１は、導電層１１２と重畳するため、導電層１１２にゲート電圧が与えられた場合に、チャネルが形成されうる領域である。しかし、領域１０８Ｌ１は、絶縁領域１１５を介して導電層１１２と重畳するため、領域１０８Ｌ１に与えられる電界は、領域１０８Ｃに与えられる電界よりも弱くなる。その結果、領域１０８Ｌ１は、領域１０８Ｃよりも高抵抗な領域となり、ドレイン電界を緩和させるためのＬＤＤ領域として機能する。さらに、例えば領域１０８Ｌ１が、キャリア濃度が極めて低く、領域１０８Ｃと同程度である場合であっても、導電層１１２の電界によってチャネルが形成されうるため、領域１０８Ｌ１をＬＤＤ領域として機能させることができる。
　領域１０８Ｌ２は、領域１０８Ｌ１と同様に、ドレイン電界を緩和するためのバッファ領域としての機能を有する。領域１０８Ｌ２は、導電層１１２及び金属酸化物層１１４とは重畳しない領域であるため、導電層１１２にゲート電圧が与えられた場合にもチャネルはほとんど形成されない領域である。領域１０８Ｌ２は、キャリア濃度が領域１０８Ｃよりも高いことが好ましい。これにより、領域１０８Ｌ２をＬＤＤ領域として機能させることができる。
　このように、チャネル形成領域である領域１０８Ｃと、ソース領域またはドレイン領域である領域１０８Ｎとの間に、ＬＤＤ領域として機能する領域１０８Ｌ１と領域１０８Ｌ２を設けることにより、高いドレイン耐圧と、高いオン電流とを兼ね備え、信頼性の高いトランジスタを実現することができる。
　領域１０８Ｎは、ソース領域またはドレイン領域として機能し、半導体層１０８の他の領域と比較して、最も低抵抗な領域である。または、領域１０８Ｎは、半導体層１０８の他の領域と比較して、最もキャリア濃度の高い領域、酸素欠陥密度の高い領域、または最も不純物濃度の高い領域とも言うことができる。
　領域１０８Ｎの電気抵抗は低いほど好ましく、例えば領域１０８Ｎのシート抵抗は、１Ω／□以上１×１０３Ω／□未満、好ましくは１Ω／□以上８×１０２Ω／□以下とすることが好ましい。また、チャネルが形成されていない状態における領域１０８Ｃの電気抵抗は高いほど好ましく、例えば領域１０８Ｃのシート抵抗は、１×１０９Ω／□以上、好ましくは５×１０９Ω／□以上、より好ましくは１×１０１０Ω／□以上であることが好ましい。
　領域１０８Ｌ２のシート抵抗は、例えば１×１０３Ω／□以上１×１０９Ω／□以下、好ましくは１×１０３Ω／□以上１×１０８Ω／□以下、より好ましくは１×１０３Ω／□以上１×１０７Ω／□とすることができる。このような抵抗の範囲とすることで、電気特性が良好でかつ信頼性の高いトランジスタとすることができる。なお、シート抵抗は、抵抗の値から算出できる。このような領域１０８Ｌ２を、領域１０８Ｎと領域１０８Ｃとの間に設けることで、トランジスタ１００のソース−ドレイン耐圧を高めることができる。
　また、領域１０８Ｌ１のシート抵抗は、領域１０８Ｃと同等である、または、領域１０８Ｃのシート抵抗よりも低く、領域１０８Ｌ２のシート抵抗よりも高いことが好ましい。
　また、半導体層１０８におけるキャリア濃度は、領域１０８Ｃが最も低く、領域１０８Ｌ１、領域１０８Ｌ２、領域１０８Ｎの順に高くなるような分布を有していることが好ましい。領域１０８Ｃと領域１０８Ｎとの間に領域１０８Ｌ１及び領域１０８Ｌ２が設けられることで、例えば作製工程中に領域１０８Ｎから水素などの不純物が拡散する場合であっても、領域１０８Ｃのキャリア濃度を極めて低く保つことができる。
　チャネル形成領域として機能する領域１０８Ｃにおけるキャリア濃度は低いほど好ましく、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３以下であることがより好ましく、１×１０１６ｃｍ−３以下であることがさらに好ましく、１×１０１３ｃｍ−３以下であることがさらに好ましく、１×１０１２ｃｍ−３以下であることがさらに好ましい。なお、領域１０８Ｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　一方、領域１０８Ｎにおけるキャリア濃度は、例えば５×１０１８ｃｍ−３以上、好ましくは１×１０１９ｃｍ−３以上、より好ましくは５×１０１９ｃｍ−３以上とすることができる。領域１０８Ｎにおけるキャリア濃度の上限値については、特に限定は無いが、例えば５×１０２１ｃｍ−３、または１×１０２２ｃｍ−３等とすることができる。
　領域１０８Ｌ２におけるキャリア濃度は、領域１０８Ｃと領域１０８Ｎの間の値とすることができる。例えば、１×１０１４ｃｍ−３以上１×１０２０ｃｍ−３未満の範囲の値とすればよい。また、領域１０８Ｌ１におけるキャリア濃度は、領域１０８Ｃと同等、または、領域１０８Ｃよりも大きく、領域１０８Ｌ２よりも低い値とすることができる。
　また、半導体層１０８において、領域１０８Ｃは水素濃度が最も低い領域であり、領域１０８Ｎは水素濃度が最も高い領域であることが好ましい。また、半導体層１０８における水素濃度は、領域１０８Ｃが最も低く、領域１０８Ｌ１、領域１０８Ｌ２、領域１０８Ｎの順に高くなるような分布を有していることが好ましい。
　領域１０８Ｌ１の幅は、チャネル長（チャネル長方向における領域１０８Ｃの幅）や、トランジスタ１００のソース−ドレイン間、及びゲート電極に印加する電圧などに応じて、適宜調整することができる。チャネル長が短いほど、ドレイン耐圧が低下するため、チャネル長に対する領域１０８Ｌ１の幅の比を大きくすることが好ましい。例えば、領域１０８Ｌ１の幅は、５ｎｍ以上１０μｍ以下、好ましくは１０ｎｍ以上５μｍ以下、より好ましくは２０ｎｍ以上３μｍ以下とすることができる。
　領域１０８Ｌ２の幅も同様に、チャネル長やトランジスタ１００のソース−ドレイン間、及びゲート電極に印加する電圧などに応じて、適宜調整することができる。例えば、領域１０８Ｌ２の幅は、５ｎｍ以上１０μｍ以下、好ましくは１０ｎｍ以上５μｍ以下、より好ましくは２０ｎｍ以上３μｍ以下とすることができる。
　絶縁層１１６は、領域１０８Ｎの上面に接して設けられている。絶縁層１１６は、領域１０８Ｎを低抵抗化させる機能を有する。このような絶縁層１１６としては、絶縁層１１６の成膜時、または成膜後に加熱することにより、領域１０８Ｎ中に不純物を供給することのできる絶縁膜を用いることができる。または、絶縁層１１６の成膜時、または成膜後に加熱することにより、領域１０８Ｎ中に酸素欠損を生じさせることのできる絶縁膜を用いることができる。
　例えば、絶縁層１１６として、領域１０８Ｎに不純物を供給する供給源として機能する絶縁膜を用いることができる。このとき、絶縁層１１６は、加熱により水素を放出する膜であることが好ましい。このような絶縁層１１６を半導体層１０８に接して形成することで、領域１０８Ｎに水素などの不純物を供給し、領域１０８Ｎを低抵抗化させることができる。
　絶縁層１１６は、成膜の際に用いる成膜ガスに、水素元素などの不純物元素を含むガスを用いて成膜される膜であることが好ましい。また絶縁層１１６の成膜温度を高めることで、半導体層１０８に効果的に多くの不純物元素を供給することができる。絶縁層１１６の成膜温度としては、例えば２００℃以上５００℃以下、好ましくは２２０℃以上４５０℃以下、より好ましくは２５０℃以上４００℃以下とすることができる。
　また、絶縁層１１６の成膜を減圧下で、且つ加熱して行うことで、半導体層１０８中の領域１０８Ｎとなる領域の酸素の脱離を促進することができる。酸素欠損が多く形成された半導体層１０８に、水素などの不純物を供給することで、領域１０８Ｎ中のキャリア濃度が高まり、より効果的に領域１０８Ｎを低抵抗化させることができる。
　絶縁層１１６としては、例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの、窒化物を含む絶縁膜を好適に用いることができる。特に窒化シリコンは、水素や酸素に対するブロッキング性を有するため、外部から半導体層への水素の拡散と、半導体層から外部への酸素の脱離の両方を防ぐことができ、信頼性の高いトランジスタを実現できる。
　また、絶縁層１１６は、半導体層１０８中の酸素を吸引し、酸素欠損を生成する機能を有する絶縁膜としてもよい。特に、絶縁層１１６には、例えば窒化アルミニウムなどの金属窒化物を用いることが特に好ましい。
　また、金属窒化物を用いる場合、アルミニウム、チタン、タンタル、タングステン、クロム、またはルテニウムの窒化物を用いることが好ましい。特に、アルミニウムまたはチタンを含むことが特に好ましい。例えば、アルミニウムをスパッタリングターゲットに用い、成膜ガスとして窒素を含むガスを用いた反応スパッタリング法により形成した窒化アルミニウム膜は、成膜ガスの全流量に対する窒素ガスの流量を適切に制御することで、極めて高い絶縁性と、水素や酸素に対する極めて高いブロッキング性とを兼ね備えた膜とすることができる。そのため、このような金属窒化物を含む絶縁膜を、半導体層１０８に接して設けることで、半導体層１０８を低抵抗化できるだけでなく、半導体層１０８から酸素が脱離すること、及び半導体層１０８へ水素が拡散することを好適に防ぐことができる。
　金属窒化物として、窒化アルミニウムを用いた場合、当該窒化アルミニウムを含む絶縁層の厚さを５ｎｍ以上とすることが好ましい。このように薄い膜であっても、水素及び酸素に対する高いブロッキング性と、半導体層の低抵抗化の機能とを両立できる。なお、当該絶縁層の厚さはどれだけ厚くてもよいが、生産性を考慮し、５００ｎｍ以下、好ましくは２００ｎｍ以下、より好ましくは５０ｎｍ以下とすることが好ましい。
　絶縁層１１６に窒化アルミニウム膜を用いる場合、組成式がＡｌＮｘ（ｘは０より大きく２以下の実数、好ましくは、ｘは０．５より大きく１．５以下の実数）を満たす膜を用いることが好ましい。これにより、絶縁性に優れ、且つ熱伝導性に優れた膜とすることができるため、トランジスタ１００を駆動したときに生じる熱の放熱性を高めることができる。
　または、絶縁層１１６として、窒化アルミニウムチタン膜、窒化チタン膜などを用いることができる。
　このような絶縁層１１６を領域１０８Ｎに接して設けることで、絶縁層１１６が領域１０８Ｎ中の酸素を吸引し、領域１０８Ｎ中に酸素欠損を形成させることができる。またこのような絶縁層１１６を形成した後に、加熱処理を行うことで、領域１０８Ｎにより多くの酸素欠損を形成することができ、低抵抗化を促進することができる。また、絶縁層１１６に金属酸化物を含む膜を用いた場合、絶縁層１１６が半導体層１０８中の酸素を吸引した結果、絶縁層１１６と領域１０８Ｎとの間に、絶縁層１１６に含まれる金属元素（例えばアルミニウム）の酸化物を含む層が形成される場合がある。
　ここで、半導体層１０８として、インジウムを含む金属酸化物膜を用いた場合、領域１０８Ｎの絶縁層１１６側の界面近傍に、酸化インジウムが析出した領域、または、インジウム濃度の高い領域が形成されている場合がある。これにより、極めて低抵抗な領域１０８Ｎを形成することができる。このような領域の存在は、例えば、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）等の分析法で観測できる場合がある。
　絶縁層１１８は、トランジスタ１００を保護する保護層として機能する。絶縁層１１０としては、例えば酸化物または窒化物などの無機絶縁材料を用いることができる。より具体的な例としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、ハフニウムアルミネートなどの無機絶縁材料を用いることができる。
　ここで、半導体層１０８の組成について説明する。半導体層１０８は、少なくともインジウムと酸素を含む金属酸化物を含むことが好ましい。また、半導体層１０８は、これらに加えて亜鉛を含んでいてもよい。また、半導体層１０８は、ガリウムを含んでいてもよい。
　例えば半導体層１０８は、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムから選ばれた一種または複数種）と、亜鉛と、を有すると好ましい。特にＭはアルミニウム、ガリウム、イットリウム、またはスズから選ばれた一種または複数種とすることが好ましい。
　半導体層１０８としては、代表的には、酸化インジウム、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも表記する）などを用いることができる。また、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、またはシリコンを含むインジウムスズ酸化物などを用いることもできる。特に、半導体層１０８として、インジウム、ガリウム、及び亜鉛を含む酸化物を用いることが好ましい。
　半導体層１０８として、組成の異なる層、または結晶性の異なる層、または不純物濃度の異なる層を積層した積層構造としてもよい。
　半導体層１０８の組成や結晶性は、トランジスタ１００の電気的特性や、信頼性に大きく影響する。例えば、半導体層１０８中のインジウムの含有量を多くすることで、キャリア移動度が向上し、電界効果移動度の高いトランジスタを実現することができる。
　半導体層１０８には、結晶性を有する金属酸化物膜を用いることが好ましい。例えば、後述するＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造、多結晶構造、微結晶構造等を有する金属酸化物膜を用いることができる。結晶性を有する金属酸化物膜を半導体層１０８に用いることにより、半導体層１０８中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。
　半導体層１０８として、結晶性が高いほど、膜中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物膜を用いることで、大きな電流を流すことのできるトランジスタを実現することができる。
　金属酸化物膜をスパッタリング法により成膜する場合、成膜時の基板温度（ステージ温度）が高いほど、結晶性の高い金属酸化物膜を成膜することができる。また、成膜時に用いる成膜ガス全体に対する酸素ガスの流量の割合（酸素流量比ともいう）が高いほど、結晶性の高い金属酸化物膜を成膜することができる。
　図２Ａは、図１Ｂ中の領域Ｐの拡大図を示している。
　図２Ａでは、絶縁領域１１５が空隙（空間）を含む例を示している。このとき、絶縁領域１１５は、真空または減圧状態であってもよいし、気体が充填された状態であってもよい。絶縁領域１１５に含まれる気体としては、代表的には空気があるが、窒素や希ガスなどの不活性気体や、絶縁層１１６または絶縁層１１８の成膜時の成膜ガス等が含まれている場合もある。
　図２Ａに示すような空隙を含む絶縁領域１１５は、例えば、絶縁層１１６の成膜方法として、段差被覆性が比較的低い方法を用いることで、導電層１１２の突出した部分の下側には成膜されず、図２Ａに示すような絶縁領域１１５を形成することができる。
　図２Ｂでは、絶縁領域１１５に、絶縁層１１６の一部と、空隙とを含む例を示している。例えば絶縁層１１６の成膜方法として、段差被覆性の比較的高い成膜方法を用いることで、導電層１１２の突出した部分の下側にも絶縁層１１６の一部が形成され、図２Ｂに示すような絶縁領域１１５を形成することができる。
　図２Ｃでは、絶縁領域１１５が、絶縁層１１６の一部で充填された例を示している。例えば、絶縁層１１６の成膜方法として、段差被覆性の極めて高い成膜方法を用いることで、導電層１１２の突出した部分の下側を充填するように絶縁層１１６の一部が形成され、図２Ｃに示すような絶縁領域１１５を形成することができる。
　ここで、絶縁領域１１５は、領域１０８Ｌ１に対するゲート絶縁層の一部として機能する。すなわち、トランジスタ１００は、絶縁層１１０をゲート絶縁層とする第１のチャネル形成領域（すなわち領域１０８Ｃ）と、絶縁層１１０及び絶縁領域１１５の積層構造をゲート絶縁層とする第２のチャネル形成領域（すなわち領域１０８Ｌ１）とが、直列に接続されたトランジスタとも言うことができる。すなわち、領域１０８Ｌ１は、第１のチャネル形成領域よりも厚いゲート絶縁層が設けられた、第２のチャネル形成領域とも表現することができる。
　例えば、図２Ａまたは図２Ｂに示す構成では、絶縁領域１１５が空隙を含むため、絶縁領域１１５は、絶縁層１１０とは異なる誘電率を示す。また、図２Ｃに示すように、絶縁領域１１５が絶縁層１１６の一部で満たされる場合には、絶縁層１１６に絶縁層１１０とは異なる材料、または異なる条件で形成された絶縁膜を用いることで、絶縁領域１１５と絶縁層１１０との誘電率を異ならせることができる。
　このように、絶縁領域１１５は、絶縁層１１０とは異なる誘電率を示すことが好ましい。絶縁領域１１５が絶縁層１１０よりも高い誘電率を示す場合、導電層１１２から領域１０８Ｌ１に与えられる電界が強められることで、これらが同じ誘電率を示す場合と比較して、より領域１０８Ｌ１が低抵抗化しやすくなり、トランジスタ１００が流すことのできる電流を大きくすることができる。一方、絶縁領域１１５が絶縁層１１０よりも低い誘電率を示す場合、当該電界が弱まることで、これらが同じ誘電率を示す場合と比較して、より領域１０８Ｌ１の低抵抗化が抑制され、よりトランジスタ１００のドレイン耐圧を高めることができる。
　図３Ａは、図１Ｂ中の領域Ｑの拡大図を示している。図３Ａに示すように、絶縁層１１６は、半導体層１０８の領域１０８Ｎの上面及び側面を覆って設けられている。また、絶縁層１１６は、半導体層１０８が設けられない領域において、絶縁層１０３の絶縁膜１０３ａと接する部分を有する。
　また、図３Ｂは、図１Ｃ中の領域Ｒの拡大図を示している。図３Ｂに示すように、トランジスタ１００のチャネル幅方向においても、導電層１１２と絶縁層１１０との間に、絶縁領域１１５が形成されている。すなわち、絶縁領域１１５は、金属酸化物層１１４の輪郭（側面）に沿って、金属酸化物層１１４を囲うように設けられているとも言える。また、金属酸化物層１１４は、絶縁層１１０、導電層１１２、及び絶縁領域１１５に囲まれた領域に設けられているとも言うことができる。
　また、図２Ａ乃至図２Ｃや、図３Ｂに示すように、絶縁層１１０は、導電層１１２と重なる領域に比べて、導電層１１２と重ならない領域の厚さが薄くなる場合がある。例えば、導電層１１２を形成するためのエッチングの際に、絶縁層１１０の一部が同時にエッチングされることで、このような形状になりうる。なお、導電層１１２や金属酸化物層１１４の加工条件によっては、絶縁層１１０が薄くならない場合もある。
［変形例］
　図４Ａ、及び図４Ｂに、上記構成例１とは一部が異なるトランジスタの断面図を示している。なお、上面図については図１Ａを援用できる。
　また図５Ａには図４Ａ中の領域Ｑ’における拡大図を、図５Ｂには図４Ｂ中の領域Ｒ’における拡大図を、それぞれ示している。
　ここで例示するトランジスタは、絶縁層１０３が有する絶縁膜１０３ａが、半導体層１０８と上面形状が概略一致するように加工されている点で、構成例１と主に相違している。
　また、半導体層１０８が設けられない領域において、絶縁層１１６と、絶縁膜１０３ｂとが接して設けられている。これにより、トランジスタの周囲を絶縁層１１６と絶縁膜１０３ｂとで封止することができる。したがって、外部から水や水素などの不純物が混入しにくい構成を実現できるため、信頼性の高いトランジスタを実現できる。
［構成例２］
　以下では、上記構成例と一部の構成が異なるトランジスタの構成例について説明する。なお、以下では、上記構成例１と重複する部分は説明を省略する場合がある。また、以下で示す図面において、上記構成例と同様の機能を有する部分についてはハッチングパターンを同じくし、符号を付さない場合もある。
　図６Ａは、トランジスタ１００Ａの上面図であり、図６Ｂは、トランジスタ１００Ａのチャネル長方向の断面図であり、図６Ｃは、トランジスタ１００Ａのチャネル幅方向の断面図である。
　トランジスタ１００Ａは、基板１０２と絶縁層１０３との間に導電層１０６を有する点で、構成例１と主に相違している。導電層１０６は、少なくとも半導体層１０８の領域１０８Ｃ、及び導電層１１２と重畳する領域を有する。ここでは、導電層１０６が、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎの一部と重畳している例を示している。
　トランジスタ１００Ａにおいて、導電層１０６は第１のゲート電極（ボトムゲート電極ともいう）としての機能を有し、導電層１１２は、第２のゲート電極（トップゲート電極ともいう）としての機能を有する。また、絶縁層１０３の一部は第１のゲート絶縁層として機能し、絶縁層１１０の一部は第２のゲート絶縁層として機能する。
　半導体層１０８の、導電層１１２及び導電層１０６の少なくとも一方と重畳する部分は、チャネル形成領域として機能する。なお以下では説明を容易にするため、半導体層１０８の導電層１１２と重畳する部分をチャネル形成領域と呼ぶ場合があるが、実際には導電層１１２と重畳せずに、導電層１０６と重畳する部分（領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎを含む）にもチャネルが形成しうる。
　また、図６Ａ、及び図６Ｃに示すように、導電層１０６は、金属酸化物層１１４、絶縁層１１０、及び絶縁層１０３に設けられた開口部１４２を介して、導電層１１２と電気的に接続されていてもよい。これにより、導電層１０６と導電層１１２には、同じ電位を与えることができる。
　導電層１０６は、導電層１１２、導電層１２０ａ、または導電層１２０ｂと同様の材料を用いることができる。特に導電層１０６に銅を含む材料を用いると、配線抵抗を低減できるため好ましい。また、導電層１０６にタングステンやモリブデンなどの高融点金属を含む材料を用いると、後の工程において高い温度で処理を行なうことができる。
　また、図６Ａ、及び図６Ｃに示すように、チャネル幅方向において、導電層１１２及び導電層１０６が、半導体層１０８の端部よりも外側に突出していることが好ましい。このとき、図６Ｃに示すように、半導体層１０８のチャネル幅方向の全体が、絶縁層１１０と絶縁層１０３を介して、導電層１１２と導電層１０６に覆われた構成となる。
　このような構成とすることで、半導体層１０８を一対のゲート電極によって生じる電界で、電気的に取り囲むことができる。このとき特に、導電層１０６と導電層１１２に同じ電位を与えることが好ましい。これにより、半導体層１０８にチャネルを誘起させるための電界を効果的に印加できるため、トランジスタ１００Ａのオン電流を増大させることができる。そのため、トランジスタ１００Ａを微細化することも可能となる。
　なお、導電層１１２と導電層１０６とを接続しない構成としてもよい。このとき、一対のゲート電極の一方に定電位を与え、他方にトランジスタ１００Ａを駆動するための信号を与えてもよい。このとき、一方のゲート電極に与える電位により、トランジスタ１００Ａを他方の電極で駆動する際のしきい値電圧を制御することもできる。また、一方のゲート電極と、トランジスタ１００Ａのソース電極とを電気的に接続する構成としてもよい。
　以上が、構成例２についての説明である。
［構成例３］
　以下では、本発明の一態様のトランジスタの構成例について説明する。なお、上記と重複する部分については、説明を省略する場合がある。
〔構成例３−１〕
　図７Ａに、トランジスタ１０のチャネル長方向の断面概略図を示している。
　トランジスタ１０は、絶縁膜１０３ａ上に設けられ、半導体層１０８、絶縁層１１０、金属酸化物層１１４、導電層１１２、及び絶縁領域１１５を有する。また、トランジスタ１０を覆って絶縁層１１６が設けられている。また、半導体層１０８は、領域１０８Ｃ、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎを有する。
　絶縁膜１０３ａは、酸化物を含む絶縁膜により形成されていることが好ましい。特に半導体層１０８と接する部分には、酸化物膜を用いることが好ましい。
　絶縁層１１０は、絶縁膜１０３ａ側から絶縁膜１１０ａ、絶縁膜１１０ｂ、及び絶縁膜１１０ｃがこの順に積層された積層構造を有する。絶縁膜１１０ａは、半導体層１０８のチャネル形成領域と接する領域を有する。絶縁膜１１０ｃは、金属酸化物層１１４と接する領域を有する。絶縁膜１１０ｂは、絶縁膜１１０ａと絶縁膜１１０ｃの間に位置する。
　絶縁膜１１０ａ、絶縁膜１１０ｂ、及び絶縁膜１１０ｃは、それぞれ酸化物を含む絶縁膜であることが好ましい。このとき、絶縁膜１１０ａ、絶縁膜１１０ｂ及び絶縁膜１１０ｃは、それぞれ同じ成膜装置で連続して成膜されることが好ましい。
　例えば、絶縁膜１１０ａ、絶縁膜１１０ｂ、及び絶縁膜１１０ｃとしては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用いることができる。
　また、半導体層１０８と接する絶縁層１１０は、酸化物絶縁膜の積層構造を有することが好ましく、化学量論的組成よりも過剰に酸素を含有する領域を有することがより好ましい。別言すると、絶縁層１１０は、酸素を放出することが可能な絶縁膜を有する。例えば、酸素雰囲気下にて絶縁層１１０を形成すること、成膜後の絶縁層１１０に対して酸素雰囲気下での熱処理、プラズマ処理等を行うこと、または、絶縁層１１０上に酸素雰囲気下で酸化物膜を成膜することなどにより、絶縁層１１０中に酸素を供給することもできる。
　例えば、絶縁膜１１０ａ、絶縁膜１１０ｂ及び絶縁膜１１０ｃは、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。また、ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法や、熱ＣＶＤ法などがある。
　特に、絶縁膜１１０ａ、絶縁膜１１０ｂ及び絶縁膜１１０ｃは、プラズマＣＶＤ法により形成することが好ましい。
　絶縁膜１１０ａは、半導体層１０８上に成膜されるため、出来るだけ半導体層１０８にダメージを与えない条件で成膜された膜であることが好ましい。例えば、成膜速度（成膜レートともいう）が十分に低い条件で成膜することができる。
　例えば、絶縁膜１１０ａとして、プラズマＣＶＤ法により酸化窒化シリコン膜を形成する場合、低電力の条件で形成することにより、半導体層１０８に与えるダメージを極めて小さくすることができる。
　酸化窒化シリコン膜の成膜に用いる成膜ガスには、例えばシラン、ジシランなどのシリコンを含む堆積性ガスと、酸素、オゾン、一酸化二窒素、二酸化窒素などの酸化性ガスと、を含む原料ガスを用いることができる。また原料ガスに加えて、アルゴンやヘリウム、窒素などの希釈ガスを含んでもよい。
　例えば、成膜ガスの全流量に対する堆積性ガスの流量の割合（以下、単に流量比ともいう）を小さくすることで、成膜速度を低くでき、緻密で欠陥の少ない膜を成膜することができる。
　絶縁膜１１０ｂは、絶縁膜１１０ａよりも成膜速度の高い条件で成膜された膜であることが好ましい。これにより、生産性を向上させることができる。
　例えば絶縁膜１１０ｂは、絶縁膜１１０ａよりも堆積性ガスの流量比を増やした条件とすることで、成膜速度を高めた条件で成膜することができる。
　絶縁膜１１０ｃは、その表面の欠陥が低減され、水などの大気中に含まれる不純物が吸着しにくい、極めて緻密な膜であることが好ましい。例えば、絶縁膜１１０ａと同様に、成膜速度が十分に低い条件で成膜することができる。
　また、絶縁膜１１０ｃは絶縁膜１１０ｂ上に成膜するため、絶縁膜１１０ａと比較して絶縁膜１１０ｃの成膜時に半導体層１０８へ与える影響は小さい。そのため、絶縁膜１１０ｃは、絶縁膜１１０ａよりも高い電力の条件で成膜することができる。堆積性ガスの流量比を減らし、比較的高い電力で成膜することで、緻密で表面の欠陥が低減された膜とすることができる。
　すなわち、成膜速度が高い方から、絶縁膜１１０ｂ、絶縁膜１１０ａ、絶縁膜１１０ｃの順となるような条件で成膜された積層膜を、絶縁層１１０に用いることができる。また、絶縁層１１０は、絶縁膜１１０ｂ、絶縁膜１１０ａ、絶縁膜１１０ｃの順で、ウェットエッチングまたはドライエッチングに対する同一条件下でのエッチング速度が高い。
　また、絶縁膜１１０ｂは、絶縁膜１１０ａ及び絶縁膜１１０ｃよりも厚く形成することが好ましい。成膜速度の最も早い絶縁膜１１０ｂを厚く形成することで、絶縁層１１０の成膜工程に係る時間を短縮することができる。
　ここで、絶縁膜１１０ａと絶縁膜１１０ｂの境界、及び絶縁膜１１０ｂと絶縁膜１１０ｃの境界は不明瞭である場合があるため、図７Ａ等では、これらの境界を破線で明示している。なお、絶縁膜１１０ａと絶縁膜１１０ｂは、膜密度が異なるため、絶縁層１１０の断面における透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）像などにおいて、これらの境界をコントラストの違いとして観察することができる場合がある。同様に、絶縁膜１１０ｂと絶縁膜１１０ｃの境界も観察することができる場合がある。
〔構成例３−２〕
　図７Ｂは、トランジスタ１０Ａの断面概略図である。トランジスタ１０Ａは、上記トランジスタ１０と比較して、半導体層１０８の構成が異なる点で、主に相違している。
　トランジスタ１０Ａが有する半導体層１０８は、絶縁膜１０３ａ側から、半導体層１０８ａと、半導体層１０８ｂとが積層された積層構造を有する。半導体層１０８ａと半導体層１０８ｂとは、それぞれ金属酸化物膜を用いることが好ましい。
　なお、ここでは簡単のために、半導体層１０８ａが有する各領域と、半導体層１０８ｂが有する各領域とを、まとめて領域１０８Ｃ、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎとして明示している。実際には、半導体層１０８ａと半導体層１０８ｂとで組成等が異なるため、領域１０８Ｃ、領域１０８Ｌ１、領域１０８Ｌ２、及び領域１０８Ｎの電気抵抗率、キャリア濃度、酸素欠損量、水素濃度、または不純物濃度等は異なる場合がある。
　半導体層１０８ｂは、半導体層１０８ａの上面、及び絶縁膜１１０ａの下面とそれぞれ接する。
　例えば、半導体層１０８ａは、半導体層１０８ｂよりもガリウムの原子数比の高い金属酸化物膜を用いることができる。
　ガリウムはインジウムと比較して酸素との結合力が強いため、ガリウムの原子数比の高い金属酸化物膜を半導体層１０８ａに用いることで、酸素欠損が形成されにくくなる。半導体層１０８ａ中に酸素欠損が多く存在すると、トランジスタの電気特性や信頼性の低下に繋がる。したがって、半導体層１０８ａとして、半導体層１０８ｂよりもガリウムの原子数比の高い金属酸化物膜を用いることで、電気特性が良好で、且つ信頼性の高いトランジスタ１０Ａを実現できる。
　より具体的には、半導体層１０８ａとして、インジウム、ガリウム、及び亜鉛を含む金属酸化物膜であって、ガリウムの原子数比が、半導体層１０８ｂよりも高く、且つ、インジウムの原子数比が、半導体層１０８ｂよりも低い領域を有する、金属酸化物膜を好適に用いることが好ましい。言い換えると、半導体層１０８ｂとしては、半導体層１０８ａと比較して、インジウムの原子数比が高く、且つ、ガリウムの原子数比が低い領域を有する、金属酸化物膜を用いることが好ましい。
　また、半導体層１０８ａとして、亜鉛の原子数比が半導体層１０８ｂと等しい領域、または亜鉛の原子数比が半導体層１０８ｂよりも低い領域を有する、金属酸化物膜を用いることが好ましい。
　例えば、半導体層１０８ａとしては、例えば、金属元素の原子数比が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、またはこれらの近傍である、金属酸化物膜を用いることができる。
　例えば、半導体層１０８ｂとして、金属元素の原子数比が、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：１：７、Ｉｎ：Ｇａ：Ｚｎ＝５：１：８、Ｉｎ：Ｇａ：Ｚｎ＝６：１：６、Ｉｎ：Ｇａ：Ｚｎ＝５：２：５、またはこれらの近傍である、金属酸化物膜を用いることができる。
　代表的には、半導体層１０８ａに、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍の金属酸化物膜を用い、半導体層１０８ｂに、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６、またはこれらの近傍の金属酸化物膜を用いることが好ましい。
　トランジスタ１０Ａは、絶縁膜１０３ａ側に位置する半導体層１０８ａにガリウムの含有率が比較的大きな金属酸化物膜を用いることにより、半導体層１０８中の酸素欠損が低減されている。さらにトランジスタ１０Ａは、絶縁層１１０側に位置する半導体層１０８ｂに、ガリウムの含有率の低い、またはガリウムを含まない金属酸化物膜を用いることで、半導体層１０８と絶縁層１１０との界面欠陥密度が低減されている。したがってトランジスタ１０Ａは、極めて高い電気特性と、極めて高い信頼性とが両立したトランジスタであるといえる。
　ここで、半導体層１０８ｂを、半導体層１０８ａよりも薄く形成することが好ましい。半導体層１０８ｂが、例えば０．５ｎｍ以上１０ｎｍ以下の極めて薄い膜であっても、絶縁層１１０との界面欠陥密度を低減することができる。一方、酸素欠損が生じにくい半導体層１０８ａを相対的に厚くすることで、より信頼性の高いトランジスタを実現することができる。
　例えば、半導体層１０８ｂの厚さに対して、半導体層１０８ａの厚さを１．５倍以上２０倍以下、好ましくは２倍以上１５倍以下、より好ましくは３倍以上１０倍以下とすることができる。また、半導体層１０８ｂの厚さは、０．５ｎｍ以上３０ｎｍ以下、好ましくは１ｎｍ以上２０ｎｍ以下、より好ましくは２ｎｍ以上１０ｎｍ以下とすることが好ましい。
　半導体層１０８ａ及び半導体層１０８ｂには、結晶性を有する金属酸化物膜を用いることが好ましい。半導体層１０８ａと半導体層１０８ｂの両方に、結晶性の高い金属酸化物膜を用いてもよいし、結晶性の低い金属酸化物膜を用いてもよい。または、半導体層１０８ａと半導体層１０８ｂとは、異なる結晶性を有していてもよい。例えば、半導体層１０８ａを半導体層１０８ｂよりも結晶性の高い膜としてもよいし、半導体層１０８ｂを半導体層１０８ａよりも結晶性の高い膜としてもよい。半導体層１０８ａと半導体層１０８ｂに用いる金属酸化物膜の結晶性は、要求されるトランジスタの電気特性及び信頼性や、成膜装置などの仕様に基づいて決定することができる。
　また、半導体層１０８ａと半導体層１０８ｂとに、同じ組成の金属酸化物膜を用いてもよい。このとき、半導体層１０８ｂに、半導体層１０８ａよりも結晶性の高い金属酸化物膜を用いることが好ましい。これにより、絶縁層１１０の成膜時に半導体層１０８が受けるダメージの影響を低減することができ、信頼性の高いトランジスタを実現できる。また、半導体層１０８ａに、結晶性の低い金属酸化物膜を用いることで、電界効果移動度が高められたトランジスタを実現できる。
〔構成例３−３〕
　図８Ａは、トランジスタ１０Ｂの断面概略図である。トランジスタ１０Ｂは、上記トランジスタ１０と比較して、積層構造を有する絶縁層１０３を有する点で、主に相違している。また、図８Ｂには、トランジスタ１０Ｂの構造に加えて、導電層１０６が設けられたトランジスタ１０Ｃの断面概略図を示している。
　トランジスタ１０Ｂとトランジスタ１０Ｃとは、導電層１０６以外は共通するため、ここではトランジスタ１０Ｃについて説明する。
　導電層１０６は、絶縁層１０３を介して半導体層１０８、絶縁層１１０、金属酸化物層１１４、及び導電層１１２と重畳する領域を有する。導電層１０６は、第１のゲート電極（バックゲート電極ともいう）として機能する。また絶縁層１０３は、第１のゲート絶縁層として機能する。このとき、導電層１１２が第２のゲート電極、絶縁層１１０が第２のゲート絶縁層として機能する。
　例えば、トランジスタ１０Ｃは、導電層１１２及び導電層１０６に同じ電位を与えることにより、オン状態のときに流すことのできる電流を大きくすることができる。また、トランジスタ１０Ｃは、導電層１１２及び導電層１０６の一方に、しきい値電圧を制御するための電位を与え、他方にトランジスタ１０Ｃのオン状態及びオフ状態を制御する電位を与えることもできる。
　絶縁層１０３は、半導体層１０８側から、絶縁膜１０３ａ、絶縁膜１０３ｂ１、絶縁膜１０３ｂ２、及び絶縁膜１０３ｂ３が積層された積層構造を有する。絶縁膜１０３ｂ３は導電層１０６と接する。また、絶縁膜１０３ａは半導体層１０８と接する。
　第１のゲート絶縁層として機能する絶縁層１０３は、耐圧が高いこと、膜の応力が小さいこと、水素や水を放出しにくいこと、膜中の欠陥が少ないこと、導電層１０６に含まれる金属元素の拡散を抑制すること、のうち、１つ以上を満たすことが好ましく、これら全てを満たすことが最も好ましい。
　絶縁層１０３が有する４つの絶縁膜のうち、導電層１０６側に位置する絶縁膜１０３ｂ３、絶縁膜１０３ｂ２、及び絶縁膜１０３ｂ１には、窒素を含む絶縁膜を用いることが好ましい。一方、半導体層１０８と接する絶縁膜１０３ａには、酸素を含む絶縁膜を用いることが好ましい。また、絶縁層１０３が有する４つの絶縁膜は、それぞれプラズマＣＶＤ装置を用いて、大気に触れることなく連続して成膜することが好ましい。
　絶縁膜１０３ｂ１、絶縁膜１０３ｂ２、及び絶縁膜１０３ｂ３としては、例えば窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化ハフニウム膜などの窒素を含む絶縁膜を用いることができる。また、絶縁膜１０３ａとしては、上記絶縁層１１０に用いることのできる絶縁膜を援用することができる。
　絶縁膜１０３ｂ１と絶縁膜１０３ｂ３は、これよりも下側からの不純物の拡散を防止できる、緻密な膜であることが好ましい。絶縁膜１０３ｂ３は、導電層１０６に含まれる金属元素を、絶縁膜１０３ｂ１は、絶縁膜１０３ｂ２に含まれる水素や水を、それぞれブロックできる膜であることが好ましい。そのため、絶縁膜１０３ｂ３及び絶縁膜１０３ｂ１には、絶縁膜１０３ｂ２よりも成膜速度の低い条件で成膜した絶縁膜を適用することができる。
　一方、絶縁膜１０３ｂ２は、応力が小さく、成膜速度の高い条件で成膜された絶縁膜を用いることが好ましい。また、絶縁膜１０３ｂ２は、絶縁膜１０３ｂ１及び絶縁膜１０３ｂ３よりも厚く形成されていることが好ましい。
　例えば絶縁膜１０３ｂ１、絶縁膜１０３ｂ２、及び絶縁膜１０３ｂ３のそれぞれに、プラズマＣＶＤ法で成膜した窒化シリコン膜を用いた場合であっても、絶縁膜１０３ｂ２が、他の２つの絶縁膜よりも膜密度が小さい膜となる。したがって、絶縁層１０３の断面における透過型電子顕微鏡像などにおいて、コントラストの違いとして観察することができる場合がある。なお、絶縁膜１０３ｂ３と絶縁膜１０３ｂ２の境界、及び絶縁膜１０３ｂ２と絶縁膜１０３ｂ１の境界は不明瞭である場合があるため、図８Ａ、及び図８Ｂでは、これらの境界を破線で明示している。
　半導体層１０８と接する絶縁膜１０３ａとしては、その表面に水などの不純物が吸着しにくい、緻密な絶縁膜とすることが好ましい。また、可能な限り欠陥が少なく、水や水素などの不純物が低減された絶縁膜を用いることが好ましい。例えば、絶縁膜１０３ａとして、上記絶縁層１１０が有する絶縁膜１１０ｃと同様の絶縁膜を用いることができる。
　なお、導電層１０６として、構成する元素が絶縁層１０３に拡散しにくい金属膜または合金膜を用いる場合などでは、絶縁膜１０３ｂ３を設けずに、絶縁膜１０３ｂ２、絶縁膜１０３ｂ１、及び絶縁膜１０３ａの３つの絶縁膜が積層された構成としてもよい。
　このような積層構造を有する絶縁層１０３により、極めて信頼性の高いトランジスタを実現することができる。
［作製方法例］
　以下では、本発明の一態様のトランジスタの作製方法の例について説明する。ここでは、構成例２で例示したトランジスタ１００Ａを例に挙げて説明する。
　なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法や、熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。
　また、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成することができる。
　また、半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工することができる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
　フォトリソグラフィ法としては、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
　フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）光やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
　薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
　図９及び図１０に示す各図には、トランジスタ１００Ａの作製工程の各段階におけるチャネル長方向及びチャネル幅方向の断面を並べて示している。
〔導電層１０６の形成〕
　基板１０２上に導電膜を成膜し、これをエッチングにより加工して、ゲート電極として機能する導電層１０６を形成する（図９Ａ）。
　このとき、図９Ａに示すように、導電層１０６の端部がテーパ形状となるように加工することが好ましい。これにより、次に形成する絶縁層１０３の段差被覆性を高めることができる。
　また、導電層１０６となる導電膜として、銅を含む導電膜を用いることで、配線抵抗を小さくすることができる。例えばトランジスタを大型の表示装置に適用する場合や、解像度の高い表示装置に適用する場合には、銅を含む導電膜を用いることが好ましい。また、導電層１０６に銅を含む導電膜を用いた場合であっても、絶縁層１０３により銅が半導体層１０８側に拡散することが抑制されるため、信頼性の高いトランジスタを実現できる。
〔絶縁層１０３の形成〕
　続いて、基板１０２及び導電層１０６を覆って、絶縁層１０３を形成する（図９Ｂ）。絶縁層１０３は、ＰＥＣＶＤ法、ＡＬＤ法、スパッタリング法などを用いて形成することができる。
　ここでは、絶縁層１０３として、絶縁膜１０３ｂ、及び絶縁膜１０３ａを順に積層して形成する。
　特に、絶縁層１０３を構成する各絶縁層は、ＰＥＣＶＤ法により形成することが好ましい。絶縁層１０３の形成方法としては、上記構成例３の記載を援用することができる。
　絶縁層１０３を形成した後に、絶縁層１０３に対して酸素を供給する処理を行ってもよい。例えば、酸素雰囲気下でのプラズマ処理または加熱処理などを行うことができる。または、プラズマイオンドーピング法やイオン注入法により、絶縁層１０３に酸素を供給してもよい。または、絶縁層１０３上に、酸素を含む雰囲気下で金属酸化物膜を成膜することで酸素を供給してもよい。このとき、当該金属酸化物膜を除去することが好ましい。
〔半導体層１０８の形成〕
　続いて、絶縁層１０３上に金属酸化物膜を成膜する。
　金属酸化物膜は、金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。
　金属酸化物膜は、可能な限り欠陥の少ない緻密な膜とすることが好ましい。また、金属酸化物膜は、可能な限り水素や水などの不純物が低減され、高純度な膜であることが好ましい。特に、金属酸化物膜として、結晶性を有する金属酸化物膜を用いることが好ましい。
　また、金属酸化物膜を成膜する際に、酸素ガスと、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。なお、金属酸化物膜を成膜する際の成膜ガス全体に占める酸素ガスの割合（以下、酸素流量比ともいう）が高いほど、金属酸化物膜の結晶性を高めることができ、信頼性の高いトランジスタを実現できる。一方、酸素流量比が低いほど、金属酸化物膜の結晶性が低くなり、オン電流が高められたトランジスタとすることができる。
　金属酸化物膜を成膜する際、基板温度が高いほど、結晶性が高く、緻密な金属酸化物膜とすることができる。一方、基板温度が低いほど、結晶性が低く、電気伝導性の高い金属酸化物膜とすることができる。
　金属酸化物膜の成膜条件としては、基板温度を室温以上２５０℃以下、好ましくは室温以上２００℃以下、より好ましくは基板温度を室温以上１４０℃以下とすればよい。例えば成膜温度を、室温以上１４０℃未満とすると、生産性が高くなり好ましい。また、基板温度を室温とする、または意図的に加熱しない状態で、金属酸化物膜を成膜することで、結晶性を低くすることができる。
　また、金属酸化物膜を成膜する前に、絶縁層１０３の表面に吸着した水や水素、有機物等を脱離させるための処理や、絶縁層１０３中に酸素を供給する処理を行うことが好ましい。例えば、減圧雰囲気下にて７０℃以上２００℃以下の温度で加熱処理を行うことができる。または、酸素を含む雰囲気下におけるプラズマ処理を行ってもよい。または、一酸化二窒素（Ｎ２Ｏ）などの酸化性気体を含む雰囲気下におけるプラズマ処理により、絶縁層１０３に酸素を供給してもよい。一酸化二窒素ガスを含むプラズマ処理を行うと、絶縁層１０３の表面の有機物を好適に除去しつつ、酸素を供給することができる。このような処理の後、絶縁層１０３の表面を大気に暴露することなく、連続して金属酸化物膜を成膜することが好ましい。
　なお、半導体層１０８として、複数の半導体層を積層した積層構造とする場合には、先に形成する金属酸化物膜を成膜した後に、その表面を大気に曝すことなく連続して、次の金属酸化物膜を成膜することが好ましい。
　続いて、金属酸化物膜の一部をエッチングすることにより、島状の半導体層１０８を形成する（図９Ｃ）。
　金属酸化物膜の加工には、ウェットエッチング法またはドライエッチング法のいずれか一方、または双方を用いればよい。この時、半導体層１０８と重ならない絶縁層１０３の一部がエッチングされ、薄くなる場合がある。例えば、絶縁層１０３のうち、絶縁膜１０３ａがエッチングにより消失し、絶縁膜１０３ｂの表面が露出する場合もある。
　ここで、金属酸化物膜の成膜後、または金属酸化物膜を半導体層１０８に加工した後に、加熱処理を行うことが好ましい。加熱処理により、金属酸化物膜若しくは半導体層１０８中に含まれる、または表面に吸着した水素若しくは水を除去することができる。また、加熱処理により、金属酸化物膜または半導体層１０８の膜質が向上する（例えば欠陥の低減、結晶性の向上など）場合がある。
　また、加熱処理により、絶縁層１０３から金属酸化物膜、または半導体層１０８に酸素を供給することもできる。このとき、半導体層１０８に加工する前に加熱処理を行うことがより好ましい。
　加熱処理の温度は、代表的には１５０℃以上基板の歪み点未満、または２００℃以上５００℃以下、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下とすることができる。
　加熱処理は、希ガス、または窒素を含む雰囲気で行うことができる。または、当該雰囲気で加熱した後、酸素を含む雰囲気で加熱してもよい。または、超乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）雰囲気で加熱してもよい。なお、上記加熱処理の雰囲気に水素、水などができるだけ含まれないことが好ましい。該加熱処理は、電気炉、ＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌ）装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮することができる。
　なお、当該加熱処理は不要であれば行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程など）などで、当該加熱処理と兼ねることができる場合もある。
〔絶縁膜１１０ｆの形成〕
　続いて、絶縁層１０３及び半導体層１０８を覆って、絶縁膜１１０ｆを形成する（図９Ｄ）。
　絶縁膜１１０ｆは、ＰＥＣＶＤ法により形成することが好ましい。
　また、絶縁膜１１０ｆの成膜前に、半導体層１０８の表面に対してプラズマ処理を行なうことが好ましい。当該プラズマ処理により、半導体層１０８の表面に吸着する水などの不純物を低減することができる。そのため、半導体層１０８と絶縁膜１１０ｆとの界面における不純物を低減できるため、信頼性の高いトランジスタを実現できる。特に、半導体層１０８の形成から、絶縁膜１１０ｆの成膜までの間に半導体層１０８の表面が大気に曝される場合には好適である。プラズマ処理としては、例えば酸素、オゾン、窒素、一酸化二窒素、アルゴンなどの雰囲気下で行うことができる。また、プラズマ処理と絶縁膜１１０ｆの成膜とは、大気に曝すことなく連続して行われることが好ましい。
　ここで、絶縁膜１１０ｆを成膜した後に、加熱処理を行うことが好ましい。加熱処理により、絶縁膜１１０ｆ中に含まれる、または表面に吸着した水素または水を除去することができる。また、絶縁膜１１０ｆ中の欠陥を低減することができる。加熱処理の条件は、上記記載を援用することができる。
　なお、当該加熱処理は不要であれば行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程など）などで、当該加熱処理と兼ねることができる場合もある。
〔金属酸化物膜１１４ｆの形成〕
　続いて、絶縁膜１１０ｆ上に、金属酸化物膜１１４ｆを形成する（図９Ｅ）。
　金属酸化物膜１１４ｆは、例えば酸素を含む雰囲気下で成膜することが好ましい。特に、酸素を含む雰囲気下でスパッタリング法により形成することが好ましい。これにより、金属酸化物膜１１４ｆの成膜時に絶縁膜１１０ｆに酸素を供給することができる。
　金属酸化物膜１１４ｆを、上記半導体層１０８の場合と同様の金属酸化物を含む酸化物ターゲットを用いたスパッタリング法により形成する場合には、上記記載を援用することができる。
　例えば金属酸化物膜１１４ｆの成膜条件として、成膜ガスに酸素を用い、金属ターゲットを用いた反応性スパッタリング法により、金属酸化物膜を形成してもよい。金属ターゲットとして、例えばアルミニウムを用いた場合には、酸化アルミニウム膜を成膜することができる。
　金属酸化物膜１１４ｆの成膜時に、成膜装置の成膜室内に導入する成膜ガスの全流量に対する酸素流量の割合（酸素流量比）、または成膜室内の酸素分圧が高いほど、絶縁膜１１０ｆ中に供給される酸素を増やすことができる。酸素流量比または酸素分圧は、例えば０％より大きく１００％以下、好ましくは１０％以上１００％以下、より好ましくは２０％以上１００％以下、さらに好ましくは３０％以上１００％以下、さらに好ましくは４０％以上１００％以下とする。特に、酸素流量比１００％とし、酸素分圧を１００％にできるだけ近づけることが好ましい。
　このように、酸素を含む雰囲気下でスパッタリング法により金属酸化物膜１１４ｆを形成することにより、金属酸化物膜１１４ｆの成膜時に、絶縁膜１１０ｆへ酸素を供給するとともに、絶縁膜１１０ｆから酸素が脱離することを防ぐことができる。その結果、絶縁膜１１０ｆに極めて多くの酸素を閉じ込めることができる。
　金属酸化物膜１１４ｆの成膜後に、加熱処理を行うことが好ましい。加熱処理により、絶縁膜１１０ｆに含まれる酸素を、半導体層１０８に供給することができる。金属酸化物膜１１４ｆが絶縁膜１１０ｆを覆った状態で加熱することにより、絶縁膜１１０ｆから外部へ酸素が脱離することを防ぎ、半導体層１０８に多くの酸素を供給することができる。その結果、半導体層１０８中の酸素欠損を低減でき、信頼性の高いトランジスタを実現できる。
　加熱処理の条件は、上記記載を援用することができる。
　なお、当該加熱処理は不要であれば行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程など）などで、当該加熱処理と兼ねることができる場合もある。
〔開口部１４２の形成〕
　続いて、金属酸化物膜１１４ｆ、絶縁膜１１０ｆ、及び絶縁層１０３の一部をエッチングすることで、導電層１０６に達する開口部１４２を形成する。これにより、後に形成する導電層１１２と導電層１０６とを、開口部１４２を介して電気的に接続することができる。
〔導電膜１１２ｆの形成〕
　続いて、金属酸化物膜１１４ｆ上に、導電層１１２となる導電膜１１２ｆを成膜する（図９Ｆ）。
　導電膜１１２ｆとしては、低抵抗な金属または合金材料を用いることが好ましい。また、導電膜１１２ｆとして、水素を放出しにくく、水素が拡散しにくい材料を用いることが好ましい。また、導電膜１１２ｆとして、酸化しにくい材料を用いることが好ましい。
　例えば導電膜１１２ｆは、金属または合金を含むスパッタリングターゲットを用いたスパッタリング法により成膜することが好ましい。
　例えば、導電膜１１２ｆとして、酸化しにくく、水素が拡散しにくい導電膜と、低抵抗な導電膜とを積層した積層膜とすることが好ましい。
〔導電層１１２、金属酸化物層１１４の形成〕
　続いて、導電膜１１２ｆ上に、レジストマスク１４０を形成する（図１０Ａ）。
　レジストマスク１４０をマスクとして、導電膜１１２ｆ及び金属酸化物膜１１４ｆをエッチングすることにより、導電層１１２及び金属酸化物層１１４を形成する（図１０Ｂ）。
　このとき、導電層１１２の端部が、レジストマスク１４０の端部より内側に位置するように導電膜１１２ｆをエッチングする。これにより、後の工程でレジストマスク１４０を用いて絶縁膜１１０ｆのエッチングを行うことができる。さらに、金属酸化物層１１４の端部が、導電層１１２の端部よりも内側に位置するように加工する。これにより、後の絶縁領域１１５となる領域を形成することができる。
　例えば、導電膜１１２ｆのみをエッチングして導電層１１２を形成した後に、金属酸化物膜１１４ｆをエッチングして、金属酸化物層１１４を形成することができる。このとき、導電膜１１２ｆのエッチング、及び金属酸化物膜１１４ｆのエッチングには、共に等方性のエッチング方法を用いることで、レジストマスク１４０の端部よりも内側に端部が位置する導電層１１２及び金属酸化物層１１４を形成することができる。例えば等方性のドライエッチング法を用いてもよいが、レジストマスク１４０の一部がエッチングされてしまう恐れがあるため、ウェットエッチング法を用いることがより好ましい。
　または、一度のエッチング処理によって、導電膜１１２ｆと金属酸化物膜１１４ｆのエッチングを行ってもよい。このとき、導電膜１１２ｆに対するエッチング速度よりも、金属酸化物膜１１４ｆに対するエッチング速度の方が高い、等方性のエッチング方法を用いることが好ましい。
　または、一度のエッチング処理によって、まず導電膜１１２ｆと金属酸化物膜１１４ｆの両方を、上面形状が概略一致するように加工し、さらに、金属酸化物膜１１４ｆの端部を後退させるためのエッチング処理を行なうことで、導電層１１２と金属酸化物層１１４を形成することもできる。
　なお、導電膜１１２ｆまたは金属酸化物膜１１４ｆのエッチングの際に、絶縁膜１１０ｆの一部がエッチングされ、薄膜化する場合がある。例えば図２Ａ等で例示した形状は、導電膜１１２ｆと金属酸化物膜１１４ｆとをエッチングした際に、絶縁層１１０となる絶縁膜１１０ｆの上部がエッチングされた場合の一例である。
〔絶縁層１１０の形成〕
　続いて、レジストマスク１４０を用いて、絶縁膜１１０ｆをエッチングすることで、絶縁層１１０を形成する（図１０Ｃ）。
　絶縁膜１１０ｆのエッチングは、異方性のエッチング法を用いて行うことが好ましい。例えば異方性のドライエッチング法を好適に用いることができる。
　絶縁膜１１０ｆのエッチング後、レジストマスク１４０を除去する。
　以上の工程で、絶縁層１１０と、絶縁層１１０の端部よりも内側に端部が位置する導電層１１２と、導電層１１２の端部よりも内側に端部が位置する金属酸化物層１１４とを、同じレジストマスク１４０を用いて加工することができる。
　なお、導電層１１２及び金属酸化物層１１４の加工と、絶縁層１１０の加工とで、異なるレジストマスクを用いることもできる。
　なお、絶縁膜１１０ｆのエッチングの際に、レジストマスク１４０に覆われない絶縁膜１０３ａがエッチングされ、薄膜化、または消失する場合がある。
〔絶縁層１１６の形成〕
　続いて、半導体層１０８の露出した部分に接して、絶縁層１１６を形成する（図１０Ｄ）。絶縁層１１６の形成により、半導体層１０８の露出した部分が低抵抗化し、領域１０８Ｎが形成される。また絶縁層１１６の形成と同時に、絶縁領域１１５も形成される。
　絶縁層１１６としては、半導体層１０８を低抵抗化させる機能を有する不純物元素を放出する絶縁膜を用いることができる。特に、水素を放出することのできる窒化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜等の無機絶縁膜を用いることが好ましい。このとき、水素を含有する成膜ガスを用いたプラズマＣＶＤ法を用いることで、成膜時に半導体層１０８に水素を供給することができるため好ましい。
　例えば絶縁層１１６として、窒化シリコンを用いる場合には、シランなどのシリコンを含むガスと、アンモニアや一酸化二窒素などの窒素を含むガスを含む混合ガスを成膜ガスに用いたＰＥＣＶＤ法により形成することが好ましい。このとき、成膜される窒化シリコン中に水素が含まれていることが好ましい。これにより、絶縁層１１６中の水素が半導体層１０８に拡散することで、半導体層１０８の一部を低抵抗化することが容易となる。
　また、絶縁層１１６の成膜時に、減圧雰囲気下で基板１０２を加熱した状態で一定期間保持することが好ましい。これにより、半導体層１０８の露出した部分の酸素が脱離し、酸素欠損を生じさせることができる。そして絶縁層１１６の成膜時に当該領域に水素が供給されることで、より効果的に領域１０８Ｎを低抵抗化させることができる。
　なお、絶縁層１１６の成膜時に、半導体層１０８の一部に絶縁層１１６の成膜ガスの成分の一部が拡散することで、半導体層１０８を低抵抗化させてもよい。例えば、半導体層１０８の一部に窒素が拡散することで半導体層１０８を低抵抗化させることもできる。
　絶縁層１１６の成膜時の熱、または成膜後の熱処理などにより、半導体層１０８の領域１０８Ｎに供給された水素を、領域１０８Ｌ２や領域１０８Ｌ１に拡散させてもよい。このとき、半導体層１０８のキャリア濃度は、領域１０８Ｎから領域１０８Ｌ１にかけて濃度が低くなるような濃度勾配が形成されうる。例えば、半導体層１０８のキャリア濃度は、領域１０８Ｃが最も低く、領域１０８Ｌ１、領域１０８Ｌ２、領域１０８Ｎの順に高くなる。
　また、半導体層１０８中に酸素欠損を生じさせる機能を有する絶縁膜を用いることもできる。特に、金属窒化物を含む絶縁膜を用いることが好ましい。例えば、金属を含むスパッタリングターゲットを用い、窒素ガスと、希釈ガスである希ガス等の混合ガスを成膜ガスとして用いた反応性スパッタリング法により形成することが好ましい。これにより、成膜ガスの流量比を制御することで、絶縁層１１６の膜質を制御することが容易となる。
　例えば、絶縁層１１６としてアルミニウムターゲットを用いた反応性スパッタリングにより形成した窒化アルミニウム膜を用いる場合、成膜ガスの全流量に対する窒素ガスの流量を３０％以上１００％以下、好ましくは４０％以上１００％以下、より好ましくは５０％以上１００％以下とすることが好ましい。
〔絶縁層１１８の形成〕
　絶縁層１１６の成膜後、絶縁層１１８を成膜する。
　ここで、絶縁層１１６と絶縁層１１８とは、大気に曝すことなく連続して成膜することが好ましい。
　絶縁層１１８をプラズマＣＶＤ法により形成する場合、成膜温度が高すぎると、領域１０８Ｎ等に含まれる不純物が、半導体層１０８のチャネル形成領域を含む周辺部に拡散する場合や、領域１０８Ｎの電気抵抗が上昇してしまう場合がある。そのため絶縁層１１８の成膜温度は、これらのことを考慮して決定すればよい。
　例えば、絶縁層１１８の成膜温度としては、例えば１５０℃以上４００℃以下、好ましくは１８０℃以上３６０℃以下、より好ましくは２００℃以上２５０℃以下とすることが好ましい。絶縁層１１８を低温で成膜することにより、チャネル長の短いトランジスタであっても、良好な電気特性を付与することができる。
　絶縁層１１６の成膜後、または絶縁層１１８の成膜後に、加熱処理を行なってもよい。加熱処理により、領域１０８Ｎの低抵抗化を促進させることができる。
　加熱処理の条件は、上記記載を援用することができる。
　なお、当該加熱処理は不要であれば行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねてもよい。また、後の工程での高温下の処理（例えば成膜工程など）などで、当該加熱処理と兼ねることができる場合もある。
〔開口部１４１ａ、開口部１４１ｂの形成〕
　続いて、絶縁層１１８及び絶縁層１１６の一部をエッチングすることで、領域１０８Ｎに達する開口部１４１ａ及び開口部１４１ｂを形成する。
〔導電層１２０ａ、導電層１２０ｂの形成〕
　続いて、開口部１４１ａ及び開口部１４１ｂを覆うように、絶縁層１１８上に導電膜を成膜し、当該導電膜を所望の形状に加工することで、導電層１２０ａ及び導電層１２０ｂを形成する（図１０Ｅ）。
　以上の工程により、トランジスタ１００Ａを作製することができる。例えば、トランジスタ１００Ａを表示装置の画素に適用する場合には、この後に、保護絶縁層、平坦化層、画素電極、または配線のうち１以上を形成する工程を追加すればよい。
　以上が、作製方法例についての説明である。
　なお、構成例１で例示したトランジスタ１００とする場合には、上記作製方法例における導電層１０６の形成工程、及び開口部１４２の形成工程を省略すればよい。また、トランジスタ１００とトランジスタ１００Ａとは、同じ工程を経て同一基板上に形成することができる。
［半導体装置の構成要素］
　以下では、本実施の形態の半導体装置に含まれる構成要素について説明する。
〔基板〕
　基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。
　また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、半導体装置を形成してもよい。または、基板１０２と半導体装置の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するために用いることができる。その際、半導体装置は耐熱性の劣る基板や可撓性の基板にも転載できる。
〔導電膜〕
　ゲート電極として機能する導電層１１２及び導電層１０６、並びにソース電極またはドレイン電極の一方として機能する導電層１２０ａ及び、他方として機能する導電層１２０ｂは、クロム、銅、アルミニウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルトから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成することができる。
　また、導電層１１２、導電層１０６、導電層１２０ａ、及び導電層１２０ｂには、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物等の酸化物導電体または金属酸化物膜を適用することもできる。
　ここで、酸化物導電体（ＯＣ：ＯｘｉｄｅＣｏｎｄｕｃｔｏｒ）について説明を行う。例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
　また、導電層１１２等として、上記酸化物導電体（金属酸化物）を含む導電膜と、金属または合金を含む導電膜の積層構造としてもよい。金属または合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。このとき、ゲート絶縁膜として機能する絶縁層と接する側には酸化物導電体を含む導電膜を適用することが好ましい。
　また、導電層１１２、導電層１０６、導電層１２０ａ、導電層１２０ｂには、上述の金属元素の中でも、特にチタン、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有すると好適である。特に、窒化タンタル膜を用いると好適である。当該窒化タンタル膜は、導電性を有し、且つ、銅、酸素、または水素に対して、高いバリア性を有し、且つ自身からの水素の放出が少ないため、半導体層１０８と接する導電膜、または半導体層１０８の近傍の導電膜として、好適に用いることができる。
〔半導体層〕
　半導体層１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝２：２：１、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。
　また、スパッタリングターゲットとしては、多結晶の酸化物を含むターゲットを用いると、結晶性を有する半導体層１０８を形成しやすくなるため好ましい。なお、成膜される半導体層１０８の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、半導体層１０８に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される半導体層１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
　なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍と記載する場合、Ｉｎを４としたとき、Ｇａが１以上３以下であり、Ｚｎが２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍であると記載する場合、Ｉｎを５としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍であると記載する場合、Ｉｎを１としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが０．１より大きく２以下である場合を含む。
　また、半導体層１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、シリコンよりもエネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　また、半導体層１０８には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
　酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、チャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、半導体層１０８は、非単結晶構造であると好ましい。非単結晶構造は、例えば、後述するＣＡＡＣ構造、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ構造は最も欠陥準位密度が低い。
　以下では、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）について説明する。ＣＡＡＣは結晶構造の一例を表す。
　ＣＡＡＣ構造とは、複数のナノ結晶（最大径が１０ｎｍ未満である結晶領域）を有する薄膜などの結晶構造の一つであり、各ナノ結晶はｃ軸が特定の方向に配向し、かつａ軸及びｂ軸は配向性を有さずに、ナノ結晶同士が粒界を形成することなく連続的に連結しているといった特徴を有する結晶構造である。特にＣＡＡＣ構造を有する薄膜は、各ナノ結晶のｃ軸が、薄膜の厚さ方向、被形成面の法線方向、または薄膜の表面の法線方向に配向しやすいといった特徴を有する。
　ＣＡＡＣ−ＯＳ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
　ここで、結晶学において、単位格子を構成するａ軸、ｂ軸、及びｃ軸の３つの軸（結晶軸）について、特異的な軸をｃ軸とした単位格子を取ることが一般的である。特に層状構造を有する結晶では、層の面方向に平行な２つの軸をａ軸及びｂ軸とし、層に交差する軸をｃ軸とすることが一般的である。このような層状構造を有する結晶の代表的な例として、六方晶系に分類されるグラファイトがあり、その単位格子のａ軸及びｂ軸は劈開面に平行であり、ｃ軸は劈開面に直交する。例えば層状構造であるＹｂＦｅ２Ｏ４型の結晶構造をとるＩｎＧａＺｎＯ４の結晶は六方晶系に分類することができ、その単位格子のａ軸及びｂ軸は層の面方向に平行となり、ｃ軸は層（すなわちａ軸及びｂ軸）に直交する。
　微結晶構造を有する酸化物半導体膜（微結晶酸化物半導体膜）は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
　ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、円を描くように（リング状に）輝度の高い領域が観測され、当該リング状の領域内に複数のスポットが観測される場合がある。
　ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低い。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。従って、ｎｃ−ＯＳ膜はＣＡＡＣ−ＯＳ膜と比べて、キャリア濃度が高く、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を示す場合がある。
　ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比較して、成膜時の酸素流量比を小さくすることで形成することができる。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比較して、成膜時の基板温度を低くすることでも形成することができる。例えば、ｎｃ−ＯＳ膜は、基板温度を比較的低温（例えば１３０℃以下の温度）とした状態、または基板を加熱しない状態でも成膜することができるため、大型のガラス基板や、樹脂基板などを使う場合に適しており、生産性を高めることができる。
　金属酸化物の結晶構造の一例について説明する。Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、基板温度を１００℃以上１３０℃以下として、スパッタリング法により形成した金属酸化物は、ｎｃ（ｎａｎｏ　ｃｒｙｓｔａｌ）構造及びＣＡＡＣ構造のいずれか一方の結晶構造、またはこれらが混在した構造をとりやすい。一方、基板温度を室温（Ｒ．Ｔ．）として形成した金属酸化物は、ｎｃの結晶構造をとりやすい。なお、ここでいう室温（Ｒ．Ｔ．）とは、基板を意図的に加熱しない場合の温度を含む。
［金属酸化物の構成］
　以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　なお、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）は結晶構造の一例を表し、ＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）は機能、または材料の構成の一例を表す。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与できる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
　以上が、金属酸化物の構成についての説明である。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、先の実施の形態で例示したトランジスタを有する表示装置の一例について説明する。
［構成例］
　図１１Ａに、表示装置７００の上面図を示す。表示装置７００は、シール材７１２により貼り合された第１の基板７０１と第２の基板７０５を有する。また第１の基板７０１、第２の基板７０５、及びシール材７１２で封止される領域において、第１の基板７０１上に画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６が設けられる。また画素部７０２には、複数の表示素子が設けられる。
　また、第１の基板７０１の第２の基板７０５と重ならない部分に、ＦＰＣ７１６（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ）が接続されるＦＰＣ端子部７０８が設けられている。ＦＰＣ７１６によって、ＦＰＣ端子部７０８及び信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６のそれぞれに各種信号等が供給される。
　ゲートドライバ回路部７０６は、複数設けられていてもよい。また、ゲートドライバ回路部７０６及びソースドライバ回路部７０４は、それぞれ半導体基板等に別途形成され、パッケージされたＩＣチップの形態であってもよい。当該ＩＣチップは、第１の基板７０１上、またはＦＰＣ７１６に実装することができる。
　画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６が有するトランジスタに、本発明の一態様のトランジスタを適用することができる。
　画素部７０２に設けられる表示素子としては、液晶素子、発光素子などが挙げられる。液晶素子としては、透過型の液晶素子、反射型の液晶素子、半透過型の液晶素子などを用いることができる。また、発光素子としては、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ　ＬＥＤ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　ＬＥＤ）、半導体レーザなどの、自発光性の発光素子が挙げられる。また、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子や、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。
　図１１Ｂに示す表示装置７００Ａは、第１の基板７０１に換えて、可撓性を有する樹脂層７４３が適用され、フレキシブルディスプレイとして用いることのできる表示装置の例である。
　表示装置７００Ａは、画素部７０２が矩形形状でなく、角部が円弧状の形状を有している。また、図１１Ｂ中の領域Ｐ１に示すように、画素部７０２、及び樹脂層７４３の一部が切りかかれた切欠き部を有する。一対のゲートドライバ回路部７０６は、画素部７０２を挟んで両側に設けられる。またゲートドライバ回路部７０６は、画素部７０２の角部において、円弧状の輪郭に沿って設けられている。
　樹脂層７４３は、ＦＰＣ端子部７０８が設けられる部分が突出した形状を有している。また樹脂層７４３のＦＰＣ端子部７０８を含む一部は、図１１Ｂ中の領域Ｐ２で裏側に折り返すことができる。樹脂層７４３の一部を折り返すことで、ＦＰＣ７１６を画素部７０２の裏側に重ねて配置した状態で、表示装置７００Ａを電子機器に実装することができ、電子機器の省スペース化を図ることができる。
　また表示装置７００Ａに接続されるＦＰＣ７１６には、ＩＣ７１７が実装されている。ＩＣ７１７は、例えばソースドライバ回路としての機能を有する。このとき、表示装置７００Ａにおけるソースドライバ回路部７０４は、保護回路、バッファ回路、デマルチプレクサ回路等の少なくとも一を含む構成とすることができる。
　図１１Ｃに示す表示装置７００Ｂは、大型の画面を有する電子機器に好適に用いることのできる表示装置である。例えばテレビジョン装置、モニタ装置、パーソナルコンピュータ（ノート型またはデスクトップ型を含む）、タブレット端末、デジタルサイネージなどに好適に用いることができる。
　表示装置７００Ｂは、複数のソースドライバＩＣ７２１と、一対のゲートドライバ回路部７２２を有する。
　複数のソースドライバＩＣ７２１は、それぞれＦＰＣ７２３に取り付けられている。また、複数のＦＰＣ７２３は、一方の端子が第１の基板７０１に、他方の端子がプリント基板７２４にそれぞれ接続されている。ＦＰＣ７２３を折り曲げることで、プリント基板７２４を画素部７０２の裏側に配置して、電子機器に実装することができ、電子機器の省スペース化を図ることができる。
　一方、ゲートドライバ回路部７２２は、第１の基板７０１上に形成されている。これにより、狭額縁の電子機器を実現できる。
　このような構成とすることで、大型で且つ高解像度の表示装置を実現できる。例えば画面サイズが対角３０インチ以上、４０インチ以上、５０インチ以上、または６０インチ以上の表示装置を実現することができる。また、解像度が４Ｋ２Ｋ、または８Ｋ４Ｋなどといった極めて高解像度の表示装置を実現することができる。
［断面構成例］
　以下では、表示素子として液晶素子を用いる構成、及びＥＬ素子を用いる構成について、図１２乃至図１５を用いて説明する。なお、図１２乃至図１４は、それぞれ図１１Ａに示す一点鎖線Ｑ−Ｒにおける断面図である。また図１５は、図１１Ｂに示す一点鎖線Ｓ−Ｔにおける断面図である。図１２及び図１３は、表示素子として液晶素子を用いた構成であり、図１４及び図１５は、ＥＬ素子を用いた構成である。
〔表示装置の共通部分に関する説明〕
　図１２乃至図１５に示す表示装置は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。引き回し配線部７１１は、信号線７１０を有する。画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。ソースドライバ回路部７０４は、トランジスタ７５２を有する。図１３では、容量素子７９０が無い場合を示している。
　トランジスタ７５０及びトランジスタ７５２は、実施の形態１で例示したトランジスタを適用できる。
　本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くできる。よって、画像信号等の電気信号の保持時間を長くでき、画像信号等の書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくできるため、消費電力を低減する効果を奏する。
　また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、シリコンウェハ等により形成された駆動回路を適用しない構成も可能であり、表示装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
　図１２、図１４、及び図１５に示す容量素子７９０は、トランジスタ７５０が有する第１のゲート電極と同一の膜を加工して形成される下部電極と、半導体層と同一の金属酸化物を加工して形成される上部電極と、を有する。上部電極は、トランジスタ７５０のソース領域及びドレイン領域と同様に低抵抗化されている。また、下部電極と上部電極との間には、トランジスタ７５０の第１のゲート絶縁層として機能する絶縁膜の一部が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。また、上部電極には、トランジスタのソース電極及びドレイン電極と同一の膜を加工して得られる配線が接続されている。
　また、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上には平坦化絶縁膜７７０が設けられている。
　画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２とは、異なる構造のトランジスタを用いてもよい。例えば、いずれか一方にトップゲート型のトランジスタを適用し、他方にボトムゲート型のトランジスタを適用した構成としてもよい。なお、上記ゲートドライバ回路部７０６についてもソースドライバ回路部７０４と同様である。
　信号線７１０は、トランジスタ７５０及びトランジスタ７５２のソース電極及びドレイン電極等と同じ導電膜を加工して形成されている。このとき、銅元素を含む材料等の低抵抗な材料を用いると、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となるため好ましい。
　ＦＰＣ端子部７０８は、一部が接続電極として機能する配線７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。配線７６０は、異方性導電膜７８０を介してＦＰＣ７１６が有する端子と電気的に接続される。ここでは、配線７６０は、トランジスタ７５０及びトランジスタ７５２のソース電極及びドレイン電極等と同じ導電膜を加工して形成されている。
　第１の基板７０１及び第２の基板７０５としては、例えばガラス基板、またはプラスチック基板等の可撓性を有する基板を用いることができる。第１の基板７０１に可撓性を有する基板を用いる場合には、第１の基板７０１とトランジスタ７５０等との間に、水や水素に対するバリア性を有する絶縁層を設けることが好ましい。
　また、第２の基板７０５側には、遮光膜７３８と、着色膜７３６と、これらに接する絶縁膜７３４と、が設けられる。
〔液晶素子を用いる表示装置の構成例〕
　図１２に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電層７７２、導電層７７４、及びこれらの間に液晶層７７６を有する。導電層７７４は、第２の基板７０５側に設けられ、共通電極としての機能を有する。また、導電層７７２は、トランジスタ７５０が有するソース電極またはドレイン電極と電気的に接続される。導電層７７２は、平坦化絶縁膜７７０上に形成され、画素電極として機能する。
　導電層７７２には、可視光に対して透光性の材料、または反射性の材料を用いることができる。透光性の材料としては、例えば、インジウム、亜鉛、スズ等を含む酸化物材料を用いるとよい。反射性の材料としては、例えば、アルミニウム、銀等を含む材料を用いるとよい。
　導電層７７２に反射性の材料を用いると、表示装置７００は反射型の液晶表示装置となる。一方、導電層７７２に透光性の材料を用いると、透過型の液晶表示装置となる。反射型の液晶表示装置の場合、視認側に偏光板を設ける。一方、透過型の液晶表示装置の場合、液晶素子を挟むように一対の偏光板を設ける。
　図１３に示す表示装置７００は、横電界方式（例えば、ＦＦＳモード）の液晶素子７７５を用いる例を示す。導電層７７２上に絶縁層７７３を介して、共通電極として機能する導電層７７４が設けられる。導電層７７２と導電層７７４との間に生じる電界によって、液晶層７７６の配向状態を制御することができる。
　図１３において、導電層７７４、絶縁層７７３、導電層７７２の積層構造により保持容量を構成することができる。そのため、別途容量素子を設ける必要がなく、開口率を高めることができる。
　また、図１２及び図１３には図示しないが、液晶層７７６と接する配向膜を設ける構成としてもよい。また、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）、及びバックライト、サイドライトなどの光源を適宜設けることができる。
　液晶層７７６には、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、高分子ネットワーク型液晶（ＰＮＬＣ：Ｐｏｌｙｍｅｒ　Ｎｅｔｗｏｒｋ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。
　また、液晶素子のモードとしては、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ゲストホストモードなどを用いることができる。
　また、液晶層７７６に高分子分散型液晶や、高分子ネットワーク型液晶などを用いた、散乱型の液晶を用いることもできる。このとき、着色膜７３６を設けずに白黒表示を行う構成としてもよいし、着色膜７３６を用いてカラー表示を行う構成としてもよい。
　また、液晶素子の駆動方法として、継時加法混色法に基づいてカラー表示を行う、時間分割表示方式（フィールドシーケンシャル駆動方式ともいう）を適用してもよい。その場合、着色膜７３６を設けない構成とすることができる。時間分割表示方式を用いた場合、例えばＲ（赤色）、Ｇ（緑色）、Ｂ（青色）のそれぞれの色を呈する副画素を設ける必要がないため、画素の開口率を向上させることや、精細度を高められるなどの利点がある。
〔発光素子を用いる表示装置〕
　図１４に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電層７７２、ＥＬ層７８６、及び導電膜７８８を有する。ＥＬ層７８６は、有機化合物、または無機化合物などの発光材料を有する。
　発光材料としては、蛍光材料、燐光材料、熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ　ａｃｔｉｖａｔｅｄ　ｄｅｌａｙｅｄ　ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料、無機化合物（量子ドット材料など）などを用いることができる。
　図１４に示す表示装置７００には、平坦化絶縁膜７７０上に導電層７７２の一部を覆う絶縁膜７３０が設けられる。ここで、発光素子７８２は透光性の導電膜７８８を有し、導電膜７８８側に光を射出するトップエミッション型の発光素子である。なお、発光素子７８２は、導電層７７２側に光を射出するボトムエミッション構造や、導電層７７２側及び導電膜７８８側の双方に光を射出するデュアルエミッション構造としてもよい。
　また、着色膜７３６は発光素子７８２と重なる位置に設けられ、遮光膜７３８は絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、ＥＬ層７８６を画素毎に島状または画素列毎に縞状に形成する、すなわち塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
　図１５には、フレキシブルディスプレイに好適に適用できる表示装置の構成を示している。図１５は、図１１Ｂに示した表示装置７００Ａ中の一点鎖線Ｓ−Ｔにおける断面図である。
　図１５に示す表示装置７００Ａは、図１４で示した第１の基板７０１に換えて、支持基板７４５、接着層７４２、樹脂層７４３、及び絶縁層７４４が積層された構成を有する。トランジスタ７５０や容量素子７９０等は、樹脂層７４３上に設けられた絶縁層７４４上に設けられている。
　支持基板７４５は、有機樹脂やガラス等を含み、可撓性を有する程度に薄い基板である。樹脂層７４３は、ポリイミドやアクリルなどの有機樹脂を含む層である。絶縁層７４４は、酸化シリコン、酸化窒化シリコン、窒化シリコン等の無機絶縁膜を含む。樹脂層７４３と支持基板７４５とは、接着層７４２によって貼りあわされている。樹脂層７４３は、支持基板７４５よりも薄いことが好ましい。
　また、図１５に示す表示装置７００Ａは、図１４で示した第２の基板７０５に換えて保護層７４０を有する。保護層７４０は、封止膜７３２と貼りあわされている。保護層７４０としては、ガラス基板や樹脂フィルムなどを用いることができる。また、保護層７４０として、偏光板、散乱板などの光学部材や、タッチセンサパネルなどの入力装置、またはこれらを２つ以上積層した構成を適用してもよい。
　また、発光素子７８２が有するＥＬ層７８６は、絶縁膜７３０及び導電層７７２上に島状に設けられている。ＥＬ層７８６を、副画素毎に発光色が異なるように作り分けることで、着色膜７３６を用いずにカラー表示を実現することができる。また、発光素子７８２を覆って、保護層７４１が設けられている。保護層７４１は発光素子７８２に水などの不純物が拡散することを防ぐ機能を有する。保護層７４１は、無機絶縁膜を用いることが好ましい。また、無機絶縁膜と有機絶縁膜をそれぞれ一以上含む積層構造とすることがより好ましい。
　また、図１５では、折り曲げ可能な領域Ｐ２を示している。領域Ｐ２では、支持基板７４５、接着層７４２のほか、絶縁層７４４等の無機絶縁膜が設けられていない部分を有する。また、領域Ｐ２において、配線７６０を覆って樹脂層７４６が設けられている。折り曲げ可能な領域Ｐ２に無機絶縁膜をできるだけ設けず、且つ、金属または合金を含む導電層と、有機材料を含む層のみを積層した構成とすることで、曲げた際にクラックが生じることを防ぐことができる。また、領域Ｐ２に支持基板７４５を設けないことで、極めて小さい曲率半径で、表示装置７００Ａの一部を曲げることができる。
〔表示装置に入力装置を設ける構成例〕
　また、図１２乃至図１５に示す表示装置７００または表示装置７００Ａに入力装置を設けてもよい。当該入力装置としては、例えば、タッチセンサ等が挙げられる。
　例えばセンサの方式としては、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。または、これら２つ以上を組み合わせて用いてもよい。
　なお、タッチパネルの構成は、入力装置を一対の基板の間に形成する、所謂インセル型のタッチパネル、入力装置を表示装置７００上に形成する、所謂オンセル型のタッチパネル、または入力装置を表示装置７００に貼り合わせて用いる、所謂アウトセル型のタッチパネルなどがある。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図１６を用いて説明を行う。
　図１６Ａに示す表示装置は、画素部５０２と、駆動回路部５０４と、保護回路５０６と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
　画素部５０２や駆動回路部５０４が有するトランジスタに、本発明の一態様のトランジスタを適用することができる。また保護回路５０６にも、本発明の一態様のトランジスタを適用してもよい。
　画素部５０２は、Ｘ行Ｙ列（Ｘ、Ｙはそれぞれ独立に２以上の自然数）に配置された複数の表示素子を駆動する複数の画素回路５０１を有する。
　駆動回路部５０４は、ゲート線ＧＬ＿１乃至ＧＬ＿Ｘに走査信号を出力するゲートドライバ５０４ａ、データ線ＤＬ＿１乃至ＤＬ＿Ｙにデータ信号を供給するソースドライバ５０４ｂなどの駆動回路を有する。ゲートドライバ５０４ａは、少なくともシフトレジスタを有する構成とすればよい。またソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
　端子部５０７は、外部の回路から表示装置に電源、制御信号、及び画像信号等を入力するための端子が設けられた部分をいう。
　保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。図１６Ａに示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線であるゲート線ＧＬ、またはソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬ等の各種配線に接続される。
　また、ゲートドライバ５０４ａとソースドライバ５０４ｂは、それぞれ画素部５０２と同じ基板上に設けられていてもよいし、ゲートドライバ回路またはソースドライバ回路が別途形成された基板（例えば、単結晶半導体または多結晶半導体で形成された駆動回路基板）をＣＯＧやＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）によって基板に実装する構成としてもよい。
　また、図１６Ａに示す複数の画素回路５０１は、例えば、図１６Ｂ、図１６Ｃに示す構成とすることができる。
　図１６Ｂに示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、ゲート線ＧＬ＿ｍ、電位供給線ＶＬ等が接続されている。
　液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
　また、図１６Ｃに示す画素回路５０１は、トランジスタ５５２、トランジスタ５５４と、容量素子５６２と、発光素子５７２と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、ゲート線ＧＬ＿ｍ、電位供給線ＶＬ＿ａ、及び電位供給線ＶＬ＿ｂ等が接続されている。
　なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。トランジスタ５５４のゲートに与えられる電位に応じて、発光素子５７２に流れる電流が制御されることにより、発光素子５７２からの発光輝度が制御される。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
　以下では、画素に表示される階調を補正するためのメモリを備える画素回路と、これを有する表示装置について説明する。実施の形態１で例示したトランジスタは、以下で例示する画素回路に用いられるトランジスタに適用することができる。
［回路構成］
　図１７Ａに、画素回路４００の回路図を示す。画素回路４００は、トランジスタＭ１、トランジスタＭ２、容量Ｃ１、及び回路４０１を有する。また画素回路４００には、配線Ｓ１、配線Ｓ２、配線Ｇ１、及び配線Ｇ２が接続される。
　トランジスタＭ１は、ゲートが配線Ｇ１と、ソース及びドレインの一方が配線Ｓ１と、他方が容量Ｃ１の一方の電極と、それぞれ接続する。トランジスタＭ２は、ゲートが配線Ｇ２と、ソース及びドレインの一方が配線Ｓ２と、他方が容量Ｃ１の他方の電極、及び回路４０１と、それぞれ接続する。
　回路４０１は、少なくとも一の表示素子を含む回路である。表示素子としては様々な素子を用いることができるが、代表的には有機ＥＬ素子やＬＥＤ素子などの発光素子、液晶素子、またはＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子等を適用することができる。
　トランジスタＭ１と容量Ｃ１とを接続するノードをノードＮ１、トランジスタＭ２と回路４０１とを接続するノードをノードＮ２とする。
　画素回路４００は、トランジスタＭ１をオフ状態とすることで、ノードＮ１の電位を保持することができる。また、トランジスタＭ２をオフ状態とすることで、ノードＮ２の電位を保持することができる。また、トランジスタＭ２をオフ状態とした状態で、トランジスタＭ１を介してノードＮ１に所定の電位を書き込むことで、容量Ｃ１を介した容量結合により、ノードＮ１の電位の変位に応じてノードＮ２の電位を変化させることができる。
　ここで、トランジスタＭ１、トランジスタＭ２のうちの一方または両方に、実施の形態１で例示した、酸化物半導体が適用されたトランジスタを適用することができる。そのため極めて低いオフ電流により、ノードＮ１及びノードＮ２の電位を長期間に亘って保持することができる。なお、各ノードの電位を保持する期間が短い場合（具体的には、フレーム周波数が３０Ｈｚ以上である場合等）には、シリコン等の半導体を適用したトランジスタを用いてもよい。
［駆動方法例］
　続いて、図１７Ｂを用いて、画素回路４００の動作方法の一例を説明する。図１７Ｂは、画素回路４００の動作に係るタイミングチャートである。なおここでは説明を容易にするため、配線抵抗などの各種抵抗や、トランジスタや配線などの寄生容量、及びトランジスタのしきい値電圧などの影響は考慮しない。
　図１７Ｂに示す動作では、１フレーム期間を期間Ｔ１と期間Ｔ２とに分ける。期間Ｔ１はノードＮ２に電位を書き込む期間であり、期間Ｔ２はノードＮ１に電位を書き込む期間である。
〔期間Ｔ１〕
　期間Ｔ１では、配線Ｇ１と配線Ｇ２の両方に、トランジスタをオン状態にする電位を与える。また、配線Ｓ１には固定電位である電位Ｖｒｅｆを供給し、配線Ｓ２には第１データ電位Ｖｗを供給する。
　ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から電位Ｖｒｅｆが与えられる。また、ノードＮ２には、トランジスタＭ２を介して配線Ｓ２から第１データ電位Ｖｗが与えられる。したがって、容量Ｃ１には電位差Ｖｗ−Ｖｒｅｆが保持された状態となる。
〔期間Ｔ２〕
　続いて期間Ｔ２では、配線Ｇ１にはトランジスタＭ１をオン状態とする電位を与え、配線Ｇ２にはトランジスタＭ２をオフ状態とする電位を与える。また、配線Ｓ１には第２データ電位Ｖｄａｔａを供給する。配線Ｓ２には所定の定電位を与える、またはフローティング状態としてもよい。
　ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から第２データ電位Ｖｄａｔａが与えられる。このとき、容量Ｃ１による容量結合により、第２データ電位Ｖｄａｔａに応じてノードＮ２の電位が電位ｄＶだけ変化する。すなわち、回路４０１には、第１データ電位Ｖｗと電位ｄＶを足した電位が入力されることとなる。なお、図１７Ｂでは電位ｄＶが正の値であるように示しているが、負の値であってもよい。すなわち、第２データ電位Ｖｄａｔａが電位Ｖｒｅｆより低くてもよい。
　ここで、電位ｄＶは、容量Ｃ１の容量値と、回路４０１の容量値によって概ね決定される。容量Ｃ１の容量値が回路４０１の容量値よりも十分に大きい場合、電位ｄＶは第２データ電位Ｖｄａｔａに近い電位となる。
　このように、画素回路４００は、２種類のデータ信号を組み合わせて表示素子を含む回路４０１に供給する電位を生成することができるため、画素回路４００内で階調の補正を行うことが可能となる。
　また画素回路４００は、配線Ｓ１及び配線Ｓ２に供給可能な最大電位を超える電位を生成することも可能となる。例えば発光素子を用いた場合では、ハイダイナミックレンジ（ＨＤＲ）表示等を行うことができる。また、液晶素子を用いた場合では、オーバードライブ駆動等を実現できる。
［適用例］
〔液晶素子を用いた例〕
　図１７Ｃに示す画素回路４００ＬＣは、回路４０１ＬＣを有する。回路４０１ＬＣは、液晶素子ＬＣと、容量Ｃ２とを有する。
　液晶素子ＬＣは、一方の電極がノードＮ２及び容量Ｃ２の一方の電極と、他方の電極が電位Ｖｃｏｍ２が与えられる配線と接続する。容量Ｃ２は、他方の電極が電位Ｖｃｏｍ１が与えられる配線と接続する。
　容量Ｃ２は保持容量として機能する。なお、容量Ｃ２は不要であれば省略することができる。
　画素回路４００ＬＣは、液晶素子ＬＣに高い電圧を供給することができるため、例えばオーバードライブ駆動により高速な表示を実現すること、駆動電圧の高い液晶材料を適用することなどができる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、使用温度や液晶素子ＬＣの劣化状態等に応じて階調を補正することもできる。
〔発光素子を用いた例〕
　図１７Ｄに示す画素回路４００ＥＬは、回路４０１ＥＬを有する。回路４０１ＥＬは、発光素子ＥＬ、トランジスタＭ３、及び容量Ｃ２を有する。
　トランジスタＭ３は、ゲートがノードＮ２及び容量Ｃ２の一方の電極と、ソース及びドレインの一方が電位ＶＨが与えられる配線と、他方が発光素子ＥＬの一方の電極と、それぞれ接続される。容量Ｃ２は、他方の電極が電位Ｖｃｏｍが与えられる配線と接続する。発光素子ＥＬは、他方の電極が電位ＶＬが与えられる配線と接続する。
　トランジスタＭ３は、発光素子ＥＬに供給する電流を制御する機能を有する。容量Ｃ２は保持容量として機能する。容量Ｃ２は不要であれば省略することができる。
　なお、ここでは発光素子ＥＬのアノード側がトランジスタＭ３と接続する構成を示しているが、カソード側にトランジスタＭ３を接続してもよい。そのとき、電位ＶＨと電位ＶＬの値を適宜変更することができる。
　画素回路４００ＥＬは、トランジスタＭ３のゲートに高い電位を与えることで、発光素子ＥＬに大きな電流を流すことができるため、例えばＨＤＲ表示などを実現することができる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、トランジスタＭ３や発光素子ＥＬの電気特性のばらつきの補正を行うこともできる。
　なお、図１７Ｃ、図１７Ｄで例示した回路に限られず、別途トランジスタや容量などを追加した構成としてもよい。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態では、本発明の一態様を用いて作製することができる表示モジュールについて説明する。
　図１８Ａに示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００５が接続された表示装置６００６、フレーム６００９、プリント基板６０１０、及びバッテリー６０１１を有する。
　例えば、本発明の一態様を用いて作製された表示装置を、表示装置６００６に用いることができる。表示装置６００６により、極めて消費電力の低い表示モジュールを実現することができる。
　上部カバー６００１及び下部カバー６００２は、表示装置６００６のサイズに合わせて、形状や寸法を適宜変更することができる。
　表示装置６００６はタッチパネルとしての機能を有していてもよい。
　フレーム６００９は、表示装置６００６の保護機能、プリント基板６０１０の動作により発生する電磁波を遮断する機能、放熱板としての機能等を有していてもよい。
　プリント基板６０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路、バッテリー制御回路等を有する。
　図１８Ｂは、光学式のタッチセンサを備える表示モジュール６０００の断面概略図である。
　表示モジュール６０００は、プリント基板６０１０に設けられた発光部６０１５及び受光部６０１６を有する。また、上部カバー６００１と下部カバー６００２により囲まれた領域に一対の導光部（導光部６０１７ａ、導光部６０１７ｂ）を有する。
　表示装置６００６は、フレーム６００９を間に介してプリント基板６０１０やバッテリー６０１１と重ねて設けられている。表示装置６００６とフレーム６００９は、導光部６０１７ａ、導光部６０１７ｂに固定されている。
　発光部６０１５から発せられた光６０１８は、導光部６０１７ａにより表示装置６００６の上部を経由し、導光部６０１７ｂを通って受光部６０１６に達する。例えば指やスタイラスなどの被検知体により、光６０１８が遮られることにより、タッチ操作を検出することができる。
　発光部６０１５は、例えば表示装置６００６の隣接する２辺に沿って複数設けられる。受光部６０１６は、発光部６０１５と対向する位置に複数設けられる。これにより、タッチ操作がなされた位置の情報を取得することができる。
　発光部６０１５は、例えばＬＥＤ素子などの光源を用いることができ、特に、赤外線を発する光源を用いることが好ましい。受光部６０１６は、発光部６０１５が発する光を受光し、電気信号に変換する光電素子を用いることができる。好適には、赤外線を受光可能なフォトダイオードを用いることができる。
　光６０１８を透過する導光部６０１７ａ、導光部６０１７ｂにより、発光部６０１５と受光部６０１６とを表示装置６００６の下側に配置することができ、外光が受光部６０１６に到達してタッチセンサが誤動作することを抑制できる。特に、可視光を吸収し、赤外線を透過する樹脂を用いると、タッチセンサの誤動作をより効果的に抑制できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
　本実施の形態では、本発明の一態様の表示装置を適用可能な、電子機器の例について説明する。
　図１９Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
　電子機器６５００は、筐体６５０１に、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
　表示部６５０２に、本発明の一態様の表示装置を適用することができる。
　図１９Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
　筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリー６５１８等が配置されている。
　保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が図示しない接着層により固定されている。
　また、表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されている。また、当該折り返された部分に、ＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。またＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
　表示パネル６５１１には本発明の一態様のフレキシブルディスプレイパネルを適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリー６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
　本実施の形態では、本発明の一態様を用いて作製された表示装置を備える電子機器について説明する。
　以下で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両立された電子機器とすることができる。
　本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
　電子機器としては、例えば、テレビジョン装置、ノート型のパーソナルコンピュータ、モニタ装置、デジタルサイネージ、パチンコ機、ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
　本発明の一態様が適用された電子機器は、家屋やビルの内壁または外壁、自動車等の内装または外装等が有する平面または曲面に沿って組み込むことができる。
　図２０Ａは、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
　カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。
　なおカメラ８０００は、レンズ８００６と筐体とが一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押す、またはタッチパネルとして機能する表示部８００２をタッチすることにより撮像することができる。
　筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続することができる。
　ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントにより、カメラ８０００に取り付けられている。ファインダー８１００はカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタン等としての機能を有する。
　カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用することができる。なお、ファインダーが内蔵されたカメラ８０００であってもよい。
　図２０Ｂは、ヘッドマウントディスプレイ８２００の外観を示す図である。
　ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリー８２０６が内蔵されている。
　ケーブル８２０５は、バッテリー８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した映像情報を表示部８２０４に表示させることができる。また、本体８２０３はカメラを備え、使用者の眼球やまぶたの動きの情報を入力手段として用いることができる。
　また、装着部８２０１には、使用者に触れる位置に、使用者の眼球の動きに伴って流れる電流を検知可能な複数の電極が設けられ、視線を認識する機能を有していてもよい。また、当該電極に流れる電流により、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能や、使用者の頭部の動きに合わせて表示部８２０４に表示する映像を変化させる機能を有していてもよい。
　表示部８２０４に、本発明の一態様の表示装置を適用することができる。
　図２０Ｃ、図２０Ｄ及び図２０Ｅは、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認することができる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示等を行うこともできる。なお、表示部８３０２を１つ設ける構成に限られず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　なお、表示部８３０２に、本発明の一態様の表示装置を適用することができる。本発明の一態様の半導体装置を有する表示装置は、極めて精細度が高いため、図２０Ｅのようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。
　図２１Ａ乃至図２１Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
　図２１Ａ乃至図２１Ｇに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有していてもよい。また、電子機器にカメラ等を設け、静止画や動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
　図２１Ａ乃至図２１Ｇに示す電子機器の詳細について、以下説明を行う。
　図２１Ａは、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９１００は、大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
　図２１Ｂは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示することができる。図２１Ｂでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例としては、電子メール、ＳＮＳ、電話などの着信の通知、電子メールやＳＮＳなどの題名、送信者名、日時、時刻、バッテリーの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。
　図２１Ｃは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
　図２１Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うことや、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
　図２１Ｅ、図２１Ｆ、及び図２１Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図２１Ｅは携帯情報端末９２０１を展開した状態、図２１Ｇは折り畳んだ状態、図２１Ｆは図２１Ｅと図２１Ｇの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
　図２２Ａにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７５００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
　図２２Ａに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモコン操作機７１１１により行うことができる。または、表示部７５００にタッチパネルを適用し、これに触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、操作ボタンの他に表示部を有していてもよい。
　なお、テレビジョン装置７１００は、テレビ放送の受信機や、ネットワーク接続のための通信装置を有していてもよい。
　図２２Ｂに、ノート型パーソナルコンピュータ７２００を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７５００が組み込まれている。
　図２２Ｃ、図２２Ｄに、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）の一例を示す。
　図２２Ｃに示すデジタルサイネージ７３００は、筐体７３０１、表示部７５００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
　また、図２２Ｄは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７５００を有する。
　表示部７５００が広いほど、一度に提供できる情報量を増やすことができ、また人の目につきやすいため、例えば広告の宣伝効果を高める効果を奏する。
　表示部７５００にタッチパネルを適用し、使用者が操作できる構成とすると好ましい。これにより、広告用途だけでなく、路線情報や交通情報、商用施設の案内情報など、使用者が求める情報を提供するための用途にも用いることができる。
　また、図２２Ｃ、図２２Ｄに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１と無線通信により連携可能であることが好ましい。例えば、表示部７５００に表示される広告の情報を情報端末機７３１１の画面に表示させることや、情報端末機７３１１を操作することで、表示部７５００の表示を切り替えることができる。
　また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
　図２２Ａ乃至図２２Ｄにおける表示部７５００に、本発明の一態様の表示装置を適用することができる。
　本実施の形態の電子機器は表示部を有する構成としたが、表示部を有さない電子機器にも本発明の一態様を適用することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
　本実施例では、酸化物半導体におけるキャリア濃度、シート抵抗、及びフェルミ準位の関係について説明する。
　一般に、半導体のキャリア濃度とシート抵抗の関係は、キャリア濃度をｎ、シート抵抗をＲｓ、電気素量をｅ、移動度をμ、膜厚をｔとしたとき、下記数式（１）を満たすことが知られている。
Figure JPOXMLDOC01-appb-M000001
　図２３Ａに、ホール効果測定を用いて測定した、酸化物半導体膜のキャリア濃度ｎとシート抵抗Ｒｓの測定結果を示している。
　図２３Ａに示す各データは、金属元素の組成がＩｎ：Ｚｎ：Ｇａ＝４：２：４．１［原子数比］である金属酸化物のスパッタリングターゲットを用いて成膜された、酸化物半導体膜について測定した測定値である。図２３Ａには、酸化物半導体膜に対する酸素の供給量と、その後のベーク処理の温度の条件を異ならせて作製した、キャリア濃度の異なる１８種類の試料についてのデータをプロットしている。それぞれの試料における酸化物半導体膜の厚さは、約４０ｎｍである。
　また、図２３Ｂは、金属元素の組成がＩｎ：Ｚｎ：Ｇａ＝１：１：１［原子数比］である金属酸化物のスパッタリングターゲットを用いて成膜された、酸化物半導体膜についての測定値である。図２３Ｂには、上記と同様にキャリア濃度を異ならせた１５種類の試料についてのデータをプロットしている。それぞれの試料における酸化物半導体膜の厚さは、約４０ｎｍである。
　図２３Ａ、図２３Ｂに示すように、いずれもキャリア濃度ｎとシート抵抗Ｒｓの間には、数式（１）を満たすような反比例の相関が見られることが分かる。また、これらの関係は、酸化物半導体膜の組成によらず、同様の傾向がみられることが確認できる。
　続いて、酸化物半導体におけるキャリア濃度とフェルミレベルの関係について説明する。
　図２４には、金属元素の組成がＩｎ：Ｚｎ：Ｇａ＝４：２：３［原子数比］であるＩｎ−Ｇａ−Ｚｎ酸化物膜における、キャリア濃度ｎとフェルミレベルＥｆの関係を示す。ここでは温度３００Ｋとして計算した結果を示している。
　図２４に示すように、フェルミレベルＥｆはキャリア濃度ｎに依存し、キャリア濃度ｎが高いほど伝導帯下端（Ｅｃ）に近づく。例えばキャリア濃度ｎが１×１０１２ｃｍ−３のとき、フェルミレベルＥｆは伝導帯下端（Ｅｃ）から０．４ｅＶ程度下側に位置する。また、キャリア濃度ｎが１×１０−６ｃｍ−３のとき、フェルミレベルＥｆが真性フェルミレベル（Ｅｉ）と概略一致する。
　なお、金属元素の組成がＩｎ：Ｚｎ：Ｇａ＝１：１：１［原子数比］であるＩｎ−Ｇａ−Ｚｎ酸化物膜の場合には、フェルミレベルＥｆが真性フェルミレベル（Ｅｉ）と概略一致するキャリア濃度は、１×１０−９ｃｍ−３である。
　酸化物半導体膜を用いたトランジスタにおいて、ノーマリーオフの電気特性が得られるための、酸化物半導体膜中のキャリア濃度（ドナー濃度）の基準は、概ね１×１０１６ｃｍ−３以下であり、キャリア濃度がそれ以下のとき、酸化物半導体は実質的にｉ型であるとみなすことができる。図２４によれば、キャリア濃度ｎが１×１０１６ｃｍ−３のときのフェルミレベルＥｆは伝導帯下端（Ｅｃ）に近い位置に存在していることが分かる。
１０、１０Ａ、１０Ｂ、１０Ｃ：トランジスタ、１００、１００Ａ：トランジスタ、１０２：基板、１０３：絶縁層、１０３ａ、１０３ｂ、１０３ｂ１、１０３ｂ２、１０３ｂ３：絶縁膜、１０６、１１２、１２０ａ、１２０ｂ：導電層、１０８、１０８ａ、１０８ｂ：半導体層、１０８Ｃ、１０８Ｌ１、１０８Ｌ２、１０８Ｎ：領域、１１０、１１６、１１８：絶縁層、１１０ａ、１１０ｂ、１１０ｃ、１１０ｆ：絶縁膜、１１２ｆ：導電膜、１１４：金属酸化物層、１１４ｆ：金属酸化物膜、１１５：絶縁領域、１４０：レジストマスク、１４１ａ、１４１ｂ、１４２：開口部

Claims (10)

  1. 　半導体層と、第１の絶縁層と、第２の絶縁層と、金属酸化物層と、導電層と、絶縁領域と、を有し、
    　前記金属酸化物層は、前記第１の絶縁層と前記導電層との間に位置し、
    　前記絶縁領域は、前記金属酸化物層と隣接し、且つ、前記第１の絶縁層と前記導電層との間に位置し、
    　前記半導体層は、第１の領域と、第２の領域と、第３の領域と、第４の領域と、を有し、
    　前記第１の領域は、前記第１の絶縁層と接し、且つ、前記第１の絶縁層を介して、前記金属酸化物層、及び前記導電層と重なり、
    　前記第２の領域は、前記第１の絶縁層と接し、且つ、前記第１の絶縁層を介して、前記絶縁領域、及び前記導電層と重なり、
    　前記第３の領域は、前記第１の絶縁層と接し、
    　前記第４の領域は、前記第２の絶縁層と接し、
    　前記絶縁領域は、前記第１の絶縁層と異なる誘電率を示す、
    　半導体装置。
  2. 　請求項１において、
    　平面視において、
    　前記金属酸化物層の端部は、前記導電層の端部よりも内側に位置し、
    　前記導電層の端部は、前記第１の絶縁層の端部よりも内側に位置する、
    　半導体装置。
  3. 　請求項２において、
    　前記第１の絶縁層、前記金属酸化物層、及び前記導電層は、同一のレジストマスクを用いて加工されている、
    　半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記絶縁領域は、空隙を含む、
    　半導体装置。
  5. 　請求項１乃至請求項４のいずれか一において、
    　前記絶縁領域は、前記第２の絶縁層の一部を含む、
    　半導体装置。
  6. 　請求項５において、
    　前記第２の絶縁層は、窒化物を含む、
    　半導体装置。
  7. 　請求項１乃至請求項６のいずれか一において、
    　前記第１の領域、前記第２の領域、前記第３の領域、及び前記第４の領域のうち、前記第１の領域は最もキャリア濃度が低く、前記第４の領域は最もキャリア濃度が高い、
    　半導体装置。
  8. 　請求項１乃至請求項７のいずれか一において、
    　前記第１の領域、前記第２の領域、前記第３の領域、及び前記第４の領域のうち、前記第１の領域は最も水素濃度が低く、前記第４の領域は最も水素濃度が高い、
    　半導体装置。
  9. 　請求項１乃至請求項８のいずれか一において、
    　第３の絶縁層、及び第４の絶縁層を有し、
    　前記第３の絶縁層は、前記半導体層を介して前記第１の絶縁層と重なる領域を有し、
    　前記第４の絶縁層は、前記第３の絶縁層を介して前記半導体層と重なる領域を有し、
    　前記第３の絶縁層は、酸化物を含み、
    　前記第４の絶縁層は、窒化物を含む、
    　半導体装置。
  10. 　請求項９において、
    　前記第４の絶縁層は、前記半導体層と重ならない領域において、前記第２の絶縁層と接する部分を有する、
    　半導体装置。
PCT/IB2019/059207 2018-11-02 2019-10-28 半導体装置 WO2020089762A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US17/286,530 US20210384314A1 (en) 2018-11-02 2019-10-28 Semiconductor device
JP2020554607A JPWO2020089762A1 (ja) 2018-11-02 2019-10-28

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-207250 2018-11-02
JP2018207250 2018-11-02

Publications (1)

Publication Number Publication Date
WO2020089762A1 true WO2020089762A1 (ja) 2020-05-07

Family

ID=70463997

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2019/059207 WO2020089762A1 (ja) 2018-11-02 2019-10-28 半導体装置

Country Status (3)

Country Link
US (1) US20210384314A1 (ja)
JP (1) JPWO2020089762A1 (ja)
WO (1) WO2020089762A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022267044A1 (zh) * 2021-06-25 2022-12-29 京东方科技集团股份有限公司 驱动基板、发光装置及其制备方法、拼接显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230097544A (ko) * 2021-12-24 2023-07-03 엘지디스플레이 주식회사 표시 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180480A (ja) * 2005-12-28 2007-07-12 Lg Philips Lcd Co Ltd 液晶表示装置用アレイ基板及びその製造方法並びに多結晶シリコン薄膜トランジスタ
JP2015053478A (ja) * 2013-08-07 2015-03-19 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2015179822A (ja) * 2014-02-05 2015-10-08 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を用いた表示装置、該表示装置を用いた表示モジュール、並びに該半導体装置、該表示装置、及び該表示モジュールを用いた電子機器
JP2015188079A (ja) * 2014-03-14 2015-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5946318B2 (ja) * 2012-05-02 2016-07-06 株式会社半導体エネルギー研究所 半導体装置
US9954058B1 (en) * 2017-06-12 2018-04-24 International Business Machines Corporation Self-aligned air gap spacer for nanosheet CMOS devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180480A (ja) * 2005-12-28 2007-07-12 Lg Philips Lcd Co Ltd 液晶表示装置用アレイ基板及びその製造方法並びに多結晶シリコン薄膜トランジスタ
JP2015053478A (ja) * 2013-08-07 2015-03-19 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2015179822A (ja) * 2014-02-05 2015-10-08 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を用いた表示装置、該表示装置を用いた表示モジュール、並びに該半導体装置、該表示装置、及び該表示モジュールを用いた電子機器
JP2015188079A (ja) * 2014-03-14 2015-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022267044A1 (zh) * 2021-06-25 2022-12-29 京东方科技集团股份有限公司 驱动基板、发光装置及其制备方法、拼接显示装置

Also Published As

Publication number Publication date
US20210384314A1 (en) 2021-12-09
JPWO2020089762A1 (ja) 2020-05-07

Similar Documents

Publication Publication Date Title
JP7183184B2 (ja) 半導体装置
WO2020089726A1 (ja) 半導体装置
JP7344707B2 (ja) 半導体装置の作製方法
JP7242633B2 (ja) 半導体装置、および半導体装置の作製方法
JP7462391B2 (ja) 半導体装置
JP7462087B2 (ja) 半導体装置
JP2023166508A (ja) 半導体装置の作製方法
WO2019087002A1 (ja) 半導体装置
JP7475282B2 (ja) 半導体装置
WO2020089762A1 (ja) 半導体装置
KR20240024327A (ko) 반도체 장치의 제작 방법
JP2024037777A (ja) 半導体装置の作製方法
US20220093802A1 (en) Semiconductor device
WO2021028750A1 (ja) 半導体装置、および半導体装置の作製方法
WO2020074993A1 (ja) 半導体装置
JP7275112B2 (ja) 半導体装置
WO2020012276A1 (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19879234

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2020554607

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19879234

Country of ref document: EP

Kind code of ref document: A1