KR20230097544A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230097544A
KR20230097544A KR1020210187157A KR20210187157A KR20230097544A KR 20230097544 A KR20230097544 A KR 20230097544A KR 1020210187157 A KR1020210187157 A KR 1020210187157A KR 20210187157 A KR20210187157 A KR 20210187157A KR 20230097544 A KR20230097544 A KR 20230097544A
Authority
KR
South Korea
Prior art keywords
substrate
layer
disposed
wires
patterns
Prior art date
Application number
KR1020210187157A
Other languages
English (en)
Inventor
김동윤
연규재
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020210187157A priority Critical patent/KR20230097544A/ko
Priority to US17/964,892 priority patent/US20230209982A1/en
Priority to EP22202631.2A priority patent/EP4203041A1/en
Priority to CN202211346145.8A priority patent/CN116367683A/zh
Publication of KR20230097544A publication Critical patent/KR20230097544A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/841—Self-supporting sealing arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/86—Arrangements for improving contrast, e.g. preventing reflection of ambient light
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/351—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels comprising more than three subpixels, e.g. red-green-blue-white [RGBW]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/80—Manufacture or treatment specially adapted for the organic devices covered by this subclass using temporary substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/311—Flexible OLED
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Optics & Photonics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 표시 영역 및 비표시 영역을 포함하고, 투명 전도성 산화물과 산화물 반도체층 중 하나로 이루어진 기판, 기판 하부에 배치된 필름 부재, 필름 부재와 기판 사이에 배치된 접착층 및 기판 상에 배치된 절연층을 포함하고, 기판은 복수의 기판 패턴을 포함하고, 복수의 기판 패턴, 절연층 및 접착층에 의해 정의되는 공극이 접착층 상에 배치된다. 따라서, LLO 공정에 의한 기판의 뜯김 불량을 방지하고, 표시 장치를 휘거나 접을 때 크랙 발생 및 전파를 최소화할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 LLO(Laser Lift Off) 공정 시 기판의 뜯김 불량을 방지하고, 표시 장치의 크랙 발생 및 전파를 최소화한 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
또한, 최근에는 플렉서블(flexible) 소재인 플라스틱 등과 같이 유연성 있는 기판에 표시 소자, 배선 등을 형성하여, 접거나 돌돌 말아도 화상 표시가 가능하게 제조되는 플렉서블 표시 장치가 차세대 표시 장치로 주목받고 있다.
본 발명이 해결하고자 하는 과제는 플라스틱 기판 대신 투명 전도성 산화물층과 산화물 반도체층 중 하나를 기판으로 사용한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 수분 및 산소의 투습을 최소화한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 플라스틱 기판을 제거하여 공정을 단순화하고, 제조 비용 절감이 가능한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 투명 전도성 산화물층과 산화물 반도체층 중 하나로 이루어진 기판에 의한 기생 커패시턴스를 최소화하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 크랙 발생 및 전파를 억제하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 LLO 공정 시 기판의 뜯김 불량을 최소화할 수 있는 표시 장치 및 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 표시 영역 및 비표시 영역을 포함하고, 투명 전도성 산화물층과 산화물 반도체층 중 하나로 이루어진 기판, 기판 하부에 배치된 필름 부재, 필름 부재와 기판 사이에 배치된 접착층 및 기판 상에 배치된 절연층을 포함하고, 기판은 복수의 기판 패턴을 포함하고, 복수의 기판 패턴, 절연층 및 접착층에 의해 정의되는 공극이 접착층 상에 배치된다. 따라서, LLO 공정에 의한 기판의 뜯김 불량을 방지할 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 표시 영역 및 표시 영역에 인접하고, 게이트 구동부 및 패드부를 포함하는 비표시 영역을 포함하고, 투명 전도성 산화물층과 산화물 반도체층 중 하나로 이루어진 기판, 기판 하부에 배치된 필름 부재, 필름 부재와 기판 사이에 배치된 접착층 및 기판 상에 배치된 절연층을 포함하고, 비표시 영역에는, 패드부로부터 게이트 구동부로 신호를 전달하는 복수의 제1 배선, 게이트 구동부와 복수의 제1 배선을 연결하는 복수의 제2 배선 및 패드부로부터 복수의 서브 화소에 신호를 전달하는 복수의 제3 배선이 배치되고, 표시 영역은, 발광 영역 및 회로 영역을 포함하고, 기판은, 복수의 제1 배선, 복수의 제2 배선, 복수의 제3 배선과 중첩하는 영역 및 발광 영역에 배치되는 복수의 기판 패턴을 포함하고, 복수의 기판 패턴, 절연층 및 접착층에 의해 정의되는 공극이 접착층 상에 배치된다. 따라서, 기생 커패시턴스를 최소화하고, 표시 장치를 휘거나 접을 때 크랙 발생 및 전파를 최소화할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 투명 전도성 산화물층 및 산화물 반도체층을 표시 장치의 기판으로 사용하여 투습도를 용이하게 제어할 수 있다.
본 발명은 박막의 투명 전도성 산화물층 및 산화물 반도체층을 표시 장치의 기판으로 사용하여 표시 장치의 플렉서빌리티를 향상시킬 수 있다.
본 발명은 박막의 투명 전도성 산화물층 및 산화물 반도체층을 표시 장치의 기판으로 사용하여 표시 장치를 구부리거나 돌돌 말 때 발생하는 응력을 완화하고, 표시 장치의 크랙을 저감할 수 있다.
본 발명은 투명 전도성 산화물층 및 산화물 반도체층을 표시 장치의 기판으로 사용하여 표시 장치의 구조를 간소화하고, 제조 비용을 절감할 수 있다.
본 발명은 투명 전도성 산화물층 및 산화물 반도체층을 표시 장치의 기판으로 사용하여 기판에서 정전기 발생을 저감할 수 있고, 표시 품질을 향상시킬 수 있다.
본 발명은 표시 장치의 기판을 진공 환경에서 증착 공정으로 제조할 수 있어, 기판 제조 시간을 단축할 수 있고, 기판에 이물이 형성되는 것 및 이로 인한 불량을 최소화할 수 있다.
본 발명은 투명 전도성 산화물층 및 산화물 반도체층으로 이루어진 표시 장치의 기판을 패터닝하여 LLO 공정 시 기판의 뜯김 불량을 최소화할 수 있다.
본 발명은 투명 전도성 산화물층 및 산화물 반도체층으로 이루어진 기판 패턴을 발광 영역에만 배치하여 기생 커패시턴스를 최소화하고 구동 신뢰성을 향상시킬 수 있다.
본 발명은 표시 장치에 배치된 기판 패턴 및 공극에 의해 고온 고습 환경에서 기판 변형에 의한 크랙 발생을 억제할 수 있다.
본 발명은 게이트 구동부에 배치된 기판 패턴 및 공극에 의해 전단 응력을 차단하여 크랙 전파를 방지할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 4a 내지 도 4b는 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다.
도 5는 도 4a의 V-V'에 따른 단면도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 표시 장치의 제조방법을 개략적으로 보여주는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 8a는 도 7의 VIIIa-VIIIa'에 따른 단면도이다.
도 8b는 도 7의 VIIIb-VIIIb'에 따른 단면도이다.
도 9a 내지 도 9f는 본 발명의 다른 실시예에 따른 표시 장치의 제조방법을 개략적으로 보여주는 단면도이다.
도 10는 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 11a는 도 10의 ⅩIa-ⅩIa'에 따른 단면도이다.
도 11b는 도 10의 ⅩIb-ⅩIb'에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110), 복수의 플렉서블 필름(170) 및 복수의 인쇄 회로 기판(180)만을 도시하였다.
도 1 및 도 2를 참조하면, 기판(110)은 표시 장치(100)의 다른 구성 요소를 지지하기 위한 지지 부재이다. 기판(110)은 투명 전도성 산화물과 산화물 반도체 중 어느 하나로 이루어질 수 있다. 예를 들어, 기판(110)은 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등과 같은 투명 전도성 산화물(Transparent Conducting Oxide; TCO)로 이루어질 수 있다.
또한, 기판(110)은 인듐(In) 및 갈륨(Ga)으로 이루어진 산화물 반도체 물질, 예를 들어, 인듐 갈륨 아연 산화물(Indium gallium zinc oxide; IGZO), 인듐 갈륨 산화물(Indium gallium Oxide; IGO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide; ITZO) 등의 투명한 산화물 반도체로 이루어질 수 있다. 다만, 투명 전도성 산화물 및 산화물 반도체의 물질 종류는 예시적인 것으로, 본 명세서에 기재되지 않은 다른 투명 전도성 산화물 및 산화물 반도체 물질로 기판(110)을 형성할 수 있으며, 이에 제한되지 않는다.
한편, 기판(110)은 투명 전도성 산화물 또는 산화물 반도체를 매우 얇은 두께로 증착하여 형성할 수 있다. 이에, 기판(110)은 매우 얇은 두께로 형성됨에 따라 플렉서빌리티(flexibility)를 가질 수 있다. 그리고 플렉서빌리티를 갖는 기판(110)을 포함하는 표시 장치(100)의 경우, 접거나 돌돌 말아도 화상 표시를 할 수 있는 플렉서블한 표시 장치(100)로 구현될 수 있다. 예를 들어, 표시 장치(100)가 폴더블 표시 장치인 경우, 폴딩 축을 중심으로 기판(110)을 접거나 펼칠 수 있다. 다른 예를 들어, 표시 장치(100)가 롤러블 표시 장치인 경우, 표시 장치를 롤러에 돌돌 말아 보관할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는 플렉서빌리티를 갖는 기판(110)을 사용하여 폴더블 표시 장치 또는 롤러블 표시 장치와 같이 플렉서블한 표시 장치(100)로 구현될 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치(100)는 투명 전도성 산화물 또는 산화물 반도체로 형성된 기판(110)을 사용하여, LLO 공정을 수행할 수 있다. LLO 공정은 표시 장치(100)의 제조 과정에서 기판(110) 아래의 임시 기판과 기판(110)을 레이저를 사용하여 분리하는 공정을 의미한다. 이에, 기판(110)은 보다 용이한 LLO 공정을 위한 층이라는 점에서, 기능성 박막, 기능성 박막층, 기능성 기판 등으로 지칭될 수도 있다. LLO 공정에 대한 보다 상세한 설명은 후술하기로 한다.
기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 영상을 표시하는 영역이다. 표시 영역(AA)에는 영상을 표시하기 위해, 복수의 서브 화소로 이루어진 화소부(120)가 배치될 수 있다. 예를 들어, 화소부(120)는 발광 소자 및 구동 회로를 포함하는 복수의 서브 화소로 이루어져 영상을 표시할 수 있다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 화소를 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 구동 IC 등이 배치될 수 있다.
기판(110)의 일단에 복수의 플렉서블 필름(170)이 배치된다. 기판(110)의 일단에 복수의 플렉서블 필름(170)이 전기적으로 연결된다. 복수의 플렉서블 필름(170)은 연성을 가진 베이스 필름에 각종 부품이 배치되어 표시 영역(AA)의 복수의 서브 화소로 신호를 공급하기 위한 필름이다. 복수의 플렉서블 필름(170)은 기판(110)의 비표시 영역(NA)에 일단이 배치되어 데이터 전압 등을 표시 영역(AA)의 복수의 서브 화소로 공급할 수 있다. 한편, 도 1에서는 복수의 플렉서블 필름(170)이 4개인 것으로 도시하였으나, 복수의 플렉서블 필름(170)의 개수는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되는 것은 아니다.
한편, 복수의 플렉서블 필름(170)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 구동 IC가 배치될 수 있다. 구동 IC는 영상을 표시하기 위한 데이터와 이를 처리하기 위한 구동 신호를 처리하는 부품이다. 구동 IC는 실장되는 방식에 따라 칩 온 글래스(Chip On Glass; COG), 칩 온 필름(Chip On Film; COF), 테이프 캐리어 패키지(Tape Carrier Package; TCP) 등의 방식으로 배치될 수 있다. 본 명세서에서는 설명의 편의를 위해 구동 IC가 복수의 플렉서블 필름(170) 상에 실장된 칩 온 필름 방식인 것으로 설명하였으나, 이에 제한되는 것은 아니다.
인쇄 회로 기판(180)은 복수의 플렉서블 필름(170)과 연결된다. 인쇄 회로 기판(180)은 구동 IC에 신호를 공급하는 부품이다. 인쇄 회로 기판(180)에는 구동 신호, 데이터 전압 등과 같은 다양한 구동 신호를 구동 IC로 공급하기 위한 각종 부품이 배치될 수 있다. 한편, 도 1에서는 인쇄 회로 기판(180)이 2개인 것으로 도시하였으나, 인쇄 회로 기판(180)의 개수는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
도 2를 참조하면, 기판(110) 상에 절연층(IN)이 배치된다. 절연층(IN)은 기판(110) 외측에서 침투한 수분 및/또는 산소가 확산되는 것을 방지할 수 있다. 절연층(IN)의 두께나 적층 구조를 제어하여 표시 장치(100)의 투습 특성을 제어할 수 있다. 또한, 절연층(IN)은 투명 전도성 산화물 또는 산화물 반도체로 이루어진 기판(110)이 화소부(120)와 같은 다른 구성들에 접하여 쇼트 불량이 발생하는 것을 방지할 수 있다. 절연층(IN)은 무기 물질로 이루어질 수 있고, 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단층이나 복층으로 구성될 수 있으나, 이에 제한되는 것은 아니다.
절연층(IN) 상에 화소부(120)가 배치된다. 화소부(120)는 표시 영역(AA)에 대응되도록 배치될 수 있다. 화소부(120)는 복수의 서브 화소를 포함하여 영상을 표시하는 구성이다. 화소부(120)의 복수의 서브 화소는 표시 영역(AA)을 구성하는 최소 단위로, 복수의 서브 화소 각각에는 발광 소자 및 구동 회로가 배치될 수 있다. 예를 들어, 복수의 서브 화소 각각의 발광 소자는 애노드, 유기 발광층 및 캐소드를 포함하는 유기 발광 소자나 N형 및 P형 반도체층과 발광층을 포함하는 LED 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 그리고 복수의 서브 화소를 구동하기 위한 구동 회로는 박막 트랜지스터, 스토리지 커패시터와 같은 구동 소자 등을 포함할 수 있으나, 이에 제한되지 않는다. 이하에서는 설명의 편의를 위해, 복수의 서브 화소 각각의 발광 소자가 유기 발광 소자인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
한편, 표시 장치(100)는 발광 소자에서 발광된 빛이 방출되는 방향에 따라 탑 에미션 (top emission) 또는 바텀 에미션(bottom emission) 방식으로 구성될 수 있다.
탑 에미션 방식은 발광 소자에서 발광된 빛이 발광 소자가 배치된 기판(110)의 상부로 발광되는 방식이다. 탑 에미션 방식인 경우, 발광 소자에서 발광된 빛을 기판(110)의 상부로, 즉, 캐소드 측으로 진행시키기 위해, 애노드 하부에 반사층이 형성될 수 있다.
바텀 에미션 방식은 발광 소자에서 발광된 빛이 발광 소자가 배치된 기판(110)의 하부로 발광되는 방식이다. 바텀 에미션 방식인 경우, 발광 소자에서 발광된 빛을 기판(110)의 하부로 진행시키기 위해, 애노드는 투명 도전성 물질로만 이루어질 수 있고, 캐소드가 반사율이 높은 금속 물질로 이루어질 수 있다.
이하에서는 설명의 편의를 위해, 본 발명의 일 실시예에 따른 표시 장치(100)가 바텀 에미션 방식인 것으로 가정하여 설명하기로 하지만 이에 제한되는 것은 아니다.
화소부(120)를 덮도록 봉지층(130)이 배치된다. 봉지층(130)은 화소부(120)를 밀봉하여, 외부의 습기, 산소, 충격 등으로부터 화소부(120)의 발광 소자를 보호할 수 있다. 봉지층(130)은 복수의 무기물층과 복수의 유기물층이 교대로 적층되어 형성된 박막 봉지(Thin Film Encapsulation; TFE)로 구성될 수 있다. 예를 들어, 무기물층은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx) 등과 같은 무기물로 이루어질 수 있고, 유기물층은 에폭시(Epoxy) 계열 또는 아크릴(Acryl) 계열의 폴리머가 사용될 수 있으나, 이에 제한되는 것은 아니다. 또한, 봉지층(130)은 페이스 씰(Face Seal) 방식으로 구성될 수도 있다. 예를 들어, 자외선 또는 열경화성 실런트를 화소부(120) 전면에 형성하여 봉지층(130)을 형성할 수 있다. 다만, 봉지층(130)의 구조는 다양한 방식 및 물질로 형성할 수 있으며, 이에 제한되지 않는다.
한편, 봉지층(130) 상에 높은 모듈러스를 갖고, 내부식성이 강한 금속 재질로 이루어진 봉지 기판이 더 배치될 수 있다. 예를 들어, 봉지 기판은 약 200 내지 900MPa의 높은 모듈러스를 갖는 물질로 이루어질 수 있고, 내부식성이 강하고, 호일(foil) 혹은 박막 형태로 가공이 용이한 알루미늄(Al), 니켈(Ni), 크롬(Cr), 철(Fe)과 니켈의 합금 재질 등의 금속 재질로 이루어질 수 있다. 이에, 봉지 기판을 금속 재질로 형성함에 따라 초박막 형태로 봉지 기판 구현이 가능하고, 외부의 충격 및 긁힘에 강한 내보호성이 제공될 수 있다.
화소부(120) 및 봉지층(130)의 측면을 둘러싸도록 씰 부재(140)가 배치된다. 씰 부재(140)는 비표시 영역(NA)에 배치되고, 표시 영역(AA)에 배치된 화소부(120)를 둘러싸도록 배치될 수 있다. 씰 부재(140)는 화소부(120)의 측면 및 봉지층(130)의 측면을 둘러싸도록 배치되어 화소부(120)로의 투습을 최소화할 수 있다. 예를 들어, 씰 부재(140)는 화소부(120) 외측으로 돌출된 비표시 영역(NA)에 중첩하는 절연층(IN)의 상면, 화소부(120)를 둘러싸도록 배치된 봉지층(130)의 측면 및 봉지층(130)의 상면 일부를 덮도록 배치될 수 있다.
씰 부재(140)는 화소부(120)의 측면을 밀봉하는 동시에 표시 장치(100) 측면의 강성을 보완할 수 있도록 탄성을 갖는 비전도성 물질로 이루어질 수 있다. 또한, 씰 부재(140)는 접착성을 갖는 물질로 이루어질 수도 있다. 그리고 씰 부재(140)는 외부로부터 수분 및 산소 등을 흡수하여 표시 장치(100)의 측부를 통한 투습을 최소화하도록 흡습제를 더 포함할 수 있다. 예를 들어, 씰 부재(140)는 폴리이미드(PI), 폴리우레탄(Poly Urethane), 에폭시(Epoxy), 아크릴(Acryl) 계열의 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
기판(110) 하부에는 필름 부재가 배치된다. 필름 부재는 편광판(160) 및 배리어 필름 중 적어도 하나를 포함할 수 있다. 예를 들어, 기판(110) 아래에 편광판(160)이 배치된다. 편광판(160)은 선택적으로 광을 투과시켜, 기판(110)으로 입사하는 외부 광의 반사를 저감시킬 수 있다. 구체적으로, 표시 장치(100)는 반도체 소자, 배선, 발광 소자 등에 적용되는 다양한 금속 물질이 기판(110) 상에 형성된다. 이에, 기판(110) 측으로 입사된 외광은 금속 물질로부터 반사될 수 있고, 외광의 반사로 인해 표시 장치(100)의 시인성이 저감될 수 있다. 이때, 외광의 반사를 방지하는 편광판(160)을 기판(110) 아래에 배치하여, 표시 장치(100)의 야외 시인성을 높일 수 있다. 다만, 편광판(160)은 표시 장치(100)의 구현 예에 따라 생략될 수도 있다.
한편, 기판(110) 하부에 편광판(160)과 함께 또는 편광판(160)이 생략된 상태에서 배리어 필름이 배치될 수 있다. 배리어 필름은 기판(110) 외측의 수분, 산소가 기판(110)으로 침투하는 것을 최소화하여, 발광 소자를 포함하는 화소부(120)를 보호할 수 있다. 다만, 배리어 필름은 표시 장치(100)의 구현 예에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
필름 부재와 기판(110) 사이에 접착층(150)이 배치된다. 접착층(150)은 접착성을 갖는 물질로 이루어지고, 열 경화형 또는 자연 경화형의 접착제일 수 있다. 예를 들어, 접착층(150)은 OCA(Optical Clear Adhesive), PSA(Pressure Sensitive Adhesive) 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
이하에서는 화소부(120)의 복수의 서브 화소에 대한 보다 상세한 설명을 위해 도 3 내지 도 5를 함께 참조한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 3을 참조하면, 복수의 서브 화소(SP)의 발광 소자(OLED)를 구동하기 위한 구동 회로는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(SC)를 포함한다. 그리고 이러한 구동 회로를 구동시키기 위해 기판(110) 상에 게이트 배선(GL), 데이터 배선(DL), 고전위 전원 배선(VDD), 센싱 배선(SL) 및 기준 배선(RL)을 포함하는 복수의 배선이 배치된다.
하나의 서브 화소(SP)의 구동 회로에 포함된 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3) 각각은 게이트 전극, 소스 전극 및 드레인 전극을 포함한다.
그리고 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)는 P 타입 박막 트랜지스터 또는 N 타입 박막 트랜지스터일 수 있다. 예를 들어, P 타입 박막 트랜지스터는 소스 전극에서 드레인 전극으로 정공(Hole)이 흐르므로, 소스 전극에서 드레인 전극으로 전류가 흐를 수 있다. N 타입 박막 트랜지스터는 소스 전극에서 드레인 전극으로 전자(Electron)가 흐르므로, 드레인 전극에서 소스 전극으로 전류가 흐를 수 있다. 이하에서는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)가 드레인 전극에서 소스 전극으로 전류가 흐르는 N 타입 박막 트랜지스터인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
제1 트랜지스터(TR1)는 제1 액티브층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함한다. 제1 게이트 전극은 제1 노드(N1)에 연결되고, 제1 소스 전극은 발광 소자(OLED)의 애노드에 연결되며, 제1 드레인 전극은 고전위 전원 배선(VDD)에 연결된다. 제1 트랜지스터(TR1)는 제1 노드(N1)의 전압이 문턱 전압(Threshold voltage) 보다 높은 경우 턴 온(Turn-on) 되고, 제1 노드(N1)의 전압이 문턱 전압보다 낮은 경우, 턴 오프(Turn-off) 될 수 있다. 그리고 제1 트랜지스터(TR1)가 턴 온 된 경우, 제1 트랜지스터(TR1)를 통해 발광 소자(OLED)로 구동 전류가 전달될 수 있다. 이에, 발광 소자(OLED)로 전달되는 구동 전류를 제어하는 제1 트랜지스터(TR1)는 구동 트랜지스터로 지칭될 수도 있다.
제2 트랜지스터(TR2)는 제2 액티브층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함한다. 제2 게이트 전극은 게이트 배선(GL)에 연결되고, 제2 소스 전극은 제1 노드(N1)에 연결되며, 제2 드레인 전극은 데이터 배선(DL)에 연결된다. 제2 트랜지스터(TR2)는 게이트 배선(GL)으로부터의 게이트 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제2 트랜지스터(TR2)가 턴 온 된 경우, 데이터 배선(DL)으로부터의 데이터 전압을 제1 노드(N1)에 충전할 수 있다. 이에, 게이트 배선(GL)에 의해 턴 온 또는 턴 오프 되는 제2 트랜지스터(TR2)는 스위칭 트랜지스터로 지칭될 수도 있다.
제3 트랜지스터(TR3)는 제3 액티브층, 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 포함한다. 제3 게이트 전극은 센싱 배선(SL)에 연결되고, 제3 소스 전극은 제2 노드(N2)에 연결되며, 제3 드레인 전극은 기준 배선(RL)에 연결된다. 제3 트랜지스터(TR3)는 센싱 배선(SL)으로부터의 센싱 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 그리고 제3 트랜지스터(TR3)가 턴 온 된 경우, 기준 배선(RL)으로부터의 기준 전압을 제2 노드(N2) 및 스토리지 커패시터(SC)로 전달할 수 있다. 이에, 제3 트랜지스터(TR3)는 센싱 트랜지스터로 지칭될 수도 있다.
한편, 도 3에서는 게이트 배선(GL)과 센싱 배선(SL)이 별도의 배선인 것으로 도시되었으나, 게이트 배선(GL)과 센싱 배선(SL)은 하나의 배선으로 구현될 수도 있으며, 이에 제한되지 않는다.
스토리지 커패시터(SC)는 제1 트랜지스터(TR1)의 제1 게이트 전극과 제1 소스 전극 사이에 연결된다. 즉, 스토리지 커패시터(SC)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 커패시터(SC)는 발광 소자(OLED)가 발광하는 동안, 제1 트랜지스터(TR1)의 제1 게이트 전극과 제1 소스 전극 사이의 전위차를 유지시켜, 발광 소자(OLED)에 일정한 구동 전류가 공급되도록 할 수 있다. 스토리지 커패시터(SC)는 복수의 커패시터 전극을 포함하고, 예를 들어, 복수의 커패시터 전극 중 하나는 제1 노드(N1)에 연결되고, 다른 하나는 제2 노드(N2)에 연결될 수 있다.
발광 소자(OLED)는 애노드, 발광층 및 캐소드를 포함한다. 발광 소자(OLED)의 애노드는 제2 노드(N2)에 연결되고, 캐소드는 저전위 전원 배선(VSS)에 연결된다. 발광 소자(OLED)는 제1 트랜지스터(TR1)로부터 구동 전류를 공급받아 발광할 수 있다.
한편, 도 3에서는 본 발명의 일 실시예에 따른 표시 장치(100)의 서브 화소(SP)의 구동 회로가 3개의 트랜지스터 및 1개의 스토리지 커패시터(SC)를 포함하는 3T1C 구조인 것으로 설명하였으나, 트랜지스터 및 스토리지 커패시터(SC)의 개수 및 연결 관계는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
도 4a 내지 도 4b는 본 발명의 일 실시예에 따른 표시 장치의 확대 평면도이다. 도 5는 도 4a의 V-V'에 따른 단면도이다. 도 4a는 하나의 화소를 구성하는 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG)에 대한 확대 평면도이다. 도 4a에서는 설명의 편의를 위해, 뱅크(115)의 도시는 생략하였고, 복수의 컬러 필터(CF)의 테두리는 굵은 실선으로 도시하였다. 도 4b는 본 발명의 일 실시예에 따른 표시 장치(100)의 기판(110)에 대한 확대 평면도이다. 도 4a 내지 도 4b 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는, 기판(110), 절연층(IN), 버퍼층(111), 게이트 절연층(112), 패시베이션층(113), 오버 코팅층(114), 뱅크(115), 접착층(150), 편광판(160), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(SC), 발광 소자(OLED), 게이트 배선(GL), 센싱 배선(SL), 데이터 배선(DL), 기준 배선(RL), 고전위 전원 배선(VDD) 및 복수의 컬러 필터(CF)를 포함한다.
도 4a를 참조하면, 복수의 서브 화소(SP)는 적색 서브 화소(SPR), 녹색 서브 화소(SPG), 청색 서브 화소(SPB) 및 백색 서브 화소(SPW)를 포함한다. 예를 들어, 행 방향을 따라 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG)가 순차적으로 배치될 수 있다. 다만, 복수의 서브 화소(SP)의 배치 순서는 이에 제한되지 않는다.
복수의 서브 화소(SP) 각각은 발광 영역(EA) 및 회로 영역(CA)을 포함한다. 발광 영역(EA)은 독립적으로 한가지 색상의 광을 발광할 수 있는 영역으로, 발광 소자(OLED)가 배치될 수 있다. 구체적으로, 복수의 컬러 필터(CF)와 애노드(AN)가 서로 중첩하는 영역 중 뱅크(115)로부터 노출되어, 발광 소자(OLED)로부터 발광된 광이 외부로 진행할 수 있는 영역을 발광 영역(EA)으로 정의할 수 있다. 예를 들어, 도 4a 및 도 5를 함께 참조하면, 적색 서브 화소(SPR)의 발광 영역(EA)은 적색 컬러 필터(CFR)와 애노드(AN)가 중첩하는 영역 중 뱅크(115)로부터 노출된 영역이 될 수 있고, 녹색 서브 화소(SPG)의 발광 영역(EA)은 녹색 컬러 필터(CFG)와 애노드(AN)가 중첩하는 영역 중 뱅크(115)로부터 노출된 영역이 될 수 있으며, 청색 서브 화소(SPB)의 발광 영역은 청색 컬러 필터(CF)와 애노드(AN)가 중첩하는 영역 중 뱅크(115)로부터 노출된 영역이 청색 광을 발광하는 청색 발광 영역이 될 수 있다. 이때, 별도의 컬러 필터(CF)가 배치되지 않은 백색 서브 화소(SPW)의 발광 영역(EA)은 뱅크(115)로부터 노출된 애노드(AN) 일부분과 중첩하는 영역이 백색 광을 발광하는 백색 발광 영역일 수 있다.
회로 영역(CA)은 발광 영역(EA)을 제외한 나머지 영역으로, 복수의 발광 소자(OLED)를 구동하기 위한 구동 회로(DP)와 구동 회로(DP)로 각종 신호를 전달하는 복수의 배선이 배치될 수 있다. 그리고 구동 회로(DP), 복수의 배선 및 뱅크(115) 등이 배치된 회로 영역(CA)은 비발광 영역일 수 있다. 예를 들어, 회로 영역(CA)에는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(SC)를 포함하는 구동 회로(DP) 및 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL), 복수의 게이트 배선(GL), 센싱 배선(SL) 및 뱅크(115) 등이 배치될 수 있다.
도 3 내지 도 5를 참조하면, 기판(110)은 복수의 기판 패턴(110P)을 포함한다. 복수의 기판 패턴(110P)은 발광 영역(EA)에 중첩하도록 배치될 수 있다. 즉, 복수의 기판 패턴(110P)은 발광 영역(EA) 및 회로 영역(CA) 중 발광 영역(EA)에만 배치될 수 있고, 회로 영역(CA)에 배치되는 복수의 박막 트랜지스터(TR1, TR2, TR3), 스토리지 커패시터(SC) 및 다양한 배선들과 중첩하지 않을 수 있다. 이에, 복수의 기판 패턴(110P)은 발광 영역(EA)과 동일한 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
복수의 기판 패턴(110P) 사이의 공간에는 공극(H1)이 배치된다. 공극(H1)은 복수의 기판 패턴(110P), 절연층(IN) 및 접착층(150)에 의해 정의될 수 있다. 즉, 공극(H1)은 복수의 기판 패턴(110P), 절연층(IN) 및 접착층(150)에 의해 둘러싸인 영역으로, 접착층(150) 상에 배치될 수 있다.
도 3 내지 도 5를 함께 참조하면, 기판(110) 하부에 접착층(150) 및 편광판(160)이 배치되고, 기판(110) 상에 절연층(IN)이 배치되고, 절연층(IN) 상에 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS)이 배치된다.
복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS)은 기판(110) 상에서 동일 층에 배치되어, 동일한 도전성 물질로 이루어질 수 있다. 예를 들어, 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금과 같은 도전성 물질로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 각각으로 고전원 전원 전압을 전달하는 배선이다. 복수의 고전위 전원 배선(VDD)은 복수의 서브 화소(SP) 사이에 열 방향으로 연장될 수 있고, 행 방향에서 서로 이웃한 두 개의 서브 화소(SP)는 복수의 고전위 전원 배선(VDD) 중 하나의 고전위 전원 배선(VDD)을 공유할 수 있다. 예를 들어, 하나의 고전위 전원 배선(VDD)은 적색 서브 화소(SPR)의 좌측에 배치되어, 적색 서브 화소(SPR) 및 백색 서브 화소(SPW) 각각의 제1 트랜지스터(TR1)로 고전위 전원 전압을 공급할 수 있다. 다른 고전위 전원 배선(VDD)은 녹색 서브 화소(SPG)의 우측에 배치되어, 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG) 각각의 제1 트랜지스터(TR1)로 고전위 전원 전압을 공급할 수 있다.
복수의 데이터 배선(DL)은 복수의 서브 화소(SP) 사이에 열 방향으로 연장되어 복수의 서브 화소(SP) 각각으로 데이터 전압을 전달하는 배선으로, 제1 데이터 배선(DL1), 제2 데이터 배선(DL2), 제3 데이터 배선(DL3) 및 제4 데이터 배선(DL4)을 포함한다. 제1 데이터 배선(DL1)은 적색 서브 화소(SPR)와 백색 서브 화소(SPW) 사이에 배치되어, 적색 서브 화소(SPR)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다. 제2 데이터 배선(DL2)은 제1 데이터 배선(DL1)과 백색 서브 화소(SPW) 사이에 배치되어, 백색 서브 화소(SPW)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다. 제3 데이터 배선(DL3)은 청색 서브 화소(SPB)와 녹색 서브 화소(SPG) 사이에 배치되어, 청색 서브 화소(SPB)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다. 제4 데이터 배선(DL4)은 제3 데이터 배선(DL3)과 녹색 서브 화소(SPG) 사이에 배치되어, 녹색 서브 화소(SPG)의 제2 트랜지스터(TR2)로 데이터 전압을 전달할 수 있다.
복수의 기준 배선(RL)은 복수의 서브 화소(SP) 사이에 열 방향으로 연장되어 복수의 서브 화소(SP) 각각으로 기준 전압을 전달하는 배선이다. 하나의 화소를 이루는 복수의 서브 화소(SP)는 하나의 기준 배선(RL)을 공유할 수 있다. 예를 들어, 하나의 기준 배선(RL)은 백색 서브 화소(SPW)와 청색 서브 화소(SPB) 사이에 배치되어, 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG) 각각의 제3 트랜지스터(TR3)로 기준 전압을 전달할 수 있다.
도 4a 및 도 5를 함께 참조하면, 절연층(IN) 상에 차광층(LS)이 배치된다. 차광층(LS)은 복수의 트랜지스터(TR1, TR2, TR3) 중 적어도 제1 트랜지스터(TR1)의 제1 액티브층(ACT1)과 중첩하도록 배치되어, 제1 액티브층(ACT1)으로 입사되는 광을 차단할 수 있다. 만약, 제1 액티브층(ACT1)에 광이 조사되면 누설 전류가 발생하므로, 구동 트랜지스터인 제1 트랜지스터(TR1)의 신뢰성이 저하될 수 있다. 이때, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금과 같은 불투명한 도전성 물질로 구성된 차광층(LS)을 제1 액티브층(ACT1)에 중첩하게 배치한다면 기판(110)의 하부에서 제1 액티브층(ACT1)으로 입사하는 광을 차단할 수 있으므로, 제1 트랜지스터(TR1)의 신뢰성을 향상시킬 수 있다. 다만, 이에 제한되지 않고, 차광층(LS)은 제2 트랜지스터(TR2)의 제2 액티브층(ACT2) 및 제3 트랜지스터(TR3)의 제3 액티브층(ACT3)과도 중첩하도록 배치될 수도 있다.
한편, 도면에서는 차광층(LS)이 단층인 것으로 도시하였으나, 차광층(LS)은 복수의 층으로 형성될 수도 있다. 예를 들어, 차광층(LS)은 절연층(IN), 버퍼층(111), 게이트 절연층(112), 패시베이션층(113) 중 적어도 어느 하나를 사이에 두고 중첩하도록 배치된 복수의 층으로 이루어질 수 있다.
복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL) 및 차광층(LS) 상에 버퍼층(111)이 배치된다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 예를 들어, 버퍼층(111)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 버퍼층(111)은 기판(110)의 종류나 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
복수의 서브 화소(SP) 각각에서 버퍼층(111) 상에 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(SC)가 배치된다.
먼저, 제1 트랜지스터(TR1)는 제1 액티브층(ACT1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다.
버퍼층(111) 상에 제1 액티브층(ACT1)이 배치된다. 제1 액티브층(ACT1)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제1 액티브층(ACT1)이 산화물 반도체로 형성된 경우, 제1 액티브층(ACT1)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.
제1 액티브층(ACT1) 상에 게이트 절연층(112)이 배치된다. 게이트 절연층(112)은 제1 게이트 전극(GE1)과 제1 액티브층(ACT1)을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(112)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112) 상에서 제1 액티브층(ACT1)에 중첩하도록 제1 게이트 전극(GE1)이 배치된다. 제1 게이트 전극(GE1)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(112) 상에서 서로 이격된 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)이 배치된다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제1 액티브층(ACT1)과 전기적으로 연결될 수 있다. 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 제1 게이트 전극(GE1)과 동일 층에 배치되어, 동일한 도전성 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 드레인 전극(DE1)은 고전위 전원 배선(VDD)과 전기적으로 연결된다. 예를 들어, 적색 서브 화소(SPR) 및 백색 서브 화소(SPW)의 제1 드레인 전극(DE1)은 적색 서브 화소(SPR) 좌측의 고전위 전원 배선(VDD)과 전기적으로 연결될 수 있다. 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG)의 제1 드레인 전극(DE1)은 녹색 서브 화소(SPG) 우측의 고전위 전원 배선(VDD)과 전기적으로 연결될 수 있다.
이때, 제1 드레인 전극(DE1)을 고전위 전원 배선(VDD)과 전기적으로 연결하기 위해, 보조 고전위 전원 배선(VDDa)이 더 배치될 수 있다. 보조 고전위 전원 배선(VDDa)은 일단이 고전위 전원 배선(VDD)에 전기적으로 연결되고, 타단이 복수의 서브 화소(SP) 각각의 제1 드레인 전극(DE1)에 전기적으로 연결될 수 있다. 예를 들어, 보조 고전위 전원 배선(VDDa)이 제1 드레인 전극(DE1)과 동일 층에서 동일 물질로 이루어진 경우, 보조 고전위 전원 배선(VDDa)의 일단은 게이트 절연층(112) 및 버퍼층(111)에 형성된 컨택홀을 통해 고전위 전원 배선(VDD)에 전기적으로 연결되고, 보조 고전위 전원 배선(VDDa)의 타단은 제1 드레인 전극(DE1) 측으로 연장되어 제1 드레인 전극(DE1)과 일체로 이루어질 수 있다.
이때, 동일한 고전위 전원 배선(VDD)에 전기적으로 연결되는 적색 서브 화소(SPR)의 제1 드레인 전극(DE1) 및 백색 서브 화소(SPW)의 제1 드레인 전극(DE1)은 동일한 보조 고전위 전원 배선(VDDa)에 연결될 수 있고, 청색 서브 화소(SPB)의 제1 드레인 전극(DE1)과 녹색 서브 화소(SPG)의 제1 드레인 전극(DE1) 역시 동일한 보조 고전위 전원 배선(VDDa)에 연결될 수 있다. 다만, 제1 드레인 전극(DE1)과 고전위 전원 배선(VDD)은 다른 방식을 통해 전기적으로 연결될 수도 있으며, 이에 제한되지 않는다.
제1 소스 전극(SE1)은 게이트 절연층(112) 및 버퍼층(111)에 형성된 컨택홀을 통해 차광층(LS)과 전기적으로 연결될 수 있다. 또한, 제1 소스 전극(SE1)과 연결된 제1 액티브층(ACT1)의 일부분은 버퍼층(111)에 형성된 컨택홀을 통해 차광층(LS)과 전기적으로 연결될 수 있다. 만약, 차광층(LS)이 플로팅(floating)된 경우, 제1 트랜지스터(TR1)의 문턱 전압 등이 변동되어 표시 장치(100)의 구동에 영향을 줄 수 있다. 이에, 차광층(LS)을 제1 소스 전극(SE1)과 전기적으로 연결하여 차광층(LS)에 전압을 인가할 수 있고, 제1 트랜지스터(TR1)의 구동에 영향을 주지 않을 수 있다. 다만, 본 명세서에서는 제1 액티브층(ACT1) 및 제1 소스 전극(SE1) 둘 다 차광층(LS)에 컨택하는 것으로 설명하였으나, 제1 소스 전극(SE1) 및 제1 액티브층(ACT1) 중 어느 하나만이 차광층(LS)에 직접적으로 컨택할 수도 있으며, 이에 제한되지 않는다.
한편, 도 5에서는 게이트 절연층(112)이 기판(110) 전면에 형성된 것으로 도시하였으나, 게이트 절연층(112)은 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에만 중첩하도록 패터닝될 수 있으며, 이에 제한되지 않는다.
제2 트랜지스터(TR2)는 제2 액티브층(ACT2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다.
버퍼층(111) 상에 제2 액티브층(ACT2)이 배치된다. 제2 액티브층(ACT2)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제2 액티브층(ACT2)이 산화물 반도체로 형성된 경우, 제2 액티브층(ACT2)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.
버퍼층(111) 상에 제2 소스 전극(SE2)이 배치된다. 제2 소스 전극(SE2)은 제2 액티브층(ACT2)과 일체로 이루어져 서로 전기적으로 연결될 수 있다. 예를 들어, 버퍼층(111) 상에 반도체 물질을 형성하고, 반도체 물질의 일부분을 도체화하여 제2 소스 전극(SE2)을 형성할 수 있다. 이에, 반도체 물질 중 도체화되지 않은 부분은 제2 액티브층(ACT2)이 될 수 있고, 도체화된 부분은 제2 소스 전극(SE2)이 될 수 있다. 다만, 제2 액티브층(ACT2)과 제2 소스 전극(SE2)을 별도로 형성할 수 있으며, 이에 제한되지 않는다.
제2 소스 전극(SE2)은 제1 트랜지스터(TR1)의 제1 게이트 전극(GE1)과 전기적으로 연결된다. 제1 게이트 전극(GE1)은 게이트 절연층(112) 상에 형성된 컨택홀을 통해 제2 소스 전극(SE2)과 전기적으로 연결될 수 있다. 따라서, 제1 트랜지스터(TR1)는 제2 트랜지스터(TR2)로부터의 신호에 의해 턴 온 또는 턴 오프 될 수 있다.
제2 액티브층(ACT2) 및 제2 소스 전극(SE2) 상에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제2 드레인 전극(DE2) 및 제2 게이트 전극(GE2)이 배치된다.
게이트 절연층(112) 상에서 제2 액티브층(ACT2)에 중첩하도록 제2 게이트 전극(GE2)이 배치된다. 제2 게이트 전극(GE2)은 게이트 배선(GL)과 전기적으로 연결될 수 있고, 제2 트랜지스터(TR2)는 제2 게이트 전극(GE2)으로 전달된 게이트 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제2 게이트 전극(GE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 제2 게이트 전극(GE2)은 게이트 배선(GL)으로부터 연장될 수 있다. 즉, 제2 게이트 전극(GE2)은 게이트 배선(GL)과 일체로 이루어질 수 있고, 제2 게이트 전극(GE2)과 게이트 배선(GL)은 동일한 도전성 물질로 형성될 수 있다. 예를 들어, 게이트 배선(GL)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 배선(GL)은 복수의 서브 화소(SP) 각각으로 게이트 전압을 전달하는 배선으로, 복수의 서브 화소(SP)의 회로 영역을 가로지르며 행 방향으로 연장될 수 있다. 게이트 배선(GL)은 행 방향으로 연장 배치되어, 열 방향으로 연장된 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)과 교차할 수 있다.
게이트 절연층(112) 상에 제2 드레인 전극(DE2)이 배치된다. 제2 드레인 전극(DE2)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제2 액티브층(ACT2)과 전기적으로 연결되는 동시에, 게이트 절연층(112) 및 버퍼층(111)에 형성된 컨택홀을 통해 복수의 데이터 배선(DL) 중 하나의 데이터 배선(DL)과 전기적으로 연결될 수 있다. 예를 들어, 적색 서브 화소(SPR)의 제2 드레인 전극(DE2)은 제1 데이터 배선(DL1)과 전기적으로 연결되고, 백색 서브 화소(SPW)의 제2 드레인 전극(DE2)은 제2 데이터 배선(DL2)과 전기적으로 연결될 수 있다. 예를 들어, 청색 서브 화소(SPB)의 제2 드레인 전극(DE2)은 제3 데이터 배선(DL3)과 전기적으로 연결되고, 녹색 서브 화소(SPG)의 제2 드레인 전극(DE2)은 제4 데이터 배선(DL4)과 전기적으로 연결될 수 있다. 제2 드레인 전극(DE2)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 트랜지스터(TR3)는 제3 액티브층(ACT3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함한다.
버퍼층(111) 상에 제3 액티브층(ACT3)이 배치된다. 제3 액티브층(ACT3)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제3 액티브층(ACT3)이 산화물 반도체로 형성된 경우, 제3 액티브층(ACT3)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 도체화된 영역일 수 있으나, 이에 제한되지 않는다.
제3 액티브층(ACT3) 상에 게이트 절연층(112)이 배치되고, 게이트 절연층(112) 상에 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)이 배치된다.
게이트 절연층(112) 상에서 제3 액티브층(ACT3)에 중첩하도록 제3 게이트 전극(GE3)이 배치된다. 제3 게이트 전극(GE3)은 센싱 배선(SL)과 전기적으로 연결될 수 있고, 제3 트랜지스터(TR3)는 제3 트랜지스터(TR3)로 전달된 센싱 전압에 기초하여 턴 온 또는 턴 오프 될 수 있다. 제3 게이트 전극(GE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 제3 게이트 전극(GE3)은 센싱 배선(SL)으로부터 연장될 수 있다. 즉, 제3 게이트 전극(GE3)은 센싱 배선(SL)과 일체로 이루어질 수 있고, 제3 게이트 전극(GE3)과 센싱 배선(SL)은 동일한 도전성 물질로 형성될 수 있다. 예를 들어, 센싱 배선(SL)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
센싱 배선(SL)은 복수의 서브 화소(SP) 각각으로 센싱 전압을 전달하는 배선으로, 복수의 서브 화소(SP) 사이에서 행 방향으로 연장된다. 예를 들어, 센싱 배선(SL)은 복수의 서브 화소(SP) 간의 경계에서 행 방향으로 연장 배치되어, 열 방향으로 연장된 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 복수의 기준 배선(RL)과 교차할 수 있다.
제3 소스 전극(SE3)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제3 액티브층(ACT3)과 전기적으로 연결될 수 있다. 제3 소스 전극(SE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 제3 소스 전극(SE3)과 컨택하는 제3 액티브층(ACT3)의 일부분은 버퍼층(111)에 형성된 컨택홀을 통해 차광층(LS)에 전기적으로 연결될 수 있다. 즉, 제3 소스 전극(SE3)은 제3 액티브층(ACT3)을 사이에 두고 차광층(LS)과 전기적으로 연결될 수 있다. 그러므로, 제3 소스 전극(SE3) 및 제1 소스 전극(SE1)은 차광층(LS)을 통해 서로 전기적으로 연결될 수 있다.
제3 드레인 전극(DE3)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제3 액티브층(ACT3)과 전기적으로 연결될 수 있다. 제3 드레인 전극(DE3)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 드레인 전극(DE3)은 기준 배선(RL)과 전기적으로 연결될 수 있다. 예를 들어, 하나의 화소를 이루는 적색 서브 화소(SPR), 백색 서브 화소(SPW), 청색 서브 화소(SPB) 및 녹색 서브 화소(SPG) 각각의 제3 드레인 전극(DE3)은 동일한 기준 배선(RL)에 전기적으로 연결될 수 있다. 즉, 하나의 화소를 이루는 복수의 서브 화소(SP)는 하나의 기준 배선(RL)을 공유할 수 있다.
이때, 열 방향으로 연장된 기준 배선(RL)을 행 방향을 따라 나란히 배치된 복수의 서브 화소(SP)로 전달하기 위해, 보조 기준 배선(RLa)이 배치될 수 있다. 보조 기준 배선(RLa)은 행 방향으로 연장되어 기준 배선(RL)과 복수의 서브 화소(SP) 각각의 제3 드레인 전극(DE3)을 전기적으로 연결할 수 있다. 보조 기준 배선(RLa)의 일단은 버퍼층(111) 및 게이트 절연층(112)에 형성된 컨택홀을 통해 기준 배선(RL)과 전기적으로 연결될 수 있다. 그리고 보조 기준 배선(RLa)의 타단은 복수의 서브 화소(SP) 각각의 제3 드레인 전극(DE3)과 전기적으로 연결될 수 있다. 이 경우, 보조 기준 배선(RLa)은 복수의 서브 화소(SP) 각각의 제3 드레인 전극(DE3)과 일체로 이루어질 수 있고, 기준 배선(RL)으로부터의 기준 전압은 보조 기준 배선(RLa)을 통해 제3 드레인 전극(DE3)으로 전달될 수 있다. 다만, 보조 기준 배선(RLa)은 제3 드레인 전극(DE3)과 별도로 형성될 수 있으며, 이에 제한되지 않는다.
복수의 서브 화소(SP)의 회로 영역(CA)에 스토리지 커패시터(SC)가 배치된다. 스토리지 커패시터(SC)는 한 프레임 동안 발광 소자(OLED)가 계속해서 동일한 상태를 유지하도록 제1 트랜지스터(TR1)의 제1 게이트 전극(GE1)과 제1 소스 전극(SE1) 사이의 전압을 저장할 수 있다. 스토리지 커패시터(SC)는 제1 커패시터 전극(SC1) 및 제2 커패시터 전극(SC2)을 포함한다.
복수의 서브 화소(SP) 각각에서 절연층(IN)과 버퍼층(111) 사이에 제1 커패시터 전극(SC1)이 배치된다. 제1 커패시터 전극(SC1)은 기판(110) 상에 배치된 도전성 구성요소 중 기판(110)에 가장 가깝게 배치될 수 있다. 제1 커패시터 전극(SC1)은 차광층(LS)과 일체로 이루어질 수 있고, 차광층(LS)을 통해 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다.
제1 커패시터 전극(SC1) 상에 버퍼층(111)이 배치되고, 버퍼층(111) 상에 제2 커패시터 전극(SC2)이 배치된다. 제2 커패시터 전극(SC2)은 제1 커패시터 전극(SC1)과 중첩하도록 배치될 수 있다. 제2 커패시터 전극(SC2)은 제2 소스 전극(SE2)과 일체로 이루어져, 제2 소스 전극(SE2)이자 제1 게이트 전극(GE1)에 전기적으로 연결될 수 있다. 예를 들어, 버퍼층(111) 상에 반도체 물질을 형성하고, 반도체 물질의 일부분을 도체화하여 제2 소스 전극(SE2) 및 제2 커패시터 전극(SC2)을 형성할 수 있다. 그러므로, 반도체 물질 중 도체화되지 않은 부분은 제2 액티브층(ACT2)으로 기능하고, 도체화된 부분은 제2 소스 전극(SE2)이자 제2 커패시터 전극(SC2)으로 기능할 수 있다. 그리고 상술한 바와 같이 제1 게이트 전극(GE1)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제2 소스 전극(SE2)과 전기적으로 연결된다. 따라서, 제2 커패시터 전극(SC2)은 제2 소스 전극(SE2)과 일체로 이루어져 제2 소스 전극(SE2) 및 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다.
정리하면, 스토리지 커패시터(SC)의 제1 커패시터 전극(SC1)은 차광층(LS)과 일체로 이루어져, 차광층(LS), 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)과 전기적으로 연결될 수 있다. 그리고 제2 커패시터 전극(SC2)은 제2 소스 전극(SE2)이자 제2 액티브층(ACT2)과 일체로 이루어져, 제2 소스 전극(SE2) 및 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다. 따라서, 버퍼층(111)을 사이에 두고 중첩하는 제1 커패시터 전극(SC1) 및 제2 커패시터 전극(SC2)은 발광 소자(OLED)가 발광하는 동안 제1 트랜지스터(TR1)의 제1 게이트 전극(GE1) 및 제1 소스 전극(SE1)의 전압을 일정하게 유지하여 발광 소자(OLED)를 동일한 상태로 유지시킬 수 있다.
제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(SC) 상에 패시베이션층(113)이 배치된다. 패시베이션층(113)은 패시베이션층(113) 하부의 구성을 보호하기 위한 절연층이다. 예를 들어, 패시베이션층(113)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 패시베이션층(113)은 실시예에 따라 생략될 수도 있다.
패시베이션층(113) 상에서 복수의 서브 화소(SP) 각각의 발광 영역(EA)에 복수의 컬러 필터(CF)가 배치된다. 상술한 바와 같이 본 발명의 일 실시예에 따른 표시 장치(100)는 발광 소자(OLED)에서 발광된 광이 발광 소자(OLED) 및 기판(110)의 하부로 향하는 바텀 에미션 방식이므로, 발광 소자(OLED) 아래에 복수의 컬러 필터(CF)가 배치될 수 있다. 발광 소자(OLED)에서 발광된 광은 복수의 컬러 필터(CF)를 통과하며 다양한 색상의 광으로 구현될 수 있다.
복수의 컬러 필터(CF)는 적색 컬러 필터(CFR), 청색 컬러 필터(CFB) 및 녹색 컬러 필터(CFG)를 포함한다. 적색 컬러 필터(CFR)는 복수의 서브 화소(SP) 중 적색 서브 화소(SPR)의 발광 영역에 배치될 수 있고, 청색 컬러 필터(CFB)는 청색 서브 화소(SPB)의 발광 영역에 배치될 수 있으며, 녹색 컬러 필터(CFG)는 녹색 서브 화소(SPG)의 발광 영역에 배치될 수 있다.
패시베이션층(113) 및 복수의 컬러 필터(CF) 상에 오버 코팅층(114)이 배치된다. 오버 코팅층(114)은 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 스토리지 커패시터(SC), 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 복수의 기준 배선(RL), 복수의 게이트 배선(GL) 및 복수의 센싱 배선(SL)이 배치된 기판(110)의 상부를 평탄화하는 절연층이다. 오버 코팅층(114)은 유기 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 서브 화소(SP) 각각에서 발광 영역에 발광 소자(OLED)가 배치된다. 복수의 서브 화소(SP) 각각에서 오버 코팅층(114) 상에 발광 소자(OLED)가 배치된다. 발광 소자(OLED)는 애노드(121), 발광층(122) 및 캐소드(123)를 포함한다.
발광 영역(EA)에서 오버 코팅층(114) 상에 애노드(AN)가 배치된다. 애노드(AN)는 발광층(EL)에 정공을 공급하므로, 일함수가 높은 도전성 물질로 이루어지며, 애노드(AN)로 지칭될 수도 있다. 애노드(AN)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있으나, 이에 제한되지 않는다.
한편, 애노드(AN)는 회로 영역(CA)을 향해 연장될 수 있다. 애노드(AN)의 일부분은 발광 영역(EA)으로부터 회로 영역(CA)의 제1 소스 전극(SE1)을 향해 연장될 수 있고, 오버 코팅층(114) 및 패시베이션층(113)에 형성된 컨택홀을 통해 제1 소스 전극(SE1)과 전기적으로 연결될 수 있다. 따라서, 발광 소자(OLED)의 애노드(AN)는 회로 영역(CA)으로 연장되어 제1 트랜지스터(TR1)의 제1 소스 전극(SE1)이자 스토리지 커패시터(SC)의 제2 커패시터 전극(SC2)과 전기적으로 연결될 수 있다.
발광 영역(EA) 및 회로 영역(CA)에서 애노드(AN) 상에 발광층(EL)이 배치된다. 발광층(EL)은 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP)의 각각의 발광층(EL)은 서로 연결되어 일체로 이루어질 수 있다. 발광층(EL)은 하나의 발광층으로 구성될 수도 있고, 서로 다른 색의 광을 발광하는 복수의 발광층이 적층된 구조일 수 있다. 발광층(EL)은 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등의 유기층을 더 포함할 수 있다.
발광 영역(EA) 및 회로 영역(CA)에서 발광층(EL) 상에 캐소드(CA)가 배치된다. 캐소드(CA)는 발광층(EL)에 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루질 수 있다. 캐소드(CA)는 복수의 서브 화소(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 화소(SP) 각각의 캐소드(CA)는 서로 연결되어 일체로 이루어질 수 있다. 캐소드(CA)는 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질 또는 이테르븀(Yb) 합금으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다. 한편, 도 4 및 도 5에 도시되지는 않았으나, 발광 소자(OLED)의 캐소드(CA)는 저전위 전원 배선(VSS)과 전기적으로 연결되어, 저전위 전원 전압을 공급받을 수 있다.
애노드(AN)와 발광층(EL) 사이에 뱅크(115)가 배치된다. 뱅크(115)는 표시 영역(AA)에 중첩하도록 배치되고, 애노드(AN)의 엣지를 덮도록 배치된다. 뱅크(115)는 서로 인접한 서브 화소(SP) 간의 경계에 배치되어, 복수의 서브 화소(SP) 각각의 발광 소자(OLED)로부터 발광된 광의 혼색을 저감할 수 있다. 뱅크(115)는 절연 물질로 이루어질 수 있고, 예를 들어, 뱅크(115)는 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene: BCB)계 수지로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 따른 표시 장치(100)에서는 기판(110)을 투명 전도성 산화물 및 산화물 반도체 중 어느 하나로 형성하여 표시 장치(100)의 두께를 줄일 수 있다. 기존에는 표시 장치의 기판으로 플라스틱 기판을 주로 사용하였으나, 플라스틱 기판은 고온에서 기판 물질을 코팅 및 경화하는 방식으로 형성되므로, 시간이 오래 걸리고, 두께를 일정 수준 이하로 얇게 형성하기 어려운 문제점이 있다. 이와 달리, 투명 전도성 산화물 및 산화물 반도체는 스퍼터링(Sputtering) 등의 증착 공정을 통해 매우 얇은 두께로 형성이 가능하다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 표시 장치(100)의 여러 구성을 지지하는 기판(110)을 투명 전도성 산화물층 또는 산화물 반도체층으로 구성하여, 표시 장치(100)의 두께를 줄일 수 있고, 슬림한 디자인을 구현할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)에서는 기판(110)을 투명 전도성 산화물 또는 산화물 반도체로 형성하여 표시 장치(100)의 플렉서빌리티를 향상시키고, 표시 장치(100) 변형 시 발생하는 스트레스를 저감할 수 있다. 구체적으로, 기판(110)을 투명 전도성 산화물층이나 산화물 반도체로 구성하는 경우, 기판(110)을 매우 얇은 박막으로 형성 가능하다. 이 경우, 기판(110)을 제1 투명 박막층으로도 지칭할 수 있다. 이에, 기판(110)을 포함하는 표시 장치(100)는 높은 플렉서빌리티를 가질 수 있고, 표시 장치(100)를 용이하게 구부리거나 돌돌 말 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 기판(110)을 투명 전도성 산화물층과 산화물 반도체층 중 어느 하나로 형성하여, 표시 장치(100)의 플렉서빌리티가 향상되어 표시 장치(100)의 변형 시 발생하는 응력 또한 완화될 수 있으므로, 표시 장치(100)에 크랙 등이 발생하는 것을 최소화할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 기판(110)을 투명 전도성 산화물층 및 산화물 반도체층 중 어느 하나로 형성하여, 기판(110)에서 정전기 발생 가능성을 낮출 수 있다. 만약, 기판(110)이 플라스틱으로 이루어져 정전기가 발생하는 경우, 정전기로 인해 기판(110) 상의 각종 배선 및 구동 소자가 손상되거나, 구동에 영향을 주어 표시 품질이 저하될 수 있다. 대신 기판(110)이 투명 전도성 산화물층이나 산화물 반도체층으로 형성되는 경우, 기판(110)에서 정전기가 발생하는 것을 최소화할 수 있고, 정전기 차단 및 배출을 위한 구성을 간소화할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 기판(110)을 정전기 발생 가능성이 낮은 투명 전도성 산화물층이나 산화물 반도체층 중 어느 하나로 형성하여, 정전기로 인한 손상이나 표시 품질 저하를 최소화할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 기판(110)을 투명 전도성 산화물과 산화물 반도체 중 하나로 형성하여, 기판(110)을 통해 외부의 수분이나 산소 등이 표시 장치(100) 내부로 침투하는 것을 최소화할 수 있다. 투명 전도성 산화물층이나 산화물 반도체로 기판(110)을 형성하는 경우, 기판(110)을 진공 환경에서 형성하므로 이물 발생 가능성이 현저하게 낮다. 또한, 이물이 발생하더라도 이물 크기가 매우 작기 때문에 표시 장치(100) 내부로 수분 및 산소가 침투하는 것을 최소화할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 기판(110)을 이물 발생 가능성이 낮고, 투습 성능이 우수한 투명 전도성 산화물이나 산화물 반도체로 형성하여, 유기층을 포함하는 발광 소자(OLED) 및 표시 장치(100)의 신뢰성을 향상시킬 수 있다.
기판 상에는 복수의 배선 및 트랜지스터와 같은 각종 소자들이 배치된다. 그리고, 이들 각각에 전압이 인가되어 전류가 흐르며, 그 영향으로 다양한 전계가 형성될 수 있다. 이때, 투명 전도성 산화물 또는 산화물 반도체층인 기판은 다양한 전계에 영향을 받아 기판의 일부에는 전자가 모이고, 다른 일부에는 정공이 모이는 등의 분극, 즉, 또 다른 전계가 형성될 수 있다. 그리고 기판에 형성된 전계는 기판 상에 배치된 여러 구성들의 특성에 영향을 줄 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 기판(110)은 복수의 기판 패턴(110P)을 포함하고, 복수의 기판 패턴(110P), 절연층(IN) 및 접착층(150)에 의해 정의되는 공극(H1)이 접착층(150) 상에 배치된다. 구체적으로, 복수의 서브 화소(SP)가 배치된 표시 영역(AA)에서 기판 패턴(110P)은 발광 영역(EA)에 배치되고, 공극(H1)은 회로 영역(CA)에 배치되어, 복수의 박막 트랜지스터(TR1, TR2, TR3), 스토리지 커패시터 및 다양한 배선과 기판 사이에 형성되는 기생 커패시턴스를 최소화할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)에서는 기판(110)을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하여, LLO 공정을 수행할 수 있다. 희생층은 예를 들어, 수소화된 비정질 실리콘 또는 수소화 처리되고 불순물이 도핑된 비정질 실리콘 등이 사용될 수 있다. 그리고 표시 장치(100)의 제조가 완료된 후, 임시 기판의 하부에서 레이저를 조사하면 희생층의 수소가 탈수소화되며 희생층 및 임시 기판이 기판(110)으로부터 분리될 수 있다. 이때, 투명 전도성 산화물 및 산화물 반도체는 희생층 및 임시 기판과의 LLO 공정이 가능한 물질이므로, 기판(110)을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하더라도 기판(110)과 임시 기판을 용이하게 분리할 수 있다.
표시 영역(AA)의 LLO 공정과 관련된 보다 구체적인 내용에 대한 설명을 위해, 도 6a 내지 도 6c를 함께 참조한다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 보여주는 단면도이다. 도 6c의 표시 장치(100)는 도 5의 표시 장치(100)와 비교하여 구성이 실질적으로 동일하므로 중복 설명은 생략한다.
먼저, 도 6a를 참조하면, 회로 영역(CA)에 대응하는 임시 기판(102)의 영역에 임시 패턴(110T)을 형성한 뒤, 임시 기판(102) 및 임시 패턴(110T) 상부에 희생층(101)을 형성한다. 이후, 발광 영역(EA)에 대응하는 임시 기판(102)의 영역에 기판 패턴(110P)을 형성한다. 이에, 발광 영역(EA)에서는 기판 패턴(110P) 하부에 희생층(101)이 배치되고, 회로 영역(CA)에서는 임시 패턴(110T) 상부에 희생층(101)이 배치될 수 있다. 기판 패턴(110P)이 형성된 이후에는 절연층(IN)부터 순차적으로 구성요소들을 형성하는 공정이 수행된다.
이어서, 도 6b를 참조하면, LLO 공정을 수행하여 임시 기판(102)과 임시 패턴(110T)을 기판 패턴(110P)으로부터 분리한다. LLO 시 희생층(101)이 레이저에 의해 분해됨에 따라, 임시 기판(102)과 임시 패턴(110T)은 도 6b에 도시된 화살표 방향으로 탈착될 수 있다.
이어서, 도 6c를 참조하면, 기판 패턴(110P) 및 절연층(IN) 하면에 접착층(150)을 배치한다. 이에 회로 영역(CA)에서는 절연층(IN)과 접착층(150) 사이에 기판 패턴(110P)으로 둘러싸인 공극(H1)이 형성될 수 있다. 즉, 이는 복수의 기판 패턴(110P) 및 공극(H1) 상에 무기 절연층이 배치되는 것을 의미한다. 또한, 접착층(150) 하면에는 외광의 반사를 방지하는 편광판(160) 또는 이물 침투를 방지하는 배리어 필름이 배치될 수 있다.
발광 영역에 대응하여 희생층 상부에 복수의 기판 패턴을 배치하는 반면, 회로 영역에서는 복수의 기판 패턴 배치 없이, 임시 기판, 희생층, 절연층 순서로 배치되는 경우, 회로 영역에서는 희생층과 절연층이 접하도록 배치된다. LLO 공정시 발광 영역에서는 희생층이 복수의 기판 패턴으로부터 분리되지만, 회로 영역에서는 절연층 및 희생층 모두 실리콘계 물질로 이루어지므로, 절연층과 희생층 간의 강한 결합력에 의해 절연층의 뜯김 불량이 발생할 수 있다. 이에, 강한 결합력을 제거하기 위해서는 보다 고 에너지의 레이저를 조사하여야 하는데, 이 경우, 발광 소자의 발광층이 손상될 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 LLO 시에 발생할 수 있는 절연층(IN) 뜯김 불량을 방지하기 위해 회로 영역(CA)에서는 희생층(101)과 임시 기판(102) 사이에 임시 패턴(110T)이 배치된다. 따라서, 임시 기판(102) 상에 임시 패턴(110T)이 배치되고, 임시 패턴(110T) 상에 희생층(101)이 배치되고, 희생층(101) 상에 절연층(IN)이 배치되도록 한다. 이에, LLO 공정 시 발광 영역(EA) 및 회로 영역(CA) 모두에서 희생층(101)이 기판 패턴(110P) 또는 임시 패턴(110T)으로부터 분리될 수 있고, 회로 영역(CA)에서는 임시 패턴(110T)이 희생층(101) 하부에 배치된다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 회로 영역(CA)에서 절연층(IN)의 뜯김 불량 없이 낮은 에너지의 레이저로도 용이하게 LLO 공정이 수행될 수 있다.
이어서, 비표시 영역(NA) 중 게이트 구동부(GD)가 배치된 영역에 대한 보다 상세한 설명을 위해 도 7 내지 도 8b를 함께 참조한다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 8a는 도 7의 VIIIa-VIIIa'에 따른 단면도이다. 도 8b는 도 7의 VIIIb-VIIIb'에 따른 단면도이다. 도 7은 본 발명의 다른 실시예에 따른 표시 장치(200)의 비표시 영역(NA) 중 게이트 구동부(GD)의 일부 영역에 대한 확대 평면도로, 예를 들어, 도 1의 A 영역에 대응하는 확대 평면도이다. 도 7은 설명의 편의를 위해 기판과 관련하여, 복수의 기판 패턴(210P)을 제외한 공극(H2)만 도시하였다. 도 7 및 도 8a 내지 도 8b를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(200)는, 복수의 기판 패턴(210P), 절연 패턴(IN2a), 버퍼 패턴(211), 게이트 절연 패턴(212), 패시베이션 패턴(213), 오버 코팅층(214), 접착층(150), 편광판(160), 제1 배선(L1) 및 제2 배선(L2)를 포함한다.
비표시 영역(NA)은 게이트 구동 영역을 포함한다. 게이트 구동 영역은 게이트 구동부(GD)가 배치되는 영역이다. 예를 들어, 게이트 구동부(GD)가 형성된 게이트 구동 영역은 표시 영역(AA)의 좌측 및 우측의 비표시 영역(NA)일 수 있으나, 이에 제한되는 것은 아니다. 그리고 게이트 구동부(GD)가 배치된 게이트 구동 영역은 GIP 영역으로도 지칭될 수 있다.
비표시 영역(NA)의 게이트 구동 영역에 게이트 구동부(GD)가 배치된다. 게이트 구동부(GD)는 타이밍 컨트롤러의 제어에 따라 게이트 전압과 발광 제어 전압 등을 출력하여 데이터 전압이 충전될 서브 화소(SP)를 선택하고 발광 타이밍을 조정할 수 있다. 게이트 구동부(GD)는 GIP(Gate-driver In Panel) 방식으로, 기판(110)의 비표시 영역(NA)에 형성될 수 있다.
도면에 도시되지 않았으나, 게이트 구동부(GD)는 쉬프트 레지스터 및 신호 배선부를 포함한다. 쉬프트 레지스터는 클럭 신호를 입력 받아서 표시 영역(AA)에 위치하는 게이트 배선(GL)에 스캔 펄스, 즉, 게이트 전압을 출력하기 위한 복수의 제어 스위치를 포함하는 복수의 스테이지로 구성될 수 있다. 복수의 스테이지는 게이트 배선(GL)들에 전기적으로 연결될 수 있다.
비표시 영역(NA)에서 복수의 기판 패턴(210P) 상에 복수의 제1 배선(L1)이 배치된다. 복수의 제1 배선(L1)은 게이트 구동부(GD)에 배치되며, 쉬프트 레지스트로 신호를 전달하는 라우팅 배선일 수 있다. 예를 들어, 복수의 제1 배선(L1)은 전원 배선, 클럭 배선 등일 수 있다.
도 5 및 도 8a를 함께 참조하면, 복수의 제1 배선(L1)은 차광층(LS)과 동일한 층에 배치되어 차광층(LS)과 동일한 물질로 이루어진 것으로 도시되었으나, 복수의 제1 배선(L1)은 게이트 전극(GE1, GE2, GE3), 소스 전극(SE1, SE2, SE3) 및 드레인 전극(DE1, DE2, DE3) 및 차광층(LS) 중에서 선택된 어느 하나와 동일한 층에서 동일한 물질로 이루어질 수도 있다.
도 8a 내지 도 8b를 참조하면, 복수의 기판 패턴(210P)과 복수의 제1 배선(L1) 사이에 복수의 절연 패턴(IN2a)이 배치된다. 즉, 복수의 제1 배선(L1)과 중첩되도록 복수의 기판 패턴(210P)이 배치될 수 있고, 절연층은 복수의 절연 패턴(IN2a)을 포함하며, 게이트 구동부(GD)에서는 복수의 기판 패턴(210P), 복수의 기판 패턴(210P) 상에 복수의 절연 패턴(IN2a) 및 복수의 절연 패턴(IN2a) 상에 복수의 제1 배선(L1)이 배치될 수 있다. 이때, 복수의 절연 패턴(IN2a)의 폭은 복수의 기판 패턴(210P)과 동일할 수 있으나, 이에 제한되는 것은 아니다.
비표시 영역(NA)에서 복수의 제1 배선(L1) 상에 복수의 제2 배선(L2)이 배치된다. 복수의 제2 배선(L2)은 복수의 제1 배선(L1)과 전기적으로 연결되는 배선으로, 쉬프트 레지스트로 신호를 전달하는 라우팅 배선일 수 있다. 복수의 제1 배선(L1)과 복수의 제2 배선(L2)은 모두 신호를 전달하는 동일한 목적의 배선이나, 복수의 제1 배선(L1)은 데이터 배선(DL)이 연장된 제1 방향으로 연장되는 배선이고, 복수의 제2 배선(L2)은 제1 방향과 교차하는 게이트 배선(GL)이 연장된 제2 방향으로 연장되는 배선으로 정의될 수 있다.
도 5 및 도 8a 내지 도 8b를 함께 참조하면, 복수의 제2 배선(L2)은 게이트 배선(GL)과 동일한 층에 배치되어 게이트 배선(GL)과 동일한 물질로 이루어진 것으로 도시되었으나, 소스 전극(SE1) 또는 드레인 전극(DE1)과 동일한 층에 동일한 물질로 이루어지는 것도 가능하다.
복수의 제1 배선(L1) 및 복수의 제2 배선(L2) 사이에 복수의 버퍼 패턴(211)이 배치될 수 있다. 즉, 버퍼층은 복수의 버퍼 패턴(211)을 포함할 수 있다. 복수의 제2 배선(L2)은 복수의 버퍼 패턴(211)에 배치된 컨택홀을 통해 복수의 제1 배선(L1)과 전기적으로 연결될 수 있다. 이때, 복수의 버퍼 패턴(211)의 폭은 복수의 기판 패턴(210P)과 동일할 수 있으나, 이에 제한되는 것은 아니다.
복수의 제2 배선(L2) 상에 복수의 게이트 절연 패턴(212)이 배치되고, 복수의 게이트 절연 패턴(212) 상에 복수의 패시베이션 패턴(213)이 배치된다. 즉, 게이트 절연층은 복수의 게이트 절연 패턴(213)을 포함할 수 있고, 패시베이션층은 복수의 패시베이션 패턴(213)을 포함할 수 있다. 이때, 복수의 게이트 절연 패턴(213)의 폭 및 복수의 패시베이션 패턴(213)의 폭은 복수의 기판 패턴(210P)과 동일할 수 있으나, 이에 제한되는 것은 아니다.
복수의 절연 패턴(IN2a) 사이 및 접착층(150) 상에 오버 코팅층(214)이 배치되고, 오버 코팅층(214)은 접착층(150)과 이격된다. 오버 코팅층(214)은 패시베이션 패턴(213) 상에 배치되고, 복수의 기판 패턴(210P) 사이, 복수의 절연 패턴(IN2a) 사이, 복수의 제1 배선(L1) 사이, 복수의 버퍼 패턴(211) 사이, 복수의 제2 배선(L2) 사이, 복수의 게이트 절연 패턴(212) 사이 및 복수의 패시베이션 패턴(213) 사이에 배치된다. 다만, 오버 코팅층(214)은 복수의 기판 패턴(210P) 사이 영역에 배치된 공간을 전부 충진하지 않고, 복수의 기판 패턴(210P) 상면과 인접한 측면 일부에만 접하도록 충진한다. 따라서, 오버 코팅층(214)은 접착층(150)과 이격되어 공극(H2)이 형성될 수 있다.
오버 코팅층(214)의 하면은 접착층(150)과 이격됨과 동시에 복수의 기판 패턴(210P)의 측면과 접한다. 다시 말해서, 오버 코팅층(214)은 복수의 기판 패턴(210P) 사이 영역에 배치된 공간을 충진하되, 복수의 기판 패턴(210P) 상면과 인접한 측면 일부에만 접하도록 충진하므로, 접착층(150)과 이격되어 공극(H2)이 형성될 수 있다. 이에, 공극(H2)은 접착층(150), 오버 코팅층(214) 및 복수의 기판 패턴(210P)에 의해 정의될 수 있다. 즉, 표시 영역(AA)에서는 공극(H1) 상에 무기 절연층이 배치되는 것과 달리 비표시 영역(NA)의 공극(H2) 상에는 유기 절연층인 오버 코팅층(214)이 배치될 수 있다.
비표시 영역 중 게이트 구동 영역은, 표시 장치가 와인딩 언와인딩될 때, 와인딩 또는 언와인딩되는 방향으로 연장된 영역이므로 절연층 또는 연결 배선에 크랙이 발생한 경우, 크랙이 전파될 가능성이 높다.
이에, 본 발명의 다른 실시예에 따른 표시 장치(200)에서는 게이트 구동부(GD)가 배치된 비표시 영역(NA)에서 제1 배선(L1) 또는 제2 배선(L2)과 중첩되는 영역에 복수의 기판 패턴(210P)을 배치하고, 나머지 영역에 공극(H2)을 배치하여 편광판(160) 또는 배리어 필름 변형에 의한 전단응력이 가해져 무기 절연층이나, 배선에 크랙이 발생하거나, 크랙이 전파되는 것을 최소화할 수 있다. 즉, 공극(H2)이 편광판(160) 또는 배리어 필름 변형에 의한 전단응력을 분산 또는 차단하므로, 크랙 전파 방지뿐만 아니라, 크랙 전파를 억제할 수 있다.
이하에서는 게이트 구동부(GD)가 배치된 비표시 영역(NA)의 LLO 공정과 관련된 보다 구체적인 내용에 대한 설명을 위해, 도 9a 내지 도 9e를 함께 참조한다.
도 9a 내지 도 9f는 본 발명의 다른 실시예에 따른 표시 장치의 제조방법을 개략적으로 보여주는 단면도이다.
먼저, 도 9a를 참조하면, 임시 기판(102) 상부에 희생층(101)을 형성하고, 이후, 제1 배선(L1) 또는 제2 배선(L2)에 대응하는 임시 기판(102)의 영역에 기판 패턴(210P)을 형성한다. 즉, 기판 패턴(210P)은 제1 배선(L1) 및 제2 배선(L2)이 배치되는 영역보다 넓은 폭을 갖는다.
이어서, 도 9b를 참조하면, 기판 패턴(210P) 상부에 절연층(IN), 절연층(IN) 상부에 제1 배선(L1), 버퍼층(111), 제2 배선(L2), 게이트 절연층(112) 및 패시베이션층(113)이 순차로 형성된다.
이어서, 도 9c를 참조하면, 서로 다른 인접한 기판 패턴(210P) 사이 영역에 중첩되는 절연층, 버퍼층, 게이트 절연층 및 패시베이션층이 식각되어 절연 패턴(IN2), 버퍼 패턴(211), 게이트 절연 패턴(212) 및 패시베이션 패턴(213)이 형성된다. 이때, 희생층(101)과 기판 패턴(210P) 측면에 접하는 절연층의 일부는 식각되지 않고, 기판 패턴(210P) 두께보다 작은 두께를 갖는 임시 절연 패턴(IN2b)이 형성될 수 있다. 따라서, 절연 패턴(IN2)은 기판 패턴(210P) 상부에 배치된 절연 패턴(IN2a)과 복수의 기판 패턴(210P) 사이에 배치된 임시 절연 패턴(IN2b)으로 분리되어 형성될 수 있다. 또한, 식각된 절연층, 버퍼층, 게이트 절연층 및 패시베이션층 영역은 홀이 연속적으로 배치된다. 복수의 기판 패턴(210P) 상에 배치된 절연 패턴(IN2a), 버퍼 패턴(211), 게이트 절연 패턴(212) 및 패시베이션 패턴(213)은 기판 패턴(210P)과 동일한 폭을 가질 수 있다.
이어서, 도 9d를 참조하면, 복수의 패시베이션 패턴(213) 상부에 홀을 충진하는 오버 코팅층(214)이 형성된다. 오버 코팅층(214)은 홀을 완전히 충진하여 복수의 기판 패턴(210P) 사이에 배치된 임시 절연 패턴(IN2b) 상부와 접할 수 있다.
이어서, 도 9e를 참조하면, LLO 공정을 수행하여 임시 기판(102)과 임시 절연 패턴(IN2b)을 기판 패턴(210P)으로부터 분리한다. 복수의 무기 절연 패턴 중 최하부에 배치된 임시 절연 패턴(IN2b)은 실리콘 산화물(SiO2)로 이루어지므로, LLO 시 기판 패턴(210P)의 측면 또는 하면과 접하는 임시 절연 패턴(IN2b) 및 희생층(101)이 레이저에 의해 분해됨에 따라, 임시 기판(102)이 도 9e에 도시된 화살표 방향으로 탈착될 수 있다.
이어서, 도 9f를 참조하면, 기판 패턴(210P) 하면에 접착층(150)을 배치한다. 이에 따라, 오버 코팅층(214)은 접착층(150)과 이격될 수 있다. 오버 코팅층(214)과 접착층(150) 사이에 기판 패턴(210P)으로 둘러싸인 공극(H2)이 형성될 수 있다. 또한, 접착층(150) 하면에는 외광의 반사를 방지하는 편광판(160) 또는 이물 침투를 방지하는 배리어 필름이 배치될 수 있다.
이에, 본 발명의 다른 실시예에 따른 표시 장치(200)에서는 복수의 기판 패턴(210P)을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하여, LLO 공정을 수행할 수 있다. 이때, 투명 전도성 산화물 및 산화물 반도체는 임시 절연 패턴(IN2b), 희생층(101) 및 임시 기판(102)과의 LLO 공정이 가능한 물질이므로, 기판을 투명 전도성 산화물이나 산화물 반도체 중 어느 하나로 형성하더라도 복수의 기판 패턴(210P)과 임시 기판(102)을 용이하게 분리할 수 있다. 또한, LLO 시 실리콘 산화물로 이루어진 임시 절연 패턴(IN2b)이 기판 패턴(210P) 및 오버 코팅층(214)으로부터 탈착되는 특성을 이용해 접착층(150)과 오버 코팅층(214) 사이에 기판 패턴(210P)으로 둘러싸인 공극(H2)을 용이하게 형성할 수 있다.
이어서, 비표시 영역(NA) 중 패드부가 배치된 영역에 대한 보다 상세한 설명을 위해 도 10 내지 도 11b를 함께 참조한다.
도 10은 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 11a는 도 10의 ⅩIa-ⅩIa'에 따른 단면도이다. 도 11b는 도 10의 ⅩIb-ⅩIb'에 따른 단면도이다. 도 10은 본 발명의 또 다른 실시예에 따른 표시 장치(300)의 비표시 영역(NA) 중 패드부의 일부 영역에 대한 확대 평면도로, 예를 들어, 도 1의 B 영역에 대응하는 확대 평면도이다. 도 10은 설명의 편의를 위해 기판과 관련하여, 복수의 기판 패턴(310P)을 제외한 공극(H3)만 도시하였다. 도 10 및 도 11a 내지 도 11b를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(300)는, 복수의 기판 패턴(310P), 절연 패턴(IN3), 버퍼 패턴(311), 게이트 절연 패턴(312), 패시베이션 패턴(313), 오버 코팅층(314), 접착층(150), 편광판(160), 제3 배선(L3) 및 패드(P)를 포함한다.
비표시 영역(NA)에서는 복수의 제3 배선(L3)은 복수의 패드(P)와 전기적으로 연결되는 배선으로, 링크 배선일 수 있다. 복수의 제3 배선(L3)은 데이터 배선(DL), 게이트 배선(GL) 등의 배선과 복수의 패드(P)를 연결한다.
도 11a를 함께 참조하면, 복수의 제3 배선(L3)는 차광층(LS)과 동일층에 동일한 도전성 물질로 이루어진 것으로 도시되었으나, 복수의 제3 배선(L3)은 게이트 전극(GE1, GE2, GE3), 소스 전극(SE1, SE2, SE3) 및 드레인 전극(DE1, DE2, DE3) 및 차광층(LS) 중에서 선택된 어느 하나와 동일한 층에서 동일한 물질로 이루어질 수도 있다.
도 11a 내지 도 11b를 참조하면, 복수의 기판 패턴(310P)과 복수의 제3 배선(L3) 사이에 복수의 절연 패턴(IN3)이 배치된다. 즉, 복수의 제3 배선(L3)과 중첩되도록 복수의 기판 패턴(310P)이 배치될 수 있고, 절연층(IN)은 복수의 절연 패턴(IN3)을 포함하며, 패드부에서는 복수의 기판 패턴(310P), 복수의 기판 패턴(310P) 상에 복수의 절연 패턴(IN3) 및 복수의 절연 패턴(IN3) 상에 복수의 제3 배선(L3)이 배치될 수 있다. 이때, 복수의 절연 패턴(IN3)의 폭은 복수의 기판 패턴(310P)과 동일할 수 있으나, 이에 제한되는 것은 아니다.
복수의 제3 배선(L3) 및 복수의 패드(P) 사이에 복수의 버퍼 패턴(311)이 배치될 수 있다. 즉, 버퍼층은 복수의 버퍼 패턴(311)을 포함할 수 있다. 복수의 패드(P)은 복수의 버퍼 패턴(311)에 배치된 컨택홀을 통해 복수의 제3 배선(L3)과 전기적으로 연결될 수 있다. 이때, 복수의 버퍼 패턴(311)의 폭은 복수의 기판 패턴(310P)과 동일할 수 있으나, 이에 제한되는 것은 아니다.
비표시 영역(NA)에서 복수의 버퍼 패턴(311) 상에 복수의 패드(P)가 배치된다. 복수의 패드(P)는 전원 전압, 데이터 전압 등을 표시 영역(AA)의 복수의 서브 화소(SP)로 공급한다. 복수의 패드(P)는 플렉서블 필름을 통해 인쇄 회로 기판과 연결될 수 있다. 복수의 패드(P)는 게이트 전극(GE1, GE2, GE3)과 동일한 도전성 물질로 이루어진 것으로 도시되었으나, 이에 제한되지 않는다.
복수의 패드(P) 상에 복수의 게이트 절연 패턴(312)이 배치되고, 복수의 게이트 절연 패턴(312) 상에 복수의 패시베이션 패턴(313)이 배치된다. 즉, 게이트 절연층은 복수의 게이트 절연 패턴(312)을 포함할 수 있고, 패시베이션층은 복수의 패시베이션 패턴(313)을 포함할 수 있다. 이때, 복수의 게이트 절연 패턴(312)의 폭 및 복수의 패시베이션 패턴(313)의 폭은 복수의 기판 패턴(310P)과 동일할 수 있으나, 이에 제한되는 것은 아니다.
복수의 절연 패턴(IN3) 사이 및 복수의 제1 배선(L1) 상에 오버 코팅층(314)이 배치되고, 오버 코팅층(314)은 접착층(150)과 이격된다. 오버 코팅층(314)은 패시베이션 패턴(313) 상에 배치되고, 복수의 기판 패턴(310P) 사이, 복수의 절연 패턴(IN3) 사이, 복수의 제3 배선(L3) 사이, 복수의 버퍼 패턴(311) 사이, 복수의 패드(P) 사이, 복수의 게이트 절연 패턴(312) 사이 및 복수의 패시베이션 패턴(313) 사이에 배치된다. 다만, 오버 코팅층(314)은 복수의 기판 패턴(310P) 사이 영역에 배치된 공간을 전부 충진하지 않고, 복수의 기판 패턴(310P) 상면과 인접한 측면 일부에만 접하도록 충진한다. 따라서, 오버 코팅층(314)은 접착층(150)과 이격되어 공극(H3)이 형성될 수 있다. 즉, 표시 영역(AA)에서는 공극(H1) 상에 무기 절연층이 배치되는 것과 달리 비표시 영역(NA)의 공극(H3) 상에는 유기 절연층인 오버 코팅층(314)이 배치될 수 있다.
오버 코팅층(314)의 하면은 접착층(150)과 이격됨과 동시에 복수의 기판 패턴(310P)의 측면과 접한다. 다시 말해서, 오버 코팅층(314)은 복수의 기판 패턴(310P) 사이 영역에 배치된 공간을 충진하되, 복수의 기판 패턴(310P) 상면과 인접한 측면 일부에만 접하도록 충진하므로, 접착층(150)과 이격되어 공극(H3)이 형성될 수 있다. 이에, 공극(H3)은 접착층(150), 오버 코팅층(314) 및 복수의 기판 패턴(310P)에 의해 정의될 수 있다. 또한, 패드부에 배치된 공극(H3)은 도 9a 내지 도 9e와 동일한 방식으로 형성될 수 있다.
본 발명의 또 다른 실시예에 따른 표시 장치(300)에서는 패드부가 배치된 비표시 영역(NA)에서 제3 배선(L3) 또는 패드(P)와 중첩되는 영역에 복수의 기판 패턴(310P)을 배치하고, 나머지 영역에 공극(H3)을 배치하여 편광판(160) 또는 배리어 필름 변형에 의한 전단응력이 가해져 절연층이나, 연결 배선에 크랙이 발생하는 것을 최소화할 수 있다 즉, 공극(H3)이 편광판(160) 또는 배리어 필름 변형에 의한 전단응력을 분산 또는 차단하므로, 표시 장치의 크랙 발생을 억제할 수 있다. 또한, LLO 시 실리콘 산화물로 이루어진 임시 절연 패턴이 기판 패턴(310P) 및 오버 코팅층(314)으로부터 탈착되는 특성을 이용해 접착층(150)과 오버 코팅층(314) 사이에 기판 패턴(310P)으로 둘러싸인 공극(H3)을 용이하게 형성할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 서브 화소를 포함하는 표시 영역 및 비표시 영역을 포함하고, 투명 전도성 산화물층과 산화물 반도체층 중 하나로 이루어진 기판, 기판 하부에 배치된 필름 부재, 필름 부재와 기판 사이에 배치된 접착층, 및 기판 상에 배치된 절연층을 포함하고, 기판은 복수의 기판 패턴을 포함하고, 복수의 기판 패턴, 절연층 및 접착층에 의해 정의되는 공극이 접착층 상에 배치된다.
본 발명의 다른 특징에 따르면, 비표시 영역에서 복수의 기판 패턴 상에 배치된 복수의 제1 배선을 더 포함하고, 절연층은, 복수의 기판 패턴과 복수의 제1 배선 사이에 배치된 복수의 제1 절연 패턴, 및 복수의 제1 절연 패턴 사이 및 접착층 상에 배치된 오버 코팅층을 포함하고, 오버 코팅층은 접착층과 이격될 수 있다.
본 발명의 또 다른 특징에 따르면, 비표시 영역에서 복수의 기판 패턴 상에 배치된 복수의 제2 배선을 더 포함하고, 절연층은, 복수의 제1 배선과 복수의 제2 배선 사이에 배치된 복수의 제2 절연 패턴을 더 포함하고, 복수의 제1 배선은 제1 방향으로 연장되고, 복수의 제2 배선은 제1 방향과 교차하는 제2 방향으로 연장되며, 복수의 제2 배선은 복수의 제2 절연 패턴에 배치된 컨택홀을 통해 복수의 제1 배선과 전기적으로 연결되고, 오버 코팅층은 복수의 제2 절연 패턴 사이 및 복수의 제2 배선 상에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 비표시 영역에서 복수의 서브 화소와 비표시 영역의 일측에 배치된 패드를 연결하는 복수의 제3 배선을 더 포함하고, 절연층은, 복수의 기판 패턴과 복수의 제3 배선 사이에 배치된 복수의 제1 절연 패턴, 및 복수의 제1 절연 패턴 사이 및 복수의 제3 배선 상에 배치된 오버 코팅층을 포함하고, 오버 코팅층은 접착층과 이격될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제1 절연 패턴 중 최하부의 절연 패턴은 실리콘 산화물(SiO2)로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 오버 코팅층의 하면은 복수의 기판 패턴의 측면과 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 화소는 발광 영역 및 회로 영역을 포함하고, 복수의 기판 패턴은 복수의 서브 화소에서 발광 영역에 배치되고, 공극은 회로 영역에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 절연층은 복수의 기판 패턴 및 공극 상에 배치되는 무기 절연층을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 필름 부재는 편광판 및 배리어 필름 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 복수의 서브 화소를 포함하는 표시 영역 및 표시 영역에 인접하고, 게이트 구동부 및 패드부를 포함하는 비표시 영역을 포함하고, 투명 전도성 산화물층과 산화물 반도체층 중 하나로 이루어진 기판, 기판 하부에 배치된 필름 부재, 필름 부재와 기판 사이에 배치된 접착층, 및 기판 상에 배치된 절연층을 포함하고,
비표시 영역에는, 패드부로부터 게이트 구동부로 신호를 전달하는 복수의 제1 배선, 게이트 구동부와 복수의 제1 배선을 연결하는 복수의 제2 배선 및 패드부로부터 복수의 서브 화소에 신호를 전달하는 복수의 제3 배선이 배치되고, 표시 영역은, 발광 영역 및 회로 영역을 포함하고, 기판은, 복수의 제1 배선, 복수의 제2 배선, 복수의 제3 배선과 중첩하는 영역 및 발광 영역에 배치되는 복수의 기판 패턴을 포함하고, 복수의 기판 패턴, 절연층 및 접착층에 의해 정의되는 공극이 접착층 상에 배치된다.
본 발명의 다른 특징에 따르면, 비표시 영역에서 절연층은, 복수의 기판 패턴과 복수의 제1 배선 사이에 배치된 복수의 제1 절연 패턴, 및 복수의 제1 절연 패턴 사이 및 복수의 제1 배선 상에 배치된 오버 코팅층을 포함하고, 오버 코팅층은 접착층과 이격될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 투명 박막층의 평면 형상은 제1 투명 박막층의 평면 형상과 대응될 수 있다.
본 발명의 또 다른 특징에 따르면, 절연층은, 제1 절연 패턴 상부 및 복수의 제1 배선과 복수의 제2 배선 사이에 배치된 복수의 제2 절연 패턴을 더 포함하고, 오버 코팅층은 복수의 제2 절연 패턴 사이 및 복수의 제2 배선 상에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 영역에서 절연층은, 복수의 기판 패턴 및 공극 상에 배치되는 무기 절연층을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 필름 부재는 편광판 및 배리어 필름 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200, 300: 표시 장치
110: 기판
110P, 220P, 330P: 기판 패턴
110T: 임시 패턴
111: 버퍼층
112: 게이트 절연층
113: 패시베이션층
114, 214, 314: 오버 코팅층
211, 311: 버퍼 패턴
212, 312: 게이트 절연 패턴
213, 313: 패시베이션 패턴
115, 215, 315: 뱅크
120: 화소부
130: 봉지층
140: 씰 부재
150: 접착층
160: 편광판
170: 플렉서블 필름
180: 인쇄 회로 기판
101: 희생층
102: 임시 기판
IN2, IN3: 절연 패턴
H1, H2, H3: 공극
AA: 표시 영역
NA: 비표시 영역
SP: 서브 화소
SPR: 적색 서브 화소
SPG: 녹색 서브 화소
SPB: 청색 서브 화소
SPW: 백색 서브 화소
OLED: 발광 소자
121: 애노드
122: 발광층
123: 캐소드
DP: 구동 회로
TR1: 제1 트랜지스터
ACT1: 제1 액티브층
GE1: 제1 게이트 전극
SE1: 제1 소스 전극
DE1: 제1 드레인 전극
TR2: 제2 트랜지스터
ACT2: 제2 액티브층
GE2: 제2 게이트 전극
SE2: 제2 소스 전극
DE2: 제2 드레인 전극
TR3: 제3 트랜지스터
ACT3: 제3 액티브층
GE3: 제3 게이트 전극
SE3: 제3 소스 전극
DE3: 제3 드레인 전극
SC: 스토리지 커패시터
SC1: 제1 커패시터 전극
SC2: 제2 커패시터 전극
GL: 게이트 배선
DL: 데이터 배선
DL1: 제1 데이터 배선
DL2: 제2 데이터 배선
DL3: 제3 데이터 배선
DL4: 제4 데이터 배선
SL: 센싱 배선
RL: 기준 배선
RLa: 보조 기준 배선
VDD: 고전위 전원 배선
VDDa: 보조 고전위 전원 배선
VSS: 저전위 전원 배선
LS: 차광층
N1: 제1 노드
N2: 제2 노드
CF: 컬러 필터
CFR: 적색 컬러 필터
CFG: 녹색 컬러 필터
CFB: 청색 컬러 필터
GD: 게이트 구동부
L1: 제1 배선
L2: 제2 배선
L3: 제3 배선
P: 패드

Claims (15)

  1. 복수의 서브 화소를 포함하는 표시 영역 및 비표시 영역을 포함하고, 투명 전도성 산화물층과 산화물 반도체층 중 하나로 이루어진 기판;
    상기 기판 하부에 배치된 필름 부재;
    상기 필름 부재와 상기 기판 사이에 배치된 접착층; 및
    상기 기판 상에 배치된 절연층을 포함하고,
    상기 기판은 복수의 기판 패턴을 포함하고,
    상기 복수의 기판 패턴, 상기 절연층 및 상기 접착층에 의해 정의되는 공극이 상기 접착층 상에 배치되는, 표시 장치.
  2. 제1항에 있어서,
    상기 비표시 영역에서 상기 복수의 기판 패턴 상에 배치된 복수의 제1 배선을 더 포함하고,
    상기 절연층은,
    상기 복수의 기판 패턴과 상기 복수의 제1 배선 사이에 배치된 복수의 제1 절연 패턴; 및
    상기 복수의 제1 절연 패턴 사이 및 상기 접착층 상에 배치된 오버 코팅층을 포함하고,
    상기 오버 코팅층은 상기 접착층과 이격된, 표시 장치.
  3. 제2항에 있어서,
    상기 비표시 영역에서 상기 복수의 기판 패턴 상에 배치된 복수의 제2 배선을 더 포함하고,
    상기 절연층은,
    상기 복수의 제1 배선과 상기 복수의 제2 배선 사이에 배치된 복수의 제2 절연 패턴을 더 포함하고,
    상기 복수의 제1 배선은 제1 방향으로 연장되고, 복수의 제2 배선은 제1 방향과 교차하는 제2 방향으로 연장되며,
    상기 복수의 제2 배선은 상기 복수의 제2 절연 패턴에 배치된 컨택홀을 통해 상기 복수의 제1 배선과 전기적으로 연결되고,
    상기 오버 코팅층은 상기 복수의 제2 절연 패턴 사이 및 상기 복수의 제2 배선 상에 배치되는, 표시 장치.
  4. 제2항에 있어서,
    상기 비표시 영역에서 상기 복수의 서브 화소와 상기 비표시 영역의 일측에 배치된 패드를 연결하는 복수의 제3 배선을 더 포함하고,
    상기 절연층은,
    상기 복수의 기판 패턴과 상기 복수의 제3 배선 사이에 배치된 상기 복수의 제1 절연 패턴; 및
    상기 복수의 제1 절연 패턴 사이 및 상기 복수의 제3 배선 상에 배치된 상기 오버 코팅층을 포함하고,
    상기 오버 코팅층은 상기 접착층과 이격된, 표시 장치.
  5. 제2항에 있어서,
    상기 복수의 제1 절연 패턴 중 최하부의 절연 패턴은 실리콘 산화물(SiO2)로 이루어지는, 표시 장치.
  6. 제2항에 있어서,
    상기 오버 코팅층의 하면은 상기 복수의 기판 패턴의 측면과 접하는, 표시 장치.
  7. 제1항에 있어서,
    상기 복수의 서브 화소는 발광 영역 및 회로 영역을 포함하고,
    상기 복수의 기판 패턴은 상기 복수의 서브 화소에서 상기 발광 영역에 배치되고,
    상기 공극은 상기 회로 영역에 배치되는, 표시 장치.
  8. 제7항에 있어서,
    상기 절연층은 상기 복수의 기판 패턴 및 상기 공극 상에 배치되는 무기 절연층을 포함하는, 표시 장치.
  9. 제1항에 있어서,
    상기 필름 부재는 편광판 및 배리어 필름 중 적어도 하나를 포함하는, 표시 장치.
  10. 복수의 서브 화소를 포함하는 표시 영역 및 상기 표시 영역에 인접하고, 게이트 구동부 및 패드부를 포함하는 비표시 영역을 포함하고, 투명 전도성 산화물층과 산화물 반도체층 중 하나로 이루어진 기판;
    상기 기판 하부에 배치된 필름 부재;
    상기 필름 부재와 상기 기판 사이에 배치된 접착층; 및
    상기 기판 상에 배치된 절연층을 포함하고,
    상기 비표시 영역에는,
    상기 패드부로부터 상기 게이트 구동부로 신호를 전달하는 복수의 제1 배선, 상기 게이트 구동부와 상기 복수의 제1 배선을 연결하는 복수의 제2 배선 및 상기 패드부로부터 상기 복수의 서브 화소에 신호를 전달하는 복수의 제3 배선이 배치되고,
    상기 표시 영역은,
    상기 발광 영역 및 회로 영역을 포함하고,
    상기 기판은,
    상기 복수의 제1 배선, 복수의 제2 배선, 복수의 제3 배선과 중첩하는 영역 및 발광 영역에 배치되는 복수의 기판 패턴을 포함하고,
    상기 복수의 기판 패턴, 상기 절연층 및 상기 접착층에 의해 정의되는 공극이 상기 접착층 상에 배치되는, 표시 장치.
  11. 제10항에 있어서,
    상기 비표시 영역에서 상기 절연층은,
    상기 복수의 기판 패턴과 상기 복수의 제1 배선 사이에 배치된 복수의 제1 절연 패턴; 및
    상기 복수의 제1 절연 패턴 사이 및 상기 복수의 제1 배선 상에 배치된 오버 코팅층을 포함하고,
    상기 오버 코팅층은 상기 접착층과 이격된, 표시 장치.
  12. 제11항에 있어서,
    상기 제1 절연 패턴 상부 및 상기 복수의 제1 배선과 상기 복수의 제2 배선 사이에 배치된 복수의 제2 절연 패턴을 더 포함하고,
    상기 오버 코팅층은 상기 복수의 제2 절연 패턴 사이 및 상기 복수의 제2 배선 상에 배치되는, 표시 장치.
  13. 제11항에 있어서,
    상기 절연층은,
    상기 복수의 기판 패턴과 상기 복수의 제3 배선 사이에 배치된 상기 복수의 제1 절연 패턴; 및
    상기 복수의 제1 절연 패턴 사이 및 상기 복수의 제3 배선 상에 배치된 상기 오버 코팅층을 포함하고,
    상기 오버 코팅층은 상기 접착층과 이격된, 표시 장치.
  14. 제10항에 있어서,
    상기 표시 영역에서 상기 절연층은, 상기 복수의 기판 패턴 및 상기 공극 상에 배치되는 무기 절연층을 포함하는, 표시 장치.
  15. 제10항에 있어서,
    상기 필름 부재는 편광판 및 배리어 필름 중 적어도 하나를 포함하는, 표시 장치.
KR1020210187157A 2021-12-24 2021-12-24 표시 장치 KR20230097544A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210187157A KR20230097544A (ko) 2021-12-24 2021-12-24 표시 장치
US17/964,892 US20230209982A1 (en) 2021-12-24 2022-10-12 Display Device
EP22202631.2A EP4203041A1 (en) 2021-12-24 2022-10-19 Display device
CN202211346145.8A CN116367683A (zh) 2021-12-24 2022-10-31 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210187157A KR20230097544A (ko) 2021-12-24 2021-12-24 표시 장치

Publications (1)

Publication Number Publication Date
KR20230097544A true KR20230097544A (ko) 2023-07-03

Family

ID=84330571

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210187157A KR20230097544A (ko) 2021-12-24 2021-12-24 표시 장치

Country Status (4)

Country Link
US (1) US20230209982A1 (ko)
EP (1) EP4203041A1 (ko)
KR (1) KR20230097544A (ko)
CN (1) CN116367683A (ko)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102270823B1 (ko) * 2013-10-22 2021-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
US11404536B2 (en) * 2018-03-30 2022-08-02 Intel Corporation Thin-film transistor structures with gas spacer
US20210384314A1 (en) * 2018-11-02 2021-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
EP4203041A1 (en) 2023-06-28
CN116367683A (zh) 2023-06-30
US20230209982A1 (en) 2023-06-29

Similar Documents

Publication Publication Date Title
KR20210033683A (ko) 표시 장치
EP4145512A1 (en) Display device
KR20230097544A (ko) 표시 장치
EP4199682A1 (en) Display device
KR20230034700A (ko) 표시 장치
EP4346355A1 (en) Display device
KR20230034626A (ko) 표시 장치
KR20230100237A (ko) 표시 장치
EP4326035A1 (en) Display device
US20240065041A1 (en) Display device
EP4195279A1 (en) Display device
US20230217799A1 (en) Display Device
US20230074232A1 (en) Display device
US20240179981A1 (en) Display device
US20240122040A1 (en) Display Device
KR20230102763A (ko) 표시 장치
TW202410001A (zh) 顯示裝置