KR102270823B1 - 반도체 장치와 그 제작 방법 - Google Patents

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요시노리 안도
히데카즈 미야이리
나오토 야마데
아사코 히가
미키 스즈키
요시노리 이에다
야스타카 스즈키
고세이 네이
슌페이 야마자키
šœ페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체를 포함하는 반도체 장치의 전기적 특성을 향상시키고, 전기적 특성의 편차가 작고 신뢰성이 높은 반도체 장치를 제공한다. 반도체 장치는 제 1 절연막, 제 1 절연막 위의 제 1 배리어막, 제 1 배리어막 위의 제 2 절연막, 및 제 2 절연막 위의 제 1 산화물 반도체막을 포함하는 제 1 트랜지스터를 포함한다. 열 탈착 분광법으로 측정되는, 400℃ 이상의 소정의 온도에서 제 1 절연막으로부터 방출되는 수소 분자의 양은, 300℃에서의 수소 분자의 방출량의 130% 이하이다. 제 2 절연막은 화학량론적 조성에서의 산소보다 높은 비율로 산소를 함유하는 영역을 포함한다.

Description

반도체 장치와 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 본 발명의 일 형태는 특히, 반도체 장치, 표시 장치, 발광 장치, 메모리 장치, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 모든 장치를 말한다. 전기 광학 장치, 화상 표시 장치(단순히 표시 장치라고도 함), 반도체 회로, 발광 장치, 축전 장치, 메모리 장치, 및 전자 기기는 반도체 장치를 포함하는 경우가 있다.
트랜지스터의 반도체로서 사용되는 실리콘으로서, 용도에 따라 비정질 실리콘 또는 다결정 실리콘이 사용되고 있다. 예를 들어, 대형 표시 장치에 포함되는 트랜지스터의 경우, 대형 기판 상에 막을 형성하는 이미 확립된 기술을 사용하여 형성 가능한 비정질 실리콘을 사용하는 것이 바람직하다. 한편, 구동 회로들이 동일한 기판 위에 형성되는 고성능 표시 장치에 포함되는 트랜지스터의 경우, 전계 효과 이동도가 높은 트랜지스터를 형성할 수 있는 다결정 실리콘을 사용하는 것이 바람직하다. 다결정 실리콘의 형성 방법으로서는 비정질 실리콘에 고온 가열 처리 또는 레이저 광 처리를 행하는 방법이 알려져 있다.
근년, 산화물 반도체가 주목을 받고 있다. 예를 들어, 인듐, 갈륨, 및 아연을 함유하는 비정질 산화물 반도체를 포함하는 트랜지스터가 개시(開示)되어 있다(특허문헌 1 참조).
산화물 반도체는 스퍼터링법 등으로 형성될 수 있기 때문에 대형 표시 장치의 트랜지스터의 채널 형성 영역에 사용될 수 있다. 산화물 반도체를 포함하는 트랜지스터는 전계 효과 이동도가 높기 때문에, 구동 회로들이 동일한 기판 위에 형성되는 고성능 표시 장치를 얻을 수 있다. 또한, 비정질 실리콘을 포함하는 트랜지스터의 생산 설비의 일부를 개장(改裝)하여 이용할 수 있기 때문에 설비 투자를 줄일 수 있는 이점이 있다.
산화물 반도체를 포함하는 트랜지스터는 오프 상태에서의 누설 전류가 매우 낮은 것으로 알려져 있다. 예를 들어, 산화물 반도체를 포함하는 트랜지스터의 낮은 누설 전류를 이용한 저소비 전력 CPU가 개시되어 있다(특허문헌 2 참조).
반도체를 포함하는 활성층을 사용하여 형성되는 우물형 퍼텐셜에 의하여, 전계 효과 이동도가 높은 트랜지스터를 얻을 수 있는 것도 개시되어 있다(특허문헌 3 참조).
일본 공개 특허 출원 2006-165528호 일본 공개 특허 출원 2012-257187호 일본 공개 특허 출원 2012-59860호
본 발명의 일 형태의 목적은 산화물 반도체를 포함하는 반도체 장치의 전기적 특성을 향상시키는 것이다. 본 발명의 일 형태의 또 다른 목적은 전기적 특성의 변동이 작고 신뢰성이 높은 반도체 장치를 제작하는 것이다. 또한, 본 발명의 일 형태의 또 다른 목적은 신규 반도체 장치를 제공하는 것이다.
또한, 이들 목적의 기재는 다른 목적의 존재를 방해하지 않는다. 본 발명의 일 형태에서 상술한 모든 목적을 달성할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 명세서, 도면, 및 청구항 등의 기재로부터 추출될 수 있다.
본 발명의 일 형태는 제 1 절연막, 제 1 절연막 위의 제 1 배리어막, 제 1 배리어막 위의 제 2 절연막, 및 제 2 절연막 위의 제 1 산화물 반도체막을 포함하는 제 1 트랜지스터를 포함하는 반도체 장치이다. 열 탈착 분광법으로 측정되는, 400℃ 이상의 소정의 온도에서 제 1 절연막으로부터 방출되는 수소 분자의 양은, 300℃에서의 수소 분자의 방출량의 130% 이하이다. 제 2 절연막은 화학량론적 조성에서의 산소보다 높은 비율로 산소를 함유하는 영역을 포함한다.
상술한 구조의 제 1 절연막에서, 열 탈착 분광법으로 측정되는, 온도에 대한 질량 대 전하비 2의 검출 강도는 400℃에서 4×10-11A 이하이다.
본 발명의 일 형태는 제 1 절연막, 제 1 절연막 위의 제 1 배리어막, 제 1 배리어막 위의 제 2 절연막, 및 제 2 절연막 위의 제 1 산화물 반도체막을 포함하는 제 1 트랜지스터를 포함하는 반도체 장치이다. 열 탈착 분광법으로 측정되는, 450℃에서 제 1 절연막으로부터 방출되는 수소 분자의 양은, 350℃에서의 수소 분자의 방출량의 130% 이하이다. 제 2 절연막은 화학량론적 조성에서의 산소보다 높은 비율로 산소를 함유하는 영역을 포함한다.
본 발명의 일 형태는 제 1 절연막, 제 1 절연막 위의 제 1 배리어막, 제 1 배리어막 위의 제 2 절연막, 및 제 2 절연막 위의 제 1 산화물 반도체막을 포함하는 제 1 트랜지스터를 포함하는 반도체 장치이다. 열 탈착 분광법으로 측정되는, 400℃ 이상의 소정의 온도에서 제 1 절연막으로부터 방출되는 수소 분자의 양은, 300℃에서의 수소 분자의 방출량의 130% 이하이다. 제 2 절연막은 화학량론적 조성에서의 산소보다 높은 비율로 산소를 함유하는 영역을 포함한다. 제 1 트랜지스터는 제 2 절연막 위의 제 1 산화물 반도체막, 제 1 산화물 반도체막과 접촉되는 소스 전극 및 드레인 전극, 제 1 산화물 반도체막, 소스 전극, 및 드레인 전극 위의 게이트 절연막, 및 게이트 절연막 위의 게이트 전극을 포함한다. 게이트 절연막, 제 2 절연막, 및 제 1 산화물 반도체막 각각의 수소 농도는 5×1018atoms/cm3 미만이다.
상술한 구조에서 게이트 전극은 게이트 절연막을 개재(介在)하여 제 1 산화물 반도체막의 상면 및 측면에 면한다.
상술한 구조에서 제 1 배리어막은 산화 알루미늄을 포함하고, 열 탈착 분광법으로 측정되는, 20℃ 이상 600℃ 이하의 온도에서 제 1 배리어막으로부터 방출되는 수소 분자의 양은, 2×1015/cm2 미만이다.
상술한 구조에서 제 1 트랜지스터를 덮는 제 2 배리어막이 제공되는 것이 바람직하다.
상술한 구조에서 제 2 배리어막은 산화 알루미늄을 포함하고, 열 탈착 분광법으로 측정되는, 20℃ 이상 600℃ 이하의 온도에서 제 2 배리어막으로부터 방출되는 수소 분자의 양은, 2×1015/cm2 미만이다.
상술한 구조에서 제 2 산화물 반도체막과 제 3 산화물 반도체막 사이에 제 1 산화물 반도체막이 개재된다. 제 2 산화물 반도체막 및 제 3 산화물 반도체막은 각각 제 1 산화물 반도체막에 함유되는 금속 원소 중 1종류 이상을 포함한다.
상술한 구조에서 제 1 트랜지스터의 소스 전극 또는 드레인 전극에 전기적으로 접속되도록 커패시터가 제공된다. 용량 1μF당 및 제 1 트랜지스터의 채널 폭 1μm당 오프 상태 전류는 85℃에서 4.3yA 미만이다.
상술한 구조에서 제 1 트랜지스터의 소스 전극 또는 드레인 전극에 전기적으로 접속되도록 커패시터가 제공된다. 용량 1μF당 및 제 1 트랜지스터의 채널 폭 1μm당 오프 상태 전류는 95℃에서 1.5yA 미만이다.
상술한 구조에서 반도체 재료를 포함하는 기판에 형성된 제 2 트랜지스터가, 제 1 트랜지스터에 전기적으로 접속되도록 제 1 절연막 아래에 제공된다.
상술한 구조에서 제 1 트랜지스터의 S값은 60mV/dec. 이상 100mV/dec. 이하이다.
본 발명의 일 형태는 반도체 재료를 포함하는 기판에 제 1 트랜지스터를 형성하는 단계; 제 1 트랜지스터의 형성 후에 제 1 가열 처리를 행하는 단계; 제 1 트랜지스터 위에 제 1 절연막을 형성하는 단계; 제 1 절연막의 형성 후에 제 2 가열 처리를 행하는 단계; 제 1 절연막 위에 제 1 배리어막을 형성하는 단계; 제 1 배리어막 위에 제 2 절연막을 형성하는 단계; 제 2 절연막, 제 1 배리어막, 및 제 1 절연막에 개구를 형성하는 단계; 및 제 2 절연막 위에 있고 개구를 통하여 제 1 트랜지스터에 전기적으로 접속되는, 산화물 반도체막을 포함하는 제 2 트랜지스터를 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다.
본 발명의 일 형태는 반도체 재료를 포함하는 기판에 제 1 트랜지스터를 형성하는 단계; 제 1 트랜지스터의 형성 후에 제 1 가열 처리를 행하는 단계; 제 1 트랜지스터 위에 제 1 절연막을 형성하는 단계; 제 1 절연막 위에 제 1 배리어막을 형성하는 단계; 제 1 배리어막 위에 제 2 절연막을 형성하는 단계; 제 2 절연막, 제 1 배리어막, 및 제 1 절연막에 개구를 형성하는 단계; 개구의 형성 후에 제 2 가열 처리를 행하는 단계; 및 제 2 절연막 위에 있고 개구를 통하여 제 1 트랜지스터에 전기적으로 접속되는, 산화물 반도체막을 포함하는 제 2 트랜지스터를 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다.
상술한 제작 방법에서 제 2 가열 처리는 450℃ 이상 650℃ 미만의 온도로 10시간 이하 행해진다.
상술한 제작 방법에서 제 1 배리어막은 DC 스퍼터링법으로 형성된다.
상술한 제작 방법에서 제 2 배리어막은 제 2 트랜지스터 위에 형성된다.
상술한 제작 방법에서 제 2 배리어막은 DC 스퍼터링법으로 형성된다.
상술한 제작 방법에서 제 1 트랜지스터를 형성한 후, 제 1 가열 처리 전에 수소를 함유하는 제 3 절연막을 형성한다.
산화물 반도체를 포함하는 반도체 장치의 전기적 특성을 향상시킬 수 있다. 전기적 특성의 변동이 작고 신뢰성이 높은 반도체 장치를 제작할 수도 있다. 또는, 신규 반도체 장치를 제공할 수 있다. 또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 효과를 얻을 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 명세서, 도면, 및 청구항 등의 기재로부터 추출될 수 있다.
첨부 도면에 있어서:
도 1의 (A)~(C)는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 회로도 및 단면도;
도 2의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 단면도;
도 3의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 단면도;
도 4의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 단면도;
도 5는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 단면도;
도 6의 (A)~(C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 예를 도시한 단면도;
도 7의 (A)~(C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 예를 도시한 단면도;
도 8의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 예를 도시한 단면도;
도 9의 (A) 및 (B)는 밴드 다이어그램;
도 10은 산화물 반도체막 내와 산화물 반도체막의 계면 부근에서의 DOS의 밴드 구조를 도시한 것;
도 11의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 예를 도시한 단면도;
도 12의 (A)~(C)는 CAAC-OS의 단면의 Cs 보정 고분해능 TEM 이미지, 도 12의 (D)는 이 CAAC-OS의 단면 모식도;
도 13의 (A)~(D)는 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지;
도 14의 (A)~(C)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석을 나타낸 것;
도 15의 (A) 및 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것;
도 16은 전자 조사에 의하여 초래된 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것;
도 17의 (A) 및 (B)는 CAAC-OS 및 nc-OS의 퇴적 모델을 나타낸 모식도;
도 18의 (A)~(C)는 InGaZnO4 결정 및 펠릿을 나타낸 것;
도 19의 (A)~(D)는 CAAC-OS의 퇴적 모델을 나타낸 모식도;
도 20은 메모리 장치의 구성예를 도시한 것;
도 21은 실시형태의 RF 태그의 구성예를 도시한 것;
도 22는 실시형태의 CPU의 구성예를 도시한 것;
도 23은 실시형태의 메모리 소자의 회로도;
도 24의 (A)~(C)는 실시형태의 표시 장치를 도시한 것;
도 25는 표시 모듈을 도시한 것;
도 26의 (A)~(F)는 실시형태의 전자 기기를 도시한 것;
도 27의 (A)~(F)는 실시형태의 RF 장치의 응용예를 도시한 것;
도 28은 TDS 측정의 결과를 나타낸 것;
도 29는 TDS 측정의 결과를 나타낸 것;
도 30은 트랜지스터의 전기적 특성을 나타낸 것;
도 31의 (A)~(C)는 각각 트랜지스터 주변의 구조를 도시한 상면도;
도 32는 트랜지스터의 전기적 특성을 나타낸 것;
도 33은 트랜지스터의 전기적 특성의 편차를 나타낸 것;
도 34의 (A) 및 (B)는 각각 제 1 게이트 전극의 전압이 0V일 때의, 제 2 게이트 전극에 인가되는 전압과 트랜지스터의 이상적인 드레인 전류의 관계를 나타낸 것;
도 35는 실시예의 트랜지스터의 단면 모식도;
도 36은 이상적인 트랜지스터의 V g-I d 특성을 나타낸 것;
도 37은 측정 계통의 예를 도시한 회로도;
도 38의 (A) 및 (B)는 측정 계통의 동작에 관련되는 전위를 나타낸 다이어그램(타이밍 차트);
도 39는 오프 상태 전류의 측정 결과를 나타낸 것;
도 40의 (A) 및 (B)는 각각 오프 상태 전류의 측정 결과를 나타낸 것;
도 41은 오프 상태 전류를 나타내기 위한 아레니우스 플롯 다이어그램;
도 42의 (A)는 오프 상태 전류의 측정 결과를 도시한 것이고, 도 42의 (B)는 오프 상태 전류를 나타내기 위한 아레니우스 플롯 다이어그램;
도 43은 장치의 요구되는 유지 연수 및 트랜지스터의 목적 누설 전류를 나타낸 것.
본 발명의 실시형태에 대하여 도면을 참조하여 자세히 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 여기에 개시된 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자에 의하여 쉽게 이해된다. 또한, 본 발명은 실시형태의 기재에 한정하여 해석되지 않는다. 도면을 참조하여 본 발명의 구조를 설명함에 있어, 상이한 도면에서 동일한 부분에는 공통의 부호를 사용한다. 또한, 비슷한 부분에는 동일한 해치 패턴을 적용하고, 그 비슷한 부분에 특별히 부호를 붙이지 않는 경우가 있다.
또한, 도면에서 크기, 막(층)의 두께, 또는 영역은 단순화를 위하여 과장되어 있는 경우가 있다.
전압이란 보통 소정의 전위와 기준 전위(예를 들어, 접지 전위(GND) 또는 소스 전위)의 전위차를 말한다. 따라서, 전압을 전위라고 할 수 있다.
또한 본 명세서에서 "제 1" 및 "제 2" 등의 서수는 편의상 사용되는 것이며, 공정의 순서 또는 층을 적층하는 순서를 가리키는 것이 아니다. 그러므로 예를 들어, "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔도 설명이 가능하다. 또한, 본 명세서 등에서의 서수는 본 발명의 일 형태를 특정하는 데 사용되는 서수와 반드시 동일하지는 않다.
또한, 채널 길이란 예를 들어, 트랜지스터의 상면도에 있어서 반도체(또는 트랜지스터가 온(on)일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서 채널 길이는 모든 영역에서 반드시 동일하지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않을 수 있다. 그러므로, 본 명세서에서 채널 길이는 채널이 형성되는 영역에 있어서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란 예를 들어, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스 또는 드레인의 폭을 말한다. 하나의 트랜지스터에서 채널 폭은 모든 영역에서 반드시 동일한 값을 가지지는 않는다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 고정되지 않을 수 있다. 그러므로, 본 명세서에서 채널 폭은 채널이 형성되는 영역에 있어서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭이라고 함)이 트랜지스터의 상면도에서의 채널 폭(이하 외견상의 채널 폭이라고 함)과 다른 경우가 있다. 예를 들어, 삼차원 구조를 가지는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 나타나는 외견상의 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 삼차원 구조를 가지는 미세화된 트랜지스터에서는 반도체 상면에 형성되는 채널 영역의 비율이 반도체 측면에 형성되는 채널 영역의 비율보다 높은 경우가 있다. 이 경우, 실제로 채널이 형성될 때에 얻어지는 실효적인 채널 폭이, 상면도에 나타나는 외견상의 채널 폭보다 크다.
삼차원 구조를 가지는 트랜지스터에서는 실효적인 채널 폭을 측정하기 어려울 수 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 추산하려면 반도체의 형상을 미리 안다는 가정(假定)이 필요하다. 따라서 반도체의 형상을 정확히 알지 못하는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
그러므로, 본 명세서에서는 트랜지스터의 상면도에 있어서 반도체와 게이트 전극이 서로 중첩되는 영역에서 소스와 드레인이 면하는 부분의 길이인 외견상의 채널 폭을 SCW(surrounded channel width)라고 하는 경우가 있다. 또한, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 SCW 또는 외견상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, 및 SCW 등은 단면 TEM 이미지 등을 취득하여 분석함으로써 알아낼 수 있다.
또한, 트랜지스터의 전계 효과 이동도 및 채널 폭당 전류값 등을 계산에 의하여 얻는 경우, 계산에 SCW를 사용할 수 있다. 이 경우, 값은 실효적인 채널 폭을 사용하여 계산된 값과는 다를 수 있다.
본 명세서에서 "평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 가리키기 때문에, 상기 각도가 -5° 이상 5° 이하의 경우도 포함된다. "실질적으로 평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하인 것을 가리킨다. "수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 가리키기 때문에, 85° 이상 95° 이하의 경우도 포함된다. "실질적으로 수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하인 것을 가리킨다.
본 명세서에서 삼방정계 및 능면체정(rhombohedral crystal)계는 육방정계에 포함된다.
(실시형태 1)
본 실시형태에서, 본 발명의 일 형태에 따른 반도체 장치의 구조 및 제작 방법에 대하여 도면을 참조하여 설명한다.
<반도체 장치의 구조>
도 1의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 회로도의 예이다. 도 1의 (A)에 도시된 반도체 장치는 트랜지스터(100), 트랜지스터(200), 커패시터(250), 배선(SL), 배선(BL), 배선(WL), 및 배선(CL)을 포함한다.
트랜지스터(100)의 소스 및 드레인 중 한쪽은 배선(BL)에 전기적으로 접속되고, 트랜지스터(100)의 소스 및 드레인 중 다른 쪽은 배선(SL)에 전기적으로 접속되고, 트랜지스터(100)의 게이트는 트랜지스터(200)의 소스 및 드레인 중 한쪽과 커패시터(250)의 한쪽 전극에 전기적으로 접속된다. 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 배선(BL)에 전기적으로 접속되고, 트랜지스터(200)의 게이트는 배선(WL)에 전기적으로 접속된다. 커패시터(250)의 다른 쪽 전극은 배선(CL)에 전기적으로 접속된다. 또한, 트랜지스터(100)의 게이트와, 트랜지스터(200)의 소스 및 드레인 중 한쪽과, 커패시터(250)의 한쪽 전극을 접속하는 노드를 노드(FN)라고 한다.
따라서, 도 1의 (A)에서의 반도체 장치에서 트랜지스터(200)가 전도(傳導) 상태(온 상태)일 때에 배선(BL)의 전위에 따른 전위가 노드(FN)에 공급된다. 또한, 반도체 장치는 트랜지스터(200)가 비(非)전도 상태(오프 상태)일 때에 노드(FN)의 전위를 유지하는 기능을 가진다. 바꿔 말하면, 도 1의 (A)에서의 반도체 장치는 메모리 장치의 메모리 셀로서 기능한다. 액정 소자 또는 유기 EL(electroluminescence) 소자 등의 표시 소자가 노드(FN)에 전기적으로 접속되는 경우, 도 1의 (A)에서의 반도체 장치는 표시 장치의 화소로서 기능할 수 있다.
트랜지스터(200)의 전도 및 비전도 상태는 배선(WL)에 공급되는 전위에 의하여 제어될 수 있다. 트랜지스터(200)로서 오프 상태 전류가 낮은 트랜지스터를 사용하면, 트랜지스터(200)가 비전도 상태일 때의 노드(FN)의 전위가 오랫동안 유지될 수 있다. 이에 의하여 반도체 장치의 리프레시 동작의 빈도가 저감되어, 반도체 장치의 저소비 전력화로 이어진다. 오프 상태 전류가 낮은 트랜지스터의 예로서는 산화물 반도체를 포함하는 트랜지스터를 들 수 있다.
산화물 반도체막을 포함하는 트랜지스터는 n형 전도성 또는 p형 전도성을 가질 수 있고, 이하에서는 n형 트랜지스터에 대하여 설명한다. 본 명세서에서는, 게이트 전압이 0V일 때 드레인 전류가 흐르지 않는 것으로 간주할 수 있는 트랜지스터를, 노멀리-오프 특성을 가지는 트랜지스터로 정의한다.
배선(CL)에 접지 전위 등의 정전위가 공급된다. 이 경우, 트랜지스터(100)의 외견상의 문턱 전압이 노드(FN)의 전위에 따라 변동된다. 외관상의 문턱 전압이 변화될 때에 트랜지스터(100)의 전도 및 비전도 상태가 변화됨으로써 데이터가 판독될 수 있다.
노드(FN)의 전위를 85℃에서 10년 동안(3.15×108초) 유지하기 위해서는 오프 상태 전류가, 용량 1μF당 및 트랜지스터의 채널 폭 1μm당 4.3yA(욕토암페어, 1yA는 10-24A) 미만인 것이 바람직하다. 이 경우, 노드(FN)에서의 허용 가능한 전위 변동이 0.5V 이내인 것이 바람직하다. 또는, 상기 오프 상태 전류가 95℃에서 1.5yA 미만인 것이 바람직하다. 후술하는 바와 같이 본 발명의 일 형태에 따른 반도체 장치에서, 배리어막 아래의 층들의 수소 농도는 충분히 저감된다. 이 결과, 배리어막 아래의 층들로부터 배리어막 위의 산화물 반도체로의 수소의 확산이 방지될 수 있기 때문에, 상기 산화물 반도체를 포함하는 트랜지스터는 이러한 매우 낮은 오프 상태 전류를 가질 수 있다.
산화물 반도체를 포함하는 트랜지스터의 서브스레숄드 스윙(S값)은, 66mV/dec., 이상, 바람직하게는 60mV/dec., 이상, 더 바람직하게는 50mV/dec., 이상이고 200mV/dec., 이하, 바람직하게는 150mV/dec., 이하, 더 바람직하게는 100mV/dec., 이하, 더욱 바람직하게는 80mV/dec., 이하이다. S값을 작게 하면 트랜지스터가 오프(off)가 되는 특정한 전압에서의 오프 상태 전류가 저하된다.
도 1의 (A)에 도시된 반도체 장치를 매트릭스 형태로 배치하면, 메모리 장치(메모리 셀 어레이)를 형성할 수 있다.
도 1의 (B)는 도 1의 (A)에서의 반도체 장치의 단면도의 예이다.
도 1의 (B)에 도시된 반도체 장치는 트랜지스터(100), 트랜지스터(200), 및 커패시터(250)를 포함한다.
트랜지스터(100)는 반도체 기판(150)을 사용하여 형성된다. 트랜지스터(100)는 반도체 기판(150)의 돌출부, 돌출부 내의 불순물 영역(166), 돌출부의 상면 및 측면과 접촉되는 영역을 포함하는 절연막(162), 절연막(162)을 개재하여 돌출부의 상면 및 측면에 면하는 도전막(164), 및 도전막(164)의 측면과 접촉되는 절연막(160)을 포함한다. 도전막(164)은 트랜지스터(100)의 게이트 전극으로서 기능한다. 불순물 영역(166)은 트랜지스터(100)의 소스 영역 및 드레인 영역으로서 기능한다. 트랜지스터(100)는 반드시 절연막(160)을 포함할 필요는 없다. 반도체 기판(150)의 돌출부 위에 절연막이 제공되어도 좋다. 이 절연막은 돌출부를 형성하기 위한 마스크로서 기능한다.
또한, 여기서 반도체 기판(150)이 돌출부를 포함하는 경우의 예를 나타내지만, 본 발명의 일 형태에 따른 반도체 장치는 이에 한정되지 않는다. 예를 들어, SOI(silicon on insulator) 기판을 가공함으로써 돌출부를 가지는 반도체를 형성하여도 좋다.
트랜지스터(100)는 n채널 트랜지스터 또는 p채널 트랜지스터이라도 좋고, 회로에 따라 적절한 트랜지스터를 사용한다.
예를 들어, 반도체 기판(150)에 단결정 실리콘을 사용할 수 있고, 이 경우 트랜지스터(100)는 고속으로 동작할 수 있다.
도 1의 (B)에 도시된 반도체 장치에서 트랜지스터(200)는, 절연막(예를 들어 절연막(176))을 개재하여 트랜지스터(100) 위에 제공된다. 트랜지스터(100)와 트랜지스터(200) 사이에, 배선으로서 기능하는 복수의 도전막(예를 들어 도전막(173) 및 도전막(174))이 제공된다. 상층과 하층에 제공되는 배선들 및 전극들은, 절연막들에 매립된 복수의 도전막에 의하여 서로 전기적으로 접속된다.
예를 들어, 도 1의 (B)에 도시된 절연막(170)은 수소를 함유하는 절연막인 것이 바람직하다. 수소를 함유하는 절연막(170) 아래에 제공되는 트랜지스터(100)에 실리콘계 반도체 재료를 사용하는 경우, 제 1 가열 처리를 행할 때에 절연막(170) 내의 수소가 실리콘의 댕글링 본드를 종단시키고, 그 결과 트랜지스터(100)의 전기적 특성이 향상될 수 있다.
그러나, 절연막(170)의 수소량은 실리콘의 댕글링 본드를 종단시키는 데 필요한 양보다 많기 때문에 상기 절연막, 또는 배선으로서 기능하는 도전막들에 수소가 남게 된다. 남아 있는 수소는 절연막(170) 위의 산화물 반도체막을 포함하는 트랜지스터(200)에 악영향을 미친다. 구체적으로는, 트랜지스터(200)의 제작 단계 또는 후의 장기 동작에 있어서 수소가 트랜지스터(200)로 이동한다. 수소는 산화물 반도체막에서 캐리어의 생성을 초래하고, 이에 의하여 트랜지스터(200)의 전기적 특성이 열화될 수 있다.
그러므로, 실리콘계 반도체 재료를 포함하는 트랜지스터(100) 위에 산화물 반도체를 포함하는 트랜지스터(200)를 제공하는 경우에는, 트랜지스터들 사이에 수소의 확산을 방지하는 기능을 가지는 배리어막(171)을 제공하는 것이 바람직하다.
하지만, 도전막들을 통하여 트랜지스터(200)가 트랜지스터(100)에 전기적으로 접속되도록 배리어막(171)에 개구를 형성하면, 이 개구를 통하여 수소가 트랜지스터(200)로 이동하여 산화물 반도체막에 들어간다.
그러므로 배리어막(171)의 형성 전에, 제 2 가열 처리에 의하여 탈수소화 또는 탈수화를 행한다. 제 2 가열 처리는 반도체 장치의 도전막 등의 내열성, 및 트랜지스터(100)의 전기적 특성에 악영향을 미치지 않는 범위 내에서 가능한 한 높은 온도로 행해지는 것이 바람직하다. 구체적으로, 제 2 가열 처리는 450℃ 이상 650℃ 미만, 바람직하게는 490℃ 이상 650℃ 미만, 더 바람직하게는 530℃ 이상 650℃ 미만의 온도로 10시간 이하 행해지거나, 또는 650℃ 이상의 온도로 행해져도 좋다. 또한, 제 2 가열 처리는 제 1 가열 처리의 온도 이하의 온도로 행해지는 것이 바람직하다. 이에 의하여, 제 2 가열 처리에 의하여 트랜지스터(100)의 전기적 특성이 열화되는 것이 방지된다. 또한, 제 2 가열 처리는 제 1 가열 처리보다 긴 시간 동안 행해지는 것이 바람직하다. 이에 의하여, 트랜지스터(100)의 전기적 특성을 열화시키지 않고 트랜지스터(200)의 전기적 특성이 향상된다. 또는, 제 2 가열 처리는 제 1 가열 처리의 온도보다 높은 온도로 행해져도 좋다. 이 경우 탈수소화 또는 탈수화가 완전히 행해질 수 있으므로, 트랜지스터(200)의 전기적 특성이 더 향상된다. 제 2 가열 처리가 제 1 처리로서도 작용하는 경우, 제 1 가열 처리는 생략 가능하다.
제 2 가열 처리를 여러 번 행하여도 좋다. 제 2 가열 처리는 금속막 등이 절연막 등으로 덮인 상태로 행해지는 것이 바람직하다.
열 탈착 분광법(이하, TDS(thermal desorption spectroscopy)라고 함)으로 측정되는, 400℃ 이상, 바람직하게는 450℃ 이상의 소정의 온도에서 배리어막(171) 아래의 절연막들로부터 방출되는 수소 분자의 양은, 300℃에서의 수소 분자의 방출량의 130% 이하, 바람직하게는 110% 이하이다. 또는, TDS로 측정되는 450℃에서의 수소 분자의 방출량은, 350℃에서의 수소 분자의 방출량의 130% 이하, 바람직하게는 110% 이하이다. 또한, 온도에 대한 질량 대 전하비 2의 검출 강도는 바람직하게는 400℃에서 4×10-11A 이하이다.
배리어막(171) 자체에 함유되는 물 및 수소의 양도 적은 것이 바람직하다. 예를 들어 배리어막(171)은, TDS로 측정되는 기판 표면 온도 20℃~600℃에서의 수소 분자(질량 대 전하비 m/z=2)의 방출량이, 2×1015/cm2 미만, 바람직하게는 1×1015/cm2 미만, 더 바람직하게는 5×1014/cm2 미만인 재료를 사용하여 형성하는 것이 바람직하다. 또는, 배리어막(171)은, TDS로 측정되는 기판 표면 온도 20℃~600℃에서의 물 분자(질량 대 전하비 m/z=18)의 방출량이, 1×1016/cm2 미만, 바람직하게는 5×1015/cm2 미만, 더 바람직하게는 2×1012/cm2 미만인 재료를 사용하여 형성하는 것이 바람직하다. 또한, 절연막(170)과 접촉되도록 배리어막(도 1의 (B)에서 절연막(170) 상면과 접촉되는 절연막)을 제공하는 것이 바람직하다. 절연막(170)과 접촉되는 배리어막을 반드시 제공할 필요는 없고, 도 4의 (B)에 도시된 바와 같이 생략하여도 좋다.
이러한 구조에 의하여 수소가 하부로부터 상부로 확산되는 것이 방지되기 때문에, 트랜지스터(100)의 전기적 특성이 향상되고, 트랜지스터(200)의 전기적 특성도 향상된다.
복수의 적층된 트랜지스터를 포함하는 이러한 구조는 반도체 장치의 집적도의 증가로 이어진다.
절연막에 개구를 형성하여도 좋고, 이 개구에 매립된 도전막(예를 들어 도 1의 (B)에 도시된 도전막(173))과 도전막을 덮는 절연막 사이에 보이드(175)가 형성되어도 좋다. 또한, 절연막에 개구를 형성하여도 좋고, 이 개구에 매립된 도전막(예를 들어 도 1의 (B)에 도시된 도전막(174))과 평탄화된 절연막 사이에 보이드가 형성되어도 좋다. 평탄화 처리에 사용한 슬러리가, 보이드에 또는 처리를 행한 막 표면에 남아 있어도 좋다. 보이드 또는 슬러리는 막의 응력을 완화시켜 벗겨짐을 억제하기 때문에 생산의 수율이 높아진다.
트랜지스터(200)는 배리어막(171) 위의 돌출부를 가지는 절연막(172); 절연막(172)의 돌출부 위의 산화물 반도체막(206); 산화물 반도체막(206)과 접촉되는 도전막(216a) 및 도전막(216b); 산화물 반도체막(206), 도전막(216a), 및 도전막(216b) 위의 게이트 절연막(212); 및 게이트 절연막(212) 상면과 접촉되고 산화물 반도체막(206)의 상면 및 측면에 면하는 도전막(204)을 포함한다. 또한, 절연막(172)은 반드시 돌출부를 포함할 필요는 없다. 도전막(204)은 트랜지스터(200)의 게이트 전극으로서 기능한다. 도전막(216a) 및 도전막(216b)은 트랜지스터(200)의 소스 전극 및 드레인 전극으로서 기능한다.
또한, 트랜지스터(200)를 덮도록, 수소를 차단하는 기능을 가지는 배리어막(218)을 트랜지스터(200) 위에 형성하는 것이 바람직하다. 배리어막(218) 위에 절연막(219)을 더 제공하여도 좋다.
절연막(172)의 돌출부에 의하여 트랜지스터(200)는, 산화물 반도체막(206)이 도전막(204)의 전계에 의하여 전기적으로 둘러싸일 수 있는 구조를 가지게 된다(반도체가 도전막의 전계에 의하여 전기적으로 둘러싸이는 트랜지스터의 구조를 s-channel(surrounded channel) 구조라고 함). 그래서, 산화물 반도체막(206) 전체(벌크)에 채널이 형성되는 경우가 있다. s-channel 구조에서는 트랜지스터의 드레인 전류가 증가될 수 있으므로, 더 많은 온 상태 전류를 얻을 수 있다. 또한, 산화물 반도체막(206)의 채널 형성 영역 전체가, 도전막(204)의 전계에 의하여 공핍화될 수 있다. 따라서, s-channel 구조를 가지는 트랜지스터의 오프 상태 전류를 더 저감할 수 있다. s-channel 구조를 가지는 반도체 장치에 대해서는 아래의 변형예 4에서 설명한다.
도전막(216a)(및/또는 도전막(216b))의 적어도 일부(또는 전체)는 반도체, 예를 들어 산화물 반도체막(206)의 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전체)에 제공된다.
또는, 도전막(216a)(및/또는 도전막(216b))의 적어도 일부(또는 전체)는 반도체, 예를 들어 산화물 반도체막(206)의 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전체)와 접촉된다. 또는, 도전막(216a)(및/또는 도전막(216b))의 적어도 일부(또는 전체)는 반도체, 예를 들어 산화물 반도체막(206)의 적어도 일부(또는 전체)와 접촉된다.
또는, 도전막(216a)(및/또는 도전막(216b))의 적어도 일부(또는 전체)는 반도체, 예를 들어 산화물 반도체막(206)의 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전체)에 전기적으로 접속된다. 또는, 도전막(216a)(및/또는 도전막(216b))의 적어도 일부(또는 전체)는 반도체, 예를 들어 산화물 반도체막(206)의 적어도 일부(또는 전체)에 전기적으로 접속된다.
또는, 도전막(216a)(및/또는 도전막(216b))의 적어도 일부(또는 전체)는 반도체, 예를 들어 산화물 반도체막(206)의 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전체) 가까이에 제공된다. 또는, 도전막(216a)(및/또는 도전막(216b))의 적어도 일부(또는 전체)는 반도체, 예를 들어 산화물 반도체막(206)의 적어도 일부(또는 전체) 가까이에 제공된다.
또는, 도전막(216a)(및/또는 도전막(216b))의 적어도 일부(또는 전체)는 반도체, 예를 들어 산화물 반도체막(206)의 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전체)의 옆쪽에 제공된다. 또는, 도전막(216a)(및/또는 도전막(216b))의 적어도 일부(또는 전체)는 반도체, 예를 들어 산화물 반도체막(206)의 적어도 일부(또는 전체)의 옆쪽에 제공된다.
또는, 도전막(216a)(및/또는 도전막(216b))의 적어도 일부(또는 전체)는 반도체, 예를 들어 산화물 반도체막(206)의 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전체)의 비스듬히 위에 제공된다. 또는, 도전막(216a)(및/또는 도전막(216b))의 적어도 일부(또는 전체)는 반도체, 예를 들어 산화물 반도체막(206)의 적어도 일부(또는 전체)의 비스듬히 위에 제공된다.
또는, 도전막(216a)(및/또는 도전막(216b))의 적어도 일부(또는 전체)는 반도체, 예를 들어 산화물 반도체막(206)의 표면, 측면, 상면, 및/또는 하면의 적어도 일부(또는 전체) 위에 제공된다. 또는, 도전막(216a)(및/또는 도전막(216b))의 적어도 일부(또는 전체)는 반도체, 예를 들어 산화물 반도체막(206)의 적어도 일부(또는 전체) 위에 제공된다.
도 1의 (B)에 도시된 커패시터(250)는 도전막(216a); 도전막(216a)과 접촉되고 게이트 절연막(212)과 동일한 단계에서 형성되는 절연막(213); 및 절연막(213)과 접촉되고 도전막(204)과 동일한 단계에서 형성되는 도전막(205)을 포함한다. 또한, 도전막(216a)은 커패시터(250)의 한쪽 전극으로서 기능하고 도전막(205)은 커패시터(250)의 다른 쪽 전극으로서 기능한다.
도전막(216b)은 배선(BL)에 전기적으로 접속된다. 도전막(205)은 배선(CL)에 전기적으로 접속된다. 도전막(204)은 배선(WL)에 전기적으로 접속된다.
이하에서는 트랜지스터들(100 및 200) 및 커패시터(250)의 구성 요소와, 구성 요소 간의 절연막들 및 도전막들에 대하여 자세히 설명한다.
반도체 기판(150)에 큰 제한은 없다. 예를 들어, 실리콘, 탄소화 실리콘, 또는 갈륨 비소 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 만들어진 화합물 반도체 기판, 또는 SOI 기판을 사용하여도 좋다. 또는, 반도체 소자가 제공되어 있는 이들 기판 중 어느 것을 사용하여도 좋다. 격자 왜곡을 가지는 실리콘으로 만들어진 반도체 기판을 사용할 수도 있다. 트랜지스터(110)는 GaAs 및 GaAlAs를 사용한 HEMT(high-electron-mobility transistor)이어도 좋다.
불순물 영역(166)은 반도체 기판(150)에 인(P) 또는 비소(As) 등을 첨가함으로써 형성된다. 또한, 여기서는 n형 트랜지스터를 형성하기 위하여 인 또는 비소를 첨가하지만, p형 트랜지스터를 형성하는 경우에는 붕소(B) 또는 알루미늄(Al) 등의 불순물 원소를 첨가하여도 좋다.
절연막(162)은 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 함유하는 절연막의 단층 또는 적층으로 형성되어도 좋다.
절연막(160)은, 절연막(162)과 비슷한 재료를 사용하여 형성될 수 있다.
도전막(164)은 예를 들어, 알루미늄, 타이타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 및 텅스텐 중 1종류 이상을 함유하는 도전막을 사용한 단층 구조 또는 적층 구조를 가지도록 형성되어도 좋다. 도전막(164)은 스퍼터링법, CVD(chemical vapor deposition)법, MBE(molecular beam epitaxy)법, PLD(pulsed laser deposition)법, 또는 ALD(atomic layer deposition)법 등에 의하여 형성되어도 좋다.
또한, CVD법은 플라즈마를 사용하는 PECVD(plasma enhanced CVD)법 및 열을 사용하는 TCVD(thermal CVD(열 CVD))법 등으로 분류될 수 있다. CVD법은, 원료 가스에 따라 MCVD(metal CVD)법 및 MOCVD(metal organic CVD)법으로 더 분류될 수 있다.
PECVD법을 사용하면 비교적 낮은 온도로 고품질의 막을 형성할 수 있다. 플라즈마를 사용하지 않는 TCVD법을 사용하면 플라즈마에 기인하는 대미지가 발생되지 않기 때문에 결함이 적은 막을 형성할 수 있다.
CVD법을 사용하는 경우, 원료 가스의 유량비에 의하여, 형성되는 막의 조성을 제어할 수 있다. 예를 들어 MCVD법 및 MOCVD법에 의하여, 원료 가스의 유량비에 따라 특정한 조성을 가지는 막을 형성할 수 있다. 또한, MCVD법 및 MOCVD법으로 막을 형성하는 중에 원료 가스의 유량비를 바꿈으로써, 조성이 연속적으로 변화한 막을 형성할 수 있다. 원료 가스의 유량비를 바꾸면서 막을 형성하는 경우, 반송 및 압력 조정에 걸리는 시간이 생략되기 때문에, 복수의 퇴적 체임버를 사용하여 막을 형성하는 경우에 비하여 막의 형성에 걸리는 시간이 단축될 수 있다. 그러므로, 트랜지스터를 향상된 생산성으로 제작할 수 있다.
절연막(170)은 수소를 함유하는 절연막, 즉 수소를 방출할 수 있는 절연막인 것이 바람직하다. 예를 들어, 절연막(170)으로서 질화 실리콘막 또는 질화 산화 실리콘막을 사용할 수 있다. 트랜지스터(100)에 실리콘계 반도체 재료를 사용하는 경우, 절연막(170) 내의 수소가 반도체 기판(150) 내의 실리콘의 댕글링 본드를 종단시키고, 그 결과 트랜지스터(100)의 전기적 특성이 향상될 수 있다.
배리어막(171)은 트랜지스터(100)로부터의 불순물의 확산을 방지하는 기능을 가진다. 배리어막(171)은 예를 들어, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 또는 YSZ(yttria-stabilized zirconia) 등을 함유하는 절연막을 사용한 단층 구조 또는 적층 구조를 가지도록 형성하여도 좋다. 배리어막(171)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성하여도 좋다. 특히, DC 스퍼터링법을 채용하면 퇴적에서 발생되는 먼지를 저감할 수 있고 막 두께를 균일하게 할 수 있기 때문에 바람직하다.
절연막(172)은 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 함유하는 절연막의 단층 또는 적층으로 형성되어도 좋다.
절연막(172)은 화학량론적 조성에서의 산소보다 높은 비율로 산소를 함유하는 영역을 포함하는 것이 바람직하다. 화학량론적 조성에서의 산소보다 높은 비율로 산소를 함유하는 영역을 포함하는 절연막(172)은 산화물 반도체막(206)에 산소를 공급하는 기능을 가질 수 있다.
절연막(172)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성하여도 좋다.
또한, 절연막(172)이 적층막인 경우, 적층막에서의 막들이 상술한 형성 방법 등의 상이한 형성 방법으로 형성되어도 좋다. 예를 들어, 제 1 층을 CVD법으로 형성하여도 좋고, 제 2 층을 ALD법으로 형성하여도 좋다. 또는, 제 1 층을 스퍼터링법으로 형성하여도 좋고, 제 2 층을 ALD법으로 형성하여도 좋다. 이와 같이 상이한 형성 방법을 사용함으로써, 막들이 상이한 기능 또는 상이한 성질을 가질 수 있다. 그리고, 이 막들을 적층함으로써 적층막으로서 더 적절한 막을 형성할 수 있다.
바꿔 말하면, 제 n 막을 스퍼터링법, CVD법, MBE법, PLD법, 및 ALD법 등 중 적어도 하나로 형성하고, 제 (n+1) 막을 스퍼터링법, CVD법, MBE법, PLD법, 및 ALD법 등 중 적어도 하나로 형성한다(n은 자연수). 또한, 제 n 막 및 제 (n+1) 막을 동일한 형성 방법으로 형성하여도 좋고 상이한 형성 방법으로 형성하여도 좋다. 또한, 제 n 막 및 제 (n+2) 막을 동일한 형성 방법으로 형성하여도 좋다. 또는, 모든 막을 동일한 형성 방법으로 형성하여도 좋다.
절연막(172)이 되는 절연막의 표면을 평탄화하기 위하여, CMP(chemical mechanical polishing) 처리를 행하여도 좋다. CMP 처리에 의하여, 절연막(172)이 되는 절연막은 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 평균 표면 거칠기(Ra)를 가지게 된다. Ra가 상술한 값 이하이면 산화물 반도체막(206)의 결정성이 증가될 수 있는 경우가 있다. Ra는 AFM(atomic force microscope)을 사용하여 측정될 수 있다.
산화물 반도체막(206)에 사용될 수 있는 산화물 반도체는, 인듐을 함유하는 산화물이다. 산화물은, 예를 들어 인듐을 함유함으로써 높은 캐리어 이동도(전자 이동도)를 가질 수 있다. 산화물 반도체는 원소 M을 함유하는 것이 바람직하다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등인 것이 바람직하다. 원소 M으로서 사용될 수 있는 다른 원소는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 이트륨, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 및 텅스텐 등이다. 또한, 상술한 원소 중 2개 이상을 조합하여 원소 M으로서 사용하여도 좋다. 원소 M은 예를 들어, 산소와의 결합 에너지가 높은 원소이다. 원소 M은 예를 들어, 산화물의 에너지 갭을 크게 할 수 있는 원소이다. 또한, 산화물 반도체는 아연을 함유하는 것이 바람직하다. 산화물이 아연을 함유하면, 예를 들어 산화물이 쉽게 결정화될 수 있다.
또한, 산화물 반도체는, 인듐을 함유하는 산화물에 한정되지 않는다. 산화물 반도체는 예를 들어, 아연 주석 산화물 또는 갈륨 주석 산화물이어도 좋다.
산화물 반도체에는 에너지 갭이 큰 산화물을 사용한다. 예를 들어, 산화물 반도체의 에너지 갭은 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 더 바람직하게는 3eV 이상 3.5eV 이하이다.
이하에서는, 산화물 반도체에서의 불순물의 영향에 대하여 설명한다. 트랜지스터의 안정적인 전기적 특성을 얻기 위해서는, 산화물 반도체의 불순물 농도를 저감하여 캐리어 밀도를 낮게 함으로써 산화물 반도체를 고순도화하는 것이 효과적이다. 산화물 반도체의 캐리어 밀도는 1×1017/cm3 미만, 1×1015/cm3 미만, 또는 1×1013/cm3 미만으로 한다. 산화물 반도체의 불순물 농도를 저감하기 위해서는, 산화물 반도체에 인접한 막의 불순물 농도도 저감하는 것이 바람직하다.
또한, 반도체막의 불순물이란, 예를 들어 반도체막의 주성분 이외의 원소를 말한다. 예를 들어, 농도 0.1atomic% 미만의 원소는 불순물이다. 불순물이 함유되면, 예를 들어 반도체막에 DOS(density of state)가 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하될 수 있다. 반도체막이 산화물 반도체막인 경우, 반도체막의 특성을 변화시키는 불순물의 예로서는, 1족 원소, 2족 원소, 14족 원소, 15족 원소, 및 주성분 이외의 전이 금속을 들 수 있고, 구체적으로 예를 들어, 수소(물에 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 반도체막이 산화물 반도체막인 경우, 불순물이 들어감으로써 산소 빈자리가 형성될 수 있다.
산화물 반도체막 내와 산화물 반도체막과 외부의 계면 부근에 DOS가 존재하면, DOS가 산화물 반도체막을 포함하는 트랜지스터의 열화를 초래할 수 있다. 산화물 반도체막 내와 산화물 반도체막의 계면 부근의 DOS에 대해서는 산소(O), 산소 빈자리(VO), 및 수소(H)의 위치 및 결합 관계에 기초하여 설명이 가능하다. 이하에서, 특성의 이해를 위하여 우리 모델의 개념을 설명한다.
우리 결론은, 안정적인 전기적 특성을 가지는 트랜지스터를 제작하기 위해서는 산화물 반도체막 내와 산화물 반도체막의 계면 부근의 DOS를 저감하는 것(고순도 진성 상태를 만드는 것)이 중요하다. DOS를 저감하기 위해서는 산소 빈자리 및 수소를 저감하여야 한다. 이하에서, 산화물 반도체막 내와 계면 부근의 DOS를 최소화하기 위하여 왜 산소 빈자리 및 수소를 저감해야 하는지에 대하여, 모델을 사용하여 설명한다.
도 10은 산화물 반도체막 내와 산화물 반도체막의 계면 부근의 DOS의 밴드 구조를 도시한 것이다. 이하에서는 산화물 반도체막이 인듐, 갈륨, 및 아연을 함유하는 산화물 반도체막인 것을 전제로 하여 설명한다.
DOS에는 얕은 위치의 DOS(shallow level DOS)와 깊은 위치의 DOS(deep level DOS)의 2종류가 있다. 또한, 본 명세서에서 얕은 위치의 DOS는 전도대 하단의 에너지(Ec)와 미드 갭(mid gap) 사이에 있는 DOS를 말한다. 그러므로, 예를 들어 얕은 위치의 DOS는 전도대 하단의 에너지에 더 가깝게 위치한다. 또한, 본 명세서에서 깊은 위치의 DOS는 원자가대 상단의 에너지(Ev)와 미드 갭 사이에 있는 DOS를 말한다. 그러므로, 예를 들어 깊은 위치의 DOS는 원자가대 상단의 에너지보다 미드 갭에 더 가깝게 위치한다.
따라서, 산화물 반도체막에는 2종류의 얕은 위치의 DOS가 있다. 하나는 산화물 반도체막 표면 부근(절연막(insulator)과의 계면, 또는 절연막과의 계면 부근)의 DOS, 즉 surface shallow DOS이다. 다른 하나는 산화물 반도체막 내의 DOS, 즉 bulk shallow DOS이다. 또한, 깊은 위치의 DOS의 종류로서는, 산화물 반도체막 내의 DOS, 즉 bulk deep DOS가 있다.
이들 종류의 DOS는 다음과 같이 작용할 가능성이 있다. 산화물 반도체막의 표면 부근의 surface shallow DOS는 전도대 하단으로부터 얕은 위치에 있기 때문에, surface shallow DOS에서 전하의 포획 및 소실이 쉽게 일어난다. 산화물 반도체막 내의 bulk shallow DOS는 산화물 반도체막의 표면 부근의 surface shallow DOS에 비하여 전도대 하단으로부터 깊은 위치에 있기 때문에, bulk shallow DOS에서는 전하의 소실이 쉽게 일어나지 않는다.
이하에서, 산화물 반도체막에서 DOS의 원인이 되는 원소에 대하여 설명한다.
예를 들어, 산화물 반도체막 위에 산화 실리콘막을 형성하는 경우, 산화물 반도체막에 함유되는 인듐이 산화 실리콘막에 들어가, 실리콘과 치환됨으로써 얕은 위치의 DOS를 형성한다.
예를 들어, 산화물 반도체막과 산화 실리콘막의 계면에서, 산화물 반도체막에 함유되는 산소와 인듐의 결합이 끊어져 산소와 실리콘의 결합이 발생된다. 이것은 실리콘과 산소의 결합 에너지가 인듐과 산소의 결합 에너지보다 높고, 실리콘의 원자가(4가)가 인듐의 원자가(3가)보다 큰 것에 기인한다. 산화물 반도체막에 함유되는 산소가 실리콘에 의하여 포획됨으로써, 인듐에 결합된 산소의 사이트는 산소 빈자리가 된다. 또한, 이 현상은 표면뿐만 아니라 산화물 반도체막 내에 실리콘이 함유되는 경우에도 마찬가지로 생긴다. 이러한 산소 빈자리는 깊은 위치의 DOS를 형성한다.
실리콘뿐만 아니라 다른 요인에 의해서도, 인듐과 산소의 결합이 끊어질 수 있다. 예를 들어, 인듐, 갈륨, 및 아연을 함유하는 산화물 반도체막에서, 인듐과 산소의 결합은 산소와 갈륨 또는 아연과의 결합보다 약하기 때문에 끊어지기 더 쉽다. 이 이유로, 플라즈마 대미지 또는 스퍼터링 입자로 인한 대미지에 의하여 인듐과 산소의 결합이 끊어져, 산소 빈자리가 생성될 수 있다. 이 산소 빈자리는 깊은 위치의 DOS를 형성한다. 이 깊은 위치의 DOS는 정공을 포획할 수 있으므로 정공 트랩(정공 포획 중심)으로서 작용한다. 이것은 이 산소 빈자리가 산화물 반도체막 내에 bulk deep DOS를 형성하는 것을 의미한다.
산소 빈자리에 기인하는 이러한 깊은 위치의 DOS는, 수소 때문에 산화물 반도체막의 표면 부근에 surface shallow DOS를 형성하거나 또는 산화물 반도체막 내에 bulk shallow DOS를 형성하는 요인 중 하나이다.
이러한 산소 빈자리는 DOS를 형성하기 때문에, 산화물 반도체막에 대하여 산소 빈자리는 불안정 요인이다. 또한, 산화물 반도체막에서 산소 빈자리는 수소를 포획하여 준안정 상태가 된다. 즉, 깊은 위치의 DOS를 형성하며 정공을 포획할 수 있는 정공 트랩인 산소 빈자리가 수소를 포획하면, 얕은 위치의 DOS가 형성된다. 이 결과 얕은 위치의 DOS가, 전자를 포획할 수 있는 전자 트랩으로서 작용하거나 또는 전자의 발생원으로서 작용할 수 있다. 이와 같이, 산소 빈자리가 수소를 포획한다. 그러나, 산화물 반도체막에서의 수소의 위치에 따라서는 산소 빈자리는 양(중성 또는 양)으로 또는 음(중성 또는 음)으로 대전될 수 있다. 그러므로, 수소는 산화물 반도체막을 포함하는 트랜지스터에 악영향을 미칠 수 있다.
SIMS로 측정되는 산화물 반도체의 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 산화물 반도체에 질소가 함유되면, 캐리어 밀도가 증대되는 경우가 있다. SIMS로 측정되는 산화물 반도체의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
산화물 반도체의 수소 농도를 저감하기 위해서는 절연막(172)의 수소 농도를 저감하는 것이 바람직하다. SIMS로 측정되는 절연막(172)의 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 산화물 반도체의 질소 농도를 저감하기 위해서는 절연막(172)의 질소 농도를 저감하는 것이 바람직하다. SIMS로 측정되는 절연막(172)의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
산화물 반도체의 수소 농도를 저감하기 위해서는 게이트 절연막(212)의 수소 농도를 저감하는 것이 바람직하다. SIMS로 측정되는 게이트 절연막(212)의 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 미만으로 한다. 산화물 반도체의 질소 농도를 저감하기 위해서는 게이트 절연막(212)의 질소 농도를 저감하는 것이 바람직하다. SIMS로 측정되는 게이트 절연막(212)의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
산화물 반도체에서의 실리콘은 캐리어 트랩 또는 캐리어 발생원으로서 작용하는 경우가 있다. 그러므로, SIMS(secondary ion mass spectrometry)로 측정되는, 산화물 반도체와 절연막(172) 사이의 영역에서의 실리콘 농도는 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만으로 한다. SIMS로 측정되는 산화물 반도체와 절연막(172) 사이의 영역에서의 실리콘 농도는 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만으로 한다.
<산화물 반도체막의 구조>
이하에서는 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 단결정 산화물 반도체막과 비단결정 산화물 반도체막으로 분류된다. 비단결정 산화물 반도체막의 예로서는, CAAC-OS(c-axis aligned crystalline oxide semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 및 비정질 산화물 반도체막을 들 수 있다.
또 다른 관점에서, 산화물 반도체막은 비정질 산화물 반도체막과 결정성 산화물 반도체막으로 분류된다. 결정성 산화물 반도체막의 예로서는 단결정 산화물 반도체막, CAAC-OS막, 다결정 산화물 반도체막, 및 미결정 산화물 반도체막을 들 수 있다.
<CAAC-OS막>
먼저, CAAC-OS막에 대하여 설명한다. 또한, CAAC-OS막은 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체막이라고 할 수 있다.
CAAC-OS막은 복수의 c축 배향된 결정부(펠릿이라고도 함)를 가지는 산화물 반도체막의 하나이다.
TEM(transmission electron microscope)을 사용하여 얻은 CAAC-OS막의 명시야상과 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는 복수의 펠릿이 관찰될 수 있다. 그러나, 고분해능 TEM 이미지에서 펠릿들의 경계, 즉 결정립계가 명확히 관찰되지 않는다. 그러므로, CAAC-OS막에서는 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다.
이하에서 TEM으로 관찰한 CAAC-OS막에 대하여 설명한다. 도 12의 (A)는 샘플 표면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS막의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는 구면 수차 보정(spherical aberration corrector) 기능을 사용하여 얻어진다. 구면 수차 보정 기능을 사용하여 얻어진 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEM-ARM200F, JEOL Ltd. 제조)을 사용하여 얻을 수 있다.
도 12의 (B)는 도 12의 (A) 중 영역(1)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 12의 (B)는 펠릿에서 금속 원자들이 층상으로 배열되어 있는 것을 나타내고 있다. 각 금속 원자층은, CAAC-OS막이 형성되는 표면(이하에서 이 표면을 형성 표면이라고 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형태를 가지며, 형성 표면 또는 CAAC-OS막의 상면에 평행하게 배열된다.
도 12의 (B)에 나타낸 바와 같이, CAAC-OS막은 특징적인 원자 배열을 가진다. 도 12의 (C)에서 특징적인 원자 배열을 보조선으로 나타내었다. 도 12의 (B) 및 (C)는, 펠릿의 크기가 1nm~3nm 정도이고, 펠릿들의 기울기에 기인하는 틈의 크기가 0.8nm 정도임을 제시하고 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 할 수도 있다.
여기서 Cs 보정 고분해능 TEM 이미지에 따라, 기판(5120) 위의 CAAC-OS막에서의 펠릿(5100)의 모식적인 배열을, 벽돌 또는 블록이 쌓인 것과 같은 구조로 도시하였다(도 12의 (D) 참조). 도 12의 (C)와 같이 펠릿들이 기울어져 있는 부분은 도 12의 (D)에 나타낸 영역(5121)에 상당한다.
도 13의 (A)는 샘플 표면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS막의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 13의 (B), (C), 및 (D)는 각각 도 13의 (A) 중 영역(1), 영역(2), 및 영역(3)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 13의 (B), (C), 및 (D)는, 펠릿에서 금속 원자들이 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 나타내고 있다. 그러나, 상이한 펠릿들 사이에서 금속 원자의 배열에 규칙성은 없다.
다음에, X선 회절(XRD: X-ray diffraction)에 의하여 분석한 CAAC-OS막에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4 결정을 포함하는 CAAC-OS막의 구조를 분석하면, 도 14의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 부근일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래한 것으로, CAAC-OS막의 결정이 c축 배향을 가지고 c축이 형성 표면 또는 CAAC-OS막의 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다.
또한, out-of-plane법에 의한 CAAC-OS막의 구조 분석에서, 2θ가 31° 부근일 때의 피크에 더하여 2θ가 36° 부근일 때에 또 하나의 피크가 나타날 수 있다. 2θ가 36° 부근일 때의 피크는 CAAC-OS막의 일부에 c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. out-of-plane법에 의하여 분석한 CAAC-OS막에서는, 2θ가 31° 부근일 때 피크가 나타나고 2θ가 36° 부근일 때 피크가 나타나지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 샘플에 X선이 입사하는 in-plane법에 의한 CAAC-OS막의 구조 분석에서는, 2θ가 56° 부근일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. CAAC-OS막의 경우, 2θ를 56° 부근에 고정하고 샘플 표면의 법선 벡터를 축(φ축)으로 샘플을 회전시키면서 분석(φ 스캔)을 행하여도, 도 14의 (B)에 나타낸 바와 같이 피크가 명확하게 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 부근에 고정하고 φ 스캔을 행하면, 도 14의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에서 유래하는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석에 의하여, CAAC-OS막에서 a축 및 b축의 방향이 상이한 것이 나타내어진다.
다음에, 전자 회절에 의하여 분석한 CAAC-OS막에 대하여 설명한다. 예를 들어, 프로브 직경이 300nm인 전자선이 샘플 표면에 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS막에 입사되면, 도 15의 (A)에 나타낸 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 얻어질 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS막에 포함되는 펠릿이 c축 배향을 가지고 c축이 형성 표면 또는 CAAC-OS막의 상면에 실질적으로 수직인 방향으로 배향되는 것이 나타내어진다. 한편, 도 15의 (B)는 프로브 직경이 300nm인 전자선을 샘플 표면에 수직인 방향으로 동일한 샘플에 입사시키는 식으로 얻은 회절 패턴을 나타낸 것이다. 도 15의 (B)에 나타낸 바와 같이 고리형의 회절 패턴이 관찰된다. 그러므로, 전자 회절에 의해서도, CAAC-OS막에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 가지지 않는 것이 나타내어진다. 도 15의 (B)에서의 제 1 고리는 InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 도 15의 (B)에서의 제 2 고리는 (110)면 등에서 유래하는 것으로 생각된다.
또한, CAAC-OS막은 결함 상태의 밀도가 낮은 산화물 반도체막이다. 산화물 반도체막의 결함으로서는 예를 들어, 불순물로 인한 결함 및 산소 빈자리가 있다. 따라서, CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막, 또는 산소 빈자리의 양이 적은 산화물 반도체막이라고 할 수 있다.
산화물 반도체막에 함유되는 불순물은 캐리어 트랩으로서 작용하거나 또는 캐리어 발생원으로서 작용할 수 있다. 또한, 산화물 반도체에서의 산소 빈자리는 캐리어 트랩으로서 작용하거나, 또는 거기에 수소가 포획되면 캐리어 발생원으로서 작용한다.
또한, 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속 원소 등의, 산화물 반도체막의 주성분 이외의 원소를 의미한다. 예를 들어, 산화물 반도체막에 포함되는 금속 원소보다 산소와의 결합력이 더 높은 원소(구체적으로, 실리콘 등)는 산화물 반도체막으로부터 산소를 추출하고, 이 결과 산화물 반도체막의 원자 배열이 흐트러져 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시킨다.
결함 상태의 밀도가 낮은(산소 빈자리의 양이 적은) 산화물 반도체막은 낮은 캐리어 밀도를 가질 수 있다. 이러한 산화물 반도체막을 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막이라고 한다. CAAC-OS막은 불순물 농도가 낮고 결함 상태의 밀도가 낮다. 즉, CAAC-OS막은 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막이 되기 쉽다. 따라서, CAAC-OS막을 포함하는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리-온이 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 상기 산화물 반도체막의 캐리어 트랩에 의하여 포획된 전하는 방출될 때까지 긴 시간이 걸린다. 포획된 전하는 고정 전하처럼 작용할 수 있다. 그러므로, 불순물 농도가 높고 결함 상태의 밀도가 높은 산화물 반도체막을 포함하는 트랜지스터는 불안정한 전기적 특성을 가질 수 있다. 그러나, CAAC-OS막을 포함하는 트랜지스터는 전기적 특성의 변동이 작고 신뢰성이 높다.
CAAC-OS막은 결함 상태의 밀도가 낮기 때문에, 광 조사 등에 의하여 생성되는 캐리어가 결함 상태에 포획되기 어렵다. 따라서, CAAC-OS막을 사용한 트랜지스터는 가시광 또는 자외광의 조사로 인한 전기적 특성의 변동이 작다.
<미결정 산화물 반도체막>
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 고분해능 TEM 이미지에서 결정부가 관찰되는 영역, 및 결정부가 명확히 관찰되지 않는 영역을 가진다. 대부분의 경우, 미결정 산화물 반도체막에 포함되는 결정부의 크기는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하이다. 크기가 1nm 이상 10nm 이하, 또는 크기가 1nm 이상 3nm 이하인 미결정인 나노 결정(nc)을 포함하는 산화물 반도체막을 특히 nc-OS(nanocrystalline oxide semiconductor)막이라고 한다. nc-OS의 고분해능 TEM 이미지에서는 예를 들어, 결정립계가 명확히 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS막의 펠릿의 기원과 동일한 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS막의 결정부를 펠릿이라고 하는 경우가 있다.
nc-OS막에서 미소 영역(예를 들어 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 가진다. nc-OS막에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체에서 배향의 질서가 바르지 않다. 따라서, 분석 방법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별하지 못한다. 예를 들어, 펠릿의 크기보다 큰 직경의 X선을 사용하는 XRD 장치로 out-of-plane법에 의하여 nc-OS막의 구조 분석을 행하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 크기보다 큰 프로브 직경(예를 들어, 50nm 이상)의 전자선을 사용하여 nc-OS막의 전자 회절(이 전자 회절을 제한 시야 전자 회절이라고도 함)을 행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 펠릿의 크기와 가깝거나 작은 전자선을 적용하면, nc-OS막의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS막의 나노빔 전자 회절 패턴에, 휘도가 높은 환상(고리형)의 패턴을 가지는 영역이 나타나는 경우가 있다. nc-OS막의 나노빔 전자 회절 패턴에서도 고리형의 영역에 복수의 스폿이 나타나는 경우가 있다.
펠릿(나노 결정) 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS막을 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체막 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체막이라고 할 수도 있다.
nc-OS막은 비정질 산화물 반도체막에 비하여 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 상태의 밀도가 더 낮은 경향이 있다. 또한, nc-OS막에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 그러므로, nc-OS막은 CAAC-OS막보다 결함 상태의 밀도가 높다.
<비정질 산화물 반도체막>
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 흐트러진 원자 배열을 가지고 결정부를 가지지 않는 산화물 반도체막이며, 석영과 같이 무정형 상태로 존재하는 산화물 반도체막이 그 일례이다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서 결정부는 보이지 않는다.
XRD 장치를 사용하여 out-of-plane법에 의하여 비정질 산화물 반도체막의 구조 분석을 행하면, 결정면을 나타내는 피크가 나타나지 않는다. 비정질 산화물 반도체막의 전자 회절을 행하면 헤일로 패턴이 관찰된다. 또한, 비정질 산화물 반도체막의 나노빔 전자 회절을 행하면 스폿이 관찰되지 않고 헤일로 패턴만 나타난다.
비정질 구조에 대해서는 다양한 견해가 있다. 예를 들어 원자 배열이 전혀 질서를 가지지 않는 구조를 완전한 비정질 구조라고 부른다. 한편, 최근접 원자간 거리 또는 제 2 근접 원자간 거리까지 질서를 가지지만 장거리 질서를 가지지 않는 구조를 비정질 구조라고도 부른다. 따라서 가장 엄격한 정의에 따르면, 원자 배열에 무시하여도 될 정도라도 질서가 있다면, 산화물 반도체막을 비정질 산화물 반도체막이라고 부를 수는 없다. 적어도 장거리 질서를 가지는 산화물 반도체막을 비정질 산화물 반도체막이라고 부를 수는 없다. 따라서, 예를 들어 CAAC-OS막 및 nc-OS막은 결정부가 존재하기 때문에 비정질 산화물 반도체막 또는 완전한 비정질 산화물 반도체막이라고 부를 수는 없다.
<a-like OS(amorphous-like oxide semiconductor)막>
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막의 중간의 구조를 가져도 좋다. 이러한 구조를 가지는 산화물 반도체막을 특히 a-like OS막이라고 한다.
a-like OS막의 고분해능 TEM 이미지에서는 보이드(void)가 관찰될 수 있다. 또한, 고분해능 TEM 이미지에서 결정부가 명확히 관찰되는 영역, 및 결정부가 관찰되지 않는 영역이 있다.
a-like OS막은 보이드를 포함하기 때문에 불안정한 구조를 가진다. 이하에서는 a-like OS막이 CAAC-OS막 및 nc-OS막에 비하여 불안정한 구조를 가진다는 것을 증명하기 위하여, 전자 조사에 기인하는 구조의 변화에 대하여 설명한다.
전자 조사를 행할 샘플로서 a-like OS막(샘플 A), nc-OS막(샘플 B), 및 CAAC-OS막(샘플 C)을 준비한다. 각 샘플은 In-Ga-Zn 산화물이다.
먼저, 각 샘플의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 샘플이 결정부를 가지는 것을 나타낸다.
또한, 어느 부분을 결정부로 간주할지는 다음과 같이 결정한다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 가지는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 격자 줄무늬(lattice fringe) 사이의 격자간 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 16은 각 샘플의 결정부(22지점~45지점)의 평균 크기의 변화를 나타낸 것이다. 또한, 결정부의 크기는 격자 줄무늬의 길이와 대응한다. 도 16은, a-like OS막에서의 결정부의 크기가 누적 전자 조사량의 증가에 따라 커지는 것을 나타내고 있다. 구체적으로는 도 16에서 (1)로 나타낸 바와 같이, TEM 관찰의 시작에서 1.2nm 정도였던 결정부(초기 핵이라고도 함)가, 누적 전자 조사량이 4.2×108e-/nm2가 되었을 때에 2.6nm 정도의 크기로 성장한다. 한편, nc-OS막 및 CAAC-OS막의 결정부의 크기는 전자 조사의 시작부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지 보이는 변화가 작다. 구체적으로는, 도 16에서 (2) 및 (3)으로 나타낸 바와 같이 누적 전자 조사량에 상관없이 nc-OS막의 결정의 평균 크기는 1.4nm 정도이고, CAAC-OS막의 결정의 평균 크기는 2.1nm 정도이다.
이와 같이, a-like OS막에서의 결정부의 성장은 전자 조사에 의하여 유발된다. 한편, nc-OS막 및 CAAC-OS막에서는 결정부의 성장이 전자 조사에 의하여 거의 유발되지 않는다. 그러므로, a-like OS막은 nc-OS막 및 CAAC-OS막에 비하여 불안정한 구조를 가진다.
a-like OS막은 보이드를 포함하기 때문에 nc-OS막 및 CAAC-OS막보다 밀도가 낮다. 구체적으로, a-like OS막의 밀도는 동일한 조성을 가지는 단결정 산화물 반도체막의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS막 및 CAAC-OS막 각각의 밀도는 동일한 조성을 가지는 단결정 산화물 반도체막의 밀도의 92.3% 이상 100% 미만이다. 또한, 밀도가 이 단결정 산화물 반도체막의 밀도의 78% 미만인 산화물 반도체막은 퇴적이 어렵다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체막의 경우, 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체막의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자수비가 In:Ga:Zn=1:1:1인 산화물 반도체의 경우, nc-OS막 및 CAAC-OS막 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 특정한 조성을 가지는 산화물 반도체가 단결정 구조로 존재할 수 없을 가능성이 있다. 이 경우, 조성이 상이한 단결정 산화물 반도체들을 적절한 비로 조합함으로써, 원하는 조성의 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 가지는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체막은 다양한 구조와 다양한 특성을 가진다. 또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2개 이상의 막을 포함하는 적층막이어도 좋다.
<퇴적 모델>
이하에서는 CAAC-OS막 및 nc-OS막의 퇴적 모델의 예에 대하여 설명한다.
도 17의 (A)는 스퍼터링법에 의하여 CAAC-OS막을 퇴적하는 퇴적 체임버 내의 모식도이다.
타깃(5130)이 백킹 플레이트(backing plate)에 부착되어 있다. 백킹 플레이트를 개재하여 타깃(5130)을 향하도록 복수의 마그넷이 제공된다. 복수의 마그넷은 자기장을 생성한다. 마그넷의 자기장을 이용하여 퇴적 속도를 높이는 스퍼터링법을 마그네트론 스퍼터링법이라고 한다.
기판(5120)은 타깃(5130)에 면하도록 배치되고, 거리 d(타깃-기판 거리(T-S 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하이다. 퇴적 체임버는 대부분이 퇴적 가스(예를 들어, 산소 가스, 아르곤 가스, 또는 산소를 5vol% 이상으로 함유하는 혼합 가스)로 채워져 있고, 퇴적 체임버의 압력은 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5130)에 일정한 값 이상의 전압을 인가함으로써 방전이 시작하고, 플라즈마가 관찰된다. 자기장은 타깃(5130) 부근에 고밀도 플라즈마 영역을 형성한다. 고밀도 플라즈마 영역에서는 퇴적 가스가 이온화되어, 이온(5101)이 발생된다. 이온(5101)의 예로서는 산소의 양이온(O＋) 및 아르곤의 양이온(Ar＋)을 들 수 있다.
여기서 타깃(5130)은, 복수의 결정립을 포함하며 적어도 하나의 결정립에 벽개(劈開)면이 존재하는 다결정 구조를 가진다. 도 18의 (A)는 예로서 타깃(5130)에 포함되는 InGaZnO4 결정의 구조를 나타낸 것이다. 또한, 도 18의 (A)는 b축에 평행한 방향으로부터 InGaZnO4 결정을 관찰한 경우의 구조를 나타낸 것이다. 도 18의 (A)는, Ga-Zn-O층에서의 산소 원자들이 인접한 Ga-Zn-O층의 산소 원자들에 근접하여 위치하는 것을 가리킨다. 산소 원자가 음의 전하를 가짐으로써, 인접한 2개의 Ga-Zn-O층 사이에 척력이 발생한다. 이 결과, InGaZnO4 결정은 인접한 2개의 Ga-Zn-O층 사이에 벽개면을 가지게 된다.
고밀도 플라즈마 영역에서 발생된 이온(5101)은, 전계에 의하여 타깃(5130)쪽으로 가속되어, 타깃(5130)에 충돌한다. 이때, 벽개면으로부터 평판상(펠릿상)의 스퍼터링 입자인 펠릿(5100a) 및 펠릿(5100b)이 분리되어, 스퍼터링된다. 또한, 펠릿(5100a) 및 펠릿(5100b)의 구조는 이온(5101)의 충돌의 충격에 의하여 변형될 수 있다.
펠릿(5100a)은 삼각형의 평면, 예를 들어 정삼각형의 평면을 가지는 평판상(펠릿상)의 스퍼터링 입자이다. 펠릿(5100b)은 육각형의 평면, 예를 들어 정육각형의 평면을 가지는 평판상(펠릿상)의 스퍼터링 입자이다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판상(펠릿상)의 스퍼터링 입자를 통틀어 펠릿(5100)이라고 부른다. 펠릿(5100)의 평평한 평면의 형상은 삼각형 또는 육각형에 한정되지 않는다. 예를 들어, 평평한 평면이 2개 이상의 삼각형이 조합되어 형성된 형상을 가져도 좋다. 예를 들어, 2개의 삼각형(예를 들어, 정삼각형)이 조합되어 사각형(예를 들어, 마름모)이 형성되어도 좋다.
펠릿(5100)의 두께는 퇴적 가스의 종류 등에 따라 결정된다. 펠릿(5100)의 두께는 균일한 것이 바람직하고, 이 이유는 후술한다. 또한, 스퍼터링 입자는 두께가 두꺼운 주사위 형상보다 두께가 얇은 펠릿 형상인 것이 바람직하다. 예를 들어, 펠릿(5100)의 두께는 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하이다. 또한, 예를 들어, 펠릿(5100)의 폭은 1nm 이상 3nm 이하, 바람직하게는 1.2nm 이상 2.5nm 이하이다. 펠릿(5100)은 도 16의 (1)의 설명에서의 초기 핵에 상당한다. 예를 들어, In-Ga-Zn 산화물을 포함하는 타깃(5130)에 이온(5101)이 충돌하면, 도 18의 (B)에 나타낸 바와 같이 Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3층을 포함하는 펠릿(5100)이 분리된다. 또한, 도 18의 (C)는 c축에 평행한 방향으로부터 관찰한, 분리된 펠릿(5100)의 구조를 나타낸 것이다. 펠릿(5100)은 2개의 Ga-Zn-O층(빵)과 In-O층(속재료)을 포함하는 나노미터 크기의 샌드위치 구조를 가진다.
펠릿(5100)은, 플라즈마를 통과할 때에 전하를 받아, 그 측면이 음 또는 양으로 대전될 수 있다. 펠릿(5100)에서 예를 들어, 그 측면에 위치하는 산소 원자가 음으로 대전될 수 있다. 측면들이 동일한 극성으로 대전되면 전하들이 서로 반발하기 때문에, 펠릿(5100)이 평판(펠릿) 형상을 유지할 수 있게 된다. CAAC-OS막이 In-Ga-Zn 산화물인 경우, 인듐 원자에 결합된 산소 원자가 음으로 대전될 가능성이 있다. 또한, 인듐 원자, 갈륨 원자, 또는 아연 원자에 결합된 산소 원자가 음으로 대전될 가능성이 있다. 또한 펠릿(5100)은, 플라즈마를 통과할 때에 인듐 원자, 갈륨 원자, 아연 원자, 또는 산소 원자 등에 결합됨으로써 성장할 수 있다. 도 16의 (2)와 (1)의 크기의 차이는 플라즈마에서의 성장의 양에 상당한다. 여기서, 기판(5120)의 온도가 실온 정도인 경우, 기판(5120) 상의 펠릿(5100)은 거의 성장하지 않기 때문에 nc-OS막이 형성된다(도 17의 (B) 참조). nc-OS막의 퇴적은 실온에서 행해질 수 있기 때문에, 기판(5120)이 대형인 경우에 nc-OS막을 퇴적할 수 있다. 또한, 펠릿(5100)을 플라즈마에서 성장시키기 위해서는, 스퍼터링에서의 퇴적 전력을 높이는 것이 효과적이다. 퇴적 전력을 높게 함으로써 펠릿(5100)의 구조를 안정화할 수 있다.
도 17의 (A) 및 (B)에 나타낸 바와 같이, 펠릿(5100)은 플라즈마에서 연과 같이 날아, 기판(5120)까지 훨훨 날아오른다. 펠릿(5100)은 대전되어 있기 때문에, 펠릿(5100)이 다른 펠릿(5100)이 이미 퇴적된 영역에 가까워지면 반발이 일어난다. 여기서, 기판(5120) 위에서 기판(5120)의 상면에 평행한 방향의 자기장(수평 자기장이라고도 함)이 발생된다. 기판(5120)과 타깃(5130) 사이에 전위차가 주어지고, 이에 따라 기판(5120)으로부터 타깃(5130)을 향하여 전류가 흐른다. 따라서, 펠릿(5100)은 기판(5120) 상면에서 자기장 및 전류의 효과에 의하여 힘(로런츠 힘(Lorentz force))을 받는다. 이것은, 플레밍의 왼손 법칙에 의하여 설명할 수 있다.
펠릿(5100)의 질량은 원자의 질량보다 크다. 따라서, 펠릿(5100)이 기판(5200)의 상면 위를 이동하게 하기 위해서는 펠릿(5100)에 외부로부터 어떠한 힘을 가하는 것이 중요하다. 그 힘의 1종류는 자기장 및 전류의 작용에 의하여 발생되는 힘일 수 있다. 펠릿(5100)에 충분한 힘을 가하여 펠릿(5100)이 기판(5120)의 상면 위를 이동하게 하기 위해서는, 이 상면에, 기판(5120)의 상면에 평행한 방향의 자기장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 더욱 바람직하게는 50G 이상인 영역을 제공하는 것이 바람직하다. 또는 이 상면에, 기판(5120)의 상면에 평행한 방향의 자기장이 기판(5120)의 상면에 수직인 방향의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상, 더욱 바람직하게는 5배 이상인 영역을 제공하는 것이 바람직하다.
이때, 마그넷과 기판(5120)이 상대적으로 이동하거나 또는 회전함으로써, 기판(5120)의 상면에서의 수평 자기장의 방향이 계속해서 변화한다. 따라서, 기판(5120)의 상면에서 펠릿(5100)이 다양한 방향의 힘을 받아, 다양한 방향으로 이동할 수 있다.
또한, 도 17의 (A)에 나타낸 바와 같이 기판(5120)이 가열되는 경우, 펠릿(5100)과 기판(5120) 사이에서 마찰 등으로 인한 저항이 낮다. 이 결과, 펠릿(5100)은 기판(5120) 상면 위를 활공한다. 펠릿(5100)의 활공은 평평한 평면이 기판(5120)에 면하는 상태에서 일어난다. 그리고 펠릿(5100)이, 이미 퇴적되어 있는 다른 펠릿(5100)의 측면에 도달하면, 펠릿(5100)의 측면들이 결합한다. 이때, 펠릿(5100)의 측면 상의 산소 원자가 이탈된다. 이탈된 산소 원자에 의하여, CAAC-OS막의 산소 빈자리가 채워질 수 있기 때문에, CAAC-OS막이 낮은 결함 상태의 밀도를 가지게 된다. 또한, 기판(5120)의 상면의 온도는 예를 들어, 100℃ 이상 500℃ 미만, 150℃ 이상 450℃ 미만, 또는 170℃ 이상 400℃ 미만이다. 따라서, 기판(5120)이 대형인 경우에도 CAAC-OS막을 퇴적할 수 있다.
또한, 기판(5120) 상에서 펠릿(5100)이 가열됨으로써 원자가 재배열되어, 이온(5101)의 충돌에 의하여 발생된 구조 변형이 감소될 수 있다. 구조 변형이 감소된 펠릿(5100)은, 실질적으로 단결정이다. 펠릿(5100)이 실질적으로 단결정이기 때문에, 펠릿들(5100)이 결합되고 나서 가열되더라도 펠릿(5100) 자체의 신축이 거의 일어나지 않는다. 따라서, 펠릿(5100) 사이의 틈이 커지는 것으로 인한 결정립계 등의 결함의 형성을 방지할 수 있어, 크레바스의 생성을 방지할 수 있다.
CAAC-OS막은, 한 장의 판(板)과 같은 단결정 산화물 반도체막의 구조를 가지는 것이 아니라, 펠릿(5100)(나노 결정)의 집합이 벽돌 또는 블록이 쌓인 듯한 배열을 가진다. 또한, 펠릿들(5100) 사이에 결정립계가 존재하지 않는다. 따라서, 퇴적 중의 가열, 또는 퇴적 후의 가열 또는 휨으로 인하여 CAAC-OS막에 축소 등의 변형이 생긴 경우에도, 국부 응력을 완화하거나 또는 변형을 풀어주는 것이 가능하다. 따라서, 이 구조는 플렉시블 반도체 장치에 적합하다. 또한, nc-OS막은 펠릿(5100)(나노 결정)이 무질서하게 쌓인 배열을 가진다.
타깃(5130)이 이온(5101)으로 스퍼터링될 때에, 펠릿(5100)에 더하여 산화 아연 등이 분리될 수 있다. 산화 아연은 펠릿(5100)보다 가볍기 때문에, 펠릿(5100)보다 먼저 기판(5120) 상면에 도달한다. 이 결과, 산화 아연이 0.1nm 이상 10nm 이하, 0.2nm 이상 5nm 이하, 또는 0.5nm 이상 2nm 이하의 두께를 갖는 산화 아연층(5102)을 형성한다. 도 19의 (A)~(D)는 단면 모식도이다.
도 19의 (A)에 도시된 바와 같이, 산화 아연층(5102) 위에 펠릿(5105a) 및 펠릿(5105b)이 퇴적된다. 여기서, 펠릿(5105a) 및 펠릿(5105b)의 측면들이 서로 접촉된다. 그리고, 펠릿(5105c)이 펠릿(5105b) 위에 퇴적되어 펠릿(5105b) 위를 활공한다. 또한, 산화 아연과 함께 타깃으로부터 분리된 복수의 입자(5103)가, 기판(5120)으로부터의 열에 의하여 결정화되어, 펠릿(5105a)의 다른 측면에 영역(5105a1)을 형성한다. 또한, 복수의 입자(5103)는 산소, 아연, 인듐, 또는 갈륨 등을 포함할 수 있다.
그리고, 도 19의 (B)에 도시된 바와 같이, 영역(5105a1)이 펠릿(5105a)의 일부로 성장하여 펠릿(5105a2)을 형성한다. 또한, 펠릿(5105c)의 측면은 펠릿(5105b)의 다른 측면과 접촉된다.
다음에, 도 19의 (C)에 도시된 바와 같이 펠릿(5105d)이 펠릿(5105a2) 및 펠릿(5105b) 위에 퇴적되어 펠릿(5105a2) 및 펠릿(5105b) 위를 활공한다. 또한, 펠릿(5105c)의 다른 측면을 향하여, 펠릿(5105e)이 산화 아연층(5102) 위를 활공한다.
그리고, 도 19의 (D)에 도시된 바와 같이, 펠릿(5105d)의 측면이 펠릿(5105a2)의 측면과 접촉되도록 펠릿(5105d)이 배치된다. 또한, 펠릿(5105e)의 측면은 펠릿(5105c)의 다른 측면과 접촉된다. 산화 아연과 함께 타깃(5130)으로부터 분리된 복수의 입자(5103)가, 기판(5120)으로부터의 열에 의하여 결정화되어, 펠릿(5105d)의 다른 측면에 영역(5105d1)을 형성한다.
상술한 바와 같이, 퇴적된 펠릿들이 서로 접촉되도록 배치되고, 펠릿의 측면들에서 결정 성장이 일어남으로써, 기판(5120) 위에 CAAC-OS막이 형성된다. 따라서, CAAC-OS막의 각 펠릿은 nc-OS막의 그것보다 크다. 도 16의 (3)와 (2)의 크기의 차이는 퇴적 후의 성장의 양에 상당한다.
펠릿들 사이의 틈이 매우 작으면, 펠릿들이 큰 펠릿을 형성할 수 있다. 큰 펠릿은 단결정 구조를 가진다. 예를 들어, 펠릿의 크기는 위에서 봤을 때 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하일 수 있다. 이 경우, 미세한 트랜지스터에 사용되는 산화물 반도체층에서, 채널 형성 영역이 큰 펠릿 내에 들어갈 수 있다. 즉, 단결정 구조를 가지는 영역을 채널 형성 영역으로서 사용할 수 있다. 또한, 펠릿의 크기가 커지면, 단결정 구조를 가지는 영역을 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역으로서 사용할 수 있다.
이와 같이, 트랜지스터의 채널 형성 영역 등이 단결정 구조를 가지는 영역에 형성되면, 트랜지스터의 주파수 특성이 증가될 수 있는 경우가 있다.
이러한 모델에 나타낸 바와 같이 펠릿(5100)이 기판(5120) 상에 퇴적되는 것으로 생각된다. 그러므로, 형성 표면이 결정 구조를 가지지 않는 경우에도 CAAC-OS막을 퇴적할 수 있기 때문에, 이 경우의 성장 기구(機構)는 에피택셜 성장과는 다르다. 또한, CAAC-OS막의 형성에는 레이저 결정화가 필요하지 않고, 대형 유리 기판 등 위에도 균일한 막을 형성할 수 있다. 예를 들어, 기판(5120)의 상면(형성 표면)이 비정질 구조를 가지는(예를 들어 상면이 비정질 산화 실리콘으로 형성되는) 경우에도, CAAC-OS막을 형성할 수 있다.
또한 CAAC-OS막의 형성에 있어서, 형성 표면이 요철을 가지는 경우에도, 펠릿(5100)은 형성 표면인 기판(5120)의 상면 형상에 따라 배열되는 것을 알았다. 예를 들어, 기판(5120) 상면이 원자 레벨로 평탄한 경우, 펠릿(5100)은 a-b면에 평행한 평평한 평면이 아래를 향하도록 배열된다. 펠릿(5100)의 두께가 균일한 경우, 두께가 균일하고 평탄하며 높은 결정성을 가지는 층이 형성된다. n개의 층(n은 자연수)을 적층함으로써, CAAC-OS를 얻을 수 있다.
기판(5120) 상면이 요철을 가지는 경우, 형성되는 CAAC-OS막은, 각각에서 펠릿(5100)이 요철을 따라 배열된 n개의 층(n은 자연수)이 적층된 구조를 가진다. 기판(5120)이 요철을 가지기 때문에, CAAC-OS막에서 펠릿들(5100) 사이에 틈이 생기기 쉬운 경우가 있다. 또한, 이러한 경우에도 분자간 힘에 의하여, 펠릿들(5100)은 요철이 있는 표면에도 펠릿들 사이의 틈이 가능한 한 작게 되도록 배열된다. 따라서, 형성 표면이 요철을 가지는 경우에도 결정성이 높은 CAAC-OS막을 얻을 수 있다.
이러한 모델에 따라 CAAC-OS막이 퇴적되기 때문에, 스퍼터링 입자는 두께가 얇은 펠릿 형상을 가지는 것이 바람직하다. 또한, 스퍼터링 입자가 두께가 두꺼운 주사위 형상을 가지는 경우, 기판(5120)에 면하는 평면이 달라지기 때문에 두께 및 결정의 배향이 균일하지 못하는 경우가 있다.
상술한 퇴적 모델에 따라, 비정질 구조를 가지는 형성 표면에도 높은 결정성을 가지는 CAAC-OS막을 형성할 수 있다.
여기서, 산화물 반도체가 3층 구조를 가지는 경우에 대하여 도 1의 (C)를 참조하여 설명한다.
산화물 반도체막(206b)(중층)에 대해서는 상술한 산화물 반도체에 대한 설명을 참조할 수 있다. 산화물 반도체막(206a)(하층) 및 산화물 반도체막(206c)(상층)은 산화물 반도체막(206b)에 포함되는 산소 이외의 원소 중 하나 이상을 포함한다. 산화물 반도체막(206a) 및 산화물 반도체막(206c)이 각각 산화물 반도체막(206b)에 포함되는 산소 이외의 원소 중 하나 이상을 포함하기 때문에, 산화물 반도체막(206a)과 산화물 반도체막(206b)의 계면, 및 산화물 반도체막(206b)과 산화물 반도체막(206c)의 계면에서, 계면 상태가 형성되기 어렵다.
산화물 반도체막(206a)으로서 In-M-Zn 산화물을 사용하는 경우, Zn 및 O를 고려하지 않을 때 In의 비율을 50atomic% 미만, M의 비율을 50atomic% 이상으로 하는 것이 바람직하고, In의 비율을 25atomic% 미만, M의 비율을 75atomic% 이상으로 하는 것이 더 바람직하다. 산화물 반도체막(206b)으로서 In-M-Zn 산화물을 사용하는 경우, Zn 및 O를 고려하지 않을 때 In의 비율을 25atomic% 이상, M의 비율을 75atomic% 미만으로 하는 것이 바람직하고, In의 비율을 34atomic% 이상, M의 비율을 66atomic% 미만으로 하는 것이 더 바람직하다. 산화물 반도체막(206c)으로서 In-M-Zn 산화물을 사용하는 경우, Zn 및 O를 고려하지 않을 때 In의 비율을 50atomic% 미만, M의 비율을 50atomic% 이상으로 하는 것이 바람직하고, In의 비율을 25atomic% 미만, M의 비율을 75atomic% 이상으로 하는 것이 더 바람직하다. 또한, 산화물 반도체막(206c)은 산화물 반도체막(206a)과 동일한 종류의 산화물을 사용하여 형성되어도 좋다.
여기서, 산화물 반도체막(206a)과 산화물 반도체막(206b) 사이에, 산화물 반도체막(206a)과 산화물 반도체막(206b)의 혼합 영역이 있는 경우가 있다. 또한, 산화물 반도체막(206b)과 산화물 반도체막(206c) 사이에, 산화물 반도체막(206b)과 산화물 반도체막(206c)의 혼합 영역이 있는 경우가 있다. 혼합 영역은 계면 상태 밀도가 낮다. 이 이유로, 산화물 반도체막(206a), 산화물 반도체막(206b), 및 산화물 반도체막(206c)의 적층은 각 계면, 및 계면 부근에서 에너지가 연속적으로 변화되는(연속 접합) 밴드 구조를 가진다.
여기서, 밴드 구조에 대하여 설명한다. 이해하기 쉽게 하기 위하여, 절연막(172), 산화물 반도체막(206a), 산화물 반도체막(206b), 산화물 반도체막(206c), 및 게이트 절연막(212) 각각의 전도대 하단의 에너지(Ec)와 함께 밴드 구조를 도시하였다.
도 9의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체막(206a), 산화물 반도체막(206b), 및 산화물 반도체막(206c)에서 전도대 하단의 에너지는 연속적으로 변화된다. 이것은, 산화물 반도체막(206a), 산화물 반도체막(206b), 및 산화물 반도체막(206c)에서 구성 원소가 공통되고 산화물 반도체막(206a), 산화물 반도체막(206b), 및 산화물 반도체막(206c)에서 산소가 확산되기 쉽다는 점에서도 이해할 수 있다. 따라서, 산화물 반도체막(206a), 산화물 반도체막(206b), 및 산화물 반도체막(206c)은 조성이 다른 막의 적층이면서 연속적인 물리적 성질을 가진다.
동일한 주성분을 함유하는, 적층된 산화물 반도체막들은 단순히 적층되는 것이 아니라, 연속 접합(여기서는 특히 전도대 하단의 에너지가 층들 사이에서 연속적으로 변화되는 U자형 우물(U-shaped well) 구조)을 가지도록 형성된다. 바꿔 말하면 적층 구조는, 각 계면에 포획 중심 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 존재하지 않도록 형성된다. 다층막에서 적층된 층들 사이에 불순물이 존재하면, 에너지 밴드의 연속성이 소실되어, 포획 또는 재결합에 의하여 캐리어가 소멸된다.
또한, 도 9의 (A)는, 산화물 반도체막(206a)의 Ec와 산화물 반도체막(206c)의 Ec가 서로 같은 경우를 도시한 것이지만, 이들이 서로 달라도 좋다. 예를 들어, 산화물 반도체막(206c)의 Ec가 산화물 반도체막(206a)의 Ec보다 높은 경우의 밴드 구조의 일부를 도 9의 (B)에 도시하였다.
도 9의 (A) 및 (B)에 도시된 바와 같이, 산화물 반도체막(206b)이 우물로서 작용하고, 트랜지스터(200)의 채널이 산화물 반도체막(206b)에 형성된다. 또한, 전도대 하단의 에너지가 연속적으로 변화되기 때문에, 산화물 반도체막(206a), 산화물 반도체막(206b), 및 산화물 반도체막(206c)을 U자형 우물이라고 할 수도 있다. 이러한 구조를 가지도록 형성되는 채널을 매몰 채널(buried channel)이라고 할 수도 있다.
또한, 산화 실리콘막 등의 절연막과, 산화물 반도체막(206a) 및 산화물 반도체막(206c) 각각과의 계면 부근에는, 불순물 또는 결함에 기인한 포획 상태가 형성될 수 있다. 산화물 반도체막(206a) 및 산화물 반도체막(206c)의 존재에 의하여, 산화물 반도체막(206b)을 포획 상태에서 떨어지게 할 수 있다. 그러나, 산화물 반도체막(206a) 또는 산화물 반도체막(206c)의 Ec와, 산화물 반도체막(206b)의 Ec의 에너지 차가 작으면, 산화물 반도체막(206b)의 전자가 상기 에너지 차를 넘어 포획 상태에 도달할 수 있다. 음의 전하가 되는 전자가 포획 상태에 의하여 포획되면, 절연막과의 계면에 음의 전하가 생겨, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다.
따라서 트랜지스터의 문턱 전압의 변화를 저감하기 위해서는, 산화물 반도체막(206b)의 Ec와, 산화물 반도체막들(206a 및 206c) 각각의 Ec와의 에너지 차가 필요하다. 에너지 차는 0.1eV 이상인 것이 바람직하고, 0.15eV 이상인 것이 더 바람직하다.
산화물 반도체막들(206a, 206b, 및 206c)은 결정부를 포함하는 것이 바람직하다. 특히, c축이 배향된 결정을 사용하면 트랜지스터가 안정적인 전기적 특성을 가질 수 있다.
도 9의 (B)에 도시된 밴드 구조에서 산화물 반도체막(206c) 대신에, 산화물 반도체막(206b)과 게이트 절연막(212) 사이에 In-Ga 산화물(예를 들어, 원자수비가 In:Ga=7:93)을 제공하여도 좋다.
산화물 반도체막(206b)에는 산화물 반도체막들(206a 및 206c) 각각보다 전자 친화력이 높은 산화물을 사용한다. 예를 들어, 산화물 반도체막(206b)에는 산화물 반도체막들(206a 및 206c) 각각보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하만큼 높은 산화물을 사용한다. 또한, 전자 친화력이란 진공 준위와 전도대 하단의 에너지 차를 말한다.
산화물 반도체막들(206a 및 206c)에 In-Ga-Zn 산화물을 사용하는 경우, In 대 Ga 대 Zn의 원자수비가 1:1:1, 2:2:1, 3:1:2, 1:3:2, 1:3:4, 1:4:3, 1:5:4, 1:6:6, 2:1:3, 1:6:4, 1:9:6, 1:1:4, 및 1:1:2 중 어느 것인 재료를 사용하여, 산화물 반도체막(206a) 및 산화물 반도체막(206c) 각각이 산화물 반도체막(206b)보다 낮은 전자 친화력을 가지도록 한다.
이때, 게이트 전극에 전계를 인가하면, 산화물 반도체막들(206a 및 206c)에서 가장 높은 전자 친화력을 가지는 산화물 반도체막(206b)에 채널이 형성된다.
또한, 트랜지스터의 온 상태 전류를 증가시키기 위해서는 산화물 반도체막(206c)의 두께가 가능한 한 얇은 것이 바람직하다. 예를 들어, 산화물 반도체막(206c)의 두께를 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하로 한다. 한편 산화물 반도체막(206c)은, 인접한 절연막에 포함되는 산소 이외의 원소(실리콘 등)가 채널이 형성되는 산화물 반도체막(206b)에 들어가는 것을 차단하는 기능을 가진다. 이 이유로, 산화물 반도체막(206c)은 어느 정도의 두께를 가지는 것이 바람직하다. 예를 들어, 산화물 반도체막(206c)의 두께는 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상으로 한다.
신뢰성을 향상시키기 위해서는, 산화물 반도체막(206a)의 두께가 두껍고 산화물 반도체막(206c)의 두께가 얇은 것이 바람직하다. 구체적으로는 산화물 반도체막(206a)의 두께를 20nm 이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상으로 한다. 두께가 20nm 이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상인 산화물 반도체막(206a)에 의하여, 인접한 절연막과 산화물 반도체막(206a)의 계면에서 채널이 형성되는 산화물 반도체막(206b)까지의 거리를 20nm 이상, 바람직하게는 30nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상으로 할 수 있다. 또한, 반도체 장치의 생산성이 저하될 수 있기 때문에 산화물 반도체막(206a)의 두께는 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하로 한다.
예를 들어, SIMS로 측정되는 산화물 반도체막(206b)과 산화물 반도체막(206a) 사이의 영역에서의 실리콘 농도는 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만으로 한다. SIMS로 측정되는 산화물 반도체막(206b)과 산화물 반도체막(206c) 사이의 영역에서의 실리콘 농도는 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 2×1018atoms/cm3 미만으로 한다.
산화물 반도체막(206b)의 수소 농도를 저감하기 위해서는, 산화물 반도체막(206a) 및 산화물 반도체막(206c)의 수소 농도를 저감하는 것이 바람직하다. SIMS로 측정되는 산화물 반도체막(206a) 및 산화물 반도체막(206c)의 수소 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 산화물 반도체막(206b)의 질소 농도를 저감하기 위해서는, 산화물 반도체막(206a) 및 산화물 반도체막(206c)의 질소 농도를 저감하는 것이 바람직하다. SIMS로 측정되는 산화물 반도체막(206a) 및 산화물 반도체막(206c)의 질소 농도는 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
상술한 3층 구조는 예이다. 예를 들어, 산화물 반도체막(206a) 또는 산화물 반도체막(206c)이 없는 2층 구조를 채용하여도 좋다.
도 2의 (A)에 도시된 바와 같이 산화물 반도체막(206)과 게이트 절연막(212) 사이에 산화물 반도체막(215)을 제공하여도 좋다. 바꿔 말하면 산화물 반도체막(215)이, 채널 폭 방향에서 산화물 반도체막(206)의 상면 및 측면과 접촉되는 영역을 포함한다. 산화물 반도체막(215)이 산화물 반도체막(206)의 측면과 접촉되는 영역을 포함함으로써 산화물 반도체막(206)의 측면이 보호될 수 있다. 이 경우, 산화물 반도체막(215)을 제공하지 않는 경우에 비하여 산화물 반도체막(206)의 측면에서의 계면 상태 밀도를 저감할 수 있다. 따라서, 산화물 반도체막(215)에 의하여 트랜지스터의 전기적 특성의 변동을 억제할 수 있어, 반도체 장치의 신뢰성을 높게 할 수 있다. 산화물 반도체막(215)에 대해서는 산화물 반도체막(206c)의 설명을 참조할 수 있다.
도전막들(216a 및 216b)은 각각 예를 들어, 알루미늄, 타이타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 및 텅스텐 중 1종류 이상을 함유하는 도전막을 사용한 단층 구조 또는 적층 구조를 가지도록 형성되어도 좋다.
도전막들(216a 및 216b)이 되는 도전막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등으로 형성할 수 있다.
도전막(216a) 및 도전막(216b)은, 도전막들(216a 및 216b)이 되는 도전막을 형성하고 나서 일부를 에칭하는 식으로 형성한다. 그러므로, 도전막을 형성할 때에 산화물 반도체막(206)이 대미지를 받지 않는 형성 방법을 채용하는 것이 바람직하다. 바꿔 말하면, 도전막을 MCVD법 등에 의하여 형성하는 것이 바람직하다.
또한, 도전막들(216a 및 216b)을 각각 적층 구조를 가지도록 형성하는 경우에는, 적층막의 층들을 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, 또는 MOCVD법 등), MBE법, PLD법, 및 ALD법 등, 상이한 형성 방법으로 형성하여도 좋다. 예를 들어, 제 1 층을 MOCVD법으로 형성하여도 좋고, 제 2 층을 스퍼터링법으로 형성하여도 좋다. 또는, 제 1 층을 ALD법으로 형성하여도 좋고, 제 2 층을 MOCVD법으로 형성하여도 좋다. 또는, 제 1 층을 ALD법으로 형성하여도 좋고, 제 2 층을 스퍼터링법으로 형성하여도 좋다. 또는, 제 1 층을 ALD법으로 형성하여도 좋고, 제 2 층을 스퍼터링법으로 형성하여도 좋고, 제 3 층을 ALD법으로 형성하여도 좋다. 이와 같이 상이한 형성 방법을 사용함으로써, 막들이 상이한 기능 또는 상이한 성질을 가질 수 있다. 그리고, 이 막들을 적층함으로써 적층막으로서 더 적절한 막을 형성할 수 있다.
바꿔 말하면, 도전막들(216a 및 216b)이 각각 적층막인 경우에는 예를 들어, 제 n 막을 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, 또는 MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나로 형성하고, 제 (n+1) 막을 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, 또는 MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나로 형성한다(n은 자연수). 제 n 막과 제 (n+1) 막을 상이한 형성 방법으로 형성하여도 좋다. 또한, 제 n 막 및 제 (n+2) 막을 동일한 형성 방법으로 형성하여도 좋다. 또는, 모든 막을 동일한 형성 방법으로 형성하여도 좋다.
또한, 도전막(216a)((216b)), 또는 적층된 도전막(216a)((216b))에서의 적어도 하나의 막과, 산화물 반도체막(206), 또는 적층된 산화물 반도체막(206)에서의 적어도 하나의 막을 동일한 형성 방법으로 형성하여도 좋다. 예를 들어, 양쪽 모두를 ALD법으로 형성하여도 좋다. 이 결과, 이들을 대기에 노출시키지 않고 형성할 수 있기 때문에 불순물이 들어가는 것을 방지할 수 있다. 또는, 예를 들어 산화물 반도체막(206)과 접촉되는 도전막(216a)((216b))과, 도전막(216a)((216b))과 접촉되는 산화물 반도체막(206)을 동일한 형성 방법으로 형성하여도 좋다. 이 결과, 동일한 체임버에서 형성을 행할 수 있기 때문에 불순물이 들어가는 것을 방지할 수 있다. 상술한 바와 같이 산화물 반도체막(206)과 도전막(216a)((216b))뿐만 아니라 서로 인접한 다른 막들에도 동일한 형성 방법을 채용하여도 좋다. 또한, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법은 이에 한정되지 않는다.
또한, 도전막(216a)((216b)), 또는 적층된 도전막(216a)((216b))에서의 적어도 하나의 막과, 산화물 반도체막(206), 또는 적층된 산화물 반도체막(206)에서의 적어도 하나의 막과, 절연막(172), 또는 적층된 절연막(172)에서의 적어도 하나의 막을 동일한 형성 방법으로 형성하여도 좋다. 예를 들어, 모두를 ALD법으로 형성하여도 좋다. 이 결과, 이들을 대기에 노출시키지 않고 형성할 수 있기 때문에 불순물이 들어가는 것을 방지할 수 있다. 또한, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법은 이에 한정되지 않는다.
게이트 절연막(212)은 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 함유하는 절연막의 단층 또는 적층으로 형성되어도 좋다.
또한, 게이트 절연막(212)을 적층 구조를 가지도록 형성하는 경우에는, 적층 구조의 막들을 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, 또는 MOCVD법 등), MBE법, PLD법, 및 ALD법 등, 상이한 형성 방법으로 형성하여도 좋다. 예를 들어, 제 1 층을 MOCVD법으로 형성하여도 좋고, 제 2 층을 스퍼터링법으로 형성하여도 좋다. 또는, 제 1 층을 ALD법으로 형성하여도 좋고, 제 2 층을 MOCVD법으로 형성하여도 좋다. 또는, 제 1 층을 ALD법으로 형성하여도 좋고, 제 2 층을 스퍼터링법으로 형성하여도 좋다. 또는, 제 1 층을 ALD법으로 형성하여도 좋고, 제 2 층을 스퍼터링법으로 형성하여도 좋고, 제 3 층을 ALD법으로 형성하여도 좋다. 이와 같이 상이한 형성 방법을 사용함으로써, 막들이 상이한 기능 또는 상이한 성질을 가질 수 있다. 그리고, 이 막들을 적층함으로써 적층막으로서 더 적절한 막을 형성할 수 있다.
바꿔 말하면, 게이트 절연막(212)이 적층막인 경우에는 예를 들어, 제 n 막을 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, 또는 MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나로 형성하고, 제 (n+1) 막을 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, 또는 MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나로 형성한다(n은 자연수). 제 n 막과 제 (n+1) 막을 상이한 형성 방법으로 형성하여도 좋다. 또한, 제 n 막 및 제 (n+2) 막을 동일한 형성 방법으로 형성하여도 좋다. 또는, 모든 막을 동일한 형성 방법으로 형성하여도 좋다.
또한, 게이트 절연막(212), 또는 적층된 게이트 절연막(212)에서의 적어도 하나의 막과, 도전막(216a)((216b)), 또는 적층된 도전막(216a)((216b))에서의 적어도 하나의 막을 동일한 형성 방법으로 형성하여도 좋다. 예를 들어, 양쪽 모두를 ALD법으로 형성하여도 좋다. 이 결과, 이들을 대기에 노출시키지 않고 형성할 수 있기 때문에 불순물이 들어가는 것을 방지할 수 있다. 또는, 예를 들어 게이트 절연막(212)과 접촉되는 도전막(216a)((216b))과, 도전막(216a)((216b))과 접촉되는 게이트 절연막(212)을 동일한 형성 방법으로 형성하여도 좋다. 이 결과, 동일한 체임버에서 형성을 행할 수 있기 때문에 불순물이 들어가는 것을 방지할 수 있다.
또한, 게이트 절연막(212), 또는 적층된 게이트 절연막(212)에서의 적어도 하나의 막과, 도전막(216a)((216b)), 또는 적층된 도전막(216a)((216b))에서의 적어도 하나의 막과, 산화물 반도체막(206), 또는 적층된 산화물 반도체막(206)에서의 적어도 하나의 막과, 절연막(172), 또는 적층된 절연막(172)에서의 적어도 하나의 막을 동일한 형성 방법으로 형성하여도 좋다. 예를 들어, 모두를 ALD법으로 형성하여도 좋다. 이 결과, 이들을 대기에 노출시키지 않고 형성할 수 있기 때문에 불순물이 들어가는 것을 방지할 수 있다. 또한, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법은 이에 한정되지 않는다.
게이트 절연막(212)의 적층 구조의 예에 대하여 설명한다. 게이트 절연막(212)은 예를 들어, 산소, 질소, 실리콘, 또는 하프늄을 포함한다. 구체적으로는, 게이트 절연막(212)은 산화 하프늄과, 산화 실리콘 또는 산화 질화 실리콘을 포함하는 것이 바람직하다.
산화 하프늄은 산화 실리콘 및 산화 질화 실리콘보다 유전율이 높다. 따라서, 산화 하프늄을 사용함으로써, 물리적인 두께를 등가 산화물 두께(equivalent oxide thickness)보다 두껍게 할 수 있으므로, 등가 산화물 두께가 10nm 이하, 또는 5nm 이하인 경우에도 터널 전류로 인한 누설 전류를 낮게 할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 가지는 산화 하프늄은 비정질 구조를 가지는 산화 하프늄보다 유전율이 높다. 따라서, 오프 상태 전류가 낮은 트랜지스터를 얻기 위해서는 결정 구조를 가지는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계 결정 구조, 정방정계 결정 구조, 및 입방정계 결정 구조를 들 수 있다. 또한, 본 발명의 일 형태는 상술한 예에 한정되지 않는다.
결정 구조를 가지는 산화 하프늄이 형성되는 표면은 결함에 기인한 계면 상태를 가지는 경우가 있다. 이 계면 상태는 포획 중심으로서 기능할 수 있다. 그러므로, 산화 하프늄이 트랜지스터의 채널 영역에 근접하여 제공되면, 상기 계면 상태로 인하여 트랜지스터의 전기적 특성이 열화될 수 있다. 그러므로, 계면 상태의 영향을 줄이기 위하여, 트랜지스터의 채널 영역과 산화 하프늄 사이에 또 하나의 층을 제공함으로써 채널 영역과 산화 하프늄을 서로 떨어지게 하는 것이 바람직한 경우가 있다. 상기 층은 완충 기능을 가진다. 완충 기능을 가지는 층은 게이트 절연막(212)에 포함되어도 좋고, 또는 산화물 반도체막(206)에 포함되어도 좋다. 바꿔 말하면, 완충 기능을 가지는 층에 산화 실리콘, 산화 질화 실리콘, 또는 산화물 반도체 등을 사용할 수 있다. 예를 들어, 완충 기능을 가지는 층에 채널 영역으로서 기능하는 반도체보다 에너지 갭이 큰 반도체 또는 절연체를 사용한다. 또는, 완충 기능을 가지는 층에 예를 들어, 채널 영역으로서 기능하는 반도체보다 전자 친화력이 작은 반도체 또는 절연체를 사용한다. 또는, 예를 들어 완충 기능을 가지는 층에, 채널 영역으로서 기능하는 반도체보다 이온화 에너지가 큰 반도체 또는 절연체를 사용한다.
한편, 결정 구조를 가지는 산화 하프늄의 계면 상태(포획 중심)에 의하여 전하가 포획됨으로써, 트랜지스터의 문턱 전압이 제어될 수 있다. 전하가 안정적으로 존재하기 위해서는, 예를 들어 채널 영역과 산화 하프늄 사이에 산화 하프늄보다 에너지 갭이 큰 절연체를 제공한다. 또는, 산화 하프늄보다 전자 친화력이 작은 반도체 또는 절연체를 제공한다. 또는, 산화 하프늄보다 이온화 에너지가 큰 반도체 또는 절연체를 제공한다. 이러한 반도체 또는 절연체를 사용함으로써, 계면 상태에 의하여 포획된 전하의 방출이 억제되어, 전하가 오랫동안 유지될 수 있다.
이러한 절연체의 예로서 산화 실리콘 및 산화 질화 실리콘을 들 수 있다. 게이트 절연막(212)의 계면 상태가 전하를 포획하기 위해서는, 산화물 반도체막(206)으로부터 게이트 전극으로서 기능하는 도전막(204)으로 전자가 이동하여야 한다. 구체적인 예로서, 높은 온도(예를 들어 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하) 하에서 도전막(204)의 전위를 소스 및 드레인 전극들로서 기능하는 도전막들(216a 및 216b)의 전위보다 높은 전위로 1초 이상, 대표적으로는 1분 이상 유지하면 좋다.
이와 같이 게이트 절연막(212) 등의 계면 상태에 의하여 원하는 양의 전자가 포획되는 트랜지스터에서는 문턱 전압이 양의 방향으로 변동된다. 도전막(204)의 전압 또는 전압의 인가 시간을 조정함으로써, 포획되는 전자의 양(문턱 전압의 변화량)을 제어할 수 있다. 또한, 전하를 포획할 수 있는 한, 게이트 절연막(212)에 전하를 포획하기 위한 막을 제공할 필요는 없다. 비슷한 구조를 가지는 적층막을 절연막(172)에 사용하여도 좋다.
도전막(204)은 예를 들어, 알루미늄, 타이타늄, 크로뮴, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 루테늄, 은, 탄탈럼, 및 텅스텐 중 1종류 이상을 함유하는 도전막을 사용한 단층 구조 또는 적층 구조를 가지도록 형성되어도 좋다.
도전막(204)이 되는 도전막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성하여도 좋다. 도전막(204)은 도전막(204)이 되는 도전막을 형성할 때에 게이트 절연막(212)이 대미지를 받지 않는 형성 방법으로 형성하는 것이 바람직하다. 바꿔 말하면, 도전막을 MCVD법 등에 의하여 형성하는 것이 바람직하다.
또한, 도전막(204)을 적층 구조를 가지도록 형성하는 경우에는, 적층 구조의 막들을 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, 또는 MOCVD법 등), MBE법, PLD법, 및 ALD법 등, 상이한 형성 방법으로 형성하여도 좋다. 예를 들어, 제 1 층을 MOCVD법으로 형성하여도 좋고, 제 2 층을 스퍼터링법으로 형성하여도 좋다. 또는, 제 1 층을 ALD법으로 형성하여도 좋고, 제 2 층을 MOCVD법으로 형성하여도 좋다. 또는, 제 1 층을 ALD법으로 형성하여도 좋고, 제 2 층을 스퍼터링법으로 형성하여도 좋다. 또는, 제 1 층을 ALD법으로 형성하여도 좋고, 제 2 층을 스퍼터링법으로 형성하여도 좋고, 제 3 층을 ALD법으로 형성하여도 좋다. 이와 같이 상이한 형성 방법을 사용함으로써, 막들이 상이한 기능 또는 상이한 성질을 가질 수 있다. 그리고, 이 막들을 적층함으로써 적층막으로서 더 적절한 막을 형성할 수 있다.
바꿔 말하면, 도전막(204)이 적층막인 경우에는 예를 들어, 제 n 막을 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, 또는 MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나로 형성하고, 제 (n+1) 막을 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, 또는 MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나로 형성한다(n은 자연수). 제 n 막 및 제 (n+1) 막을 상이한 형성 방법으로 형성하여도 좋다. 또한, 제 n 막 및 제 (n+2) 막을 동일한 형성 방법으로 형성하여도 좋다. 또는, 모든 막을 동일한 형성 방법으로 형성하여도 좋다.
또한, 도전막(204), 또는 적층된 도전막(204)에서의 적어도 하나의 막과, 게이트 절연막(212), 또는 적층된 게이트 절연막(212)에서의 적어도 하나의 막을 동일한 형성 방법으로 형성하여도 좋다. 예를 들어, 양쪽 모두를 ALD법으로 형성하여도 좋다. 이 결과, 이들을 대기에 노출시키지 않고 형성할 수 있기 때문에 불순물이 들어가는 것을 방지할 수 있다. 또는, 예를 들어 게이트 절연막(212)과 접촉되는 도전막(204)과, 도전막(204)과 접촉되는 게이트 절연막(212)을 동일한 형성 방법으로 형성하여도 좋다. 이 결과, 동일한 체임버에서 형성을 행할 수 있기 때문에 불순물이 들어가는 것을 방지할 수 있다.
또한, 도전막(204), 또는 적층된 도전막(204)에서의 적어도 하나의 막과, 게이트 절연막(212), 또는 적층된 게이트 절연막(212)에서의 적어도 하나의 막과, 도전막(216a)((216b)), 또는 적층된 도전막(216a)((216b))에서의 적어도 하나의 막과, 산화물 반도체막(206), 또는 적층된 산화물 반도체막(206)에서의 적어도 하나의 막과, 절연막(172), 또는 적층된 절연막(172)에서의 적어도 하나의 막을 동일한 형성 방법으로 형성하여도 좋다. 예를 들어, 모두를 ALD법으로 형성하여도 좋다. 이 결과, 이들을 대기에 노출시키지 않고 형성할 수 있기 때문에 불순물이 들어가는 것을 방지할 수 있다. 또한, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법은 이에 한정되지 않는다.
배리어막(218)은 배리어막(171)과 비슷한 재료 및 제작 방법을 사용하여 형성될 수 있다.
절연막(219)은 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼을 함유하는 절연막의 단층 또는 적층으로 형성되어도 좋다. 또는, 폴리이미드, 아크릴, 또는 실리콘 등의 수지를 사용하여도 좋다.
또한, 절연막(219)이 적층막인 경우에는, 적층막의 막들을 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, 또는 MOCVD법 등), MBE법, PLD법, 및 ALD법 등, 상이한 형성 방법으로 형성하여도 좋다. 예를 들어, 제 1 층을 MOCVD법으로 형성하여도 좋고, 제 2 층을 스퍼터링법으로 형성하여도 좋다. 또는, 제 1 층을 ALD법으로 형성하여도 좋고, 제 2 층을 MOCVD법으로 형성하여도 좋다. 또는, 제 1 층을 ALD법으로 형성하여도 좋고, 제 2 층을 스퍼터링법으로 형성하여도 좋다. 또는, 제 1 층을 ALD법으로 형성하여도 좋고, 제 2 층을 스퍼터링법으로 형성하여도 좋고, 제 3 층을 ALD법으로 형성하여도 좋다. 이와 같이 상이한 형성 방법을 사용함으로써, 막들이 상이한 기능 또는 상이한 성질을 가질 수 있다. 그리고, 이 막들을 적층함으로써 적층막으로서 더 적절한 막을 형성할 수 있다.
바꿔 말하면, 절연막(219)이 적층막인 경우에는 예를 들어, 제 n 막을 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, 또는 MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나로 형성하고, 제 (n+1) 막을 CVD법(플라즈마 CVD법, 열 CVD법, MCVD법, 또는 MOCVD법 등), MBE법, PLD법, 및 ALD법 등 중 적어도 하나로 형성한다(n은 자연수). 제 n 막과 제 (n+1) 막을 상이한 형성 방법으로 형성하여도 좋다. 또한, 제 n 막 및 제 (n+2) 막을 동일한 형성 방법으로 형성하여도 좋다. 또는, 모든 막을 동일한 형성 방법으로 형성하여도 좋다.
<변형예 1>
도 2의 (B)는 도 1의 (B)에 도시된 반도체 장치의 변형예이다.
구체적으로, 도 2의 (B)의 반도체 장치는 트랜지스터(200)의 구조가 도 1의 (B)에서의 그것과 다르다.
도 2의 (B)에 도시된 트랜지스터(200)는, 트랜지스터(100)와 트랜지스터(200) 사이의 배선으로서 기능하는 도전막들을 형성하는 단계에서 제공되는 도전막(220)을 포함한다. 산화물 반도체막(206)은 절연막들을 개재하여 도전막(220)과 도전막(204) 사이에 개재된다. 도전막(220)은 트랜지스터(200)의 제 2 게이트 전극으로서 기능한다. 도전막(220)에 의하여 온 상태 전류가 더 증가되고 문턱 전압이 제어된다. 온 상태 전류를 증가시키기 위해서는 예를 들어, 도전막(204) 및 도전막(220)이 동일한 전위를 가지도록 하고 트랜지스터를 듀얼 게이트 트랜지스터로서 구동시킨다. 또한, 도전막(204)과 도전막(220)을 서로 전기적으로 접속하여 동일한 전위를 가지도록 하여도 좋다. 문턱 전압을 제어하기 위해서는 도전막들(204 및 220)에 상이한 정전위를 공급하여도 좋다.
<변형예 2>
트랜지스터(200)는 톱 게이트 톱 콘택트 구조에 한정되지 않고, 도 3의 (A)에 도시된 바와 같이 톱 게이트 보텀 콘택트 트랜지스터 또는 도 3의 (B)에 도시된 바와 같이 보텀 게이트 톱 콘택트 트랜지스터라도 좋다.
<변형예 3>
도 4의 (A)에 도시된 바와 같이 트랜지스터(100)와 트랜지스터(200) 사이의 절연막 및 도전막의 수를 줄여도 좋다. 도 4의 (A)에 도시된 반도체 장치는 도 1의 (B)에 도시된 도전막(173), 도전막(173)과 동일한 단계에서 형성되는 도전막, 및 도전막 위의 절연막을 포함하지 않는다.
<변형예 4>
반도체 장치는 도 5에 도시된 구조를 가져도 좋다. 또한, 일점쇄선 왼쪽은 트랜지스터들(100 및 200)의 채널 길이 방향(긴 쪽 방향 또는 장변 방향이라고도 함)의 단면도이고, 일점쇄선 오른쪽은 트랜지스터들(100 및 200)의 채널 폭 방향(짧은 쪽 방향 또는 단변 방향이라고도 함)의 단면도이다.
트랜지스터(200)는 상술한 s-channel 구조를 가진다. 트랜지스터(200)의 채널 폭 방향의 단면도에서, 산화물 반도체막(206)의 높이(두께)는, 산화물 반도체막(206)의 수평 폭(채널 길이)의 0.8배 이상, 바람직하게는 1배 이상, 더 바람직하게는 1.2배 이상, 더욱 바람직하게는 1.5배 이상이다. 산화물 반도체막(206)의 높이가 상술한 범위 내이면, 트랜지스터(200)가 온일 때에 산화물 반도체막(206) 측면을 흐르는 드레인 전류의 양을, 산화물 반도체막(206) 상면을 흐르는 드레인 전류의 양보다 크게 할 수 있다. 그러므로, 트랜지스터(200)는 그것으로 점유되는 면적에 대하여 큰 온 상태 전류를 가지게 된다. 즉, 트랜지스터(200)로 점유되는 면적이, 요구되는 온 상태 전류에 대하여 작게 될 수 있다. 또한, 트랜지스터(200)의 채널 폭 방향의 단면도에서, 산화물 반도체막(206)의 수평 폭은 40nm 이하인 것이 바람직하고, 30nm 이하인 것이 더 바람직하고, 20nm 이하인 것이 더욱 바람직하다.
트랜지스터(100)는 반도체 기판(150)의 돌출부를 이용하기 때문에 FIN 트랜지스터라고 할 수도 있다. 또한, 돌출부 위에 절연막이 제공되어도 좋다. 이 절연막은 돌출부를 형성하기 위한 마스크로서 기능한다.
트랜지스터(100)와 트랜지스터(200) 사이의 도전막들 대신에, 도 5에 도시된 바와 같이 플러그를 제공하여 절연막들의 개구를 채워도 좋다. 도시하지 않았지만, 도전막(164)과 도전막(216a)은 채널 폭 방향으로 연장되는 도전막을 통하여 서로 전기적으로 접속된다.
다음에, 도 4의 (B)에 도시된 트랜지스터(100), 트랜지스터(200), 및 커패시터(250)의 제작 방법에 대하여 도 6의 (A)~(C)를 참조하여 설명한다. 여기서는 트랜지스터(100)가 실리콘계 반도체 재료를 사용하고 트랜지스터(200)가 산화물 반도체를 사용하는 것을 전제로 하여 설명한다.
먼저, 반도체 기판(150) 위에 트랜지스터(100)를 형성한다. 다음에, 트랜지스터(100)를 덮도록 절연막(170)을 형성하고, 제 1 가열 처리를 행한다(도 6의 (A) 참조).
제 1 가열 처리에 의하여 절연막(170)에 함유되는 수소가 트랜지스터(100)로 이동함으로써, 트랜지스터(100)에서 실리콘의 댕글링 본드가 종단될 수 있다. 이 결과, 트랜지스터(100)의 전기적 특성이 향상될 수 있다.
그리고, 트랜지스터들(100 및 200)을 전기적으로 접속하기 위한 도전막들(173 및 174), 도전막들(173 및 174)이 매립되는 절연막들, 및 절연막(176)을 절연막(170) 위에 형성하고, 제 2 가열 처리를 행한다(도 6의 (B) 참조).
절연막(170)의 수소량은 실리콘의 댕글링 본드를 종단시키는 데 필요한 양보다 많기 때문에 절연막(예를 들어 절연막(176)), 또는 도전막(예를 들어 도전막(173 또는 174))에 수소가 남게 된다. 남아 있는 수소 또는 물이 절연막(170) 위의 산화물 반도체막을 포함하는 트랜지스터(200)로 이동하는 것을 방지하기 위하여, 탈수화 또는 탈수소화를 위하여 제 2 가열 처리를 행한다. 제 2 가열 처리는 반도체 장치의 도전막의 내열성, 및 트랜지스터(100)의 전기적 특성에 악영향을 미치지 않는 범위 내에서 가능한 한 높은 온도로 행하는 것이 바람직하다. 구체적으로, 제 2 가열 처리는 450℃ 이상 650℃ 미만, 바람직하게는 490℃ 이상 650℃ 미만, 더 바람직하게는 530℃ 이상 650℃ 미만의 온도로 10시간 이하 행하거나, 또는 650℃ 이상의 온도로 행하여도 좋다. 또한, 제 2 가열 처리는 제 1 가열 처리의 온도 이하의 온도로 행하는 것이 바람직하다. 이에 의하여, 제 2 가열 처리에 의하여 트랜지스터(100)의 전기적 특성이 열화되는 것이 방지된다. 또한, 제 2 가열 처리는 제 1 가열 처리보다 긴 시간 동안 행하는 것이 바람직하다. 이에 의하여, 트랜지스터(100)의 전기적 특성을 열화시키지 않고 트랜지스터(200)의 전기적 특성이 향상된다. 또는, 제 2 가열 처리는 제 1 가열 처리의 온도보다 높은 온도로 행하여도 좋다. 이 경우 탈수소화 또는 탈수화가 완전히 행해질 수 있으므로, 트랜지스터(200)의 전기적 특성이 더 향상된다. 제 2 가열 처리가 제 1 처리로서도 작용하는 경우, 제 1 가열 처리는 생략 가능하다.
제 2 가열 처리를 여러 번 행하여도 좋다. 제 2 가열 처리는 금속막 등이 절연막 등으로 덮인 상태로 행하는 것이 바람직하다.
다음에, 절연막(176) 위에 배리어막(171)을 형성한다(도 6의 (C) 참조).
배리어막(171)은 트랜지스터(100), 그리고 트랜지스터(100) 위의 절연막 및 도전막에 함유되는 수소가 트랜지스터(200)로 확산되는 것을 방지한다.
그리고, 배리어막(171) 위에 절연막(172) 및 산화물 반도체막(206)을 형성한다(도 7의 (A) 참조).
이어서, 트랜지스터(100)에 전기적으로 접속된 도전막들에 도달하도록, 절연막(172), 배리어막(171), 및 절연막(176)에 개구를 형성한다. 그리고, 도전막(216a) 및 도전막(216b)을 형성한다. 개구를 통하여, 도전막(216a)은 트랜지스터(100)의 게이트 전극에 전기적으로 접속된 도전막과 접촉되고, 도전막(216b)은 트랜지스터(100)의 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(166)에 전기적으로 접속된 도전막과 접촉된다(도 7의 (B) 참조).
또한, 상술한 제 2 가열 처리를 절연막(172), 배리어막(171), 및 절연막(176)의 개구의 형성과 도전막들(216a 및 216b)의 형성 사이에 행하여도 좋다.
다음에, 산화물 반도체막(206) 및 도전막들(216a 및 216b) 위에 게이트 절연막(212) 및 도전막(204)을 형성한다. 동시에, 도전막(216a) 위에 절연막(213) 및 도전막(205)을 형성한다(도 7의 (C) 참조).
또한, 도 11의 (A)에 도시된 바와 같이, 게이트 절연막(212)을 섬 형상으로 에칭하지 않아도 좋다. 이 경우, 절연막(213)은 게이트 절연막(212)에 접속된다. 도 11의 (B)는 도 11의 (A)에 도시된 구조를 가지는 완성된 장치의 예를 도시한 것이다.
상술한 단계를 거쳐 트랜지스터(200) 및 커패시터(250)를 제작할 수 있다.
그리고, 트랜지스터(200) 및 커패시터(250)를 덮도록 배리어막(218) 및 절연막(219)을 형성한다(도 8의 (A) 참조).
이어서, 트랜지스터(200) 및 커패시터(250)에 도달하도록, 배리어막(218) 및 절연막(219)에 개구를 형성한다. 그리고, 개구를 통하여 트랜지스터(200) 및 커패시터(250)에 전기적으로 접속되도록, 배선(CL), 배선(WL), 및 배선(BL)을 형성한다(도 8의 (B) 참조).
상술한 단계를 거쳐 트랜지스터(100), 트랜지스터(200), 및 커패시터(250)를 포함하는 반도체 장치를 제작할 수 있다.
본 실시형태는 산화물 반도체막(206)을 사용하는 경우의 예를 나타내었지만 이에 한정되지 않는다. 경우 또는 상황에 따라서 산화물 반도체막(206) 대신에 다른 재료를 포함하는 반도체막을 사용하여도 좋다. 예를 들어, 채널 영역, 소스 및 드레인 영역, 또는 LDD 영역 등에 산화물 반도체막(206) 대신에, 실리콘, 저마늄, 갈륨, 및 비소 등의 원소를 하나 이상 포함하는 반도체막을 사용하여도 좋다.
또한, 본 실시형태에 기재된 구조 및 방법 등은 다른 실시형태 및 그 변형예에 기재된 구조 및 방법 등 중 어느 것과 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는, 전력이 공급되지 않을 때에도 저장된 데이터를 유지할 수 있고, 기록 사이클 수에 제한이 없는 반도체 장치(메모리 장치)에 대하여 도 1의 (A)~(C)를 참조하여 설명한다.
트랜지스터(200)는 산화물 반도체를 포함하는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)의 오프 상태 전류가 낮기 때문에, 저장된 데이터가 오랫동안 유지될 수 있다. 바꿔 말하면 리프레시 동작이 불필요하거나 또는 리프레시 동작의 빈도가 매우 낮고 소비 전력이 충분히 저감된 반도체 장치를 제공할 수 있다.
도 1의 (A)~(C)에서의 반도체 장치는, 트랜지스터(100)의 게이트 전극의 전위가 유지될 수 있는 특징을 가지기 때문에 다음과 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저, 배선(WL)의 전위를 트랜지스터(200)가 온이 되는 전위로 하여 트랜지스터(200)를 온으로 한다. 이에 따라, 배선(BL)의 전위가 트랜지스터(100)의 게이트 전극 및 커패시터(250)에 공급된다. 즉, 트랜지스터(100)의 게이트에 소정의 전하가 공급된다(기록). 여기서, 다른 전위 레벨을 제공하는 2종류의 전하(이하 로(low) 레벨 전하 및 하이(high) 레벨 전하라고 함) 중 하나가 공급된다. 그 후, 배선(WL)의 전위를, 트랜지스터(200)가 오프가 되는 전위로 하여, 트랜지스터(200)를 오프로 한다. 이에 따라, 트랜지스터(100)의 게이트에 공급된 전하가 유지된다(유지).
트랜지스터(200)의 오프 상태 전류는 매우 낮기 때문에, 트랜지스터(100)의 게이트의 전하는 오랫동안 유지된다.
다음에, 데이터의 판독에 대하여 설명한다. 배선(BL)에 소정의 전위(정전위)를 공급하면서, 배선(CL)에 적절한 전위(판독 전위)를 공급함으로써, 트랜지스터(100)의 게이트에 유지된 전하의 양에 따라, 배선(SL)의 전위가 변동된다. 이것은, 트랜지스터(100)로서 n채널 트랜지스터를 사용하면, 트랜지스터(100)의 게이트 전극에 하이 레벨 전하가 주어질 때의 외견상 문턱 전압(Vth _H)이 트랜지스터(100)의 게이트 전극에 로 레벨 전하가 주어질 때의 외견상 문턱 전압(Vth _L)보다 낮기 때문이다. 여기서 외견상 문턱 전압이란, 트랜지스터(100)를 온으로 하는 데 필요한 배선(CL)의 전위를 말한다. 따라서, 배선(CL)의 전위를 Vth _H와 Vth _L의 사이의 전위(V0)로 하면, 트랜지스터(100)의 게이트에 공급된 전하를 판정할 수 있다. 예를 들어, 기록에 있어서 트랜지스터(100)의 게이트에 하이 레벨 전하가 공급되고, 배선(CL)의 전위가 V0(>Vth _H)이면, 트랜지스터(100)는 온이 된다. 기록에 있어서 트랜지스터(100)의 게이트에 로 레벨 전하가 공급되는 경우에는, 배선(CL)의 전위가 V0(<Vth_L)이더라도 트랜지스터(100)는 오프로 유지된다. 따라서, 배선(SL)의 전위를 판정함으로써, 트랜지스터(100)의 게이트에 유지된 데이터를 판독할 수 있다.
또한, 메모리 셀이 배열되는 경우에는, 원하는 메모리 셀의 데이터를 판독할 필요가 있다. 이와 같은 판독을 행하지 않는 경우, 게이트의 상태에 상관없이 트랜지스터(100)가 오프가 되는 전위, 즉 Vth _H보다 낮은 전위를 배선(CL)에 공급하여도 좋다. 또는, 게이트의 상태에 상관없이 트랜지스터(100)가 온이 되는 전위, 즉 Vth_L보다 높은 전위를 배선(CL)에 공급하여도 좋다.
도 20에 도시된 반도체 장치(메모리 장치)는 트랜지스터(100)가 제공되지 않는다는 점에서 도 1의 (A)~(C)에 도시된 그것과 다르다. 이 경우에도, 상술한 바와 같이 데이터의 기록 및 유지 동작을 행할 수 있다.
다음에, 데이터의 판독에 대하여 설명한다. 트랜지스터(200)가 온이 되면 플로팅 상태에 있는 배선(BL)과 커패시터(250)가 서로 전기적으로 접속되어, 배선(BL)과 커패시터(250) 사이에서 전하가 재분배된다. 이 결과 배선(BL)의 전위가 변화된다. 배선(BL)의 전위의 변화량은 커패시터(250)의 한쪽 전극의 전위(또는 커패시터(250)에 축적된 전하)에 따라 달라진다.
예를 들어, 커패시터(250)의 한쪽 전극의 전위가 V이고, 커패시터(250)의 용량이 C이고, 배선(BL)의 용량 성분이 C B이고, 전하의 재분배 전의 배선(BL)의 전위가 VB0일 때, 전하의 재분배 후의 배선(BL)의 전위는 (C B×V B0+C×V)/(C B+C)이다. 따라서, 메모리 셀이 커패시터(250)의 한쪽 전극의 전위가 V 1 및 V 0(V 1>V 0)인 두 가지 상태 중 어느 쪽에 있는 것으로 가정하면, 전위(V 1)를 유지하는 경우의 배선(BL)의 전위(=(C B×V B0+C×V 1)/(C B+C))는 전위(V 0)를 유지하는 경우의 배선(BL)의 전위(=(C B×V B0+C×V 0)/(C B+C))보다 높다는 것을 알 수 있다.
그리고, 배선(BL)의 전위를 소정의 전위와 비교함으로써 데이터를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 상술한 실리콘 등의 반도체를 포함하는 트랜지스터를 사용하고, 트랜지스터(200)로서 산화물 반도체를 포함하는 트랜지스터를 구동 회로 위에 적층하여도 좋다.
산화물 반도체를 사용하여 채널 형성 영역이 형성되고 오프 상태 전류가 매우 낮은 트랜지스터를 포함함으로써 본 실시형태에 기재된 반도체 장치는 저장된 데이터를 매우 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 불필요하게 되거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않을 때(다만, 전위는 고정되는 것이 바람직함)에도 저장된 데이터가 오랫동안 유지될 수 있다.
또한, 본 실시형태에 기재된 반도체 장치는 데이터의 기록에 높은 전압을 필요로 하지 않고 소자의 열화 문제가 없다. 예를 들어 종래의 비휘발성 메모리와 달리, 플로팅 게이트에/로부터 전자를 주입 및 추출할 필요가 없기 때문에, 게이트 절연막의 열화 등의 문제가 발생되지 않는다. 즉, 개시된 발명의 반도체 장치는 종래의 비휘발성 메모리에서 문제가 되고 있는 데이터의 재기록 가능 횟수에 제한이 없으며, 그 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 상태(온 또는 오프)에 따라 데이터가 기록되기 때문에 고속 동작을 쉽게 달성할 수 있다.
본 실시형태에 기재된 구조 및 방법 등은 다른 실시형태에 기재된 구조 및 방법 등 중 어느 것과 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서, 상술한 실시형태에 기재된 트랜지스터 또는 메모리 장치를 포함하는 RF 태그에 대하여 도 21을 참조하여 설명한다.
본 실시형태에 따른 RF 태그는 메모리 회로를 포함하고, 메모리 회로에 필요한 데이터를 저장하고, 비접촉 수단, 예를 들어 무선 통신을 사용하여 외부에 데이터를 송신하거나 외부로부터 데이터를 수신한다. 이들 특징에 의하여, 예를 들어 RF 태그는 개개의 정보를 판독함으로써 물체 등을 인식하는 개체 인증 시스템에 사용될 수 있다. 또한, RF 태그를 이 용도로 사용하기 위해서는 매우 높은 신뢰성을 가지는 것이 요구된다.
RF 태그의 구성에 대하여 도 21을 참조하여 설명한다. 도 21은 RF 태그의 구성예를 도시한 블록 다이어그램이다.
도 21에 도시된 바와 같이, RF 태그(800)는 통신 장치(801)(질문기 또는 리더/라이터(reader/writer) 등이라고도 함)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 포함한다. RF 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 메모리 회로(810), 및 ROM(811)을 포함한다. 복조 회로(807)에 포함되는 정류 기능을 가지는 트랜지스터는 역전류를 충분히 낮게 할 수 있는 재료, 예를 들어 산화물 반도체를 사용하여 형성되어도 좋다. 이에 의하여, 역전류의 발생에 기인하여 정류 기능이 약해지는 현상을 억제하고, 또한 복조 회로로부터의 출력의 포화를 방지할 수 있다. 바꿔 말하면, 복조 회로의 입력과 복조 회로의 출력이 선형 관계에 가까운 관계를 가질 수 있다. 또한, 데이터 전송 방식은 다음과 같은 3개의 방식으로 크게 분류된다: 한 쌍의 코일이 서로 마주 보도록 제공되어 상호 유도에 의하여 서로 통신을 하는 전자기 결합 방식, 유도 전자계를 사용하여 통신을 하는 전자기 유도 방식, 및 전파를 사용하여 통신을 하는 전파 방식. 본 실시형태에 기재된 RF 태그(800)에는 이들 중 어느 방식이나 사용할 수 있다.
다음에, 각 회로의 구조에 대하여 설명한다. 안테나(804)는 통신 장치(801)에 접속된 안테나(802)와 무선 신호(803)를 주고받는다. 정류 회로(805)는 안테나(804)에서 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들어 반파 배전압 정류하고, 정류 회로(805)의 후단에 제공된 커패시터에 의하여, 정류된 신호를 평활화함으로써 입력 전위를 생성한다. 또한 정류 회로(805)의 입력 측 또는 출력 측에 리미터 회로를 제공하여도 좋다. 리미터 회로는, 입력 교류 신호의 진폭이 크고 내부 생성 전압이 높은 경우에, 특정의 레벨 이상의 전력이 후단의 회로에 입력되지 않도록 전력을 제어한다.
정전압 회로(806)는 입력 전위로부터 안정된 전원 전압을 생성하고 각 회로에 공급한다. 또한, 정전압 회로(806)는 리셋 신호 생성 회로를 포함하여도 좋다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용하여, 논리 회로(809)의 리셋 신호를 생성한다.
복조 회로(807)는 입력 교류 신호를 포락선 검파에 의하여 복조하고, 복조 신호를 생성한다. 변조 회로(808)는 안테나(804)로부터 출력되는 데이터에 따라 변조를 행한다.
논리 회로(809)는 복조 신호를 해석하여 처리한다. 메모리 회로(810)는 입력된 데이터를 유지하고, 로 디코더(row decoder), 칼럼 디코더(column decoder), 및 메모리 영역 등을 포함한다. 또한, ROM(811)은 개체 번호(ID) 등을 저장하고, 처리에 따라 그것을 출력한다.
또한 상술한 각 회로를 제공할지 여부는 적절히 결정할 수 있다.
여기서 메모리 회로(810)로서 상술한 메모리 장치를 사용할 수 있다. 본 발명의 일 형태에 따른 메모리 장치는, 전력이 공급되지 않을 때에도 데이터를 유지할 수 있기 때문에 RF 태그에 적합하다. 또한, 본 발명의 일 형태에 따른 메모리 장치는 데이터의 기록에 필요한 전력(전압)이 종래의 비휘발성 메모리에서 필요한 그것보다 낮기 때문에, 데이터의 판독과 데이터의 기록에서의 최대 통신 거리의 차를 방지할 수 있다. 또한, 데이터의 기록에서의 전력 부족에 기인하는 오동작 또는 부정확한 기록을 억제할 수 있다.
본 발명의 일 형태에 따른 메모리 장치는 비휘발성 메모리로서 사용될 수 있기 때문에 ROM(811)으로서 사용될 수도 있다. 이 경우, 생산자가 ROM(811)에 데이터를 기록하기 위한 커맨드를 별도로 준비하여, 사용자가 자유로이 데이터를 재기록하지 못하게 하는 것이 바람직하다. 제작된 모든 RF 태그에 개체 번호를 붙이는 대신에, 생산자가 출하 전에 개체 번호를 부여하고 나서 제품을 출하하면, 출하할 좋은 제품에만 개체 번호를 붙일 수 있다. 이에 의하여, 출하된 제품의 개체 번호가 연속되어, 출하된 제품에 대응한 고객 관리가 용이해진다.
(실시형태 4)
본 실시형태에서는 상술한 실시형태들 중 어느 것에 기재된 트랜지스터를 적어도 사용할 수 있고 상술한 실시형태에 기재된 메모리 장치를 포함하는 CPU에 대하여 설명한다.
도 22는 상술한 실시형태에 기재된 노멀리-오프 특성을 가지는 트랜지스터들 중 어느 것을 적어도 일부에 포함하는 CPU의 구성예를 도시한 블록 다이어그램이다. 또한, 노멀리-오프 특성을 가지는 트랜지스터를 적어도 일부에 포함하는 CPU를 노멀리-오프 CPU라고 하는 경우가 있다.
도 22에 도시된 CPU는 기판(1190) 위에, ALU(1191)(arithmetic logic unit), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(BUS I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 포함한다. 기판(1190)으로서는 반도체 기판, SOI 기판, 또는 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 서로 다른 칩 위에 제공될 수 있다. 도 22에서의 CPU는 구성이 간략화된 예일 뿐, 실제의 CPU는 용도에 따라 다양한 구성을 가질 수 있다는 것은 말할 나위 없다. 예를 들어, CPU는 다음과 같은 구성을 가져도 좋다: 도 22에 도시된 CPU 또는 연산 회로를 포함하는 구조를 하나의 코어로 생각하고; 복수의 상기 코어를 포함하고; 코어들이 병렬로 동작한다. 또한, CPU가 내부 연산 회로 또는 데이터 버스에서 처리할 수 있는 비트 수는, 예를 들어 8, 16, 32, 또는 64일 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력되는 명령은, 인스트럭션 디코더(1193)에 입력되어 디코딩된 다음에, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)는 디코딩된 명령에 따라 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. CPU가 프로그램을 실행하는 중, 인터럽트 컨트롤러(1194)는 외부의 입출력 장치 또는 주변 회로로부터의 인터럽트 요구를 그 우선도 또는 마스크 상태에 따라 판단하여 요구를 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 데이터를 판독하거나 레지스터(1196)에 데이터를 기록한다.
타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하기 위한 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클럭 신호(CLK1)에 기초하여 내부 클럭 신호(CLK2)를 생성하기 위한 내부 클럭 발생기를 포함하며, 내부 클럭 신호(CLK2)를 상술한 회로에 공급한다.
도 22에 도시된 CPU에서는, 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀에는, 상술한 실시형태에 기재된 트랜지스터들 중 어느 것을 사용할 수 있다.
도 22에 도시된 CPU에서 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 명령에 따라 레지스터(1196)에서의 데이터의 유지 동작을 선택한다. 즉, 레지스터 컨트롤러(1197)는 레지스터(1196)에 포함되는 메모리 셀에서, 플립플롭에 의하여 데이터를 유지할지, 커패시터에 의하여 데이터를 유지할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되면 레지스터(1196) 내의 메모리 셀에 전원 전압이 공급된다. 커패시터에 의한 데이터 유지가 선택되면 커패시터에 데이터가 재기록되고 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 23은 레지스터(1196)로서 사용될 수 있는 메모리 소자의 회로도의 예이다. 메모리 소자(1200)는 전원이 정지되면 저장된 데이터가 휘발되는 회로(1201), 전원이 정지되어도 저장된 데이터가 휘발되지 않는 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 커패시터(1207), 및 선택 기능을 가지는 회로(1220)를 포함한다. 회로(1202)는 커패시터(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 또한, 메모리 소자(1200)는 필요에 따라 다이오드, 저항 소자, 또는 인덕터 등의 다른 소자를 더 포함하여도 좋다.
여기서, 회로(1202)로서 상술한 실시형태에 기재된 메모리 장치를 사용할 수 있다. 메모리 소자(1200)에 대한 전원 전압의 공급이 정지될 때, 접지 전위(0V) 또는 회로(1202)의 트랜지스터(1209)가 오프가 되는 전위가 트랜지스터(1209)의 게이트에 계속 입력된다. 예를 들어, 트랜지스터(1209)의 게이트가 저항 소자 등의 부하를 통하여 접지된다.
여기서, 스위치(1203)가 하나의 도전형을 가지는 트랜지스터(1213)(예를 들어 n채널 트랜지스터)이고 스위치(1204)가 상기 하나의 도전형과 반대의 도전형을 가지는 트랜지스터(1214)(예를 들어 p채널 트랜지스터)인 예를 나타낸다. 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 한쪽에 상당하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 쪽에 상당하고, 스위치(1203)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 온/오프 상태)은 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의하여 선택된다. 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 한쪽에 상당하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 쪽에 상당하고, 스위치(1204)의 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 온/오프 상태)은 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의하여 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 한쪽은 커패시터(1208)의 한 쌍의 전극 중 한쪽, 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)라고 한다. 트랜지스터(1210)의 소스 및 드레인 중 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속되고, 그 다른 쪽은 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 쪽)는 전원 전위(VDD)를 공급할 수 있는 배선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽), 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 한쪽), 논리 소자(1206)의 입력 단자, 및 커패시터(1207)의 한 쌍의 전극 중 한쪽은 서로 전기적으로 접속된다. 여기서, 접속 부분을 노드(M1)라고 한다. 커패시터(1207)의 한 쌍의 전극 중 다른 쪽은, 정전위를 공급받을 수 있다. 예를 들어, 커패시터(1207)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위(예를 들어 GND) 또는 고전원 전위(예를 들어 VDD)를 공급받을 수 있다. 커패시터(1207)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다. 커패시터(1208)의 한 쌍의 전극 중 다른 쪽은, 정전위를 공급받을 수 있다. 예를 들어, 커패시터(1208)의 한 쌍의 전극 중 다른 쪽은, 저전원 전위(예를 들어 GND) 또는 고전원 전위(예를 들어 VDD)를 공급받을 수 있다. 커패시터(1208)의 한 쌍의 전극 중 다른 쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다.
트랜지스터 또는 배선 등의 기생 용량을 적극적으로 이용하는 경우, 커패시터(1207) 및 커패시터(1208)를 생략할 수 있다.
트랜지스터(1209)의 제 1 게이트(제 1 게이트 전극)에 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204) 각각에 대해서는, 제어 신호(WE)와는 다른 제어 신호(RD)에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택된다. 스위치들 중 한쪽이 제 1 단자와 제 2 단자 사이에서 도통 상태일 때, 스위치들 중 다른 쪽이 제 1 단자와 제 2 단자 사이에서 비도통 상태이다.
회로(1201)에 유지된 데이터에 대응하는 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력된다. 도 23은 회로(1201)로부터 출력되는 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 쪽에 입력되는 경우의 예를 도시한 것이다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호의 논리값은 논리 소자(1206)에 의하여 반전되고, 반전된 신호가 회로(1220)를 통하여 회로(1201)에 입력된다.
도 23의 예에서는 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호가 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되지만, 본 발명의 일 형태는 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호는 그 논리값이 반전되지 않고 회로(1201)에 입력되어도 좋다. 예를 들어 회로(1201)가, 입력 단자로부터 입력되는 신호의 논리값의 반전에 의하여 얻어지는 신호가 유지되는 노드를 포함하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 쪽)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
도 23에서 메모리 소자(1200)에 포함되는, 트랜지스터(1209)를 제외한 트랜지스터들은 각각 산화물 반도체 이외의 반도체를 사용하여 형성되는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 트랜지스터는 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또는, 메모리 소자(1200)에서의 모든 트랜지스터에, 산화물 반도체층에 채널이 형성되는 트랜지스터를 사용할 수 있다. 또는, 메모리 소자(1200)에서 트랜지스터(1209) 이외에, 산화물 반도체층에 채널이 형성되는 트랜지스터가 포함될 수 있고, 나머지 트랜지스터에 기판(1190) 또는 산화물 반도체 이외의 반도체를 포함하는 층에 채널이 형성되는 트랜지스터가 사용될 수 있다.
도 23에서의 회로(1201)로서 예를 들어 플립플롭 회로를 사용할 수 있다. 논리 소자(1206)로서는 예를 들어 인버터 또는 클럭드 인버터를 사용할 수 있다.
메모리 소자(1200)에 전원 전압이 공급되지 않는 기간 중, 본 발명의 일 형태에 따른 반도체 장치는 회로(1202)에 제공된 커패시터(1208)에 의하여, 회로(1201)에 저장된 데이터를 유지할 수 있다.
산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 상태 전류는 매우 낮다. 예를 들어, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 상태 전류는 결정성을 가지는 실리콘에 채널이 형성되는 트랜지스터에 비하여 현저히 낮다. 그러므로, 상기 트랜지스터를 트랜지스터(1209)로서 사용하면, 메모리 소자(1200)에 전원 전압이 공급되지 않는 기간 중에도 커패시터(1208)에 유지된 신호가 오랫동안 유지된다. 따라서, 메모리 소자(1200)는 전원 전압의 공급이 정지되는 기간 중에도 저장된 내용(데이터)을 유지할 수 있다.
상술한 메모리 소자는 스위치(1203) 및 스위치(1204)에 의하여 프리차지 동작을 하여, 전원 전압의 공급이 재개되고 나서 회로(1201)가 원래의 데이터를 다시 유지하기 위하여 필요한 시간을 단축할 수 있다.
회로(1202)에 있어서, 커패시터(1208)에 의하여 유지된 신호가 트랜지스터(1210)의 게이트에 입력된다. 따라서, 메모리 소자(1200)에 대한 전원 전압의 공급이 재개된 후, 커패시터(1208)에 의하여 유지된 신호가 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)에 대응하는 것으로 변환되고, 회로(1202)로부터 판독될 수 있다. 따라서, 커패시터(1208)에 의하여 유지된 신호에 대응하는 전위가 어느 정도 변동되더라도, 원래의 신호를 정확하게 판독하는 것이 가능하다.
프로세서에 포함되는 레지스터 또는 캐시 메모리 등의 메모리 장치에 상술한 메모리 소자(1200)를 사용함으로써, 전원 전압의 공급 정지로 인하여 메모리 장치의 데이터가 소실되는 것을 방지할 수 있다. 또한, 메모리 장치는, 전원 전압의 공급이 재개되고 나서 짧은 시간에 전원 공급이 정지되기 전과 동일한 상태로 복귀할 수 있다. 따라서, 프로세서, 또는 프로세서에 포함되는 하나 또는 복수의 논리 회로에서 짧은 시간이라도 전원 공급을 정지할 수 있어 소비 전력이 저감된다.
본 실시형태에서는 메모리 소자(1200)를 CPU에 사용하지만, 메모리 소자(1200)는 DSP(digital signal processor), 커스텀 LSI, PLD(programmable logic device), 또는 FPGA(field programmable gate array) 등의 LSI, 및 RF(radio frequency) 장치에도 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 따른 표시 장치의 구조예에 대하여 설명한다.
[구조예]
도 24의 (A)는 본 발명의 일 형태에 따른 표시 장치의 상면도이다. 도 24의 (B)는 본 발명의 일 형태에 따른 표시 장치의 화소에 액정 소자를 사용하는 경우에 사용 가능한 화소 회로를 도시한 회로도이다. 도 24의 (C)는 본 발명의 일 형태에 따른 표시 장치의 화소에 유기 EL 소자를 사용하는 경우에 사용 가능한 화소 회로를 도시한 회로도이다.
화소부의 트랜지스터는 상술한 실시형태에 따라 형성될 수 있다. 트랜지스터는 n채널 트랜지스터로 쉽게 형성할 수 있기 때문에, n채널 트랜지스터를 사용하여 형성할 수 있는 구동 회로의 일부를, 화소부의 트랜지스터와 동일한 기판 위에 형성한다. 이와 같이 상술한 실시형태에 기재된 트랜지스터들 중 어느 것을 화소부 또는 구동 회로에 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
도 24의 (A)는 액티브 매트릭스 표시 장치의 상면도의 예를 도시한 것이다. 표시 장치의 기판(700) 위에 화소부(701), 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704)가 형성된다. 화소부(701)에는, 신호선 구동 회로(704)로부터 연장된 복수의 신호선이 배치되고, 제 1 주사선 구동 회로(702) 및 제 2 주사선 구동 회로(703)로부터 연장된 복수의 주사선이 배치된다. 또한 주사선과 신호선이 교차하는 각 영역에는 표시 소자를 포함하는 화소들이 매트릭스로 제공된다. 표시 장치의 기판(700)은 FPC(flexible printed circuit) 등의 접속부를 통하여 타이밍 제어 회로(컨트롤러 또는 컨트롤러 IC라고도 함)에 접속된다.
도 24의 (A)에서 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 및 신호선 구동 회로(704)가, 화소부(701)가 형성되는 기판(700) 위에 형성되어 있다. 따라서, 구동 회로 등, 외부에 제공되는 부품의 수를 줄일 수 있으므로 비용의 절감으로 이어진다. 또한, 기판(700) 외부에 구동 회로를 제공하면 배선을 연장시킬 필요가 있고, 배선 접속의 수가 늘어난다. 구동 회로를 기판(700) 위에 제공하면 배선 접속의 수를 줄일 수 있으므로 신뢰성 또는 수율의 향상으로 이어진다.
[액정 표시 장치]
도 24의 (B)는 화소의 회로 구성의 예를 도시한 것이다. 여기서는, VA 액정 표시 패널의 화소에 사용할 수 있는 화소 회로를 도시하였다.
이 화소 회로는 하나의 화소가 복수의 화소 전극층을 포함하는 구조에 사용될 수 있다. 화소 전극층들은 상이한 트랜지스터들에 접속되고, 트랜지스터들은 상이한 게이트 신호로 구동될 수 있다. 따라서, 멀티 도메인 화소의 개개의 화소 전극층에 인가되는 신호를 독립적으로 제어할 수 있다.
트랜지스터(716)의 게이트 배선(712)과 트랜지스터(717)의 게이트 배선(713)은 분리되어 있으므로, 이들에 상이한 게이트 신호가 공급될 수 있다. 한편, 데이터선으로서 기능하는 소스 또는 드레인 전극층(714)은 트랜지스터들(716 및 717)에 의하여 공유된다. 트랜지스터들(716 및 717) 각각으로서는 상술한 실시형태들 중 어느 것에 기재된 트랜지스터를 적절히 사용할 수 있다. 그러므로, 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
트랜지스터(716)에 전기적으로 접속되는 제 1 화소 전극층, 및 트랜지스터(717)에 전기적으로 접속되는 제 2 화소 전극층의 형상에 대하여 설명한다. 제 1 화소 전극층과 제 2 화소 전극층은 슬릿으로 분리되어 있다. 제 1 화소 전극층은 V 모양으로 넓어지고 제 2 화소 전극층은 제 1 화소 전극층을 둘러싸도록 제공된다.
트랜지스터(716)의 게이트 전극은 게이트 배선(712)에 접속되고, 트랜지스터(717)의 게이트 전극은 게이트 배선(713)에 접속된다. 게이트 배선(712) 및 게이트 배선(713)에 상이한 게이트 신호를 공급하면 트랜지스터(716) 및 트랜지스터(717)의 동작의 타이밍을 다르게 할 수 있다. 이 결과, 액정의 배향을 제어할 수 있다.
커패시터 배선(710), 유전체로서 기능하는 게이트 절연막, 및 제 1 화소 전극층 또는 제 2 화소 전극층에 전기적으로 접속된 커패시터 전극을 사용하여 저장 커패시터(storage capacitor)가 형성되어도 좋다.
멀티 도메인 화소는 제 1 액정 소자(718) 및 제 2 액정 소자(719)를 포함한다. 제 1 액정 소자(718)는 제 1 화소 전극층, 대향 전극층, 및 이들 사이의 액정층을 포함한다. 제 2 액정 소자(719)는 제 2 화소 전극층, 대향 전극층, 및 이들 사이의 액정층을 포함한다.
또한, 본 발명의 화소 회로는 도 24의 (B)에 나타낸 것에 한정되지 않는다. 예를 들어, 도 24의 (B)에 도시된 화소에 스위치, 저항 소자, 커패시터, 트랜지스터, 센서, 또는 논리 회로 등을 추가하여도 좋다.
[유기 EL 표시 장치]
도 24의 (C)는 화소의 회로 구성의 또 다른 예를 도시한 것이다. 여기서는, 유기 EL 소자를 포함하는 표시 장치의 화소 구조를 나타낸다.
유기 EL 소자에서는, 발광 소자에 대한 전압의 인가에 의하여 한 쌍의 전극 중 한쪽으로부터 전자가, 한 쌍의 전극 중 다른 쪽으로부터 정공이 발광성 유기 화합물을 함유하는 층에 주입되어 전류가 흐른다. 전자 및 정공이 재결합함으로써 발광성 유기 화합물이 여기(勵起)된다. 발광성 유기 화합물은 여기 상태로부터 기저 상태로 되돌아감으로써 광을 발한다. 이러한 메커니즘 때문에 이 발광 소자를 전류 여기형 발광 소자라고 한다.
도 24의 (C)는 적용 가능한 화소 회로의 예를 도시한 것이다. 여기서는 하나의 화소가 2개의 n채널 트랜지스터를 포함한다. 또한, 본 발명의 일 형태에 따른 금속 산화물막은 n채널 트랜지스터의 채널 형성 영역에 사용될 수 있다. 또한, 이 화소 회로에 디지털 시간 계조 구동을 채용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 채용한 화소의 동작에 대하여 설명한다.
화소(720)는 스위칭 트랜지스터(721), 구동 트랜지스터(722), 발광 소자(724), 및 커패시터(723)를 포함한다. 스위칭 트랜지스터(721)의 게이트 전극층은 주사선(726)에 접속되고, 스위칭 트랜지스터(721)의 제 1 전극(소스 전극층 및 드레인 전극층 중 한쪽)은 신호선(725)에 접속되고, 스위칭 트랜지스터(721)의 제 2 전극(소스 전극층 및 드레인 전극층 중 다른 쪽)은 구동 트랜지스터(722)의 게이트 전극층에 접속된다. 구동 트랜지스터(722)의 게이트 전극층은 커패시터(723)를 통하여 전원선(727)에 접속되고, 구동 트랜지스터(722)의 제 1 전극은 전원선(727)에 접속되고, 구동 트랜지스터(722)의 제 2 전극은 발광 소자(724)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(724)의 제 2 전극은 공통 전극(728)에 상당한다. 공통 전극(728)은, 공통 전극(728)과 동일한 기판 위에 형성되는 공통 전위선에 전기적으로 접속된다.
스위칭 트랜지스터(721) 및 구동 트랜지스터(722)로서는 상술한 실시형태들 중 어느 것에 기재된 트랜지스터를 적절히 사용할 수 있다. 이와 같이 신뢰성이 높은 유기 EL 표시 장치를 제공할 수 있다.
발광 소자(724)의 제 2 전극(공통 전극(728))의 전위는 저전원 전위로 한다. 또한, 저전원 전위는 전원선(727)에 공급되는 고전원 전위보다 낮다. 예를 들어 저전원 전위를 GND 또는 0V 등으로 할 수 있다. 고전원 전위와 저전원 전위를, 발광 소자(724)의 순방향의 문턱 전압 이상으로 하고 그 전위차를 발광 소자(724)에 인가함으로써, 발광 소자(724)에 전류를 공급하여 발광시킨다. 발광 소자(724)의 순방향 전압이란 원하는 휘도가 얻어지는 전압을 말하며 적어도 순방향의 문턱 전압을 포함한다.
또한, 커패시터(723) 대신에 구동 트랜지스터(722)의 게이트 용량을 사용하여도 좋고, 이로써 커패시터(723)를 생략할 수 있다. 구동 트랜지스터(722)의 게이트 용량은 채널 형성 영역과 게이트 전극층 사이에 형성되어도 좋다.
다음에, 구동 트랜지스터(722)에 입력되는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동 트랜지스터(722)를 충분히 온 또는 오프로 하기 위한 비디오 신호를 구동 트랜지스터(722)에 입력한다. 구동 트랜지스터(722)를 선형 영역에서 동작시키기 위해서는, 전원선(727)의 전압보다 높은 전압을 구동 트랜지스터(722)의 게이트 전극층에 인가한다. 또한, 전원선 전압과 구동 트랜지스터(722)의 문턱 전압(Vth)의 합 이상의 전압을 신호선(725)에 인가한다.
아날로그 계조 구동을 행하는 경우, 발광 소자(724)의 순방향 전압과 구동 트랜지스터(722)의 문턱 전압(Vth)의 합 이상의 전압을 구동 트랜지스터(722)의 게이트 전극층에 인가한다. 구동 트랜지스터(722)를 포화 영역에서 동작시키는 비디오 신호를 입력함으로써 발광 소자(724)에 전류를 공급한다. 구동 트랜지스터(722)를 포화 영역에서 동작시키기 위해서는, 전원선(727)의 전위를 구동 트랜지스터(722)의 게이트 전위보다 높게 한다. 아날로그 비디오 신호를 사용하면, 비디오 신호에 따라 발광 소자(724)에 전류를 공급할 수 있어 아날로그 계조 구동을 행할 수 있다.
또한, 본 발명의 화소 회로의 구성은 도 24의 (C)에 도시된 것에 한정되지 않는다. 예를 들어, 도 24의 (C)에 도시된 화소 회로에 스위치, 저항 소자, 커패시터, 센서, 트랜지스터, 또는 논리 회로 등을 추가하여도 좋다.
상술한 실시형태들 중 어느 것에 나타낸 트랜지스터를 도 24의 (A)~(C)에 나타낸 회로들 중 어느 것에 사용하는 경우, 소스 전극(제 1 전극)은 저전위 측에 접속되고, 드레인 전극(제 2 전극)은 고전위 측에 전기적으로 접속된다. 또한, 제어 회로 등에 의하여 제 1 게이트 전극의 전위를 제어하고, 위에서 예시한 전위, 예를 들어 소스 전극에 인가되는 전위보다 낮은 전위를 도시되지 않은 배선을 통하여 제 2 게이트 전극에 입력하여도 좋다.
예를 들어, 본 명세서 등에서 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 다양한 형태를 채용할 수 있고, 또는 다양한 소자를 포함할 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치의 예로서는, 전자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 또는 투과율 등이 변화하는 표시 매체인, EL(electroluminescent) 소자(예를 들어 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예를 들어 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 발하는 트랜지스터), 전자 방출체, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical system), DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록상표), IMOD(간섭 변조) 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 또는 카본 나노 튜브를 들 수 있다. 또한, EL 소자를 가지는 표시 장치의 예로서는 EL 디스플레이를 들 수 있다. 전자 방출체를 가지는 표시 장치의 예로서는 FED(field emission display) 및 SED형 평판 디스플레이(SED: surface-conduction electron-emitter display)를 들 수 있다. 액정 소자를 가지는 표시 장치의 예로서는 액정 디스플레이(예를 들어 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)를 들 수 있다. 전자 잉크 또는 전기 영동 소자를 가지는 표시 장치의 예로서는 전자 종이를 들 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서의 다른 실시형태들 중 어느 것과 적절히 조합될 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 사용한 표시 모듈에 대하여 도 25를 참조하여 설명한다.
도 25에서의 표시 모듈(8000)에는 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 및 배터리(8011)가 제공되어 있다. 또한, 백 라이트 유닛(8007), 배터리(8011), 및 터치 패널(8004) 등은 제공되지 않는 경우가 있다.
본 발명의 일 형태에 따른 반도체 장치는 예를 들어, 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 크기는, 터치 패널(8004) 및 표시 패널(8006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(8004)은 저항식 터치 패널 또는 정전식 터치 패널로 할 수 있고, 표시 패널(8006)과 중첩되도록 형성하여도 좋다. 표시 패널(8006)의 대향 기판(밀봉 기판)이 터치 패널 기능을 가질 수 있다. 표시 패널(8006)의 각 화소에 광 센서를 제공하여, 광학식 터치 패널을 얻어도 좋다. 표시 패널(8006)의 각 화소에 터치 센서용 전극을 제공하여, 정전식 터치 패널을 얻어도 좋다.
백 라이트 유닛(8007)은 광원(8008)을 포함한다. 광원(8008)은 백 라이트 유닛(8007)의 단부에 제공하여도 좋고, 광 확산판을 사용하여도 좋다.
프레임(8009)은 표시 패널(8006)을 보호하며, 프린트 기판(8010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자 실드로서도 기능한다. 프레임(8009)은 방열판으로서 기능하여도 좋다.
프린트 기판(8010)은 전원 회로, 및 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하기 위한 전원으로서는, 외부의 상용 전원 또는 별도로 제공되는 배터리(8011)를 사용한 전원을 사용하여도 좋다. 상용 전원을 사용하는 경우, 배터리(8011)를 생략할 수 있다.
표시 모듈(8000)에는 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공할 수 있다.
본 실시형태에 기재된 구조는 다른 실시형태에 기재된 구조들 중 어느 것과 적절히 조합될 수 있다.
(실시형태 7)
본 발명의 일 형태에 따른 반도체 장치는 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 화상 재생 장치(대표적으로 DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고 재생되는 화상을 표시하기 위한 디스플레이를 가지는 장치)에 사용될 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 갖출 수 있는 전자 기기의 다른 예로서는 휴대 전화, 휴대용 게임기를 포함하는 게임기, 휴대 데이터 단말, 전자 서적 리더(e-book reader), 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 및 자동 판매기가 있다. 도 26의 (A)~(F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 26의 (A)는, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 및 스타일러스(908) 등을 포함하는 휴대용 게임기를 도시한 것이다. 도 26의 (A)의 휴대용 게임기는 2개의 표시부(903 및 904)를 가지고 있지만, 휴대용 게임기에 포함되는 표시부의 수는 이에 한정되지 않는다.
도 26의 (B)는 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 연결부(915), 및 조작 키(916) 등을 포함하는 휴대 데이터 단말을 도시한 것이다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되고, 제 2 표시부(914)는 제 2 하우징(912)에 제공되어 있다. 제 1 하우징(911)과 제 2 하우징(912)은 연결부(915)로 서로 연결되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 연결부(915)로 변경 가능하다. 제 1 표시부(913) 상의 화상을 연결부(915)에서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라 전환하여도 좋다. 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 하나로서 위치 입력 기능을 가지는 표시 장치를 사용하여도 좋다. 또한, 표시 장치에 터치 패널을 제공함으로써 위치 입력 기능을 추가할 수 있다. 또는, 포토센서라고 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 위치 입력 기능을 추가할 수 있다.
도 26의 (C)는 하우징(921), 표시부(922), 키보드(923), 및 포인팅 디바이스(924) 등을 포함하는 노트북 퍼스널 컴퓨터를 도시한 것이다.
도 26의 (D)는 하우징(931), 냉장고용 도어(932), 및 냉동고용 도어(933) 등을 포함하는 전기 냉장 냉동고를 도시한 것이다.
도 26의 (E)는 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 및 연결부(946) 등을 포함하는 비디오 카메라를 도시한 것이다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공되어 있다. 제 1 하우징(941)과 제 2 하우징(942)은 연결부(946)로 서로 연결되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 연결부(946)로 변경 가능하다. 표시부(943)에 표시되는 화상을 연결부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라 전환하여도 좋다.
도 26의 (F)는 차체(951), 차륜(952), 계기판(953), 및 라이트(954) 등을 포함하는 일반적인 자동차를 도시한 것이다.
(실시형태 8)
본 실시형태에서는 본 발명의 일 형태에 따른 RF 장치의 응용예에 대하여 도 27의 (A)~(F)를 참조하여 설명한다. RF 장치는 널리 사용되고 있으며, 예를 들어 지폐, 동전, 유가증권, 무기명 채권, 서류(예를 들어 운전 면허증 또는 주민등록증, 도 27의 (A) 참조), 포장용기(예를 들어 포장지 또는 보틀, 도 27의 (C) 참조), 기록 매체(예를 들어 DVD 또는 비디오 테이프, 도 27의 (B) 참조), 탈 것들(예를 들어 자전거, 도 27의 (D) 참조), 개인 소지품(예를 들어 가방 또는 안경), 식품, 식물, 동물, 인체, 의류, 생활용품, 약 및 화학 약품 등의 의료품, 및 전자 기기(예를 들어 액정 표시 장치, EL 표시 장치, 텔레비전 수상기, 또는 휴대 전화) 등의 물품, 또는 물품의 태그(도 27의 (E) 및 (F) 참조)에 제공될 수 있다.
본 발명의 일 형태에 따른 RF 장치(4000)는 물품의 표면에 부착하거나, 또는 물품에 매립되어 고정된다. 예를 들어, RF 장치(4000)는 책의 종이에 매립되거나, 또는 패키지의 유기 수지에 매립됨으로써 각 물품에 고정된다. 본 발명의 일 형태에 따른 RF 장치(4000)는 크기, 두께, 및 무게를 줄일 수 있기 때문에 물품의 디자인을 손상시키지 않고 물품에 고정될 수 있다. 또한, 지폐, 동전, 유가증권, 무기명 채권, 또는 서류 등에 본 발명의 일 형태에 따른 RF 장치(4000)를 제공함으로써 인증 기능을 가지게 할 수 있고, 이 인증 기능을 이용하여 위조를 방지할 수 있다. 또한, 포장용기, 기록 매체, 개인 소지품, 식품, 의류, 생활용품, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RF 장치를 제공함으로써, 검사 시스템 등의 시스템의 효율을 향상시킬 수 있다. 탈 것들에도 본 발명의 일 형태에 따른 RF 장치를 제공함으로써 도난 등에 대한 보안성을 높일 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 RF 장치를 본 실시형태에 기재된 각 용도로 사용하면, 데이터의 기록 또는 판독 등의 동작을 위한 전력을 저감할 수 있기 때문에 최대 통신 거리의 증가로 이어진다. 또한, 전력이 공급되지 않는 상태에도 데이터가 매우 오랫동안 유지될 수 있기 때문에, 데이터가 빈번하게 기록되거나 판독되지 않는 용도로 RF 장치를 바람직하게 사용할 수 있다.
(실시예 1)
본 실시예는 실리콘계 반도체 재료를 사용한 트랜지스터 위의 절연막에 대한 탈수소화 및 탈수화의 효과의 TDS 측정 결과를 나타낸다.
본 실시예에 사용한 샘플에 대하여 설명한다.
실리콘 기판에 열산화를 행하여, 실리콘 기판 표면에 두께 100nm의 열산화막을 형성하였다. 열산화는, 산소에 대하여 염화수소(HCl)를 3vol% 함유하는 분위기에서 950℃로 4시간 동안 행하였다.
그리고, 다음 조건의 CVD법에 의하여, 열산화막 위에 두께 280nm의 질화 산화 실리콘막을 퇴적하였다: 원료 가스로서 유량 40sccm의 실레인(SiH4), 유량 30sccm의 일산화이질소(N2O), 유량 300sccm의 암모니아(NH3), 및 유량 900sccm의 수소(H2)를 사용하고; 반응 체임버의 압력을 160Pa로 하고; 기판 온도를 325℃로 하고; 27MHz의 고주파 전원을 사용하여 평행 평판 전극에 250W의 고주파 전력을 공급하였다.
다음 조건의 열 CVD법에 의하여, 두께 300nm의 산화 질화 실리콘막을 퇴적하였다: 원료 가스로서 유량 40sccm의 실레인(SiH4) 및 유량 400sccm의 일산화이질소(N2O)를 사용하고; 반응 체임버의 압력을 267Pa(2Torr)로 하고; 기판 온도를 400℃로 하였다.
다음에, 다음 조건의 CVD법에 의하여, 산화 질화 실리콘막 위에 두께 500nm의 산화 실리콘막을 퇴적하였다: 원료 가스로서 유량 15sccm의 TEOS(tetraethoxysilane) 및 유량 750sccm의 산소(O2)를 사용하고; 기판 온도를 300℃로 하고; 27MHz의 고주파 전원을 사용하여 평행 평판 전극에 300W의 고주파 전력을 공급하였다.
가열 처리를 다음 조건으로 행하였다: 조건 1, 질소 분위기하에서 490℃로 3시간의 가열 처리; 조건 2, 질소 분위기하에서 490℃로 5시간의 가열 처리; 조건 3, 질소 분위기하에서 490℃로 10시간의 가열 처리; 조건 4, 질소 분위기하에서 530℃로 1시간의 가열 처리; 조건 5, 질소 분위기하에서 530℃로 3시간의 가열 처리; 조건 6, 질소 분위기하에서 530℃로 5시간의 가열 처리; 조건 7, 질소 분위기하에서 530℃로 10시간의 가열 처리; 조건 8, 질소 분위기하에서 540℃로 1시간의 가열 처리; 조건 9, 질소 분위기하에서 450℃로 5시간의 가열 처리; 및 조건 10, 가열 처리를 행하지 않음.
이어서, 각 샘플로부터 방출되는 가스의 양을 측정하였다. 또한, TDS 분석은 ESCO, Ltd. 제조의 열 탈착 분광계인 EMD-WA1000S/W를 사용하여 행하였다. 측정 조건은 다음과 같다: SEM 전압 1000V, 기판 표면 온도는 실온에서 530℃까지, 진공도 1.9×10-7Pa 이하, 드웰 타임(Dwell Time) 0.2(sec/U), 및 온도 상승률을 32(℃/min)로 함. 또한, 기판 표면의 온도 상승률은 약 18(℃/min)이었다.
도 28 및 도 29는 TDS로 측정된, 수소 분자 H2(질량 대 전하비 m/z=2)의 방출량과, 물 분자 H2O(질량 대 전하비 m/z=18)의 방출량을 각각 나타낸 것이다.
조건 4, 5, 6, 및 7에서 수소 분자 및 물 분자를 정량화하여 측정하였다. 수소 분자는 50℃~450℃의 범위에서 정량화하고, 물 분자는 200℃~450℃의 범위에서 정량화하였다.
표 1은 각 조건하에서의 수소 분자 및 물 분자의 정량화 결과를 나타낸 것이다.
Figure 112016033136579-pct00001
표 1 및 도 28은 수소의 방출량이 온도 및 가열 시간의 증가에 따라 감소되는 것을 나타낸다. 조건 5, 6, 및 7에서, 450℃에서의 수소 분자의 방출량은 350℃에서의 수소 분자의 방출량의 130% 이하인 것을 알았다. 또한, 표 1 및 도 29는 물의 방출량이 온도 및 가열 시간의 증가에 따라 감소되는 것을 나타낸다.
(실시예 2)
본 실시예에서는, 단결정 실리콘을 포함하는 트랜지스터와 이 트랜지스터 위에 적층된 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치를 제작하고, 트랜지스터들의 전기적 특성을 측정하였다.
[샘플]
샘플의 제작 방법에 대하여 이하에서 설명한다.
먼저, 두께 52nm의 단결정 실리콘막을 포함하는 SOI 기판을 기판으로서 준비하였다.
다음에, 포토리소그래피에 의하여 단결정 실리콘막의 일부를 에칭하여 섬 형상의 단결정 실리콘막을 형성하였다.
다음에, 마이크로파 CVD법에 의하여 단결정 실리콘막의 표면을 산화시켜 두께 10nm의 산화 실리콘막을 형성하였다. 또한, 마이크로파 CVD법은 고밀도 플라즈마 CVD법 등이라고도 불린다. 그리고, 질소 분위기에서 950℃로 1시간 동안 가열 처리를 행하였다. 이와 같이 게이트 절연막을 형성하였다.
다음에, p채널 트랜지스터를 형성하기 위하여, 단결정 실리콘막의 일부에 인 이온을 주입하였다. 인 이온은, 질량 분리 기능을 가지는 이온 주입 장치에 의하여 가속 전압 18kV 및 농도 6.5×1011ions/cm2로 주입하였다.
다음에, n채널 트랜지스터를 형성하기 위하여, 단결정 실리콘막의 일부에 붕소 이온을 주입하였다. 붕소 이온은, 이온 주입 장치에 의하여 가속 전압 14kV 및 농도 3.0×1012ions/cm2로 주입하였다.
다음에, 스퍼터링법에 의하여 연속적으로, 두께 30nm의 질화 탄탈럼막과 두께 170nm의 텅스텐막을 형성하였다. 그 후, 포토리소그래피에 의하여 질화 탄탈럼막 및 텅스텐막의 일부를 에칭하여 게이트 전극을 형성하였다.
다음에, 게이트 전극을 마스크로서 사용하여, p채널 트랜지스터가 되는 단결정 실리콘막의 영역에 붕소 이온을 주입하였다. 붕소 이온은, 이온 주입 장치에 의하여 가속 전압 9kV 및 농도 1.0×1013ions/cm2로 주입하였다.
다음에, 게이트 전극을 마스크로서 사용하여, n채널 트랜지스터가 되는 단결정 실리콘막의 영역에 인 이온을 주입하였다. 인 이온은, 이온 주입 장치에 의하여 가속 전압 9kV 및 농도 1.0×1013ions/cm2로 주입하였다.
다음에, 플라즈마 CVD법에 의하여 산화 질화 실리콘막을 두께 300nm로 형성하고, 이에 이방성 에칭을 행하여 게이트 전극 측면과 접촉되는 절연막(측벽 절연막이라고도 함)을 형성하였다. 또한, 산화 질화 실리콘막을 에칭할 때에 게이트 절연막의 일부도 에칭되었다. 이 결과, 단결정 실리콘막의 일부가 노출되었다.
다음에, 게이트 전극 및 측벽 절연막을 마스크로서 사용하여, p채널 트랜지스터가 되는 단결정 실리콘막의 영역에 붕소 이온을 도핑하였다. 상기 영역에는, 질량 분리 기능을 가지지 않는 이온 도핑 장치에 의하여 가속 전압 10kV 및 농도 1.5×1016ions/cm2로 붕소 이온을 도핑하였다. 붕소 이온이 도핑된 상기 영역은 p채널 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능한다. 또한, 측벽 절연막 바로 아래의 영역은, 상술한 단계를 거쳐 형성된 채널 형성 영역과 소스 또는 드레인 영역의 캐리어 밀도들 사이의 캐리어 밀도를 가지기 때문에, LDD(lightly doped drain) 영역으로서 기능한다.
다음에, 게이트 전극 및 측벽 절연막을 마스크로서 사용하여, n채널 트랜지스터가 되는 단결정 실리콘막의 영역에 인 이온을 도핑하였다. 상기 영역에는, 이온 도핑 장치에 의하여 가속 전압 10kV 및 농도 3.0×1015ions/cm2로 인 이온을 도핑하였다. 인 이온이 도핑된 상기 영역은 n채널 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능한다. 또한, 측벽 절연막 바로 아래의 영역은, 상술한 단계를 거쳐 형성된 채널 형성 영역과 소스 또는 드레인 영역의 캐리어 밀도들 사이의 캐리어 밀도를 가지기 때문에, LDD 영역으로서 기능한다.
다음에, 플라즈마 CVD법에 의하여 산화 질화 실리콘막을 두께 50nm로 형성하였다.
그리고, 질소 분위기에서 550℃로 1시간 동안 가열 처리를 행하였다.
다음에, 플라즈마 CVD법에 의하여 질화 산화 실리콘막을 두께 280nm로 형성하였다. 이 질화 산화 실리콘막은 대량의 수소를 함유하기 때문에 SiNOH막이라고도 불린다.
다음에, 열 CVD법에 의하여 산화 질화 실리콘막을 두께 300nm로 형성하였다.
그리고, 질소 분위기에서 490℃로 1시간 동안 가열 처리를 행하였다. 가열 처리에 의하여, SiNOH막으로부터 수소가 방출된다. 방출된 수소는 단결정 실리콘막에 도달하여 단결정 실리콘막의 댕글링 본드를 종단시킨다. 이러한 가열 처리는 수소화 처리라고 불린다.
다음에, 두께 50nm의 산화 질화 실리콘막, 두께 280nm의 질화 산화 실리콘막, 및 두께 300nm의 산화 실리콘막의 일부를 에칭하여, 소스 영역, 드레인 영역, 및 게이트 전극 등에 도달하는 개구를 형성하였다.
다음에, 스퍼터링법에 의하여 텅스텐막을 두께 150nm로 형성하였다.
그리고, 포토리소그래피에 의하여 텅스텐막의 일부를 에칭하여 제 1 배선층을 형성하였다.
다음에, 플라즈마 CVD법에 의하여 산화 실리콘막을 두께 900nm로 형성하였다.
그리고, 산화 실리콘막의 두께가 약 400nm~500nm가 되도록, 산화 실리콘막 상면에 CMP 처리를 행하여 평탄화하였다.
다음에, 질소 분위기에서 가열 처리를 행하였다. 또한, 샘플 1에는 490℃로 10시간 동안 가열 처리를 행하고, 샘플 2에는 450℃로 5시간 동안 가열 처리를 행하였다. 이 가열 처리는, 상술한 수소화 처리에 의하여 외측으로 확산되지 않고, 그리고 댕글링 본드의 종단에 사용되지 않고 각 층에 남아 있는 수소를 외측으로 확산시키기 때문에, 탈수소화 처리라고 불린다. 탈수소화 처리는 온도를 높게, 그리고 시간을 길게 하면 더 효과적이다. 그러므로, 샘플 1은 샘플 2보다 남아 있는 수소의 양이 적다.
다음에, 두께 약 400nm~500nm의 산화 실리콘막의 일부를 에칭하여 제 1 배선층 등에 도달하는 개구를 형성하였다.
다음에, 스퍼터링법에 의하여 텅스텐막을 두께 150nm로 형성하였다.
그리고, 포토리소그래피에 의하여 텅스텐막의 일부를 에칭하여, 제 2 전극으로서 기능하는 도전막(220) 및 제 2 배선층으로서 기능하는 도전막(174)을 형성하였다.
다음에, 플라즈마 CVD법에 의하여 산화 실리콘막을 두께 500nm로 형성하였다.
그리고, 산화 실리콘막의 두께가 약 0nm~50nm가 되도록 산화 실리콘막 상면에 CMP 처리를 행하여 평탄화하여, 텅스텐막의 상면을 노출시켰다.
다음에, 플라즈마 CVD법에 의하여 산화 실리콘막을 두께 100nm로 형성하였다.
다음에, 질소 분위기에서 가열 처리를 행하였다. 또한, 샘플 1에는 490℃로 10시간 동안 가열 처리를 행하고, 샘플 2에는 450℃로 1시간 동안 가열 처리를 행하였다. 가열 처리에 의하여 탈수소화 처리를 더 행하였다.
다음에, 스퍼터링법에 의하여 산화 알루미늄막을 두께 50nm로 형성하였다. 산화 알루미늄막은 산소 및 수소 등을 차단하는 기능을 가진다. 그러므로, 산화 알루미늄막을 제공함으로써, 단결정 실리콘을 포함하는 트랜지스터, 또는 트랜지스터 가까이에 제공된 절연막 및 도전막 등으로부터 방출된 수소가, 나중에 제작되는 산화물 반도체를 포함하는 트랜지스터에 들어가는 것을 방지할 수 있다.
다음에, 플라즈마 CVD법에 의하여 과잉 산소를 함유하는 산화 질화 실리콘막을 두께 100nm로 형성하였다. 또한, 산화 질화 실리콘막은 나중에 행해지는 가열 처리에 의하여 산소를 방출한다. 방출된 산소는 산화물 반도체의 산소 빈자리를 저감하기 위하여 사용되어, 트랜지스터의 전기적 특성 및 신뢰성이 향상될 수 있다. 한편, 방출된 산소가 단결정 실리콘에 도달하면 트랜지스터의 전기적 특성 및 신뢰성이 열화될 수 있다. 상술한 산화 알루미늄막은 단결정 실리콘에 산소가 들어가는 것을 방지하는 기능을 가진다. 그러므로, 과잉 산소를 함유하는 산화 질화 실리콘막이 제공되더라도, 단결정 실리콘을 포함하는 트랜지스터는 좋은 전기적 특성과 높은 신뢰성을 가질 수 있다.
다음에 샘플 1을 위하여, 스퍼터링법에 의하여 연속적으로, 두께 20nm의 제 1 산화물 반도체막과 두께 20nm의 제 2 산화물 반도체막을 형성하였다. 또한, 샘플 2를 위하여, 스퍼터링법에 의하여 연속적으로, 두께 20nm의 제 1 산화물 반도체막과 두께 15nm의 제 2 산화물 반도체막을 형성하였다. 제 1 산화물 반도체막은 원자수비 In:Ga:Zn=1:3:2인 타깃을 사용하여 형성하였다. 제 2 산화물 반도체막은 원자수비 In:Ga:Zn=1:1:1인 타깃을 사용하여 형성하였다. 또한, 제 1 산화물 반도체막 및 제 2 산화물 반도체막을 통틀어 산화물 반도체막(206)이라고 한다.
다음에, 질소 분위기에서 450℃로 1시간 동안 가열 처리를 행한 다음, 산소 분위기에서 450℃로 1시간 동안 가열 처리를 행하였다.
다음에, 포토리소그래피에 의하여 산화물 반도체막(206)의 일부를 에칭함으로써 산화물 반도체막(206)을 섬 형상으로 하였다.
그리고, 과잉 산소를 함유하는 산화 질화 실리콘막, 산화 알루미늄막, 및 산화 실리콘막의 일부를 에칭하여, 도전막(220) 및 도전막(174) 등에 도달하는 개구를 형성하였다.
다음에, 스퍼터링법에 의하여 텅스텐막을 두께 100nm로 형성하였다.
포토리소그래피에 의하여 텅스텐막의 일부를 에칭하여, 산화물 반도체를 포함하는 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하는 도전막(216a) 및 도전막(216b)을 형성하였다.
다음에, 스퍼터링법에 의하여 제 3 산화물 반도체막을 두께 5nm로 형성하였다. 제 3 산화물 반도체막은 원자수비 In:Ga:Zn=1:3:2인 타깃을 사용하여 형성하였다.
다음에, 플라즈마 CVD법에 의하여 산화 질화 실리콘막을 두께 20nm로 형성하였다.
다음에, 스퍼터링법에 의하여 연속적으로, 두께 30nm의 질화 타이타늄막과 두께 135nm의 텅스텐막을 형성하였다.
그리고, 포토리소그래피에 의하여 질화 타이타늄막 및 텅스텐막의 일부를 에칭하여 게이트 전극으로서 기능하는 도전막(204)을 형성하였다.
다음에, 포토리소그래피에 의하여 제 3 산화물 반도체막 및 산화 질화 실리콘막의 일부를 에칭하였다. 산화 질화 실리콘막은 채널 형성 영역인 제 2 산화물 반도체막과 게이트 전극으로서 기능하는 도전막(204) 사이에 위치하기 때문에 게이트 절연막으로서 기능한다.
다음에, 스퍼터링법에 의하여 산화 알루미늄막을 두께 150nm로 형성하였다. 산화 알루미늄막은 산소 및 수소 등을 차단하는 기능을 가진다. 그러므로, 산화 알루미늄막을 제공함으로써, 단결정 실리콘을 포함하는 트랜지스터, 또는 트랜지스터 가까이에 제공된 절연막 및 도전막 등으로부터 방출된 수소, 또는 반도체 장치 외부로부터의 수소가 산화물 반도체를 포함하는 트랜지스터에 들어가는 것을 방지할 수 있다. 또한, 과잉 산소를 함유하는 산화 질화 실리콘막으로부터 방출된 산소의 외측 확산을 방지할 수 있어, 산화물 반도체의 산소 빈자리를 저감하기 위하여 산소를 효율적으로 사용할 수 있다.
다음에, 산소 분위기에서 400℃로 1시간 동안 가열 처리를 행하였다. 가열 처리에 의하여, 과잉 산소를 함유하는 산화 질화 실리콘막에 함유되는 산소의 일부가 방출되어, 먼저 제 1 산화물 반도체막에 공급된다. 공급된 산소는 제 1 산화물 반도체막에서 당구공과 같이 움직이기 때문에, 산소는 제 2 산화물 반도체막에도 공급되는 것처럼 보인다. 즉, 가열 처리에 의하여 채널 형성 영역인 제 2 산화물 반도체막의 산소 빈자리가 저감될 수 있다. 이때, 제 2 산화물 반도체막 주변에는 산화 알루미늄막이 제공되어 있다. 그러므로, 과잉 산소를 함유하는 산화 질화 실리콘막으로부터 방출된 산소가, 제 2 산화물 반도체막의 산소 빈자리를 저감하기 위하여 효율적으로 사용된다.
다음에, 플라즈마 CVD법에 의하여 산화 질화 실리콘막을 두께 300nm로 형성하였다.
그리고, 산화 질화 실리콘막 및 산화 알루미늄막의 일부를 에칭하여, 도전막(216a) 및 도전막(216b) 등에 도달하는 개구를 형성하였다.
다음에, 스퍼터링법에 의하여 연속적으로, 두께 50nm의 타이타늄막, 두께 200nm의 알루미늄막, 및 두께 50nm의 타이타늄막을 형성하였다.
그리고, 포토리소그래피에 의하여 상술한 타이타늄막, 알루미늄막, 및 타이타늄막의 일부를 에칭하여 제 2 배선층을 형성하였다.
상술한 바와 같이, 단결정 실리콘을 포함하는 트랜지스터 및 산화물 반도체를 포함하는 트랜지스터를 포함하는 반도체 장치를 샘플 1 및 샘플 2로서 제작할 수 있다.
[측정]
샘플 1 및 샘플 2에 포함되는 단결정 실리콘을 포함하는 트랜지스터 및 산화물 반도체를 포함하는 트랜지스터의 전기적 특성을 측정하였다.
또한, 샘플 1 및 샘플 2는 두 번의 탈수소화 처리 단계의 조건만이 서로 상이하다. 구체적으로, 샘플 1에 대해서는 첫 번째 및 두 번째 탈수소화 처리 단계로서 질소 분위기에서 490℃로 10시간 동안 가열 처리를 행하고, 샘플 2에 대해서는 첫 번째 탈수소화 처리 단계로서 질소 분위기에서 450℃로 5시간 동안 가열 처리를 행하고 두 번째 탈수소화 처리 단계로서 질소 분위기에서 450℃로 1시간 동안 가열 처리를 행하였다.
도 30은 단결정 실리콘을 포함하는 트랜지스터의 V g-I d 특성을 나타낸 것이다. n채널 트랜지스터의 V g-I d 특성의 측정은, 드레인 전압(V d)을 0.1V 또는 1.8V로 하고 게이트 전압(V g)을 0.1V 간격으로 -1.8V~3.3V 범위에서 소인(掃引)하였을 때의 드레인 전류(I d)를 측정함으로써 행하였다. p채널 트랜지스터의 V g-I d 특성의 측정은, 게이트 전압(V g)을 0.1V 간격으로 1.8V~-3.3V 범위에서 소인하였을 때의 드레인 전류(I d)를 측정함으로써 행하였다. 또한, 트랜지스터의 채널 길이와 채널 폭의 설계값은 각각 0.35μm와 1.6μm였다. 측정은 크기 126.6mm2의 기판 위에 균일하게 배치된 25개의 트랜지스터에 대하여 행하였다.
도 30에 나타낸 바와 같이 샘플 1과 샘플 2에서 단결정 실리콘을 포함하는 트랜지스터의 전기적 특성에 약간의 차이가 있었다. 구체적으로는, 샘플 1의 n채널 트랜지스터의 문턱 전압은 0.47V이고 서브스레숄드 스윙 값(S값이라고도 함)은 67.0mV/dec.였다. 샘플 2의 n채널 트랜지스터의 문턱 전압은 0.51V이고 S값은 67.6mV/dec.였다. 샘플 1의 p채널 트랜지스터의 문턱 전압은 -0.59V이고 S값은 69.0mV/dec.였다. 샘플 2의 p채널 트랜지스터의 문턱 전압은 -0.55V이고 S값은 71.6mV/dec.였다. 또한, 문턱 전압은 드레인 전압이 1.8V일 때의 V g-I d 특성에서 도출되고, S값은 드레인 전압이 0.1V일 때의 V g-I d 특성에서 도출되었다.
트랜지스터의 전기적 특성은 단결정 실리콘의 댕글링 본드를 종단시키고 있는 수소가 방출될 때에 열화되는 것으로 추정된다. 그러나, 도 30에 나타낸 바와 같이 샘플 1과 샘플 2에서 단결정 실리콘을 포함하는 트랜지스터의 전기적 특성에 약간의 차이가 있다. 이것은 수소의 방출이 일어나기 더 쉬운 조건하에서도, 샘플 1에서는 샘플 2보다 단결정 실리콘의 댕글링 본드를 종단시키고 있는 수소의 방출이 일어나기 어렵다는 것을 의미한다.
다음에, 산화물 반도체를 포함하는 트랜지스터의 V g-I d 특성을 측정하였다. 또한, 트랜지스터 주변의 층들에 형성된 개구의 영향을 조사하기 위하여, 3종류의 구조의 V g-I d 특성을 측정하였다. 도 31의 (A)~(C)는 각각 산화물 반도체를 포함하는 트랜지스터와 그 주변을 도시한 상면도이다.
도 31의 (A)는 도전막(174)과 도전막들(216a 및 216b) 각각과의 사이에 개구를 가지지 않는 구조(구조 1)를 도시한 것이다. 도 31의 (B)는 도전막(174)과 도전막(216a) 사이에 하나의 개구(260), 및 도전막(174)과 도전막(216b) 사이에 하나의 개구(260)를 가지는 구조(구조 2)를 도시한 것이다. 도 31의 (C)는 도전막(174)과 도전막(216a) 사이에 하나의 개구(260), 도전막(174)과 도전막(216b) 사이에 하나의 개구(260), 및 배선층 주변에 개구들을 가지는 구조(구조 3)를 도시한 것이다.
도 32는 도 31의 (A)~(C)에 도시된 구조의 산화물 반도체를 포함하는 트랜지스터의 V g-I d 특성을 나타낸 것이다. V g-I d 특성의 측정은, 드레인 전압(V d)을 0.1V 또는 2.7V로 하고 게이트 전압(V g)을 0.1V 간격으로 -3V~3V 범위에서 소인하였을 때의 드레인 전류(I d)를 측정함으로써 행하였다. 또한, 트랜지스터의 채널 길이와 채널 폭의 설계값은 각각 0.8μm와 0.8μm였다. 측정은 크기 126.6mm2의 기판 위에 균일하게 배치된 25개의 트랜지스터에 대하여 행하였다.
도 32에 나타낸 바와 같이 구조 1에 있어서, 샘플 1과 샘플 2에서 산화물 반도체를 포함하는 트랜지스터의 전기적 특성에 약간의 차이가 있었다. 구체적으로, 샘플 1의 시프트 값(Shift라고도 함)은 0.44V이고 S값은 90.7mV/dec.였다. 또한, 시프트 값은 드레인 전류가 1×10-12A일 때의 게이트 전압이다. 샘플 2의 시프트 값은 0.34V이고 S값은 98.4mV/dec.였다. 또한, 시프트 값은 드레인 전압이 2.7V일 때의 V g-I d 특성에서 도출되고, S값은 드레인 전압이 0.1V일 때의 V g-I d 특성에서 도출되었다.
또한, 도 32에 나타낸 바와 같이 구조 2에 있어서, 샘플 1과 샘플 2에서 산화물 반도체를 포함하는 트랜지스터의 전기적 특성에 약간의 차이가 있었다. 구체적으로, 샘플 1의 시프트 값은 0.47V이고 S값은 95.3mV/dec.였고, 샘플 2의 시프트 값은 0.28V이고 S값은 132.1mV/dec.였다. 구조 2의 샘플 2는 구조 1의 샘플 2보다 큰 S값을 가지고 있었다. 한편, 구조 2의 샘플 1은 구조 1의 그것과 실질적으로 같은 S값을 가지고 있었고, 구조 2로서도 양호한 전기적 특성을 가지고 있었다.
또한, 도 32에 나타낸 바와 같이 구조 3의 샘플 1과 샘플 2에서 산화물 반도체를 포함하는 트랜지스터의 전기적 특성에 큰 차이가 있었다. 구체적으로는 샘플 1의 시프트 값은 0.24V이고 S값은 98.1mV/dec.였고, 샘플 2는 스위칭 특성을 가지지 않았다. 상술한 결과는, 구조 3의 샘플 1이 구조 1 및 구조 2의 그것과 실질적으로 같은 S값을 가지고 있었고, 구조 3으로서도 양호한 전기적 특성을 가지는 것을 나타낸다.
구조 1, 구조 2, 및 구조 3에서의 구조의 차이는 샘플 2에서의 개구의 유무가 산화물 반도체를 포함하는 트랜지스터의 전기적 특성에 영향을 미치는 것을 나타낸다. 구체적으로, 트랜지스터 주변에서의 개구의 수가 많으면 전기적 특성이 열화된다. 그러나 샘플 1에서는, 샘플 2만큼은 개구의 유무로 트랜지스터의 전기적 특성이 변화되지 않는다. 이것은 샘플 1에 비하여 샘플 2에서 탈수소화 처리가 충분히 행해지지 않고, 개구를 통하여 수소가 산화물 반도체를 포함하는 트랜지스터로 이동하였기 때문이라고 생각된다; 한편, 샘플 1에서는 탈수소화 처리가 충분히 행해져, 수소로 인한 열화가 거의 일어나지 않았다. 또한, 샘플 1의 구조에 따라 전기적 특성의 미미한 열화가 관찰된다. 이 경우, 탈수소화 처리의 조건을 개선함으로써 샘플 1의 전기적 특성이 더 향상되는 것을 기대할 수 있다.
도 32에 나타낸 V g-I d 특성에서 도출한 모든 시프트 값을 도 33에 플롯하였다. 샘플 1의 시프트 값의 3σ은 구조 1에서 0.05V, 구조 2에서 0.07V, 구조 3에서 0.21V였다. 한편, 샘플 2의 시프트 값의 3σ은 구조 1에서 0.05V, 구조 2에서 0.16V였고, 구조 3에서는 시프트 값의 3σ을 측정할 수 없었다.
상술한 결과는 샘플 1에서는 구조의 차이로 인한 V g-I d 특성의 편차가 샘플 2보다 작다는 것을 나타낸다.
구조 2 및 구조 3은 구조 1보다 개구를 더 많이 가지고, 고집적 반도체 장치의 구조에 더 가깝다. 그러므로, 고집적 반도체 장치를 높은 수율로 제작하기 위해서는, 구조 2 및 구조 3과 같이 개구를 많이 가지는 구조에서도 뛰어난 전기적 특성을 달성하는 것이 중요하다고 생각된다.
본 실시예는 탈수소화 처리의 조건을 개선하면, 단결정 실리콘을 포함하는 트랜지스터의 전기적 특성을 변화시키지 않고, 다양한 구조를 가지는 산화물 반도체를 포함하는 트랜지스터의 전기적 특성의 열화를 저감할 수 있는 것을 나타낸다. 또한, 본 실시예는 탈수소화 처리의 조건을 더 개선하면 산화물 반도체를 포함하는 트랜지스터의 전기적 특성의 열화를 더 억제할 수 있는 것을 나타낸다.
(실시예 3)
본 실시예에서는 탈수소화 처리의 차이, 및 과잉 산소를 함유하는 산화 질화 실리콘막의 두께의 차이에 따라, 산화물 반도체를 포함하는 트랜지스터의 전기적 특성이 어떻게 달라지는지를 조사하였다.
[샘플]
이하에서 샘플 3 및 샘플 4의 제작 방법에 대하여 설명한다.
샘플 3은, 제 2 산화물 반도체막의 두께를 15nm로 하는 것을 제외하고는 실시예 2에 기재된 샘플 1과 비슷한 조건하에서 제작하였다. 샘플 3과 샘플 1의 유일한 차이는 제 2 산화물 반도체막의 두께이기 때문에, 다른 조건에 대해서는 샘플 1의 설명을 참조한다. 바꿔 말하면 샘플 3의 탈수소화 처리는 개선된 조건하에서 행하였다.
샘플 4는, 과잉 산소를 함유하는 산화 질화 실리콘막의 두께를 300nm로 하는 것을 제외하고는 샘플 2의 조건과 비슷한 조건하에서 제작하였다. 샘플 4와 샘플 2의 유일한 차이는 과잉 산소를 함유하는 산화 질화 실리콘막의 두께이기 때문에, 다른 조건에 대해서는 샘플 2의 설명을 참조한다. 또한, 샘플 3의 과잉 산소를 함유하는 산화 질화 실리콘막의 두께는 100nm이다.
[측정]
다음에, 샘플 3 및 샘플 4의 V g-I d 특성을 측정하였다. V g-I d 특성의 측정은 실시예 2에 기재된 구조 1의 샘플에 대하여 행하였다. V g-I d 특성의 측정은, 실온(25℃) 및 85℃에서 드레인 전압(V d)을 1.8V로 하고 게이트 전압(V g)을 0.1V 간격으로 -3V~3V 범위에서 소인하였을 때의 드레인 전류(I d)를 측정함으로써 행하였다. 측정은, 제 2 전극인 도전막(220)에 인가하는 전압(V bg)을 0V~-20V의 범위에서 변화시켜 여러 번 행하였다. 또한, 트랜지스터의 채널 길이와 채널 폭의 설계값은 각각 0.8μm와 0.8μm였다. 측정은 크기 126.6mm2의 기판 위에 균일하게 배치된 13개의 트랜지스터에 대하여 행하였다.
그리고, 얻어진 V g-I d 특성에 기초하여 S값을 계산하고, 외삽법에 의하여 게이트 전압 0V에서의 드레인 전류를 얻었다. 도 34의 (A) 및 (B)는 결과를 나타낸 것이다. 도 34의 (A)는 실온에서 도전막(220)에 인가되는 전압과 게이트 전압 0V에서의 드레인 전류의 관계를 나타낸 것이다. 도 34의 (B)는 85℃에서 도전막(220)에 인가되는 전압과 게이트 전압 0V에서의 드레인 전류의 관계를 나타낸 것이다.
도 34의 (A) 및 (B)에 나타낸 바와 같이 개선된 조건하에서 탈수소화 처리가 행해진 샘플 3의 드레인 전류는 샘플 4의 그것보다 전체적으로 낮았다. 또한, 과잉 산소를 함유하는 산화 질화 실리콘막의 두께가 얇으면 제 2 게이트 전극으로서 기능하는 도전막(220)에 인가되는 전압에 대한 드레인 전류를 저감함에 있어서 매우 효과적이다.
또한, 도 34의 (A) 및 (B)는 탈수소화 처리의 조건의 개선에 의하여, 게이트 전극에 전압이 인가되지 않는 상태에서의 드레인 전류를 약 1×10-22A~1×10-35A로 저감할 수 있는 것을 나타낸다. 드레인 전류는 오프 상태 전류의 의미로 사용되는 경우가 있다. 그러므로, 산화물 반도체를 포함하는 트랜지스터의 매우 작은 오프 상태 전류를 이용한 반도체 장치의 제작에 있어서, 탈수소화 처리의 조건을 개선하는 것이 중요하다.
또한, 외삽법으로 얻어진 드레인 전류는 실제의 드레인 전류와 다른 경우가 있다. 예를 들어, 산화물 반도체를 포함하는 트랜지스터에 수소가 들어간 경우에는 외삽법으로 얻어진 드레인 전류가 실제의 드레인 전류보다 낮은 경우가 있다. 이것은 산화물 반도체를 포함하는 트랜지스터의 전기적 특성을 향상시키기 위해서는 산화물 반도체에 들어갈 수 있는 수소를 철저히 저감하는 것이 중요하다는 것을 나타낸다.
(실시예 4)
본 실시예에서는 게이트 절연막의 누설 전류가 없고, 포획 상태가 없고, 기생 저항이 없는 이상적인 트랜지스터의 오프 상태 전류를 계산하고 평가하였다.
먼저, 트랜지스터의 구조에 대하여 설명한다.
도 35는 트랜지스터의 채널 길이 방향의 단면도이다. 소스 전극 및 드레인 전극과 중첩되는 산화물 반도체막(S2)의 전체 영역에 소스 전극 및 드레인 전극과 접촉되는 n형 영역(저저항 영역이라고도 함)이 제공된다. 트랜지스터의 채널 길이 L은 0.8μm, 채널 폭 W는 1nm, 게이트 전극이 소스 전극 또는 드레인 전극과 중첩되는 영역의 폭 Lov는 0.2μm였다.
다음에, 계산 조건에 대하여 설명한다.
계산은 Synopsys, Inc. 제작의 Sentaurus Device를 사용하여 표 2에 나타낸 조건하에서 행하였다.
Figure 112016033136579-pct00002
*IGZO(111)…In:Ga:Zn=1:1:1(조성비)의 산화물 타깃
*IGZO(132)…In:Ga:Zn=1:3:2(조성비)의 산화물 타깃
*IGZO(312)…In:Ga:Zn=3:1:2(조성비)의 산화물 타깃
표 2에서 GI는 게이트 절연막; S3은 산화물막; S2는 산화물 반도체막; S1은 산화물 반도체막; GE는 게이트 전극; 및 S/D는 소스 전극 및 드레인 전극을 나타낸다. 또한, GI는 실시형태 1의 게이트 절연막(212); S3은 실시형태 1의 산화물 반도체막(206c); S2는 실시형태 1의 산화물 반도체막(206b); S1은 실시형태 1의 산화물 반도체막(206a); GE는 실시형태 1의 제 1 도전막(204); S/D는 실시형태 1의 도전막들(216a 및 216b); 및 절연막은 실시형태 1의 절연막(172)에 상당한다.
도 36은 드레인 전압 V d가 1.8V일 때의 V g-I d 특성 및 S값을 나타낸 것이다.
도 36에 나타낸 바와 같이 산화물 반도체막(S2)에 IGZO(111)를 사용한 이상적인 트랜지스터와 산화물 반도체막(S2)에 IGZO(312)를 사용한 이상적인 트랜지스터 양쪽 모두의 오프 상태 전류가, 계산할 수 있는 한계값인 1×10-35A/μm 정도로 저감되었다. 또한, 트랜지스터의 S값을 66mV/dec.로 추산할 수 있었다.
(실시예 5)
본 실시예에서는 본 발명의 일 형태에 따른 트랜지스터의 전기적 특성에 대하여 설명한다.
[샘플]
측정에 사용한 샘플 5에 대하여 이하에서 설명한다.
샘플 5에 대해서는, 실시예 2에 기재된 샘플 1 및 샘플 2의 제작 방법에서의 과잉 산소를 함유하는 산화 질화 실리콘막을 형성하는 단계 후와 비슷한 단계를 거쳐, 단결정 기판 위에 산화물 반도체를 포함하는 트랜지스터를 제작하였다.
샘플 5의 제작 방법은, 과잉 산소를 함유하는 산화 질화 실리콘막의 두께를 300nm로 하고, 제 2 산화물 반도체막의 두께를 15nm로 하고, 게이트 절연막으로서 기능하는 산화 질화 실리콘막의 두께를 10nm로 하고, 산화 알루미늄막의 두께를 70nm로 하는 점에서, 실시예 2에 기재된 제작 방법과 다르다.
[오프 상태 전류의 측정]
다음에, 상술한 식으로 제작된 샘플 5의 오프 상태 전류의 측정 방법과 측정 결과에 대하여 도 37, 도 38의 (A) 및 (B), 도 39, 및 도 40의 (A) 및 (B)를 참조하여 설명한다.
[측정 계통]
도 37에 나타낸 측정 계통은 커패시터(400), 트랜지스터(401), 트랜지스터(402), 트랜지스터(403), 및 트랜지스터(404)를 포함한다. 여기서, 트랜지스터(403)는 전하의 주입을 위한 트랜지스터이고, 트랜지스터(404)는 누설 전류의 평가를 위한 트랜지스터이다. 트랜지스터(401) 및 트랜지스터(402)는 출력 회로(406)를 형성한다. 트랜지스터(403)의 소스 단자(또는 드레인 단자), 트랜지스터(404)의 드레인 단자(또는 소스 단자), 커패시터(400)의 제 1 단자, 및 트랜지스터(401)의 게이트 단자가 서로 접속되는 점을 노드(A)라고 한다.
전하의 주입을 위한 트랜지스터와 평가를 위한 트랜지스터를 따로 제공하는 경우, 전하의 주입 시에 평가를 위한 트랜지스터를 항상 오프 상태로 유지할 수 있다. 전하의 주입을 위한 트랜지스터를 제공하지 않는 경우, 전하의 주입 시에 평가를 위한 트랜지스터를 한번 온으로 할 필요가 있기 때문에, 소자가 온 상태로부터 오프 상태의 안정 상태가 되는 데 시간이 걸리는 경우에는, 측정에 더 긴 시간이 걸린다. 또한, 평가를 위한 트랜지스터를 한번 온으로 할 필요가 없기 때문에 트랜지스터의 채널 형성 영역의 전하의 일부가 노드(A)로 흐르는 것에 기인하는 노드(A)의 전위의 변화의 영향이 없다.
평가를 위한 트랜지스터의 채널 폭 W는 전하의 주입을 위한 트랜지스터의 그것보다 큰 것이 바람직하다. 평가를 위한 트랜지스터의 채널 폭 W를 전하의 주입을 위한 트랜지스터의 그것보다 크게 하면, 평가를 위한 트랜지스터의 누설 전류 이외의 누설 전류가 상대적으로 저감될 수 있다. 이 결과, 평가를 위한 트랜지스터의 누설 전류를 높은 정확도로 측정할 수 있다.
도 37에 나타낸 측정 계통에서, 트랜지스터(403)의 소스 단자(또는 드레인 단자), 트랜지스터(404)의 드레인 단자(또는 소스 단자), 및 커패시터(400)의 제 1 단자는 트랜지스터(401)의 게이트 단자에 접속되어 있다. 커패시터(400)의 제 2 단자와 트랜지스터(404)의 소스 단자(또는 드레인 단자)는 서로 접속된다. 트랜지스터(401)의 드레인 단자(또는 소스 단자)는 전원에 접속되고, 트랜지스터(402)의 소스 단자(또는 드레인 단자)는 전원에 접속되고, 트랜지스터(403)의 드레인 단자(또는 소스 단자)는 전원에 접속된다.
도 37에 나타낸 측정 계통에서, 전원으로부터 트랜지스터(403)의 드레인 단자(또는 소스 단자)에 전위(V3)가 인가되고, 전원으로부터 트랜지스터(404)의 소스 단자(또는 드레인 단자)에 전위(V4)가 인가된다. 전원으로부터 트랜지스터(401)의 드레인 단자(또는 소스 단자)에 전위(V1)가 인가되고, 전원으로부터 트랜지스터(402)의 소스 단자(또는 드레인 단자)에 전위(V2)가 인가된다. 트랜지스터(401)의 소스 단자(또는 드레인 단자) 및 트랜지스터(402)의 드레인 단자(또는 소스 단자)가 접속되는 출력 회로(406)의 출력 단자에 상당하는 단자로부터 출력 전위(Vout)가 출력된다.
상술한 구조에서, 출력 회로(406)를 조정하기 위한 전위(Vext_a)가 트랜지스터(402)의 게이트 단자에 인가되고, 트랜지스터(403)의 온/오프를 제어하기 위한 전위(Vext_c)가 트랜지스터(403)의 게이트 단자에 인가되고, 평가를 위한 트랜지스터의 상태를 제어하기 위한 전위(Vext_b)가 트랜지스터(404)의 게이트 단자에 인가된다.
또한, 도 37에서 커패시터(400)를 반드시 제공할 필요는 없다. 이 경우, 트랜지스터(401)의 게이트 단자, 트랜지스터(403)의 소스 단자(또는 드레인 단자), 및 트랜지스터(404)의 드레인 단자(또는 소스 단자)가 노드(A)에서 서로 접속된다.
[전류의 측정 방법]
다음에, 상술한 측정 계통을 사용하여 전류를 측정하는 방법의 예에 대하여 도 38의 (A) 및 (B)를 참조하여 설명한다.
먼저, 오프 상태 전류를 측정하기 위하여 전위차를 인가하는 기록 기간에 대하여 도 38의 (A)를 참조하여 간단하게 설명한다.
기록 기간에, 트랜지스터(403)의 드레인 단자(또는 소스 단자)에 전위(V3)를 입력하고 나서 트랜지스터(403)의 게이트 단자에 트랜지스터(403)를 온으로 하기 위한 전위(Vext_c)를 입력함으로써, 트랜지스터(404)의 드레인 단자(또는 소스 단자)에 접속된 노드(A)에 전위(V3)를 인가하였다. 트랜지스터(402)를 온으로 하기 위한 전위(Vext_a)가 입력되어 트랜지스터(402)가 온이 되었다. 트랜지스터(404)를 오프로 하기 위한 전위(Vext_b)가 입력되어 트랜지스터(404)가 오프가 되었다.
여기서, 전위(V3)를 고전위(H1)로 하고 전위(Vext_c)를 고전위(H2)로 하였다. 전위(V1)를 고전위(H3)로 하였다. 전위(Vext_a)를 저전위(L4)로 하고, 전위(V2)를 저전위(L5)로 하고, 전위(Vext_b)를 저전위(L2)로 하고, 전위(V4)를 Vss로 하였다.
그리고, 트랜지스터(402)를 오프로 하기 위한 전위(Vext_a)가 입력되어 트랜지스터(402)가 오프가 되었다. 전위(V2)를 고전위(H4)로 하고 전위(V1)를 저전위(L3)로 하였다. 여기서, 전위(V2)는 전위(V1)와 동일한 전위였다. 다음에, 전위(V3)를 저전위(L)로 하였다. 트랜지스터(403)를 오프로 하기 위한 전위(Vext_c)가 트랜지스터(403)의 게이트 단자에 입력되어 트랜지스터(403)가 오프가 되었다.
여기서, 전위(Vext_c)를 저전위(L2)로 하고, 전위(Vext_a)를 고전위(H4)로 하고, 전위(V3)를 저전위(L1)로 하고, 전위(V1)를 저전위(L3)로 하고, 전위(V2)를 고전위(H4)로 하였다. 전위(Vext_b)를 저전위(L2)로 하고 전위(V4)를 Vss로 하였다.
이와 같이 기록 기간이 완료되었다. 기록 기간이 완료된 상태에서 트랜지스터(404)는 오프이지만, 노드(A)와 트랜지스터(404)의 소스 단자(드레인 단자) 사이에 전위차가 발생되었다. 그러므로, 소량의 전류가 트랜지스터(404)를 흐른다. 즉, 오프 상태 전류(즉, 누설 전류)가 흐른다.
다음에, 판독 기간이 시작되었다. 판독 기간에, 노드(A)에 유지된 전하량의 변화로 인한 노드(A)의 전위의 변화량을 측정하였다. 판독 기간에서의 동작에 대하여 도 38의 (B)를 참조하여 설명한다.
판독 기간이 시작되면, 노드(A)에 접속된 커패시터에 유지된 전하의 양이 시간에 따라 변화되어, 노드(A)의 전위가 변화하였다. 이것은 출력 회로(406)의 입력 단자의 전위가 변화된 것을 의미한다. 이 결과, 출력 회로(406)의 출력 단자의 전위도 시간에 따라 변화된다.
또한 판독 기간에, 노드(A)의 전위의 변화량을 측정하기 위한 측정 기간(M)과, 노드(A)에 전하를 저장하기 위한 저장 기간(S)을 반복적으로 행하는 것이 바람직하다. 노드(A)의 전위의 변화량의 측정과 노드(A)의 전하의 저장을 반복적으로 행하면, 전압의 측정값이 안정 상태에서의 값임을 확인할 수 있다. 바꿔 말하면, 노드(A)를 통하여 흐르는 전류(IA)로부터 과도 전류(측정이 시작되고 나서 시간에 따라 감소하는 전류 성분)를 뺄 수 있다. 이 결과 누설 전류를 더 높은 정확도로 측정할 수 있다.
노드(A)의 전위를 나타내는 VA와 출력 전위(Vout)의 관계를 미리 얻으면, 출력 전위(Vout)로부터 전위(VA)를 얻을 수 있다. 일반적으로, 노드(A)의 전위를 나타내는 VA는 출력 전위(Vout)의 함수로서 측정되며 다음 식으로 표현될 수 있다.
[수학식 1]
V A =F(Vout)
노드(A)에 접속된 커패시터의 전하를 나타내는 전하(QA)는 전위(VA), 노드(A)에 접속된 커패시터의 용량을 나타내는 CA, 및 상수(const)를 사용하여 다음 식으로 표현될 수 있다. 여기서, 노드(A)에 접속된 커패시터의 용량(CA)은 커패시터(400)의 용량과 다른 용량(예를 들어 출력 회로(406)의 입력 용량)의 합이다.
[수학식 2]
Q A =C A V A +const
노드(A)의 전류(IA)는 노드(A)로 흐르는 전하(또는 노드(A)로부터 흐르는 전하)의 시간 미분이기 때문에 노드(A)의 전류(IA)는 다음 식으로 표현된다.
[수학식 3]
Figure 112016033136579-pct00003
상술한 바와 같이, 노드(A)를 통하여 흐르는 전류(IA)는 노드(A)에 접속된 용량(CA), 출력 회로(406)의 출력 전위(Vout), 및 시간에 따른 변화(Δt)로부터 얻어질 수 있다.
또한 전류(IA)는, 트랜지스터(404)를 흐르는 전류(Idev)와 전류(Idev) 이외의 전류인 전류(Ileak)의 합이기 때문에, 높은 정확도로 전류(Idev)를 얻기 위해서는 전류(Ileak)가 전류(Idev)보다 충분히 작은 측정 계통을 사용하여 측정을 행하는 것이 바람직하다. 또는, 전류(Ileak)를 추산하고 그것을 전류(IA)로부터 뺌으로써 전류(Idev)를 얻을 때의 정확도를 높여도 좋다.
여기서, 측정 기간(M)에 전위(V2)를 저전위(L5)로 하고 전위(Vext_a)를 저전위(L4)로 함으로써 트랜지스터(402)를 온으로 하였다. 또한, 트랜지스터(402)를 온으로 하기 위하여, 전위(Vext_a)의 저전위(L4)를 전위(V2)의 저전위(L5)보다 높게 하였다. 전위(V1)를 고전위(H3)로 하였다. 전위(Vext_c)를 저전위(L2)로 하고 전위(V3)를 저전위(L1)로 하였다. 전위(Vext_b)를 저전위(L2)로 하고 전위(V4)를 Vss로 하였다.
저장 기간(S)에 전위(V2)를 고전위(H4)로 하고 전위(Vext_a)를 고전위(H4)로 함으로써 트랜지스터(402)를 오프로 한다. 전위(V1)를 저전위(L3)로 한다. 또한, 전위(V1), 전위(V2), 및 전위(Vext_a)는 동일한 전위였다. 전위(Vext_c)를 저전위(L2)로 하고 전위(V3)를 저전위(L1)로 한다. 전위(Vext_b)를 저전위(L2)로 하고 전위(V4)를 Vss로 한다.
트랜지스터(404)를 통하여 흐르는 극미한 전류는 상술한 방법으로 측정될 수 있다.
본 실시예에서, 트랜지스터들(401 및 402)은 각각 채널 길이 L이 3μm이고 채널 폭 W가 100μm이고, 트랜지스터(403)는 채널 길이 L이 10μm이고 채널 폭 W가 10μm이고, 트랜지스터(404)는 채널 길이 L이 0.8μm이고 채널 폭 W가 10000μm이다. 또한, 각 트랜지스터는 샘플 1과 동일한 조건하에서 제작되었다.
다음에, 측정 시퀀스에 대하여 설명한다. 측정 시퀀스로서 2종류의 측정 시퀀스를 사용하였다.
제 1 시퀀스에서, 측정 온도가 125℃이고, 트랜지스터를 흐르는 전류(I)의 계산에 사용하는 Δt가 1시간이고, Δt마다 기록 기간이 제공되는 사이클을 10번 반복하였다. 그리고, 측정 온도가 85℃이고, Δt가 6시간이고, Δt마다 기록 기간이 제공되는 사이클을 4번 반복하였다.
제 2 시퀀스에서, 측정 온도가 150℃이고, Δt가 1시간이고, Δt마다 기록 기간이 제공되는 사이클을 10번 반복하였다. 그리고, 측정 온도가 125℃이고, Δt가 1시간이고, Δt마다 기록 기간이 제공되는 사이클을 10번 반복하였다. 그 후, 측정 온도가 85℃이고, Δt가 6시간이고, Δt마다 기록 기간이 제공되는 사이클을 4번 반복하였다. 그리고, 측정 온도가 85℃이고, Δt가 12시간이고, Δt마다 기록 기간이 제공되는 사이클을 3번 반복하였다. 그리고, 측정 온도가 60℃이고, Δt가 60시간이고, Δt마다 기록 기간이 제공되는 사이클을 1번 행하였다.
또한, 본 실시예에서 기록 기간에, 전위(V3)의 고전위(H1)를 2V로 하고 전위(V3)의 저전위(L1)를 1V로 하였다. 전위(Vext_c)의 고전위(H2)를 5V로 하고 그 저전위(L2)를 -3V로 하였다. 전위(V1)의 고전위(H3)를 3V로 하고 그 저전위(L3)를 1.5V로 하였다. 전위(Vext_a)의 고전위(H4)를 1.5V로 하고 그 저전위(L4)를 -1V로 하였다. 전위(V2)의 고전위(H4)를 1.5V로 하고 그 저전위(L5)를 -2V로 하였다. 전위(Vext_b)를 -3V로 하여 트랜지스터(404)를 오프로 하고, 전위(V4)를 1V로 하였다. 여기서, 2V의 전압이 노드(A)에 인가되었다.
판독 기간에, 10초의 측정 기간(M)과 290초의 저장 기간(S)을 통틀어 하나의 세트로 간주하고, 판독 동작을 반복적으로 행함으로써 출력 전위(Vout)를 측정하였다.
본 실시예에서 판독 기간에, 전위(V1)의 고전위(H1)를 5V로 하고 그 저전위(L1)를 1.5V로 하였다. 전위(Vext_a)의 고전위(H4)를 1.5V로 하고 그 저전위(L4)를 -1V로 하였다. 전위(V2)의 고전위(H4)를 1.5V로 하고 그 저전위(L5)를 -2V로 하였다. 전위(V3)의 저전위(L2)를 1V로 하였다. 전위(Vext_c)의 저전위(L2)를 -3V로 하였다. 전위(Vext_b)를 -3V로 하여 트랜지스터(404)를 오프로 하고, 전위(V4)를 1V로 하였다.
도 39는 측정 데이터의 예로서, 경과 시간과 제 2 측정 시퀀스에서의 출력 회로(406)의 출력 전압(Vout)의 관계를 나타낸 것이다. 도 39에 나타낸 바와 같이, 전위는 시간이 경과함에 따라 변화된다.
도 40의 (A) 및 (B)는 출력 전위(Vout)의 측정에 의하여 계산된 누설 전류를 나타낸 것이다. 도 40의 (A)는 제 1 측정 시퀀스의 측정 결과를 나타내고, 도 40의 (B)는 제 2 측정 시퀀스의 측정 결과를 나타내고 있다. 또한, 도 40의 (A) 및 (B)는 경과 시간과 소스 전극과 드레인 전극 사이를 흐르는 누설 전류의 관계를 나타낸 것이다.
도 40의 (A) 및 (B)에 나타낸 바와 같이, 누설 전류의 값은 측정 시작 직후에 서서히 감소되고, 특정한 값으로 수렴될 경향이 있다. 측정 온도가 가장 높은 조건에서는 측정된 가장 낮은 전류의 값을 그 온도의 누설 전류로 간주하였다.
도 40의 (A)에 나타낸 바와 같이, 측정 온도가 125℃일 때 누설 전류는 5×10-21A/μm(5zA/μm) 미만이고, 측정 온도가 85℃일 때 누설 전류는 1×10-22A/μm(100yA(욕토암페어)/μm) 미만이었다. 또한, 1yA는 10-24A와 같다.
도 40의 (B)에 나타낸 바와 같이, 측정 온도가 150℃일 때 누설 전류는 1.5×10-20A/μm(15zA(젭토암페어)/μm) 미만이고, 측정 온도가 125℃일 때 누설 전류는 2×10-21A/μm(2zA/μm) 미만이고, 측정 온도가 85℃일 때 누설 전류는 5×10-23A/μm(50yA/μm) 미만이고, 측정 온도가 60℃일 때 누설 전류는 6×10-24A/μm(6yA/μm) 미만이었다. 또한, 1zA는 10-21A와 같다.
상술한 결과로부터, 측정 시작에서의 측정 온도를 높임으로써, 전류의 과도적인 변화의 영향을 효과적으로 억제할 수 있고, 트랜지스터의 본래의 누설 전류를 측정할 수 있는 것을 알았다.
상술한 바와 같이, 본 실시예는 산소 빈자리가 저감된 고순도화된 산화물 반도체를 포함하는 트랜지스터는 오프 상태 전류가 충분히 작다는 것을 나타낸다.
도 41은 도 40의 (B)에 나타낸 누설 전류의 아레니우스 플롯을 나타낸 것이다. 도 41에 나타낸 바와 같이 위에서 측정된 누설 전류의 온도 의존성은 직선으로 표현되고, 활성화 에너지가 실질적으로 일정하기 때문에, 측정된 값이 타당한 것을 알았다.
(실시예 6)
본 실시예에서는 실시예 2의 샘플 1과 비슷한 방법으로 제작된 샘플 6의 오프 상태 전류를 측정하였다.
오프 상태 전류를 실시예 5에 기재된 것과 비슷한 방법으로 측정하였다. 제 1 측정 시퀀스를 사용하였다.
도 42의 (A)는 출력 전위(Vout)의 측정에 의하여 계산된 누설 전류를 나타낸 것이다. 도 42의 (B)는 도 42의 (A)에 나타낸 누설 전류의 아레니우스 플롯을 나타낸 것이다. 도 42의 (A) 및 (B)에 나타낸 바와 같이, 측정 온도가 125℃일 때 누설 전류는 1×10-20A/μm(10zA/μm) 미만이고, 측정 온도가 85℃일 때 누설 전류는 2×10-22A/μm(200yA/μm) 미만이었다.
상술한 결과는, 산화물 반도체를 포함하는 트랜지스터 아래에 단결정 반도체를 포함하는 트랜지스터가 제공되는 경우에도, 본 발명의 일 형태에 따른 반도체 장치에서의 산화물 반도체를 포함하는 트랜지스터의 오프 상태 전류는 충분히 작게 될 수 있는 것을 나타낸다.
<참고예>
참고예로서, 장치의 필요 유지 연수와 85℃에서의 목적(요구되는) 누설 전류에 대하여 설명한다.
장치의 요구되는 유지 연수와 그 85℃에서의 목적 누설 전류에 대하여 도 43을 참조하여 설명한다.
도 20에 나타낸 반도체 장치는, DOSRAM(dynamic oxide semiconductor random access memory)이라고 불리며 메모리 셀의 선택 트랜지스터(스위칭 소자로서의 트랜지스터)로서 산화물 반도체를 포함하는 트랜지스터를 포함하는 메모리 장치이다.
하나의 메모리 셀로 점유되는 면적이 8F2(F=최소 피처 크기(feature size))인 DOSRAM에서, 트랜지스터의 목적 전류는 100aA/μm 미만이고, 전위를 유지하는 시간은 1시간 이상이고, 전위를 유지하는 용량은 30fF이고, 허용 가능한 문턱 전압의 변화는 0.3V이다.
도 22에 나타낸 노멀리-오프 CPU에서, 트랜지스터의 목적 전류는 3zA/μm 미만이고, 전위를 유지하는 시간은 하루 이상이고, 전위를 유지하는 용량은 184fF이고, 허용 가능한 문턱 전압의 변화는 0.1V이다.
도 1의 (A)~(C)에 도시된 반도체 장치는 NOSRAM(nonvolatile oxide semiconductor random access memory)이라고 불린다. 소규모 NOSRAM에서, 트랜지스터의 목적 전류는 93yA/μm 미만이고, 전위를 유지하는 시간은 10년 이상이고, 전위를 유지하는 용량은 21fF이고, 허용 가능한 문턱 전압의 변화는 0.5V이다. 2레벨 NOSRAM에서, 트랜지스터의 목적 전류는 1.5yA/μm 미만이고, 전위를 유지하는 시간은 10년 이상이고, 전위를 유지하는 용량은 39aF이고, 허용 가능한 문턱 전압의 변화는 0.5V이다. 8레벨 NOSRAM에서, 트랜지스터의 목적 전류는 0.02yA/μm 미만이고, 전위를 유지하는 시간은 10년 이상이고, 전위를 유지하는 용량은 39aF이고, 허용 가능한 문턱 전압의 변화는 0.1V이다.
FPGA에서, 트랜지스터의 목적 전류는 44yA/μm 미만이고, 전위를 유지하는 시간은 10년 이상이고, 전위를 유지하는 용량은 184fF이고, 허용 가능한 문턱 전압의 변화는 0.3V이다.
100: 트랜지스터, 150: 반도체 기판, 160: 절연막, 162: 절연막, 164: 도전막, 166: 불순물 영역, 170: 절연막, 171: 배리어막, 172: 절연막, 173: 도전막, 174: 도전막, 175: 보이드, 176: 절연막, 200: 트랜지스터, 204: 도전막, 205: 도전막, 206: 산화물 반도체막, 206a: 산화물 반도체막, 206b: 산화물 반도체막, 206c: 산화물 반도체막, 212: 게이트 절연막, 213: 절연막, 215: 산화물 반도체막, 216a: 도전막, 216b: 도전막, 218: 배리어막, 219: 절연막, 220: 도전막, 250: 커패시터, 400: 커패시터, 401: 트랜지스터, 402: 트랜지스터, 403: 트랜지스터, 404: 트랜지스터, 406: 출력 회로, 700: 기판, 701: 화소부, 702: 주사선 구동 회로, 703: 주사선 구동 회로, 704: 신호선 구동 회로, 710: 커패시터 배선, 712: 게이트 배선, 713: 게이트 배선, 714: 드레인 전극층, 716: 트랜지스터, 717: 트랜지스터, 718: 액정 소자, 719: 액정 소자, 720: 화소, 721: 스위칭 트랜지스터, 722: 구동 트랜지스터, 723: 커패시터, 724: 발광 소자, 725: 신호선, 726: 주사선, 727: 전원선, 728: 공통 전극, 800: RF 태그, 801: 통신 장치, 802: 안테나, 803: 무선 신호, 804: 안테나, 805: 정류 회로, 806: 정전압 회로, 807: 복조 회로, 808: 변조 회로, 809: 논리 회로, 810: 메모리 회로, 811: ROM, 901: 하우징, 902: 하우징, 903: 표시부, 904: 표시부, 905: 마이크로폰, 906: 스피커, 907: 조작 키, 908: 스타일러스, 911: 하우징, 912: 하우징, 913: 표시부, 914: 표시부, 915: 연결부, 916: 조작 키, 921: 하우징, 922: 표시부, 923: 키보드, 924: 포인팅 디바이스, 931: 하우징, 932: 냉장고용 도어, 933: 냉동고용 도어, 941: 하우징, 942: 하우징, 943: 표시부, 944: 조작 키, 945: 렌즈, 946: 연결부, 951: 차체, 952: 차륜, 953: 계기판, 954: 라이트, 1189: ROM 인터페이스, 1190: 기판, 1191: ALU, 1192: ALU 컨트롤러, 1193: 인스트럭션 디코더, 1194: 인터럽트 컨트롤러, 1195: 타이밍 컨트롤러, 1196: 레지스터, 1197: 레지스터 컨트롤러, 1198: 버스 인터페이스, 1199: ROM, 1200: 메모리 소자, 1201: 회로, 1202: 회로, 1203: 스위치, 1204: 스위치, 1206: 논리 소자, 1207: 커패시터, 1208: 커패시터, 1209: 트랜지스터, 1210: 트랜지스터, 1213: 트랜지스터, 1214: 트랜지스터, 1220: 회로, 5100: 펠릿, 5100a: 펠릿, 5100b: 펠릿, 5101: 이온, 5102: 산화 아연층, 5103: 입자, 5105a: 펠릿, 5105a1: 영역, 5105a2: 펠릿, 5105b: 펠릿, 5105c: 펠릿, 5105d: 펠릿, 5105d1: 영역, 5105e: 펠릿, 5120: 기판, 5130: 타깃, 5161: 영역, 8000: 표시 모듈, 8001: 상부 커버, 8002: 하부 커버, 8003: FPC, 8006: 표시 패널, 8007: 백 라이트 유닛, 8008: 광원, 8009: 프레임, 8010: 프린트 기판, 8011: 배터리.
본 출원은 2013년 10월 22일에 일본 특허청에 출원된 일련 번호 2013-219682의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (29)

  1. 반도체 장치에 있어서,
    제 1 절연막;
    상기 제 1 절연막 위의 제 1 배리어막;
    상기 제 1 배리어막 위에 있고, 화학량론적 조성에서의 산소보다 높은 비율로 산소를 함유하는 영역을 포함하는 제 2 절연막; 및
    상기 제 2 절연막 위의 제 1 산화물 반도체막을 포함하는 제 1 트랜지스터를 포함하고,
    열 탈착 분광법으로 측정되는, 400℃ 이상 500℃ 이하의 온도에서 상기 제 1 절연막으로부터 방출되는 수소 분자의 양은, 300℃에서의 수소 분자의 방출량의 130% 이하인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 절연막에서, 열 탈착 분광법으로 측정되는, 온도에 대한 질량 대 전하비 2의 검출 강도는 400℃에서 4×10-11A 이하인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터는,
    상기 제 1 산화물 반도체막과 접촉되는 소스 전극 및 드레인 전극;
    상기 제 1 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극 위의 게이트 절연막; 및
    상기 게이트 절연막 위의 게이트 전극을 더 포함하고,
    상기 게이트 절연막, 상기 제 2 절연막, 및 상기 제 1 산화물 반도체막 각각의 수소 농도는 5×1018atoms/cm3 미만인, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 게이트 전극은 상기 게이트 절연막을 개재(介在)하여 상기 제 1 산화물 반도체막의 상면 및 측면에 면하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 배리어막은 산화 알루미늄을 포함하고,
    열 탈착 분광법으로 측정되는, 20℃ 이상 600℃ 이하의 온도에서 상기 제 1 배리어막으로부터 방출되는 수소 분자의 양은, 2×1015/cm2 미만인, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 트랜지스터 위의 제 2 배리어막을 더 포함하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 배리어막은 산화 알루미늄을 포함하고,
    열 탈착 분광법으로 측정되는, 20℃ 이상 600℃ 이하의 온도에서 상기 제 2 배리어막으로부터 방출되는 수소 분자의 양은, 2×1015/cm2 미만인, 반도체 장치.
  8. 제 1 항에 있어서,
    제 2 산화물 반도체막과 제 3 산화물 반도체막 사이에 상기 제 1 산화물 반도체막이 개재되고,
    상기 제 2 산화물 반도체막 및 상기 제 3 산화물 반도체막은 각각 상기 제 1 산화물 반도체막에 함유되는 금속 원소 중 1종류 이상을 포함하는, 반도체 장치.
  9. 제 3 항에 있어서,
    상기 제 1 트랜지스터의 상기 소스 전극 또는 상기 드레인 전극에 전기적으로 접속되도록 커패시터가 제공되고,
    용량 1μF당 및 상기 제 1 트랜지스터의 채널 폭 1μm당 오프 상태 전류는 85℃에서 4.3yA 미만인, 반도체 장치.
  10. 제 3 항에 있어서,
    상기 제 1 트랜지스터의 상기 소스 전극 또는 상기 드레인 전극에 전기적으로 접속되도록 커패시터가 제공되고,
    용량 1μF당 및 상기 제 1 트랜지스터의 채널 폭 1μm당 오프 상태 전류는 95℃에서 1.5yA 미만인, 반도체 장치.
  11. 제 1 항에 있어서,
    반도체 기판을 사용하여 형성된 제 2 트랜지스터가, 상기 제 1 트랜지스터에 전기적으로 접속되도록 상기 제 1 절연막 아래에 제공되는, 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 S값은 60mV/dec. 이상 100mV/dec. 이하인, 반도체 장치.
  13. 반도체 장치에 있어서,
    제 1 절연막;
    상기 제 1 절연막 위의 제 1 배리어막;
    상기 제 1 배리어막 위에 있고, 화학량론적 조성에서의 산소보다 높은 비율로 산소를 함유하는 영역을 포함하는 제 2 절연막; 및
    상기 제 2 절연막 위의 제 1 산화물 반도체막을 포함하는 제 1 트랜지스터를 포함하고,
    열 탈착 분광법으로 측정되는, 450℃에서 상기 제 1 절연막으로부터 방출되는 수소 분자의 양은, 350℃에서의 수소 분자의 방출량의 130% 이하인, 반도체 장치.
  14. 반도체 장치의 제작 방법에 있어서,
    제 1 트랜지스터를 형성하는 단계;
    상기 제 1 트랜지스터를 형성한 후에 제 1 가열 처리를 행하는 단계;
    상기 제 1 트랜지스터 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막을 형성한 후에 제 2 가열 처리를 행하는 단계;
    상기 제 2 가열 처리를 행한 후에 상기 제 1 절연막 위에 제 1 배리어막을 형성하는 단계;
    상기 제 1 배리어막 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막, 상기 제 1 배리어막, 및 상기 제 1 절연막에 개구를 형성하는 단계; 및
    상기 제 2 절연막 위에 있고 상기 개구를 통하여 상기 제 1 트랜지스터에 전기적으로 접속되는, 채널 형성 영역을 포함하는 산화물 반도체막을 포함하는 제 2 트랜지스터를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  15. 반도체 장치의 제작 방법에 있어서,
    제 1 트랜지스터를 형성하는 단계;
    상기 제 1 트랜지스터를 형성한 후에 제 1 가열 처리를 행하는 단계;
    상기 제 1 트랜지스터 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 1 배리어막을 형성하는 단계;
    상기 제 1 배리어막 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막, 상기 제 1 배리어막, 및 상기 제 1 절연막에 개구를 형성하는 단계;
    상기 개구를 형성한 후에 제 2 가열 처리를 행하는 단계; 및
    상기 제 2 절연막 위에 있고 상기 개구를 통하여 상기 제 1 트랜지스터에 전기적으로 접속되는, 채널 형성 영역을 포함하는 산화물 반도체막을 포함하는 제 2 트랜지스터를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 제 2 가열 처리의 온도는 상기 제 1 가열 처리의 온도보다 높은, 반도체 장치의 제작 방법.
  17. 제 14 항 또는 제 15 항에 있어서,
    상기 제 1 트랜지스터는 반도체 기판을 사용하여 형성되는, 반도체 장치의 제작 방법.
  18. 제 14 항 또는 제 15 항에 있어서,
    상기 제 2 가열 처리는 450℃ 이상 650℃ 미만의 온도로 10시간 이하 행하는, 반도체 장치의 제작 방법.
  19. 제 14 항 또는 제 15 항에 있어서,
    상기 제 1 배리어막은 DC 스퍼터링법으로 형성하는, 반도체 장치의 제작 방법.
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