CN114694590B - 显示装置及其制备方法 - Google Patents

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Abstract

一种显示装置及其制备方法。该显示装置，包括衬底基板以及形成在衬底基板上的至少一个像素电路；像素电路包括驱动晶体管、第一晶体管以及第二晶体管；驱动晶体管包括控制极、第一极和第二极，且被配置为，根据驱动晶体管的控制极的电压，控制流经驱动晶体管的第一极和驱动晶体管的第二极的用于驱动发光元件发光的驱动电流；第一晶体管包括第一有源区，第二晶体管包括第二有源区，驱动晶体管包括第四有源区，第一有源区以及第二有源区中的至少一个的掺杂浓度大于第四有源区的掺杂浓度。该显示装置可以提高驱动发光元件进行发光的均匀性。

Description

显示装置及其制备方法
本发明是基于申请日为2019年08月23日，申请号为201980001452.2，发明名称为“显示装置及其制备方法”的专利申请的分案申请。
技术领域
本公开的实施例涉及一种显示装置及其制备方法。
背景技术
微型有机发光二极管(Micro Organic Light-Emitting Diode，简称Micro-OLED)显示装置是一种以硅基板为衬底的新型OLED显示装置，又叫做硅基有机发光二极管(简称硅基OLED)显示装置。硅基OLED显示装置具有体积小、分辨率高等优点，其采用成熟的CMOS集成电路工艺制备，可以实现像素的有源寻址，并且可以在硅基衬底上制备包括TCON(时序控制)电路、OCP(操作控制)电路等多种功能电路，可以实现轻量化。
发明内容
本公开至少一实施例提供一种显示装置，包括衬底基板以及形成在所述衬底基板上的至少一个像素电路，所述像素电路包括驱动晶体管、第一晶体管以及第二晶体管；所述驱动晶体管包括控制极、第一极和第二极，且被配置为，根据所述驱动晶体管的控制极的电压，控制流经所述驱动晶体管的第一极和所述驱动晶体管的第二极的用于驱动发光元件发光的驱动电流；所述第一晶体管连接到所述驱动晶体管的控制极，且被配置为响应于第一扫描信号将数据信号写入所述驱动晶体管的控制极；所述第二晶体管连接到所述驱动晶体管的控制极，且被配置为响应于第二扫描信号将所述数据信号写入所述驱动晶体管的控制极；所述第一晶体管包括第一有源区，所述第二晶体管包括第二有源区，所述驱动晶体管包括第四有源区，所述第一有源区以及所述第二有源区中的至少一个的掺杂浓度大于所述第四有源区的掺杂浓度。
例如，在本公开一实施例提供的显示装置中，所述第一有源区以及所述第二有源区的掺杂浓度均大于所述第三有源区的掺杂浓度。
例如，在本公开一实施例提供的显示装置中，所述像素电路还包括第三晶体管，所述第三晶体管连接到所述驱动晶体管的第一极，且被配置为响应于发光控制信号将第一电源电压施加到所述驱动晶体管的第一极；所述第三晶体管包括第三有源区，所述第四有源区的掺杂浓度小于所述第三有源区的掺杂浓度。
例如，在本公开一实施例提供的显示装置中，所述第四有源区的掺杂浓度比第三有源区的掺杂浓度小4个数量级。
例如，在本公开一实施例提供的显示装置中，所述第三有源区的掺杂浓度包括1017cm-3，所述第四有源区的掺杂浓度包括1013cm-3。
例如，在本公开一实施例提供的显示装置中，所述第一有源区以及所述第二有源区的掺杂浓度比所述第三有源区的掺杂浓度大3个数量级。
例如，在本公开一实施例提供的显示装置中，所述第三有源区的掺杂浓度包括1017cm-3，所述第一有源区以及所述第二有源区的的掺杂浓度包括1020cm-3。
例如，在本公开一实施例提供的显示装置中，所述第一晶体管为第一半导体型MOS晶体管，所述第二晶体管、所述第三晶体管以及所述驱动晶体管均为第二半导体型MOS晶体管，所述第一半导体型和所述第二半导体型的掺杂类型相反。
例如，在本公开一实施例提供的显示装置中，沿所述第一晶体管的第一极至所述第一晶体管的第二极的方向为第一方向，沿所述第二晶体管的第一极至所述第二晶体管的第二极的方向为第二方向，沿所述第三晶体管的第一极至所述第三晶体管的第二极的方向为第三方向，沿所述驱动晶体管的第一极至所述驱动晶体管的第二极的方向为第四方向，所述第一方向、所述第二方向以及所述第三方向中的至少一个和所述第四方向相交。
例如，在本公开一实施例提供的显示装置中，所述第一方向、所述第二方向以及所述第三方向均和所述第四方向垂直。
例如，在本公开一实施例提供的显示装置中，所述第一晶体管的第一极以及所述第二晶体管的第一极连接以得到公共电极，并通过公共电极与所述驱动晶体管的控制极连接；所述第一晶体管的控制极被配置为接收所述第一扫描信号，所述第一晶体管的第二极被配置为接收所述数据信号；所述第二晶体管的控制极被配置为接收所述第二扫描信号，所述第二晶体管的第二极被配置为接收所述数据信号；所述第三晶体管的控制极被配置为接收所述发光控制信号，所述第三晶体管的第一极被配置为接收所述第一电源电压，所述第三晶体管的第二极和所述驱动晶体管的第一极连接；所述驱动晶体管的第二极被配置为和所述发光元件连接。
例如，在本公开一实施例提供的显示装置中，所述像素电路还包括存储电容，所述存储电容的第一极和所述驱动晶体管的控制极连接，所述存储电容的第二极被配置为接收第三电源电压。
例如，本公开一实施例提供的显示装置还包括用于传输所述第一扫描信号的第一扫描信号线以及用于传输所述第二扫描信号的第二扫描信号线，其中，所述第一扫描信号线在所述衬底基板的正投影与所述第二扫描信号线在所述衬底基板的正投影平行。
例如，在本公开一实施例提供的显示装置中，所述第一扫描信号线以及所述第二扫描信号线的延伸方向均与所述第四方向平行。
例如，本公开一实施例提供的显示装置还包括用于传输所述数据信号的数据线，所述第二扫描信号线在所述衬底基板的正投影与所述数据线在所述衬底基板的正投影至少部分重叠。
例如，本公开一实施例提供的显示装置还包括用于传输所述第一电源电压的第一电源电压线以及用于传输发光控制信号的发光控制线，所述第一电源电压线和所述发光控制线的部分延伸方向与所述第四方向平行，所述第一扫描信号线、所述第二扫描信号线、所述第一电源电压线以及所述发光控制线在所述衬底基板的正投影沿与所述第四方向的垂直方向依次排布。
例如，本公开一实施例提供的显示装置还包括用于传输第二电源电压的第二电源电压线，所述第一晶体管和所述第二电源电压线电连接以接收所述第二电源电压。
例如，在本公开一实施例提供的显示装置中，所述第二电源电压线在所述衬底基板的正投影位于所述第一电源电压线在所述衬底基板的正投影以及所述发光控制线在所述衬底基板的正投影之间，且所述第二电源电压线的部分延伸方向与所述第四方向平行。
例如，本公开一实施例提供的显示装置还包括设置在所述发光控制线的第一侧的第一转接电极，以及从所述发光控制线的第一侧延伸至所述发光控制线的第二侧的第二转接电极，所述第二转接电极在所述衬底基板的正投影与所述发光控制线在所述衬底基板的正投影交叉，所述第一转接电极的两个端部分别和所述第一晶体管的第一极以及所述第二晶体管的第一极电连接，所述第一转接电极和所述第二转接电极电连接，所述第二转接电极和所述驱动晶体管的控制极电连接。
例如，在本公开一实施例提供的显示装置中，所述第二转接电极的延伸方向与所述第一转接电极的延伸方向垂直，并且和所述第四方向垂直。
例如，在本公开一实施例提供的显示装置中，所述第一晶体管的第一有源区在所述衬底基板上的正投影以及所述第二晶体管的第二有源区在所述衬底基板上的正投影均位于所述第二扫描信号线在所述衬底基板上的正投影与所述发光控制线在所述衬底基板上的正投影之间；所述第一晶体管的第一有源区在所述衬底基板上的正投影与所述第一电源电压线在所述衬底基板上的正投影相交，且所述第一晶体管的第一有源区在所述衬底基板上的正投影与所述第二电源电压线在所述衬底基板上的正投影相交；以及所述第二晶体管的第二有源区在所述衬底基板上的正投影与所述第一电源电压线在所述衬底基板上的正投影相交，且所述第二晶体管的第二有源区在所述衬底基板上的正投影与所述第二电源电压线在所述衬底基板上的正投影相交。
例如，本公开一实施例提供的显示装置还包括位于所述衬底基板中的驱动电路，所述驱动电路被配置为向所述所述至少一个像素电路提供所述第一扫描信号、所述第二扫描信号以及所述发光控制信号。
本公开至少一实施例还提供一种显示装置的制备方法，包括：在衬底基板上形成像素电路，所述像素电路包括驱动晶体管、第一晶体管以及第二晶体管；所述驱动晶体管包括控制极、第一极和第二极，且被配置为，根据所述驱动晶体管的控制极的电压，控制流经所述驱动晶体管的第一极和所述驱动晶体管的第二极的用于驱动发光元件发光的驱动电流；所述第一晶体管连接到所述驱动晶体管的控制极，且被配置为响应于第一扫描信号将数据信号写入所述驱动晶体管的控制极；所述第二晶体管连接到所述驱动晶体管的控制极，且被配置为响应于第二扫描信号将所述数据信号写入所述驱动晶体管的控制极；所述第一晶体管包括第一有源区，所述第二晶体管包括第二有源区，所述驱动晶体管包括第四有源区，所述制备方法还包括：对所述第一有源区、所述第二有源区以及所述第四有源区进行掺杂以使得所述第一有源区以及所述第二有源区中的至少一个的掺杂浓度大于所述第四有源区的掺杂浓度。
例如，在本公开的一实施例提供的制备方法中，所述像素电路还包括第三晶体管，所述第三晶体管连接到所述驱动晶体管的第一极，且被配置为响应于发光控制信号将第一电源电压施加到所述驱动晶体管的第一极，所述第三晶体管包括第三有源区；所述制备方法还包括：对所述第三有源区进行掺杂以使得所述第四有源区的掺杂浓度小于所述第三有源区的掺杂浓度。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种显示基板的截面示意图；
图2为本公开至少一实施例提供的一种显示装置的电路图；
图3为本公开至少一实施例提供的对应于图2的布局示意图；
图4A-4E分别示出了图3所示的显示装置的五个层布局的平面图；
图5为本公开至少一实施例提供的一种示意存储电容所在区域的示意图；
图6为本公开至少一实施例提供的关于存储电容的布局示意图；
图7A-图7D分别示出了图6所示的四个层分布的平面图；
图7E为本公开至少一实施例提供的关于存储电容的截面示意图；
图8为本公开至少一实施例提供的一种关于第一晶体管和第二晶体管的截面示意图；
图9为本公开至少一实施例提供的另一种关于第一晶体管和第二晶体管的截面示意图；
图10为本公开至少一实施例提供的又一种关于第一晶体管和第二晶体管的截面示意图；以及
图11为本公开至少一实施例提供的一种显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
目前，硅基OLED显示面板广泛应用于虚拟现实(Virtual Reality，简称VR)或增强现实(Augmented Reality，简称AR)等近眼显示领域中，随着用户对显示质量越来越高的要求，例如，需要实现更高的分辨率和PPI(Pixels Per Inch，每英寸像素数目)。为了实现更高的PPI，就需要对显示装置的布局进行设计以减小占用的布局面积，从而在相同大小的显示区域中可以设置更多个像素单元，从而可以实现高PPI。
本公开的至少一实施例提供的显示装置及其制备方法，可以通过布局设计减小显示装置占用的布局面积，从而可以使得该显示装置更易于实现高PPI。另外，本公开的至少一实施例还提供了一种可以降低或避免被高电压击穿风险的晶体管的结构设计。
下面结合附图对本公开的实施例进行详细说明。
图1为一种显示基板1000的结构示意图。如图1所示，该显示基板1000包括衬底基板600和发光元件620。例如，该发光元件620设置在衬底基板600上，且发光元件620的第一电极621比发光元件620的第二电极629更靠近衬底基板600。
例如，在一些示例中，该衬底基板600为硅基衬底基板，本公开的实施例包括但不限于此。例如，硅基衬底基板所采用的半导体制作工艺成熟，性能稳定，有利于制作微型显示器件。
例如，在一些示例中，该硅基衬底基板600包括驱动电路，该驱动电路与发光元件620电连接，以用于驱动发光元件620发光。例如，如图1所示，该驱动电路包括晶体管T。需要说明的是，驱动电路的具体电路结构可以根据实际需要进行设置。例如，图1中并未示出驱动电路的全部结构，驱动电路还可以包括例如其他晶体管，又例如存储电容等，本公开的实施例对此不作限制。
例如，如图1所示，晶体管T包括栅电极G、源电极S和漏电极D。三个电极分别对应三个电极连接部。例如，栅电极G与栅电极连接部610g电连接，源电极S与源电极连接部610s电连接，漏电极D与漏电极连接部610d电连接。例如，三个电极均是通过钨过孔605与三个电极连接部对应电连接。
例如，如图1所示，源电极连接部610s通过钨过孔与发光元件620的第一电极621电连接。例如，源电极连接部610s通过钨过孔与第一电极621的金属反射层622电连接，同时，在第一电极621中，透明导电层626通过无机绝缘层624中的过孔624a与金属反射层622电连接。在晶体管T处于导通状态，由电源线提供的电信号可经过晶体管T的源电极S、源电极连接部610s、金属反射层622传输到透明导电层626。由于透明导电层626与第二电极629之间形成电压差，在二者之间形成电场，空穴和电子被注入到发光功能层627中，发光功能层627在该电场作用下发光。可以理解的是，晶体管T中，源电极S和漏电极D的位置可互换(对应地，源电极连接部610s和漏电极连接部610d的位置也可互换)，也就是说，晶体管的源电极S和漏电极D之一(即源电极S或漏电极D)与发光元件620彼此电连接即可。
例如，栅电极连接部610g、源电极连接部610s和漏电极连接部610d的材料可以包括金属材料。例如，如图1所示，在栅电极连接部610g、源电极连接部610s和漏电极连接部610d每个的至少一侧(例如上侧和/或下侧)可以设置抗氧化层607，这样能有效防止这些电极连接部被氧化，提高其导电性能。
例如，如图1所示，该显示基板1000还包括用于限定发光功能层727的限定层728，该限定层728将有机发光功能层727限定在其开口728a中，避免彼此相邻的子像素之间的串扰。
需要说明的是，在图1所示的显示基板1000中，无机绝缘层624中的过孔624a可以设置在透明导电层626与金属反射层622的边缘区域之间。例如，在一些示例中，发光功能层627在衬底基板600上的正投影和过孔624a在衬底基板600上的正投影均位于金属反射层622在衬底基板600上的正投影内，同时，发光功能层627在衬底基板600上的正投影和过孔624a在衬底基板600上的正投影之间不存在交叠，从而金属反射层对发光功能层627发出的光进行反射时，过孔624a对该反射过程基本没有影响。
本公开的至少一实施例提供一种显示装置100，该显示装置100包括衬底基板以及形成在衬底基板上的至少一个像素电路和由该像素电路驱动的发光元件。该衬底基板例如为硅基衬底基板，该硅基衬底基板可以为体硅基板或者绝缘层上硅(SOI)基板。像素电路可以通过硅半导体工艺(例如CMOS工艺)制备在衬底基板中，而发光元件制备在具有像素电路的硅基板上。
下面结合图2和图3介绍该显示装置100，需要说明的是，图2和图3中未示出衬底基板。关于衬底基板可以参考图1中所示的衬底基板600。
如图2所示，该像素电路包括驱动晶体管140、第一晶体管110、第二晶体管120以及第三晶体管130。需要说明的是，在一些实施例中，像素电路也可以不包括第三晶体管130，本公开的实施例对此不作限定。
例如，驱动晶体管140包括控制极143、第一极141和第二极142，且该驱动晶体管140被配置为根据驱动晶体管140的控制极143的电压，控制流经驱动晶体管140的第一极141和驱动晶体管140的第二极142的用于驱动发光元件LE发光的驱动电流。发光元件LE可以根据驱动电流的大小发出不同强度的光。
需要说明的是，本公开的实施例中采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开的实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如，本公开的实施例中所述的晶体管的第一极可以为源极，第二极可以为漏极；或者，晶体管的第一极为漏极，第二极为源极。以下各实施例以晶体管的第一极为漏极，第二极为源极为例进行说明，不再赘述。
例如，第一晶体管110连接到驱动晶体管140的控制极143，且被配置为响应于第一扫描信号SCAN1将数据信号DATA写入驱动晶体管140的控制极143。
例如，第二晶体管120连接到驱动晶体管140的控制极143，且被配置为响应于第二扫描信号SCAN2将数据信号DATA写入驱动晶体管140的控制极143。
例如，第三晶体管130连接到驱动晶体管140的第一极141，且被配置为响应于发光控制信号EN将第一电源电压ELVDD施加到驱动晶体管140的第一极141。例如，本公开的实施例中的第一电源电压ELVDD为高电平电压，例如，第一电源电压ELVDD为5V。
如图2所示，在一些实施例中，第一晶体管110的第一极111(例如，漏极)以及第二晶体管120的第一极121(例如，漏极)连接以得到公共电极，并通过该公共电极与驱动晶体管140的控制极143连接。
在上述实施例中，还提供了第一扫描信号线SL1、第二扫描信号线SL2、数据线DL、第一电源电压线VL1以及发光控制线EL等以提供相应的电信号。第一晶体管110的控制极113被配置为从第一扫描信号线SL1接收第一扫描信号SCAN1，第一晶体管110的第二极112(例如，源极)被配置为从数据线DL接收数据信号DATA。第二晶体管120的控制极123被配置为从第二扫描信号线SL2接收第二扫描信号SCAN2，第二晶体管120的第二极122(例如，源极)被配置为从数据线DL接收数据信号DATA。第三晶体管130的控制极133被配置为从发光控制线EL接收发光控制信号EN，第三晶体管130的第一极131(例如，漏极)被配置为从第一电源电压线VL1接收第一电源电压ELVDD，第三晶体管130的第二极132(例如，源极)和驱动晶体管140的第一极141(例如，漏极)连接。
驱动晶体管140的第二极142(例如，源极)被配置为和发光元件LE的第一极连接。例如，当发光元件LE为OLED时，驱动晶体管140的第二极142可以和该OLED的阳极连接。例如，该发光元件LE的第二极被配置为接收第四电源电压VCOM。例如，本公开的实施例中的第四电源电压VCOM为低电平电压。
例如，在本公开的实施例中，发光元件LE可以采用OLED，当多个像素单元构成显示面板中的像素阵列时，多个像素单元中的多个发光元件OLED的第二极(例如，阴极)可以电连接在一起，例如分别连接到同一个电极或一体形成，以接收第四电源电压VCOM，即多个像素单元中的多个发光元件OLED采用共阴极连接方式。
例如，发光元件OLED可以为各种类型，例如顶发射、底发射等，可以发红光、绿光、蓝光或白光等，本公开的实施例对此不作限制。
例如，如图2所示，像素电路还包括存储电容CST，以存储写入到驱动晶体管140的控制极143的数据信号DATA，从而使得驱动晶体管140可以根据该存储的数据信号DATA的电压控制驱动发光元件LE的驱动电流的大小。存储电容CST的第一极和驱动晶体管140的控制极143连接，存储电容CST的第二极被配置为接收第三电源电压AVSS。例如，本公开的实施例中的第三电源电压AVSS为低电平电压。需要说明的是，在本公开的实施例中，第三电源电压AVSS可以和第四电源电压VCOM相同，例如，第三电源电压AVSS可以和第四电源电压VCOM均接地，本公开的实施例包括但不限于此。
如图2所示，在本公开的一些实施例中，第一晶体管110可以采用P型MOS晶体管，第二晶体管120、第三晶体管130以及驱动晶体管140可以采用N型MOS晶体管，例如，第一晶体管110、第二晶体管120、第三晶体管130以及驱动晶体管140形成在衬底基板中。
例如，如图2所示，第一晶体管110的第三级被配置为接收第二电源电压VDD，例如，第一晶体管110的第三级和第二电源电压线VL2连接以接收第二电源电压VDD。
例如，第二晶体管120、第三晶体管130以及驱动晶体管140的第三极被配置为接地(GND)。需要说明的是，在本公开的实施例中，一个晶体管的第三极为与该晶体管的控制极(栅极)113相对的一极，以下各实施例与此相同，不再赘述。
在本公开的实施例中，由于第一晶体管110和第二晶体管120采用具有相反半导体型的MOS晶体管，所以第一晶体管110和第二晶体管120可以构成具有互补特性的传输门开关。在这种情形中，例如，可以使得提供至第一晶体管110的第一扫描信号SCAN1和提供至第二晶体管120的第二扫描信号SCAN2彼此互为反相信号，这样就可以保证第一晶体管110和第二晶体管120在同一时刻总有一个处于导通状态，从而可以没有电压损失地将数据信号DATA传输至存储电容CST，从而可以提高该像素电路的可靠性和稳定性。
图3示出了对应于图2所示的显示装置100衬底基板上的布局示意图。如图3所示，在本公开的实施例中，将沿第一晶体管110的第一极111至第一晶体管110的第二极112的方向称为第一方向D1，将沿第二晶体管120的第一极121至第二晶体管120的第二极122的方向称为第二方向D2，将沿第三晶体管130的第一极131至第三晶体管130的第二极132的方向称为第三方向D3，将沿驱动晶体管140的第一极141至驱动晶体管140的第二极142的方向称为第四方向D4。
例如，第一方向D1和第二方向D2中的至少一个和第四方向D4相交。例如，在像素电路包括第三晶体管130的情形下，第一方向D1、第二方向D2以及第三方向D3中的至少一个和第四方向D4相交。例如，第四方向D4为图3中从左至右的横向方向。
在像素电路中，由于驱动晶体管140的尺寸相对于其它开关晶体管(例如，第一晶体管110、第二晶体管120以及第三晶体管130)一般较大，所以在布局晶体管的位置时，可以将该驱动晶体管140沿第四方向D4布置，同时使得第一方向D1、第二方向D2以及第三方向D3中的至少一个和第四方向D4相交，这样可以使得四个晶体管的布局更紧凑，从而可以减小该显示装置100所占用的布局面积，从而可以使得该显示装置100更易于实现高PPI。
在本公开的一些实施例中，可以使得第一方向D1和第二方向D2均和第四方向D4相交；又例如，可以使得第一方向D1、第二方向D2以及第三方向D3均和第四方向D4相交。例如，如图3所示，第四方向D4为横向方向，第一方向D1、第二方向D2以及第三方向D3均为图3中的与横向方向垂直的纵向方向。
例如，在本公开的一些实施中，第一方向D1和第二方向D2均和第四方向D4垂直；又例如，第一方向D1、第二方向D2以及第三方向D3均和第四方向D4垂直。对于显示装置的显示区域中的多个像素单元按照多行多列方式排布的情形，采用这种方式可以使得该显示装置100的布局更紧凑，从而可以进一步减小该显示装置100所占用的布局面积，从而可以使得该显示装置100更易于实现高PPI。
例如，如图3所示，第一晶体管110包括沿第一方向D1延伸的第一有源区114，第一有源区114包括第一晶体管110的第一极111、第一晶体管110的第二极112、以及第一晶体管110的第一极111和第一晶体管110的第二极112之间形成的沟道区。
第二晶体管120包括沿第二方向D2延伸的第二有源区124，第二有源区124包括第二晶体管120的第一极121、第二晶体管120的第二极122、以及第二晶体管120的第一极121和第二晶体管120的第二极122之间形成的沟道区。
第三晶体管130包括沿第三方向D3延伸的第三有源区134，第三有源区134包括第三晶体管130的第一极131、第三晶体管130的第二极132、以及第三体管130的第一极131和第三晶体管130的第二极132之间形成的沟道区。
驱动晶体管140包括沿第四方向D4延伸的第四有源区144，第四有源区144包括第四晶体管140的第一极141、第四晶体管140的第二极142、以及第四体管140的第一极141和第四晶体管140的第二极142之间形成的沟道区。
例如，本公开的实施例提供的显示装置100中的衬底基板为硅基衬底基板，上述第一有源区114、第二有源区124、第三有源区134和第四有源区144均为硅基衬底基板中的掺杂区，这些掺杂区例如通过离子注入工艺或离子扩散工艺得到，对于非晶硅，P型掺杂可以通过掺杂硼(B)实现，N型掺杂可以通过掺杂磷(P)或砷(As)实现，本公开的实施例对此不作限制。
例如，在本公开的一些实施例中，第一有源区114与第二有源区124的掺杂类型相反。例如，第一有源区114的掺杂类型为P型，第二有源区124的掺杂类型为N型。
如图3所示，第一有源区114的两个端部和第二有源区124的两个端部在第四方向D4上彼此对齐，并且例如，第一有源区114的两个端部和第二有源区124彼此相邻布置。采用这种方式可以简化该显示装置100的布局设计。
第一有源区114沿第一方向D1的一个边缘与第二有源区124沿第二方向D2的一个边缘的连线和第四方向D4平行；第一有源区114沿第一方向D1的另一个边缘与第二有源区124沿第二方向D2的另一个边缘的连线和第四方向D4平行。采用这种方式可以简化该显示装置100的布局设计。
与用于非显示用途的硅基模拟CMOS电路相比，本公开的实施例提供的显示装置100中的用于发光元件LE的驱动电流要小1到2个数量级。驱动晶体管140在饱和状态下的电流特性为：
其中，ID为驱动晶体管140提供的驱动电流，W/L为驱动晶体管140的宽长比，K为一常数值，VGS4为驱动晶体管140的栅极和源极之间的电压差，Vth为驱动晶体管140的阈值电压。
由上面的公式可以看出，要实现较低的驱动电流，则驱动晶体管140在尺寸设计时就要增大L值，这不利于减小采用该驱动晶体管140的显示装置100的布局面积。
本公开的一些实施例提供的像素电路100通过对第一有源区114、第二有源区124、第三有源区134以及第四有源区144的掺杂浓度之间的相对关系进行调整，可以改善或避免上述问题。
例如，第四有源区144的掺杂浓度小于第三有源区134的掺杂浓度。例如，第三有源区134的掺杂浓度约为1017cm-3，第四有源区144的掺杂浓度约为1013cm-3，第四有源区144的掺杂浓度比第三有源区134的掺杂浓度小4个数量级。本公开的实施例通过降低第四有源区144的掺杂浓度，在不改变驱动晶体管140的尺寸(例如，宽长比W/L不变)的情形下，可以使得驱动晶体管140输出更小的驱动电流，输出的驱动电流的变化更平缓，从而使得采用该驱动晶体管140的像素电路驱动发光元件LE(例如，OLED)进行发光时的灰阶值可以获得较好的均匀性。
例如，在本公开的一些实施例提供的显示装置100中，第一有源区114以及第二有源区124中的至少一个的掺杂浓度大于第三有源区134的掺杂浓度。
例如，第一有源区114以及第二有源区124的掺杂浓度均大于第三有源区的掺杂浓度。例如，第一有源区114以及第二有源区124的掺杂浓度约为1020cm-3，在这种情形下，第一有源区114以及第二有源区124的掺杂浓度比第三有源区134的掺杂浓度大3个数量级。
如图2所示，第一晶体管110和第二晶体管120在像素电路里是用作开关晶体管的，所以需要具有良好的开关特性。当第一有源区114或/和第二有源区124的掺杂浓度较大时，可以获得较大的驱动电流且该驱动电流的变化更快速，从而使得该第一晶体管110或/和第二晶体管120具有更好的开关特性。
例如，在本公开的实施例中，第一晶体管110为第一半导体型MOS晶体管，第二晶体管、第三晶体管以及驱动晶体管均为第二半导体型MOS晶体管，第一半导体型和第二半导体型相反。例如，第一半导体型为P型，第二半导体型为N型，本公开的实施例包括但不限于此。
如图3所示，本公开的一些实施例提供的显示装置100还包括用于传输第一扫描信号SCAN1的第一扫描信号线SL1以及用于传输第二扫描信号SCAN2的第二扫描信号线SL2，第一扫描信号线SL1与第二扫描信号线SL2平行设置。
例如，第一扫描信号线SL1和第一晶体管110的控制极113连接以提供第一扫描信号SCAN1，第二扫描信号线SL2和第二晶体管120的控制极123连接以提供第二扫描信号SCAN2。
例如，第一扫描信号线SL1以及第二扫描信号线SL2的延伸方向均与第四方向D4平行。第一扫描信号线SL1在衬底基板的正投影与第二扫描信号线SL2在衬底基板的正投影平行，例如，均和第四方向D4平行。
例如，像素电路在衬底基板的正投影所在的区域为像素区域，第一扫描信号线SL1和第二扫描信号线SL2并列位于像素区域的一侧。
如图3所示，本公开的一些实施例提供的显示装置100还包括用于传输数据信号DATA的数据线DL，第二扫描信号线SL2在衬底基板的正投影与数据线DL在衬底基板的正投影至少部分重叠。例如，第二扫描信号线SL2与数据线DL在垂直于衬底基板的方向上重叠。例如，如图3所示，可以把图3所在的平面看做衬底基板所在的平面，则垂直于衬底基板即垂直于图3所在的平面。本公开的实施例通过使得第二扫描信号线SL2与数据线DT在垂直于衬底基板的方向上重叠，可以使得该数据线DL不占用额外的布局面积，从而可以进一步减小该显示装置100所占用的布局面积，更有利于实现高PPI。
如图3所示，本公开的一些实施例提供的显示装置100还包括用于传输第一电源电压ELVDD的第一电源电压线VL1以及用于传输发光控制信号EN的发光控制线EL。
例如，第一电源电压线VL1和发光控制线EL的部分延伸方向与第四方向D4平行，第一扫描信号线SL1、第二扫描信号线SL2、第一电源电压线VL1以及发光控制线EL在衬底基板的正投影沿与第四方向D4的垂直方向依次排布。
需要说明的是，在本公开的一些实施例提供的显示装置100中，如图3所示，使得第一电源电压线VL1在衬底基板的正投影位于第二扫描信号线SL2在衬底基板的正投影和发光控制线EL在衬底基板的正投影之间，由于第一电源电压线VL1传输的第一电源电压ELVDD为直流信号，而第二扫描信号线SL2传输的第二扫描信号SCAN2以及发光控制线EL传输的发光控制信号EN均为跳变信号，所以采用上述排布方式可以有效屏蔽第二扫描信号SCAN2与发光控制信号EN之间的相互干扰。
如图3所示，本公开的一些实施例提供的显示装置100还包括用于传输第二电源电压VDD的第二电源电压线VL2，第一晶体管110的第三极和第二电源电压线VL2电连接以接收第二电源电压VDD。例如，本公开的实施例中的第二电源电压VDD为高电平电压，例如，第二电源电压为5V。
例如，第一晶体管110为P型MOS晶体管，其沟道区为P型掺杂。如图2所示，与第一晶体管110的控制极(栅极)113相对的第三极接收第二电源电压VDD。例如，第二晶体管120、第三晶体管130以及驱动晶体管140均为N型MOS晶体管，其沟道区为N型掺杂，第二晶体管120、第三晶体管130以及驱动晶体管140的第三极均配置为接地(GND)。
例如，第二电源电压线VL2在衬底基板的正投影位于第一电源电压线VL1在衬底基板的正投影以及发光控制线EL在衬底基板的正投影之间，且第二电源电压线VL2的部分延伸方向与第四方向D4平行。
如图3所示，第二电源电压线VL2在沿第四方向D4延伸时，有一个弯折区域；另外，发光控制线EL在沿第四方向D4延伸时，也有一个弯折区域，且第二电源电压线VL2与发光控制线EL的弯折方向不同。采用这种走线方式例如可以为下文中描述的第一转接电极AE1留出布局空间。
例如，如图3所示，第一晶体管110以及第二晶体管120均设置在第二扫描信号线SL2与发光控制线EL之间，且第一晶体管110和第一电源电压线VL1以及第二电源电压线VL2相交，且第二晶体管120和第一电源电压线VL1以及第二电源电压线VL2相交。
例如，第一晶体管110的第一有源区114在衬底基板上的正投影以及第二晶体管120的第二有源区124在衬底基板上的正投影均位于第二扫描信号线SL2在衬底基板上的正投影与发光控制线EL在衬底基板上的正投影之间。
第一晶体管110的第一有源区114在衬底基板上的正投影与第一电源电压线VL1在衬底基板上的正投影相交，且第一晶体管110的第一有源区114在衬底基板上的正投影与第二电源电压线VL2在衬底基板上的正投影相交。
第二晶体管120的第二有源区124在衬底基板上的正投影与第一电源电压线VL1在衬底基板上的正投影相交，且第二晶体管120的第二有源区124在衬底基板上的正投影与第二电源电压线VL2在衬底基板上的正投影相交。
如图3所示，本公开的一些实施例提供的显示装置100还包括设置在发光控制线EL的第一侧的第一转接电极AE1，以及从发光控制线EL的第一侧延伸至发光控制线EL的第二侧的第二转接电极AE2。
例如，第二转接电极AE2在衬底基板的正投影与发光控制线EL在衬底基板上的正投影交叉。第一转接电极AE1的两个端部分别和第一晶体管110的第一极111以及第二晶体管120的第一极121电连接，第一转接电极AE1和第二转接电极AE2电连接，且第二转接电极AE2和驱动晶体管140的控制极143电连接。
例如，第二转接电极AE2的延伸方向与第一转接电极AE1的延伸方向垂直，并且和第四方向D4垂直。
由于第二转接电极AE2连接存储电容CST，像素电路在工作中该第二转接电极AE2上的电平可能会有较大的波动，该波动可能会对第一电源电压线VL1造成串扰，产生噪声。在本公开的实施例提供的显示装置100中，利用第二电源电压线VL2将第一电源电压线VL1和第二转接电极AE2间隔开，从而可以降低第二转接电极AE2上的电平波动对第一电源电压线VL1造成的串扰，隔绝噪声。
另外，本公开的一些实施例提供的显示装置100通过延长第一晶体管110的第一有源区114以及延长第二晶体管120的第二有源区124，从而为第二电源电压线VL2留出布线通道。
例如，本公开的实施例提供的像素电路(矩形形状)的布局尺寸大致为4.5um×2.9um。
图4A-4E分别示出了图3中所示的显示装置100的各层布局的平面图。
图4A示出了第一晶体管110的第一有源区114、第二晶体管120的第二有源区124、第三晶体管130的第三有源区134以及驱动晶体管140的第四有源区144，可以将图4A示出的层称为有效显示(AA)层。
图4B示出了第一晶体管110的控制极113、第二晶体管120的控制极123、第三晶体管130的控制极133以及驱动晶体管140的控制极143。可以将4B示出的层称为第一导电层，下文中将对第一导电层进一步描述。例如，第一导电层的材料可以采用多晶硅。
图4C示出了第一电源电压线VL1、第二电源电压线VL2、发光控制线EL、数据线DL、接地线GND、第一转接电极AE1等。可以将图4C示出的层称为第一金属层(metal1)。
图4D示出了第二转接电极AE2、连接第一扫描信号线SL1与第一晶体管110的电极、连接第二扫描信号线SL2与第二晶体管120的电极。可以将图4D示出的层称为第二金属层(metal2)。
图4E示出了第一扫描信号线SL1以及第二扫描信号线SL2，可以将图4E示出的层称为第三金属层(metal3)。
需要说明的是，在本公开的实施例中为了示意清楚在图3中并没有示意出存储电容CST，下面结合图5-图7E对图2中的所示出的存储电容CST进行进一步描述。
如图5所示，图5中所示的区域800为设置存储电容CST的区域。需要说明的是，为了示意清楚，图5中并没有示出全部结构的对应标记，省略的部分可以参考图3中的对应标记。
图6为存储电容CST的布局图，图7A-图7D为对应图6的各层布局的平面图，图7E为存储电容CST的截面示意图。
图6示出了4层结构，分别为第三金属层metal3、第四金属层metal4、辅助金属层metal4'、第五金属层metal5；另外还示出了第一过孔V1以及第二过孔V2，在下文中将结合截面示意图对第一过孔V1以及第二过孔V2进行描述，这里不再赘述。
例如，图7A示出了第三金属层metal3，例如，该第三金属层和图4E中示出的层是同一层。如图7A所示，该第三金属层metal3包括两部分，分别为充当第一电容C1的第一极的电极811和充当第一电容C1的第二极的电极812。例如，电极811被配置为接收第三电源电压AVSS；电极812通过第二过孔V2和第五金属层metal5中的电极840电连接，从而实现和驱动晶体管140的控制极143电连接。
电极811包括多个条状电极，电极812包括多个条状电极，电极811的多个条状电极和电极812的多个条状电极相互交替排布，且电极811和电极812以及之间的间隔部分形成第一电容C1。例如，该第一电容C1为存储电容CST的一部分，例如，该第一电容C1和下文中的第二电容C2并联从而形成存储电容CST。
例如，图7B示出了位于第四金属层metal4的电极820，例如，电极820为一个面状电极，该电极820充当第二电容C2的第一极。
例如，图7C示出了位于辅助金属层metal4'的电极830，例如，电极830为一个面状电极，该电极830充当第二电容C2的第二极。
例如，图7D示出了位于第五金属层metal5的电极840，以及第一过孔V1和第二过孔V2。
图7E示出了上述存储电容CST的部分结构的截面示意图，如图7E所示，位于第五金属层metal5的电极840通过第一过孔V1和位于辅助金属层metal4'的电极830电连接；另外，位于第五金属层metal5的电极840通过第二过孔V2和位于第三金属层metal3的电极812电连接。需要说明的是，第二过孔V2会贯穿第四金属层metal4，图7E中未示出。
如图7E所示，位于第四金属层metal4的电极820和位于辅助金属层metal4'的电极830以及之间的间隔部分形成第二电容C2；例如，上文中所述的第一电容C1以及该第二电容C2并联共同构成存储电容CST。
在本公开的实施例中，如图7E所示，在第四金属层metal4和第五金属层metal5之间设置辅助金属层metal4'，从而可以使得第四金属层metal4与辅助金属层metal4'之间的间距例如为第四金属层metal4与第五金属层metal5之间的间距的约1/10，从而可以有效地增大该第二电容C2单位面积内的电容值。
如图2和图3所示，本公开的实施例还提供一种显示装置100，包括衬底基板以及形成在衬底基板上的至少一个像素电路。像素电路包括驱动晶体管140、第一晶体管110、第二晶体管120以及第三晶体130。
驱动晶体管140包括控制极143、第一极141和第二极142，且被配置为，根据驱动晶体管140的控制极143的电压，控制流经驱动晶体管140的第一极141和驱动晶体管140的第二极142的用于驱动发光元件LE发光的驱动电流。
第一晶体管110连接到驱动晶体管140的控制极143，且被配置为响应于第一扫描信号SCAN1将数据信号DATA写入驱动晶体管140的控制极143。第二晶体管120连接到驱动晶体管140的控制极143，且被配置为响应于第二扫描信号SCAN2将数据信号DATA写入驱动晶体管140的控制极143。第三晶体管130连接到驱动晶体管140的第一极141，且被配置为响应于发光控制信号EN将第一电源电压ELVDD施加到驱动晶体管140的第一极141。
该显示装置100还包括用于传输第一扫描信号SCAN1的第一扫描信号线SL1以及用于传输第二扫描信号SCAN2的第二扫描信号线SL2，用于传输第一电源电压ELVDD的第一电源电压线VL1以及用于传输发光控制信号EN的发光控制线EL；第一扫描信号线SL1、第二扫描信号线SL2、第一电源电压线VL1以及发光控制线EL在衬底基板的正投影沿与第四方向D4的垂直方向依次排布。
例如，沿第一晶体管110的第一极111至第一晶体管110的第二极112的方向为第一方向D1，沿第二晶体管120的第一极121至第二晶体管120的第二极122的方向为第二方向D2，沿第三晶体管130的第一极131至第三晶体管130的第二极132的方向为第三方向D3，沿驱动晶体管140的第一极141至驱动晶体管140的第二极142的方向为第四方向D4，第一方向D1、第二方向D2以及第三方向D3均和第四方向D4相交。例如，第一方向D1、第二方向D2以及第三方向D3均和第四方向D4垂直。
本公开的至少一实施例还提供一种显示装置100的制备方法，该制备方法包括：在衬底基板上形成像素电路。
像素电路包括驱动晶体管140、第一晶体管110以及第二晶体管120。
驱动晶体管140包括控制极143、第一极141和第二极142，且被配置为，根据驱动晶体管140的控制极143的电压，控制流经驱动晶体管140的第一极141和驱动晶体管140的第二极142的用于驱动发光元件LE发光的驱动电流。
第一晶体管110连接到驱动晶体管140的控制极143，且被配置为响应于第一扫描信号SCAN1将数据信号DATA写入驱动晶体管140的控制极143。第二晶体管120连接到驱动晶体管140的控制极143，且被配置为响应于第二扫描信号SCAN2将数据信号DATA写入驱动晶体管140的控制极143。
沿第一晶体管110的第一极111至第一晶体管110的第二极112的方向为第一方向D1，沿第二晶体管120的第一极121至第二晶体管120的第二极122的方向为第二方向D2，沿驱动晶体管140的第一极141至驱动晶体管140的第二极142的方向为第四方向D4，第一方向D1以及第二方向D2中的至少一个和第四方向D4相交；例如，第一方向D1和第二方向D2均和第四方向D4垂直。
目前，随着用户对硅基OLED显示装置的高亮度显示的需求不断提高，该显示装置中的像素电路需要输出更高的驱动电流至OLED的阳极。例如，如图2所示，当OLED需要输出较大亮度时，OLED阳极电压需要较高的电压Vanode，此时第一晶体管110的第一极111(例如，漏极)和第二晶体管120的第一极121(例如，漏极)会出现高电压Vanode+VGS4(VGS4为驱动晶体管140的栅极和第二极之间的电压差)，第一晶体管110和第二晶体管120的栅极和第一极之间都会出现高电压。在这种情形下，该像素电路中的第一晶体管110和第二晶体管120会承受高电压，可能会发生击穿现象，从而可能会影响该像素电路的可靠性和稳定性。
本公开的至少一实施例还提供了一种可以降低或避免被高电压击穿风险的晶体管的结构设计，从而可以使得采用该晶体管的像素电路不容易被高电压击穿以及可以实现该像素电路的高亮度显示驱动。
本公开至少一实施例提供一种显示装置100，包括衬底基板以及形成在衬底基板上的像素电路。像素电路包括驱动晶体管140、第一晶体管110以及第二晶体管120；驱动晶体管140包括控制极143、第一极141和第二极142，且被配置为，根据驱动晶体管140的控制极143的电压，控制流经驱动晶体管140的第一极141和驱动晶体管140的第二极142的用于驱动发光元件LE发光的驱动电流；第一晶体管110的第一极111连接到驱动晶体管140的控制极143，且被配置为响应于第一扫描信号SCAN1将数据信号DATA写入驱动晶体管140的控制极143；第二晶体管120连接到驱动晶体管140的控制极143，且被配置为响应于第二扫描信号SCAN2将数据信号DATA写入驱动晶体管140的控制极143。
例如，如图8所示，衬底基板包括可掺杂的半导体主体330以及位于半导体主体330之上的第一导电层310以及第二导电层320。
第一晶体管110包括位于第一导电层310中的栅极GE1、位于第二导电层320中的第二极SE1和第一极DE1，以及与第一晶体管110的第一极DE1接触的第一掺杂区DR1、与第一晶体管110的第二极SE1接触的第二掺杂区SR1，第一晶体管110的第一掺杂区DR1与第一晶体管110的第二掺杂区SR1彼此间隔开、掺杂类型相同且都位于半导体主体330中。该第一晶体管110的沟道区在第一掺杂区DR1和第二掺杂区SR1之间。当第一晶体管110由于栅极GE1上施加的控制电压而导通时，第一掺杂区DR1和第二掺杂区SR1通过该沟道区而导通。需要说明的是，这里的第一晶体管110的栅极GE1即为上文中的所描述的第一晶体管110的控制极113，以下各实施例与此相同，不再赘述。
如图8所示，第一晶体管110还包括与第一掺杂区DR1接触的漂移掺杂区DF1，第一晶体管110的漂移掺杂区DF1与第一晶体管110的第二掺杂区SR1彼此间隔开、掺杂类型相同且都位于半导体主体330中。例如，第一晶体管110为P型MOS晶体管，第一晶体管110的第一掺杂区DR1、第二掺杂区SR1以及漂移掺杂区DF1的掺杂类型均为P型掺杂，且半导体主体330为掺杂类型为P型的体硅或绝缘层上硅。
例如，第一晶体管110的栅极GE1在衬底基板上的正投影与第一晶体管110的漂移掺杂区DF1在衬底基板上的正投影部分重叠，并且第一晶体管110的第一掺杂区DR1在衬底基板上的正投影位于第一晶体管110的漂移掺杂区DF1在衬底基板上的正投影中；第一晶体管110的漂移掺杂区DF1的掺杂浓度低于第一晶体管110的第一掺杂区DR1的掺杂浓度。当第一晶体管110由于栅极GE1上施加的控制电压而导通时，第一掺杂区DR1和第二掺杂区SR1通过沟道区以及第一晶体管110的漂移掺杂区DF1而导通。
本公开的实施例提供的显示装置100中的像素电路通过在第一晶体管110中设置漂移掺杂区DF1，并使得第一晶体管110的漂移掺杂区DF1的掺杂浓度低于第一晶体管110的第一掺杂区DR1的掺杂浓度，从而可以提高第一晶体管110的第一极DE1到第二极SE1之间的击穿电压，从而使得该第一晶体管110可以降低或避免被高电压击穿风险。例如，该第一晶体管110为P型MOS晶体管。
如图8所示，在至少一个实施例中，第一晶体管110的漂移掺杂区DF1包括第一部分DF11和第二部分DF12；第二部分DF12在衬底基板上的正投影与第一晶体管110的第一掺杂区DR1在衬底基板上的正投影重叠，此时，可以认为第一晶体管110的第一掺杂区DF1的第二部分DF12构成了沟道区的一部分，且与沟道区的其他部分不同。例如，第一晶体管110的第一掺杂区DR1在第一晶体管110的漂移掺杂区DF1之中。例如，第一晶体管110的第一掺杂区DR1在半导体主体330中的掺杂深度可以小于、等于或大于第一晶体管110的漂移掺杂区DF1的掺杂深度。
如图8所示，在本公开的一些实施例提供的第一晶体管110中，第一晶体管110的第一掺杂区DR1、第二掺杂区SR1和漂移掺杂区DF1位于半导体主体330中的第一阱WL1中，例如，第一阱WL1的掺杂类型为N型掺杂。
第一晶体管110的栅极GE1在衬底基板上的正投影位于第一阱WL1在衬底基板上的正投影中，且第一阱WL1位于第一晶体管110的第一掺杂区DR1与第一晶体管110的第二掺杂区SR1之间的部分构成第一晶体管110的沟道区。例如，图3中示出了第一阱WL1所在的区域。
例如，如图8所示，第一晶体管110还包括辅助掺杂区BR；例如，第一晶体管110的辅助掺杂区BR的掺杂类型为N型掺杂，第一晶体管110的辅助掺杂区BR与第一晶体管110的第二掺杂区SR1接触，第一晶体管110的辅助掺杂区BR与第一晶体管110的第二极SE1电连接，且第一晶体管110的辅助掺杂区BR在衬底基板上的正投影位于第一阱WL1在衬底基板上的正投影中。该辅助掺杂区BR可以起到隔离作用，防止发生漏电。
如图8所示，本公开的一些实施例提供的显示装置100中的衬底基板还包括位于半导体主体330和第一导电层310之间的第一绝缘层IS1，该第一绝缘层IS1可以使得第一晶体管110的栅极GE1与半导体主体330绝缘。例如，该第一绝缘层IS1可以为栅绝缘层，例如可以为氧化硅层，并且可以通过气相沉积工艺形成，或通过热氧化工艺直接对硅基衬底基板进行氧化而得到。
该第一绝缘层IS1包括靠近第一晶体管110的第一掺杂区DR1的第一部分IS11以及远离第一晶体管110的第一掺杂区DR1的第二部分IS12。
例如，在至少一个实施例中，上述第一绝缘层IS1的第一部分IS11的厚度大于第一绝缘层IS1的第二部分IS12的厚度，厚度为沿与衬底基板垂直的方向上的厚度。例如，第一绝缘层IS1的第一部分IS11的厚度为7～8纳米，第一绝缘层IS1的第二部分IS12的厚度为2～3纳米。
在本公开的实施例中，通过将第一绝缘层IS1的第一部分IS11的厚度加厚，例如加厚到第二部分IS12的两倍以上，从而使得第一晶体管110的栅极GE1和第一晶体管110的第一极DE1之间可以降低或避免被高电压击穿的风险。
如图8所示，衬底基板还包括平坦化绝缘层PL，该平坦化绝缘层PL覆盖第一晶体管110的栅极GE1，且发光元件LE位于平坦化绝缘层PL之上。该平坦化绝缘层PL可以覆盖上述像素电路，从而使得平坦化绝缘层PL的表面较平坦，从而更有利于在平坦化绝缘层PL之上形成发光元件LE。该平坦化绝缘层PL可以为氧化硅、氧氮化硅、氮化硅等，可以采用气相沉积等工艺得到。
例如，在图8所示的实施例中，第一晶体管110采用可以降低或避免被高电压击穿风险的结构设计，而第二晶体管120采用普通MOS晶体管结构设计。如图8所示，第二晶体管120包括位于第一导电层310中的栅极GE2、位于第二导电层320中的第一极DE2和第二极SE2，以及与第二晶体管120的第一极DE2接触的第一掺杂区DR2，与第二晶体管120的第二极SE2接触的第二掺杂区SR2，第二晶体管120的第一掺杂区DR2与第二晶体管120的第二掺杂区SR2彼此间隔开、掺杂类型相同且都位于半导体主体330中。需要说明的是，这里的第二晶体管120的栅极GE2即为上文中的所描述的第二晶体管120的控制极123，以下各实施例与此相同，不再赘述。例如，第二晶体管120为N型MOS晶体管，第二晶体管120的第一掺杂区DR2、第二掺杂区SR2的掺杂类型均为N型掺杂。
例如，如图8所示，第二晶体管120还包括辅助掺杂区BR2，第二晶体管120的辅助掺杂区BR2与第二晶体管120的第二掺杂区SR2接触，第二晶体管120的辅助掺杂区BR2与第二晶体管120的第二极SE2电连接，第二晶体管120的辅助掺杂区BR2的掺杂类型与第二晶体管120的第二掺杂区SR2的掺杂类型相反，例如，第二晶体管120的辅助掺杂区BR2的掺杂类型为P型掺杂。该辅助掺杂区BR2可以起到隔离作用，防止发生漏电。
需要说明的是，本公开的实施例包括但不限于上述情形，第一晶体管110也可以采用N型MOS晶体管，第一晶体管110中的第一掺杂区DR1的掺杂类型为N型，半导体主体330为掺杂类型为P型的体硅或绝缘层上硅。
例如，在第一晶体管110为N型MOS晶体管的情形下，该第一晶体管110还可以进一步包括辅助掺杂区，此时第一晶体管110的辅助掺杂区的掺杂类型为P型，第一晶体管110的辅助掺杂区与第一晶体管110的第二掺杂区SR1接触，辅助掺杂区与第一晶体管110的第二极SE1电连接。
如图9所示，在本公开的一些实施例提供的像素单元中，第二晶体管120采用可以降低或避免被高电压击穿风险的结构设计，而第一晶体管110采用普通MOS晶体管结构设计。
如图9所示，第二晶体管120包括位于第一导电层310中的栅极GE2、位于第二导电层320中的第一极DE2和第二极SE2，以及与第二晶体管120的第一极DE2接触的第一掺杂区DR2、与第二晶体管120的第二极SE2接触的第二掺杂区SR2，第二晶体管120的第一掺杂区DR2与第二晶体管120的第二掺杂区SR2彼此间隔开、掺杂类型相同且都位于半导体主体330中。
例如，该第二晶体管120还包括与第一掺杂区DR2接触的漂移掺杂区DF2，第二晶体管120的漂移掺杂区DF2与第二晶体管120的第二掺杂区SR2彼此间隔开、掺杂类型相同且都位于半导体主体330中。例如，第二晶体管120为P型MOS晶体管，第二晶体管120的第一掺杂区DR2、第二掺杂区SR2以及漂移掺杂区DF2的掺杂类型均为N型掺杂，且半导体主体330为掺杂类型为P型的体硅或绝缘层上硅。
例如，第二晶体管120的栅极GE2在衬底基板上的正投影与第二晶体管120的漂移掺杂区DF2在衬底基板上的正投影部分重叠，并且第二晶体管120的第一掺杂区DR2在衬底基板上的正投影位于第二晶体管120的漂移掺杂区DF2在衬底基板上的正投影中；第二晶体管120的漂移掺杂区DF2的掺杂浓度低于第二晶体管120的第一掺杂区DR2的掺杂浓度。
本公开的实施例提供的显示装置100中的像素电路通过在第二晶体管120中设置漂移掺杂区DF2，并使得第二晶体管120的漂移掺杂区DF2的掺杂浓度低于第二晶体管120的第一掺杂区DR2的掺杂浓度，从而可以提高第二晶体管120的第一极DE2到第二极SE2之间的击穿电压，从而使得该第二晶体管120可以降低或避免被高电压击穿风险。如图9所示，第二晶体管120的漂移掺杂区DF2包括第一部分DF21和第二部分DF22；第二部分DF22在衬底基板上的正投影与第二晶体管120的第一掺杂区DR2在衬底基板上的正投影重叠。例如，第二晶体管120的第一掺杂区DR2在第二晶体管120的漂移掺杂区DF2之中。
例如，如图9所示，第二晶体管120还包括辅助掺杂区BR2；例如，第二晶体管120的辅助掺杂区BR2的掺杂类型为P型掺杂，第二晶体管120的辅助掺杂区BR2与第二晶体管120的第二掺杂区SR2接触，第二晶体管120的辅助掺杂区BR2与第二晶体管120的第二极SE2电连接。该辅助掺杂区BR2可以起到隔离作用，防止发生漏电。
如图9所示，本公开的一些实施例提供的显示装置100中的衬底基板还包括位于半导体主体330和第一导电层310之间的第二绝缘层IS2，该第二绝缘层IS2可以使得第二晶体管120的栅极GE2与半导体主体330绝缘。例如，该第二绝缘层IS2可以为栅绝缘层，例如可以为氧化硅层，并且可以通过气相沉积工艺形成，或通过热氧化工艺直接对硅基衬底基板进行氧化而得到。
该第二绝缘层IS2包括靠近第二晶体管120的第一掺杂区DR2的第一部分IS21以及远离第二晶体管120的第一掺杂区DR2的第二部分IS22。
例如，第二绝缘层IS2的第一部分IS21的厚度大于第二绝缘层IS2的第二部分IS22的厚度，厚度为沿与衬底基板垂直的方向上的厚度。例如，第二绝缘层IS2的第一部分IS21的厚度为7～8纳米，第二绝缘层IS2的第二部分IS22的厚度为2～3纳米。
在本公开的实施例中，通过将第二绝缘层IS2的第一部分IS21的厚度加厚，例如加厚到第二部分IS22的两倍以上，从而使得第二晶体管120的栅极GE2和第二晶体管120第一极DE2之间可以降低或避免被高电压击穿的风险。
如图9所示，衬底基板还包括平坦化绝缘层PL，该平坦化绝缘层PL覆盖第二晶体管120的栅极GE2，且发光元件LE位于平坦化绝缘层PL之上。该平坦化绝缘层PL可以覆盖上述像素电路，从而使得平坦化绝缘层PL的表面较平坦，从而更有利于在平坦化绝缘层PL之上形成发光元件。该平坦化绝缘层PL可以为氧化硅、氧氮化硅、氮化硅等，可以采用气相沉积等工艺得到。
例如，在图9所示的实施例中，第二晶体管120采用可以降低或避免被高电压击穿风险的结构设计，而第一晶体管110采用普通MOS晶体管结构设计。如图9所示，第一晶体管110包括位于第一导电层310中的栅极GE1、位于第二导电层320中的第一极DE1和第二极SE1，以及与第一晶体管110的第一极DE1接触的第一掺杂区DR1，与第一晶体管110的第二极SE1接触的第二掺杂区SR1，第一晶体管110的第一掺杂区DR1与第一晶体管110的第二掺杂区SR1彼此间隔开、掺杂类型相同且都位于半导体主体330中。例如，第一晶体管110为P型MOS晶体管，第一晶体管110的第一掺杂区DR1、第二掺杂区SR1的掺杂类型均为P型掺杂。
如图9所示，在本公开的一些实施例提供的第一晶体管110中，第一晶体管110的第一掺杂区DR1以及第二掺杂区SR1位于半导体主体330中的第二阱WL2中，例如，第二阱WL2的掺杂类型为N型掺杂。
第一晶体管110的栅极GE1在衬底基板上的正投影位于第二阱WL2在衬底基板上的正投影中，且第二阱WL2位于第一晶体管110的第一掺杂区DR1与第一晶体管110的第二掺杂区SR1之间的部分构成第一晶体管110的沟道区。
例如，如图9所示，第一晶体管110还包括辅助掺杂区BR；例如，第一晶体管110的辅助掺杂区BR的掺杂类型为N型掺杂，第一晶体管110的辅助掺杂区BR与第一晶体管110的第二掺杂区SR1接触，第一晶体管110的辅助掺杂区BR与第一晶体管110的第二极SE1电连接，且第一晶体管110的辅助掺杂区BR在衬底基板上的正投影位于第二阱WL2在衬底基板上的正投影中。该辅助掺杂区BR可以起到隔离作用，防止发生漏电。
如图10所示，在本公开的一些实施例提供的显示装置中，第一晶体管110和第二晶体管120均采用可以降低或避免被高电压击穿风险的结构设计，关于第一晶体管110和第二晶体管120的具体结构可以参考图5和图6所示的实施例中的相应描述，这里不再赘述。
在本公开的实施例提供的显示装置中，通过使得第一晶体管110和第二晶体管120均采用可以降低或避免被高电压击穿风险的结构设计，可以改善或避免被高电压击穿的风险，从而提高该显示装置的可靠性和稳定性。
例如，在本公开的一些实施例提供的显示装置100中，衬底基板为P型硅衬底基板，第一晶体管110为P型MOS晶体管，第二晶体管120、第三晶体管130以及驱动晶体管140均为N型MOS晶体管。
本公开的至少一实施例还提供一种显示装置100的制备方法，该制备方法包括：在衬底基板上形成像素电路。
该像素电路包括驱动晶体管140、第一晶体管110以及第二晶体管120。
该驱动晶体管140包括控制极143、第一极141和第二极142，且被配置为，根据驱动晶体管140的控制极143的电压，控制流经驱动晶体管140的第一极141和驱动晶体管140的第二极142的用于驱动发光元件LE发光的驱动电流。
第一晶体管110连接到驱动晶体管140的控制极143，且被配置为响应于第一扫描信号SCAN1将数据信号DATA写入驱动晶体管140的控制极143。第二晶体管120连接到驱动晶体管140的控制极143，且被配置为响应于第二扫描信号SCAN2将数据信号DATA写入驱动晶体管140的控制极143。
上述衬底基板还包括可掺杂的半导体主体330；上述制备方法还包括：在半导体主体330上形成衬底基板的第一导电层310以及第二导电层320，第一晶体管110包括位于第一导电层310中的栅极GE1以及位于第二导电层320中的第一极DE1和第二极SE1。
上述制备方法还包括：在半导体主体330中形成与第一晶体管110的第一极DE1接触的第一晶体管110的第一掺杂区DR1以及与第一晶体管110的第二极SE1接触的第一晶体管110的第二掺杂区SR1，第一晶体管110的第一掺杂区DR1与第一晶体管110的第二掺杂区SR1彼此间隔开、掺杂类型相同且都位于半导体主体330中。
上述制备方法还包括：在半导体主体330中形成与第一晶体管110的第二掺杂区SR1的掺杂类型相同的第一晶体管110的漂移掺杂区DF1；第一晶体管110的漂移掺杂区DF1位于半导体主体330中且与第一晶体管110的第二掺杂区SR1间隔开，第一晶体管110的栅极GE1在衬底基板上的正投影与第一晶体管110的漂移掺杂区DF1在衬底基板上的正投影部分重叠，并且第一晶体管110的第一掺杂区DR1在衬底基板上的正投影位于第一晶体管110的漂移掺杂区DF1在衬底基板上的正投影中，第一晶体管110的漂移掺杂区DF1的掺杂浓度低于第一晶体管110的第一掺杂区DR1的掺杂浓度。
上述制备方法还包括：在半导体主体330和第一导电层310之间形成衬底基板的第一绝缘层IS1。第一绝缘层IS1包括靠近第一晶体管110的第一掺杂区DR1的第一部分IS11以及远离第一晶体管110的第一掺杂区DR1的第二部分IS12；第一绝缘层IS1的第一部分IS11的厚度大于第一绝缘层IS1的第二部分IS12的厚度，厚度为沿与衬底基板垂直的方向上的厚度。
本公开的至少一实施例还提供一种显示装置100的制备方法，该制备方法包括：在衬底基板上形成像素电路。
该像素电路包括驱动晶体管140、第一晶体管110以及第二晶体管120。
该驱动晶体管140包括控制极143、第一极141和第二极142，且被配置为，根据驱动晶体管140的控制极143的电压，控制流经驱动晶体管140的第一极141和驱动晶体管140的第二极142的用于驱动发光元件LE发光的驱动电流。
第一晶体管110连接到驱动晶体管140的控制极143，且被配置为响应于第一扫描信号SCAN1将数据信号DATA写入驱动晶体管140的控制极143。第二晶体管120连接到驱动晶体管140的控制极143，且被配置为响应于第二扫描信号SCAN2将数据信号DATA写入驱动晶体管140的控制极143。
第一晶体管110包括第一有源区114，第二晶体管120包括第二有源区124，驱动晶体管140包括第四有源区144；上述制备方法还包括：对第一有源区114、第二有源区124以及第四有源区144进行掺杂以使得第一有源区114以及第二有源区124中的至少一个的掺杂浓度大于第四有源区144的掺杂浓度。
上述像素电路还包括第三晶体管130，第三晶体管130连接到驱动晶体管140的第一极141，且被配置为响应于发光控制信号EN将第一电源电压ELVDD施加到驱动晶体管140的第一极141，第三晶体管130包括第三有源区134；上述制备方法还包括：对第三有源区134进行掺杂以使得第四有源区144的掺杂浓度小于第三有源区134的掺杂浓度。
需要说明的是，本公开的实施例提供的显示装置100的制备方法的技术效果可以参考上述关于显示装置100的实施例中的相应描述，这里不再赘述。
下面以图8所示的实施例为例描述本公开的实施例提供的显示装置100的制备方法。
如图8所示，首先提供一半导体主体330，然后，在该半导体主体330中进行N型掺杂以形成第一阱WL1；然后，在第一阱WL1中进行P型掺杂以形成第一晶体管110的漂移掺杂区DF1；然后，在第一晶体管110的漂移掺杂区DF1中进行P型掺杂以形成第一晶体管110的第一掺杂区DR1，该第一晶体管110的第一掺杂区DR1的掺杂浓度高于第一晶体管110的漂移掺杂区DF1的掺杂浓度；同时，在第一阱WL1中进行P型掺杂以形成第一晶体管110的第二掺杂区SR1，以及进行N型掺杂以形成第一晶体管110的辅助掺杂区BR。
然后，在半导体主体330的上面形成第一绝缘层IS1，并且使得第一绝缘层IS1的第一部分IS11的厚度大于第一绝缘层IS1的第二部分IS12的厚度；然后，在第一绝缘层IS1的上面形成第一导电层310，第一导电层310包括第一晶体管110的栅极GE1。
然后，形成平坦化绝缘层PL以覆盖第一晶体管110的栅极GE1；然后，在平坦化绝缘层PL中形成过孔以暴露第一晶体管的第一掺杂区DR1、第一晶体管110的第二掺杂区SR1以及第一晶体管110的辅助掺杂区BR。
最后，形成第二导电层320，第二导电层320包括通过上述平坦化绝缘层PL中的过孔和第一晶体管110的第一掺杂区DR1电连接的第一晶体管110的第一极DE1，以及通过上述平坦化绝缘层PL中的过孔和第一晶体管110的第二杂区SR1电连接的第一晶体管110的第二极SE1。
需要说明的是，关于第二晶体管120的制备方法和上述类似，这里不再赘述。
本公开的至少一实施例还提供一种显示装置100，如图11所示，例如，该显示装置100包括显示面板，该显示面板包括设置在显示区域300中的呈阵列排布的多个像素单元PU，例如，该多个像素单元PU中的至少一个可以采用本公开的实施例提供的任一显示装置100中的像素电路。
例如，如图11所示，该显示装置100还包括制备在衬底基板中的驱动电路200，该驱动电路200被配置为向显示装置100中的多个像素单元PU中的像素电路提供第一扫描信号SCAN1、第二扫描信号SCAN2以及发光控制信号EN。例如，该驱动电路200设置在围绕显示区域300的周边区域400中。
例如，本公开的实施例提供的显示装置100可以为电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种显示装置，包括衬底基板以及形成在所述衬底基板上的至少一个像素电路和发光元件，其中，
所述像素电路包括驱动晶体管，所述驱动晶体管包括控制极、第一极和第二极，且被配置为，根据所述驱动晶体管的所述控制极的电压，控制流经所述驱动晶体管的所述第一极和所述驱动晶体管的所述第二极的用于驱动所述发光元件发光的驱动电流；
所述像素电路还包括第一晶体管，所述第一晶体管的第一极通过第一转接电极和第二转接电极与所述驱动晶体管的所述控制极电连接，所述第二转接电极的延伸方向与第一转接电极的延伸方向垂直。
2.根据权利要求1所述的显示装置，其中所述第一转接电极和所述第二转接电极与所述驱动晶体管的所述控制极设置在不同层。
3.根据权利要求1所述的显示装置，其中所述第二转接电极相较于距所述驱动晶体管的所述第一极在更靠近所述驱动晶体管的所述第二极的位置处与所述驱动晶体管的所述控制极电连接。
4.根据权利要求1所述的显示装置，其中所述第二转接电极的所述延伸方向与所述驱动晶体管的所述第一极至所述驱动晶体管的所述第二极的方向垂直。
5.根据权利要求1所述的显示装置，其中所述第二转接电极的所述延伸方向与所述第一晶体管的所述第一极至所述第二极的方向相同。
6.根据权利要求1所述的显示装置，其中所述第一转接电极的所述延伸方向与所述驱动晶体管的所述第一极至所述驱动晶体管的所述第二极的方向相同。
7.根据权利要求1所述的显示装置，其中所述像素电路还包括第二晶体管，所述第二晶体管的第一极通过所述第一转接电极和所述第二转接电极与所述驱动晶体管的所述控制极电连接。
8.根据权利要求7所述的显示装置，其中所述第一转接电极的两个端部分别和所述第一晶体管的所述第一极以及所述第二晶体管的所述第一极电连接，且所述第一转接电极通过所述第二转接电极与所述驱动晶体管的所述控制极电连接。
9.根据权利要求8所述的显示装置，其中所述像素电路还包括存储电容，其中所述存储电容的第一极通过所述第二转接电极与所述驱动晶体管的所述控制极电连接。
10.根据权利要求1所述的显示装置，其中所述驱动晶体管的所述控制极包括第一主体部和第一凸起部，所述第一凸起部在所述第一主体部的靠近所述第一晶体管的一侧凸出于所述第一主体部。
11.根据权利要求10所述的显示装置，其中所述第一主体部的面积大于所述第一凸起部的面积。
12.根据权利要求10所述的显示装置，其中在所述驱动晶体管的所述第一极至所述驱动晶体管的所述第二极的方向上，所述第一凸起部距所述驱动晶体管的所述第一极的距离大于所述第一凸起部距所述驱动晶体管的所述第二极的距离。
13.根据权利要求10所述的显示装置，其中所述第二转接电极与所述驱动晶体管的所述控制极的所述第一凸起部连接。
14.根据权利要求10所述的显示装置，其中所述第一晶体管的控制极包括第二主体部和第二凸起部，其中所述第二凸起部沿与所述第一转接电极的所述延伸方向相同的方向自所述第二主体部的一侧凸出。
15.根据权利要求14所述的显示装置，其中所述像素电路还包括第二晶体管，所述第二晶体管的第一极连接到所述驱动晶体管的所述控制极，其中所述第二晶体管的控制极包括第三主体部和第三凸起部。
16.根据权利要求15所述的显示装置，其中所述第三凸起部位于所述第三主体部的靠近所述第一晶体管的一侧。
17.根据权利要求15所述的显示装置，其中所述第二凸起部位于所述第二主体部的远离所述第二晶体管的一侧。
18.根据权利要求10所述的显示装置，其中所述像素电路还包括第三晶体管，所述第三晶体管连接到所述驱动晶体管的所述第一极。
19.根据权利要求18所述的显示装置，其中所述第三晶体管的控制极包括第四主体部和第四凸起部。
20.根据权利要求19所述的显示装置，其中所述第四凸起部自所述第四主体部的一侧朝向所述第二转接电极凸出。
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