JP3904936B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、ゲート長が０．１μmを下回る世代のＭＯＳトランジスタにおけるソース／ドレインの形成に適用して好適である。
【０００２】
【従来の技術】
近時では、レーザーアニール技術は急速ランプ加熱に代わる次世代の熱プロセスとして期待されている。この技術は、数ｎｓという超短時間での溶融再結晶過程という非平衡の熱プロセスであり、通常は温度で制限される不純物の半導体中での固溶限界を超えた高い電気的活性化が得られ、また、急峻な不純物プロファイルが得られる、という利点があるため、低いコンタクト抵抗のソース／ドレインや、より浅く急峻な不純物拡散（エクステンション）領域の形成が可能となる。
【０００３】
【発明が解決しようとする課題】
しかしながら、レーザーアニールによって得られた急峻な不純物拡散は、不純物プロファイルが急峻すぎるため、イオン注入時のマスクとなるゲート電極近傍で不純物拡散領域が厳格に確定されてしまい、そのため寄生抵抗が逆に増大してしまうという問題点がある。
【０００４】
このように、レーザーアニール法を用いることにより、超短時間の活性化処理で急峻な不純物プロファイルが得られ、低コンタクト抵抗化等に大きく寄与する反面、寄生抵抗の増加を招くという深刻な問題がある。
【０００５】
そこで本発明は、前記課題に鑑みてなされたものであり、レーザーアニール法を用いて寄生抵抗の増加等の不都合を招くことなく急峻な不純物プロファイルが得られ、半導体素子の更なる微細化・高集積化に十分応えることを可能とする半導体装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００７】
本発明の半導体装置の製造方法は、単結晶半導体領域にゲート、ソース／ドレインを有してなる半導体装置の製造方法であって、前記単結晶半導体領域上にゲート絶縁膜を介して前記ゲートをパターン形成する第１の工程と、前記ゲートをマスクとして、前記単結晶半導体領域の表面に対して斜め方向から、当該単結晶半導体を非晶質化するＳｉ，Ｇｅ，Ａｓ，及びＡｒのうちから選ばれた１種の原子を導入し、前記ゲート下部の前記単結晶半導体領域内に回り込む非晶質領域を形成する第２の工程と、前記第２の工程の前又は後に、前記ゲートをマスクとして前記単結晶半導体領域の表面に不純物を導入する第３の工程と、前記単結晶半導体領域にレーザー照射して前記不純物を活性化し、前記ソース／ドレインを形成する第４の工程とを含み、前記第２の工程において、前記単結晶半導体領域の表面に垂直な方向に対する前記原子導入の傾斜角度を前記ドレイン側に比して前記ソース側が大きくなるように、前記ソースの形成部位に前記単結晶半導体領域の表面に対する垂直方向を規準とした斜め方向から前記原子を導入するとともに、前記ドレインの形成部位に前記垂直方向から前記原子を導入して、前記非晶質領域をその前記ゲート下部の前記単結晶半導体領域内への回り込み量が前記ドレイン側に比して前記ソース側が大きくなるように形成する。
【０００８】
本発明の半導体装置の製造方法の一態様では、前記第４の工程に際して、全面に熱吸収膜を形成し、当該熱吸収膜を介してレーザー照射を行う。
【０００９】
本発明の半導体装置の製造方法は、単結晶半導体領域にゲート、ソース／ドレインを有してなる半導体装置の製造方法であって、前記単結晶半導体領域上にゲート絶縁膜を介して前記ゲートをパターン形成する第１の工程と、前記ゲートをマスクとして、前記単結晶半導体領域の表面に対して、当該単結晶半導体を非晶質化するＳｉ，Ｇｅ，Ａｓ，及びＡｒのうちから選ばれた１種の原子を導入し、非晶質領域を形成する第２の工程と、前記第２の工程の前又は後に、前記ゲートをマスクとして前記単結晶半導体領域の表面に不純物を導入する第３の工程と、前記単結晶半導体領域にレーザー照射して前記不純物を活性化し、前記ソース／ドレインを形成する第４の工程とを含み、前記第２の工程において、前記原子をＧｅとし、前記Ｇｅの導入条件を加速エネルギーを１５ｋｅＶ、ドーズ量を４×１０ 14 ／ｃｍ 2 として、前記単結晶半導体領域における深さ方向の拡がり長さを２０ｎｍ〜３０ｎｍ、前記単結晶半導体領域における前記ゲート下部への横方向の拡がり長さを１０ｎｍ〜３０ｎｍとするとともに、前記第４の工程において、レーザー照射条件であるレーザーパワーを０．１Ｊ／ｃｍ2〜０．４Ｊ／ｃｍ2とし、前記ソース／ドレインの前記非晶質領域に相当する部分が前記ゲート下部の前記単結晶半導体領域内に回り込むように形成する。
【００１３】
【発明の実施の形態】
以下、本発明を適用した半導体装置の製造方法の具体的な実施形態について、図面を参照しながら詳細に説明する。
【００１４】
−本発明の主要原理−
初めに、本発明の主要原理について、ゲート、ソース／ドレインを備えたＭＯＳトランジスタの製造に本発明を適用した場合を例示して説明する。
本発明の主要構成は、Ｓｉ単結晶の半導体基板に不純物をイオン注入して不純物拡散領域を形成した後、基板にアニール処理を施して不純物を活性化しソース／ドレインを形成する場合において、アニール処理にレーザーアニールを用いて好適にソース／ドレインを形成することにある。
【００１５】
具体的には、図１に示すように、Ｎ型シリコン単結晶の半導体基板１にゲート絶縁膜２を介してゲート電極３をパターン形成した後、ゲート電極３をマスクとして基板１のＳｉ表面に対して斜め方向から、単結晶Ｓｉを非晶質化するに足る程度の性質を有する原子、ここではＧｅ+をイオン注入し（矢印４で示す）、単結晶Ｓｉを溶融再結晶化して、ゲート電極３下部の基板１内に回り込む非晶質領域５を形成する。しかる後、非晶質領域５にＰ型不純物、ここではＢ+をイオン注入し、レーザー照射を実行する。なお、Ｇｅ注入工程とＢ注入工程とは順を替えて実行しても良い。
【００１６】
図２に、Ｇｅ注入、Ｂ注入を行った後、レーザーアニールを施したサンプルの二次イオン質量分析の結果を示す。
Ｇｅ，Ｓｉ，Ａｓなどの質量の重い原子をイオン注入すると、Ｓｉ基板は非晶質化する。非晶質化した領域は、単結晶の領域よりも融点が低くなるため、レーザー照射条件を選択、ここではイオン注入の加速エネルギーを選んで非晶質領域の深さを調節すること、及び非晶質領域は溶融するが単結晶領域は溶融しないように、レーザー照射条件を選ぶことにより、レーザー照射による溶融領域を制御することができる。
【００１７】
図２では、Ｇｅ注入時の加速エネルギーを変えることにより、非晶質領域の深さを変えたサンプルの結果を示すが、重原子を斜め方向に注入することにより横方向の溶融領域の制御も可能となる。この技術を、ゲート電極形成後の不純物注入時に用いると、ゲート電極下部に回り込む非晶質領域が制御でき、その重原子イオン注入工程の前又は後に、ＰＮ接合形成のための不純物をイオン注入し、レーザーアニールを行うことにより、不純物拡散領域のゲートオーバーラップ量を制御することが可能となる。
【００１８】
また、この技術を金属（Ａｌ，Ｃｕ等）ゲート電極を有するＭＯＳトランジスタ作製のプロセスと組み合わせた場合、金属ゲート電極はポリシリコンゲート電極よりも重原子イオン注入によるダメージを受け難いという利点がある。
【００１９】
また、タンタルオキサイドなどの高誘電体絶縁膜からなるゲート絶縁膜と金属ゲート電極との組み合わせを用いた場合、レーザーアニールプロセスはゲート絶縁膜には熱がかからず、実際に熱処理の必要なソース／ドレインのみを選択的に熱処理できるため、高温熱処理を嫌う高誘電体絶縁膜のＭＯＳトランジスタプロセスとの整合性向上を図ることができる。
【００２０】
また、上述のように単結晶Ｓｉを非晶質化するに足る程度の性質を有する原子を基板１のＳｉ表面に対して斜め方向から注入する替わりに、図３に示すように、通常と同様にＳｉ表面に対して垂直に前記原子を注入する場合でも、前記原子（Ｇｅ+）の導入条件及びレーザー照射強度条件をそれぞれ制御することにより、同様にゲート電極３下部の基板１内に回り込む非晶質領域５に相当する部分を有するソース／ドレイン６を形成することができる。
【００２１】
即ちこの場合、上述のようにＧｅ，Ｓｉ，Ａｓなどの質量の重い原子をイオン注入すると基板は非晶質化し、非晶質化した領域は単結晶の領域よりも融点が低くなることを利用し、前記原子の導入条件としては、非晶質領域の深さを調節し、非晶質領域がゲート電極３下部の基板１内に回り込むに足る条件であり、前記レーザー照射強度条件としては、非晶質領域は溶融するが、単結晶領域は溶融しない条件とする。これにより、レーザー照射による溶融領域を制御することができる。このとき、図２のように深さ方向におけるＢ+などのドーパントの拡がりが変わるだけでなく、図４に示すように、ゲート電極３下部に回り込むドーパントの拡がりも変わってくる（図４は図２におけるゲート電極３下部とソース／ドレイン６とのオーバーラップ長を示す）。そしてこれらは、レーザーの照射強度によっても調節できる。つまり、重い原子のイオン注入エネルギーを調節することによって、深さ方向だけでなく、横方向における非晶質領域の拡がりも調節できるため、レーザー照射強度の調節と組み合わせることにより、ゲート電極３下部へのドーパントの横方向への拡がりも制御可能となる。
【００２２】
−具体的な実施形態−
以下、本発明を適用したＭＯＳトランジスタの製造方法の具体的な諸実施形態を説明する。
【００２３】
（第１の実施形態）
先ず、第１の実施形態について図５，図６を用いて工程順に説明する。
【００２４】
（１）素子分離〜ゲート電極形成（図５（ａ））
先ず、単結晶Ｓｉの半導体基板１１上に、素子領域を画定するための不図示の素子分離構造（ＬＯＣＯＳ法によるフィールド酸化膜、ＳＴＩ法による溝内絶縁膜など）の形成、不純物のイオン注入によるウェル構造の形成、しきい値制御のためのイオン注入など、通常のＭＯＳトランジスタの製造プロセスを実行する。
【００２５】
続いて、半導体基板１１の画定された素子領域上にゲート絶縁膜１２を形成する。このゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又はこれらの積層構造膜である。
【００２６】
続いて、ゲート絶縁膜１２上にゲート電極材料、ここではポリシリコン、ポリゲルマニウム、ポリシリコンゲルマニウム、ＡｌやＣｕ等の金属から選ばれた１種を堆積し、当該電極材料及びゲート絶縁膜１２をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、ゲート電極１３（及びこれに倣った形状に加工されたゲート絶縁膜１２）を形成する。
【００２７】
（２）重原子を用いたイオン注入による第１の非晶質領域の形成（図５（ｂ））
ゲート電極１３をマスクとして、半導体基板１１の素子領域の表層に対して斜め方向から、単結晶Ｓｉを非晶質化するに足る程度の性質を有する原子をイオン注入する（矢印Ａ１で示す）。当該原子としては、Ｓｉ，Ｇｅ，Ａｓ，Ａｒから選ばれた１種が好適であり、ここではＧｅ+とし、注入条件は加速エネルギーを１５ｋｅＶ、ドーズ量を４×１０14／ｃｍ2とする。また、イオン注入の方向は、半導体基板１１の表面に対する垂直方向からの角度ｘ°をｔｉｌｔｘで定義して（即ち垂直方向がｔｉｌｔ０）、ｔｉｌｔ２０とする。このイオン注入により、単結晶Ｓｉを溶融再結晶化して、ゲート電極３下部の基板１１内に回り込むように第１の非晶質領域１４を形成する。
【００２８】
（３）浅いＰＮ接合の形成（図５（ｃ））
続いて、ゲート電極１３をマスクとして、素子領域の表層に半導体基板１１の導電型と反対導電型の不純物をイオン注入する（矢印Ａ２で示す）。例えば、図示の如く、製造するＭＯＳトランジスタがＰＭＯＳであればＢ+を加速エネルギー０．５ｋｅＶ、ドーズ量を１×１０16／ｃｍ2の条件で、ＮＭＯＳであればＰ+を加速エネルギー２ｋｅＶ、ドーズ量を１×１０16／ｃｍ2の条件でイオン注入し、浅いＰＮ接合領域１５を形成する。
【００２９】
（４）重原子を用いたイオン注入による第２の非晶質領域の形成（図５（ｄ））
続いて、基板全面にシリコン酸化膜又はシリコン窒化膜等の絶縁膜を堆積形成した後、この絶縁膜の全面を異方性エッチング（エッチバック）することにより、ゲート電極１３の側面のみに絶縁膜を残し、サイドウォール１６を形成する。
【００３０】
続いて、ゲート電極１３及びサイドウォール１６をマスクとして、素子領域の表層に単結晶Ｓｉを非晶質化するに足る程度の性質を有する原子、ここではＧｅ+をイオン注入し（矢印Ａ３で示す）、第２の非晶質領域１７を形成する。このとき、注入条件は第１の非晶質領域１４の形成時よりも深く非晶質化される条件、例えば加速エネルギーを６０ｋｅＶ、ドーズ量を４×１０14／ｃｍ2とする。
【００３１】
（５）深いＰＮ接合の形成（図５（ｅ））
続いて、ゲート電極１３及びサイドウォール１６をマスクとして、素子領域の表層に半導体基板１１の導電型と反対導電型の不純物をイオン注入する（矢印Ａ４で示す）。このとき、注入条件は浅いＰＮ接合領域１５の形成時よりも深く拡散される条件、例えば、図示の如く、製造するＭＯＳトランジスタがＰＭＯＳであればＢ+を加速エネルギー５ｋｅＶ、ドーズ量を１×１０16／ｃｍ2の条件で、ＮＭＯＳであればＰ+を加速エネルギー１５ｋｅＶ、ドーズ量を１×１０16／ｃｍ2の条件でイオン注入し、浅いＰＮ接合領域１５と重畳されてなる深いＰＮ接合領域１８を形成する。
【００３２】
（６）レーザーアニール（図６（ａ））
続いて、サイドウォール１６をフッ酸等を用いたウェットエッチングにより除去した後、ＸｅＣｌ，ＡｒＦ等のエキシマ・パルス・レーザーを基板表面に１回又は複数回照射し（矢印Ａ５で示す）、ＰＮ接合領域１５，１８の不純物を活性化し、ＰＮ接合領域１５，１８に対応したソース／ドレイン１９を形成する。
【００３３】
このように本例では、１度のレーザーアニール工程で２種の接合領域からなるＬＤＤ構造のソース／ドレイン１９の活性化を行うことができる。形成されたソース／ドレイン１９は、そのソース側の電気容量が０．２５（ｆＦ／μｍ／ｓｉｄｅ）以上となる。この電気容量は、ソース／ドレインのゲート電極とのオーバーラップ量を示す指標となり、レーザーアニール法を用いた従来のＭＯＳトランジスタでは０．２０ｆＦ／μｍ程度であったが、本実施形態では（０．２５ｆＦ／μｍ／ｓｉｄｅ）以上が確保され、十分なオーバーラップが得られたものと考えられる。
【００３４】
（７）シリサイド化（サリサイド化）（図６（ｂ）又は図６（ｃ））
先ず、基板全面にシリコン酸化膜又はシリコン窒化膜等の絶縁膜を堆積形成した後、この絶縁膜の全面を異方性エッチング（エッチバック）することにより、ゲート電極１３の側面のみに絶縁膜を残し、再びサイドウォール２０を形成する。
【００３５】
続いて、図６（ｂ）に示すように、ゲート電極１３がＡｌやＣｕ等の金属材料からなる金属ゲートである場合、シリサイド・プロセスとしてソース／ドレイン１９上にＴｉ，Ｐｔ，Ｃｏ，Ｎｉ等の金属膜をスパッタ法等により形成し、アニール処理を施すことにより、金属シリサイド膜２１を形成する。
【００３６】
他方、図６（ｃ）に示すように、ゲート電極１３がポリシリコン等からなる場合、サリサイド・プロセスとしてゲート電極１３上及びソース／ドレイン１９上にＴｉ，Ｐｔ，Ｃｏ，Ｎｉ等の金属膜をスパッタ法等により形成し、アニール処理を施すことにより、金属シリサイド膜２１を形成する。
【００３７】
レーザーアニールにより活性化され形成されたソース／ドレイン１８は、高不純物濃度まで活性化した箱型の不純物プロファイルを有するため、シリサイド（サリサイド）・プロセスとの整合性は良い。
【００３８】
しかる後、不図示の層間絶縁膜やコンタクト孔、各配線層の形成等の後工程を経て、ＭＯＳトランジスタを完成させる。
【００３９】
以上説明したように、本実施形態によれば、レーザーアニール法を用いて寄生抵抗の増加等の不都合を招くことなく急峻な不純物プロファイルが得られ、ＭＯＳトランジスタの更なる微細化・高集積化に十分応えることが可能となる。
【００４０】
なお、本実施形態では半導体装置としてＭＯＳトランジスタを例示し、ＬＤＤ構造のソース／ドレインを形成する際のレーザーアニール処理に本発明の主構成を適用したが、本発明はこれに限定されることなく、例えば異なる導入条件で３回以上の不純物イオン注入を要し、各不純物イオン注入に対応して前記非晶質化のための重原子イオン注入を行い、１度のレーザーアニール処理で不純物活性化を図る場合にも適用して好適である。
【００４１】
（第２の実施形態）
次に、第２の実施形態について図７を用いて工程順に説明する。
【００４２】
（１）素子分離〜ゲート電極形成（図７（ａ））
先ず、単結晶Ｓｉの半導体基板１１上に、素子領域を画定するための不図示の素子分離構造（ＬＯＣＯＳ法によるフィールド酸化膜、ＳＴＩ法による溝内絶縁膜など）の形成、不純物のイオン注入によるウェル構造の形成、しきい値制御のためのイオン注入など、通常のＭＯＳトランジスタの製造プロセスを実行する。
【００４３】
続いて、半導体基板１１の画定された素子領域上にゲート絶縁膜１２を形成する。このゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又はこれらの積層構造膜である。
【００４４】
続いて、ゲート絶縁膜１２上にゲート電極材料、ここではポリシリコン、ポリゲルマニウム、ポリシリコンゲルマニウム、ＡｌやＣｕ等の金属から選ばれた１種を堆積し、当該電極材料及びゲート絶縁膜１２をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、ゲート電極１３（及びこれに倣った形状に加工されたゲート絶縁膜１２）を形成する。
【００４５】
（２）重原子を用いたイオン注入による非晶質領域の形成（図７（ｂ））
ゲート電極１３をマスクとして、半導体基板１１の素子領域の表層に対して斜め方向から、単結晶Ｓｉを非晶質化するに足る程度の性質を有する原子をイオン注入する（矢印Ａ１で示す）。当該原子としては、Ｓｉ，Ｇｅ，Ａｓ，Ａｒから選ばれた１種が好適であり、ここではＧｅ+とし、注入条件は加速エネルギーを１５ｋｅＶ、ドーズ量を４×１０14／ｃｍ2とする。
【００４６】
本実施形態では、半導体基板１１の表面に垂直な方向に対する前記原子導入の傾斜角度をドレイン側Ｄに比してソース側Ｓが大きくなるように制御し、非晶質領域をそのゲート電極１３下部の半導体基板１１内への回り込み量がドレイン側Ｄに比してソース側Ｓが大きくなるように形成する。具体的に、イオン注入の方向は、半導体基板１１の表面に対する垂直方向からの角度ｘ°をｔｉｌｔｘで定義して（即ち垂直方向がｔｉｌｔ０）、ドレイン側Ｄをｔｉｌｔ０、ソース側Ｓをｔｉｌｔ３０とする。このイオン注入により、ドレイン側Ｄでは、単結晶Ｓｉを溶融再結晶化して、ゲート電極３下部の半導体基板１１内に回り込むような非晶質領域３１ｂが形成され、ソース側Ｓでは、非晶質領域３１ａよりも回り込み量の大きいを非晶質領域３１ａが形成される。
【００４７】
（３）ソース／ドレインの形成（図７（ｃ））
続いて、ゲート電極１３をマスクとして、素子領域の表層に半導体基板１１の導電型と反対導電型の不純物をイオン注入する（矢印Ａ２で示す）。例えば、図示の如く、製造するＭＯＳトランジスタがＰＭＯＳであればＢ+を加速エネルギー０．５ｋｅＶ、ドーズ量を１×１０16／ｃｍ2の条件で、ＮＭＯＳであればＡｓ+を加速エネルギー２ｋｅＶ、ドーズ量を１×１０16／ｃｍ2の条件でイオン注入し、ドレイン側ＤにはＰＮ接合領域３２ｂを、ソースを側ＳにはＰＮ接合領域３２ａを形成する。
【００４８】
（４）レーザーアニール（図７（ｄ））
先ず、ゲート電極１３を覆うように熱吸収膜３３を形成する。この熱吸収膜３３は、ＣＶＤ法によりシリコン酸化膜３３ａを膜厚５ｎｍ〜５０ｎｍに形成し、更にスパッタ法によりＴａＮ膜３３ｂを膜厚２０ｎｍ〜４０ｎｍに形成してなるものである。
【００４９】
続いて、ＸｅＣｌ，ＡｒＦ等のエキシマ・パルス・レーザーやＹＡＧレーザー等を用いたレーザー光を基板表面に１回又は複数回照射し（矢印Ａ３で示す）、ＰＮ接合領域３２ａ，３２ｂの不純物を活性化し、ＰＮ接合領域３２ａ，３２ｂに対応したソース３４ａ及びドレイン３４ｂを形成する。この場合、レーザーパワーとしては、０．１（Ｊ／ｃｍ2）〜０．４（Ｊ／ｃｍ2）から選択する。
【００５０】
このように本例では、ソース側のゲート電極１３下部に回り込む非晶質領域３１をドレイン側よりも大きくなるように制卸する。これにより、寄生抵抗の抑制に効果の高いソース側のオーバーラップ量は大きく、ドレイン側のオーバーラップ量は短チャネル効果抑制のために小さくすることが可能となる。
【００５１】
また、ソース３４ａ及びドレイン３４ｂは、そのソース側の電気容量が０．２５（ｆＦ／μｍ／ｓｉｄｅ）以上となる。この電気容量は、ソース３４ａ及びドレイン３４ｂのゲート電極とのオーバーラップ量を示す指標となり、レーザーアニール法を用いた従来のＭＯＳトランジスタでは０．２０ｆＦ／μｍ程度であったが、本実施形態では０．２５（ｆＦ／μｍ／ｓｉｄｅ）以上が確保され、十分なオーバーラップが得られたものと考えられる。
【００５２】
以上説明したように、本実施形態によれば、レーザーアニール法を用いて寄生抵抗の増加等の不都合を招くことなく急峻な不純物プロファイルが得られ、ＭＯＳトランジスタの更なる微細化・高集積化に十分応えることが可能となる。
【００５３】
（第３の実施形態）
次に、第３の実施形態について図８を用いて工程順に説明する。
【００５４】
（１）素子分離〜ゲート電極形成（図８（ａ））
先ず、単結晶Ｓｉの半導体基板１１上に、素子領域を画定するための不図示の素子分離構造（ＬＯＣＯＳ法によるフィールド酸化膜、ＳＴＩ法による溝内絶縁膜など）の形成、不純物のイオン注入によるウェル構造の形成、しきい値制御のためのイオン注入など、通常のＭＯＳトランジスタの製造プロセスを実行する。
【００５５】
続いて、半導体基板１１の画定された素子領域上にゲート絶縁膜１２を形成する。このゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又はこれらの積層構造膜である。
【００５６】
続いて、ゲート絶縁膜１２上にゲート電極材料、ここではポリシリコン、ポリゲルマニウム、ポリシリコンゲルマニウム、ＡｌやＣｕ等の金属から選ばれた１種を堆積し、当該電極材料及びゲート絶縁膜１２をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、ゲート電極１３（及びこれに倣った形状に加工されたゲート絶縁膜１２）を形成する。
【００５７】
（２）重原子を用いたイオン注入による非晶質領域の形成（図８（ｂ））
ゲート電極１３をマスクとして、半導体基板１１の素子領域の表層に対して斜め方向から、単結晶Ｓｉを非晶質化するに足る程度の性質を有する原子をイオン注入し（矢印Ａ１で示す）、深さ方向の拡がり長さが２０ｎｍ〜６０ｎｍ、横方向の拡がり長さが１０ｎｍ〜３０ｎｍとなるように制御して、非晶質領域４１を形成する。当該原子としては、Ｓｉ，Ｇｅ，Ａｓ，Ａｒから選ばれた１種が好適であり、ここではＧｅ+とし、注入条件は加速エネルギーを１５ｋｅＶ、ドーズ量を４×１０14／ｃｍ2とする。
【００５８】
（３）ソース／ドレインの形成（図８（ｃ））
続いて、ゲート電極１３をマスクとして、素子領域の表層に半導体基板１１の導電型と反対導電型の不純物をイオン注入する（矢印Ａ２で示す）。例えば、図示の如く、製造するＭＯＳトランジスタがＰＭＯＳであればＢ+を加速エネルギー０．５ｋｅＶ、ドーズ量を１×１０16／ｃｍ2の条件で、ＮＭＯＳであればＡｓ+を加速エネルギー５ｋｅＶ、ドーズ量を１×１０16／ｃｍ2の条件でイオン注入し、ＰＮ接合領域４２を形成する。
【００５９】
（４）レーザーアニール（図８（ｄ））
先ず、ゲート電極１３を覆うように熱吸収膜３３を形成する。この熱吸収膜３３は、ＣＶＤ法によりシリコン酸化膜３３ａを膜厚５ｎｍ〜５０ｎｍに形成し、更にスパッタ法によりＴａＮ膜３３ｂを膜厚２０ｎｍ〜４０ｎｍに形成してなるものである。
【００６０】
続いて、ＸｅＣｌ，ＡｒＦ等のエキシマ・パルス・レーザーやＹＡＧレーザー等を用いたレーザー光を基板表面に１回又は複数回照射し（矢印Ａ３で示す）、ＰＮ接合領域４２の不純物を活性化し、ＰＮ接合領域４２に対応したソース／ドレイン１９を形成する。この場合、レーザーパワーとしては、０．１（Ｊ／ｃｍ2）〜０．４（Ｊ／ｃｍ2）から選択する。
【００６１】
このように本例では、形成されたソース／ドレイン１９は、そのソース側の電気容量が０．２５（ｆＦ／μｍ／ｓｉｄｅ）以上となる。この電気容量は、ソース／ドレインのゲート電極とのオーバーラップ量を示す指標となり、レーザーアニール法を用いた従来のＭＯＳトランジスタでは０．２０（ｆＦ／μｍ／ｓｉｄｅ）程度であったが、本実施形態では０．２５（ｆＦ／μｍ／ｓｉｄｅ）以上が確保され、十分なオーバーラップが得られたものと考えられる。
【００６２】
以上説明したように、本実施形態によれば、レーザーアニール法を用いて寄生抵抗の増加等の不都合を招くことなく急峻な不純物プロファイルが得られ、ＭＯＳトランジスタの更なる微細化・高集積化に十分応えることが可能となる。
【００６３】
−変形例−
ここで、第３の実施形態の諸変形例について説明する。これら変形例では、ＬＤＤ構造のＣＭＯＳトランジスタについて例示する。
【００６４】
（変形例１）
先ず、変形例１について、図９を用いて工程順に説明する。
【００６５】
（１）素子分離〜ゲート電極、深いＰＮ接合の形成（図９（ａ））
先ず、単結晶Ｓｉの半導体基板１１上に、素子領域を画定するための不図示の素子分離構造（ＬＯＣＯＳ法によるフィールド酸化膜、ＳＴＩ法による溝内絶縁膜など）の形成、不純物のイオン注入によるウェル構造の形成、しきい値制御のためのイオン注入など、通常のＭＯＳトランジスタの製造プロセスを実行する。
【００６６】
続いて、半導体基板１１の画定された素子領域上にゲート絶縁膜１２を形成する。このゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又はこれらの積層構造膜である。
【００６７】
続いて、ゲート絶縁膜１２上にゲート電極材料、ここではポリシリコン、ポリゲルマニウム、ポリシリコンゲルマニウム、ＡｌやＣｕ等の金属から選ばれた１種を堆積し、当該電極材料及びゲート絶縁膜１２をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、ゲート電極１３（及びこれに倣った形状に加工されたゲート絶縁膜１２）を形成する。
【００６８】
（２）重原子を用いたイオン注入による浅い非晶質領域の形成
ゲート電極１３をマスクとして、半導体基板１１の素子領域の表層に、単結晶Ｓｉを非晶質化するに足る程度の性質を有する原子をイオン注入し（矢印Ａ１で示す）、深さ方向の拡がり長さが２０ｎｍ〜６０ｎｍ、横方向の拡がり長さが１０ｎｍ〜３０ｎｍとなるように制御して、浅い非晶質領域５１を形成する。後述するレーザーアニール工程後の不純物分布は、この非晶質領域５１の拡がりによって決定される。この拡がりは、上述のように前記原子のイオン注入条件によって決まる。当該原子としては、Ｓｉ，Ｇｅ，Ａｓ，Ａｒから選ばれた１種が好適であり、ここではＧｅ+とし、注入条件は加速エネルギーを１０ｋｅＶ〜６０ｋｅＶ、ドーズ量を４×１０14／ｃｍ2とする。
【００６９】
（３）重原子を用いたイオン注入による深い非晶質領域の形成（図９（ｂ））
基板全面にシリコン酸化膜又はシリコン窒化膜等の絶縁膜を堆積形成した後、この絶縁膜の全面を異方性エッチング（エッチバック）することにより、ゲート電極１３の側面のみに絶縁膜を残し、サイドウォール１６を形成する。
【００７０】
続いて、ゲート電極１３及びサイドウォール１６をマスクとして、半導体基板１１の素子領域の表層に、単結晶Ｓｉを非晶質化するに足る程度の性質を有する原子をイオン注入し（矢印Ａ２で示す）、深さ方向の拡がり長さが５０ｎｍ〜７０ｎｍとなるように制御して、非晶質領域５１と接続される深い非晶質領域５２を形成する。後述するレーザーアニール工程後の不純物分布は、この非晶質領域５２の拡がりによって決定される。この拡がりは、上述のように前記原子のイオン注入条件によって決まる。当該原子としては、Ｓｉ，Ｇｅ，Ａｓ，Ａｒから選ばれた１種が好適であり、ここではＧｅ+とし、注入条件は加速エネルギーを４０ｋｅＶ〜８０ｋｅＶ、ドーズ量を４×１０14／ｃｍ2とする。
【００７１】
（３）ＰＮ接合の形成（図９（ｃ），（ｄ））
サイドウォール１６を除去した後、ゲート電極１３をマスクとして、素子領域の表層に半導体基板１１の導電型と反対導電型の不純物をイオン注入する（矢印Ａ３で示す）。例えば、図示の如く、ＮＭＯＳ領域にイオン注入する際には、ＰＭＯＳ領域をレジストパターン４３によりマスクし、例えばＡｓ+を加速エネルギー２ｋｅＶ、ドーズ量を１×１０16／ｃｍ2の条件でイオン注入する。これにより、ＰＮ接合領域であるＮ領域５３ａを形成する。他方、ＰＭＯＳ領域にイオン注入する際には、ＮＭＯＳ領域をレジストパターン４４によりマスクし、例えばＢ+を加速エネルギー０．５ｋｅＶ、ドーズ量を１×１０16／ｃｍ2の条件でイオン注入する。これにより、ＰＮ接合領域であるＰ領域５３ｂを形成する。
【００７２】
（４）レーザーアニール（図９（ｅ））
続いて、ＸｅＣｌ，ＡｒＦ等のエキシマ・パルス・レーザーを例えばレーザーパワー０．３（Ｊ／ｃｍ2）の条件で基板表面に１回又は複数回照射し（矢印Ａ４で示す）、ＰＮ接合領域５３ａ，５３ｂの不純物を活性化し、ＰＮ接合領域５３ａ，５３ｂに対応したソース／ドレイン（Ｎソース／ドレイン１９ａ，Ｐソース／ドレイン１９ｂ）を形成する。
【００７３】
このように本例では、１度のレーザーアニール工程で２種の接合領域からなるＬＤＤ構造のソース／ドレイン１９ａ，１９ｂの活性化を行うことができる。形成されたソース／ドレイン１９ａ，１９ｂは、そのソース側の電気容量が０．２５（ｆＦ／μｍ／ｓｉｄｅ）以上となる。この電気容量は、ソース／ドレインのゲート電極とのオーバーラップ量を示す指標となり、レーザーアニール法を用いた従来のＭＯＳトランジスタでは０．２０ｆＦ／μｍ程度であったが、本実施形態では０．２５（ｆＦ／μｍ／ｓｉｄｅ）以上が確保され、十分なオーバーラップが得られたものと考えられる。
【００７４】
なお、この後、再びゲート電極１３の側面にサイドウォールを形成し、シリサイド化（サリサイド化）を行うようにしても良い。
【００７５】
（変形例２）
次に、変形例２について、図１０を用いて工程順に説明する。
【００７６】
（１）素子分離〜ゲート電極、深いＰＮ接合の形成（図１０（ａ））
先ず、単結晶Ｓｉの半導体基板１１上に、素子領域を画定するための不図示の素子分離構造（ＬＯＣＯＳ法によるフィールド酸化膜、ＳＴＩ法による溝内絶縁膜など）の形成、不純物のイオン注入によるウェル構造の形成、しきい値制御のためのイオン注入など、通常のＭＯＳトランジスタの製造プロセスを実行する。
【００７７】
続いて、半導体基板１１の画定された素子領域上にゲート絶縁膜１２を形成する。このゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又はこれらの積層構造膜である。
【００７８】
続いて、ゲート絶縁膜１２上にゲート電極材料、ここではポリシリコン、ポリゲルマニウム、ポリシリコンゲルマニウム、ＡｌやＣｕ等の金属から選ばれた１種を堆積し、当該電極材料及びゲート絶縁膜１２をフォトリソグラフィー及びそれに続くドライエッチングによりパターニングして、ゲート電極１３（及びこれに倣った形状に加工されたゲート絶縁膜１２）を形成する。
【００７９】
続いて、基板全面にシリコン酸化膜又はシリコン窒化膜等の絶縁膜を堆積形成した後、この絶縁膜の全面を異方性エッチング（エッチバック）することにより、ゲート電極１３の側面のみに絶縁膜を残し、サイドウォール１６を形成する。
【００８０】
続いて、ゲート電極１３及びサイドウォール１６をマスクとして、素子領域の表層に半導体基板１１の導電型と反対導電型の不純物をイオン注入する。この場合、注入条件としては、ＮＭＯＳ領域については、例えばＡｓ+を加速エネルギー２５ｋｅＶ、ドーズ量を８×１０15／ｃｍ2、又はＰ+を加速エネルギー７ｋｅＶ、ドーズ量を８×１０15／ｃｍ2の条件でイオン注入する。そして、１０００℃で１０分間のアニール処理を施し、深いＰＮ接合領域１８（ｎ+領域１８ａ，ｐ+領域１８ｂ）を形成する。
【００８１】
（２）重原子を用いたイオン注入による非晶質領域の形成（図１０（ｂ））
サイドウォール１６を除去した後、ゲート電極１３をマスクとして、半導体基板１１の素子領域の表層に、単結晶Ｓｉを非晶質化するに足る程度の性質を有する原子をイオン注入し（矢印Ａ１で示す）、深さ方向の拡がり長さが２０ｎｍ〜６０ｎｍ、横方向の拡がり長さが１０ｎｍ〜３０ｎｍとなるように制御して、非晶質領域４１を形成する。後述するレーザーアニール工程後の不純物分布は、この非晶質領域４１の拡がりによって決定される。この拡がりは、上述のように前記原子のイオン注入条件によって決まる。当該原子としては、Ｓｉ，Ｇｅ，Ａｓ，Ａｒから選ばれた１種が好適であり、ここではＧｅ+とし、注入条件は加速エネルギーを１０ｋｅＶ〜６０ｋｅＶ、ドーズ量を４×１０14／ｃｍ2とする。
【００８２】
（３）浅いＰＮ接合の形成（図１０（ｃ），（ｄ））
続いて、ゲート電極１３をマスクとして、素子領域の表層に半導体基板１１の導電型と反対導電型の不純物をイオン注入する（矢印Ａ２で示す）。例えば、図示の如く、ＮＭＯＳ領域にイオン注入する際には、ＰＭＯＳ領域をレジストパターン４３によりマスクし、例えばＡｓ+を加速エネルギー２ｋｅＶ、ドーズ量を１×１０16／ｃｍ2の条件でイオン注入する。これにより、浅いＰＮ接合領域であるＮ領域１５ａを形成する。他方、ＰＭＯＳ領域にイオン注入する際には、ＮＭＯＳ領域をレジストパターン４４によりマスクし、例えばＢ+を加速エネルギー０．５ｋｅＶ、ドーズ量を１×１０16／ｃｍ2の条件でイオン注入する。これにより、浅いＰＮ接合領域であるＰ領域１５ｂを形成する。
【００８３】
（４）レーザーアニール（図１０（ｅ））
続いて、ＸｅＣｌ，ＡｒＦ等のエキシマ・パルス・レーザーを例えばレーザーパワー０．３（Ｊ／ｃｍ2）の条件で基板表面に１回又は複数回照射し（矢印Ａ３で示す）、ＰＮ接合領域１５，１８の不純物を活性化し、ＰＮ接合領域１５，１８に対応したソース／ドレイン（Ｎソース／ドレイン１９ａ，Ｐソース／ドレイン１９ｂ）を形成する。
【００８４】
このように本例では、１度のレーザーアニール工程で２種の接合領域からなるＬＤＤ構造のソース／ドレイン１９ａ，１９ｂの活性化を行うことができる。形成されたソース／ドレイン１９ａ，１９ｂは、そのソース側の電気容量が０．２５（ｆＦ／μｍ／ｓｉｄｅ）以上となる。この電気容量は、ソース／ドレインのゲート電極とのオーバーラップ量を示す指標となり、レーザーアニール法を用いた従来のＭＯＳトランジスタでは０．２０（ｆＦ／μｍ／ｓｉｄｅ）程度であったが、本実施形態では０．２５（ｆＦ／μｍ／ｓｉｄｅ）以上が確保され、十分なオーバーラップが得られたものと考えられる。
【００８５】
なお、この後、再びゲート電極１３の側面にサイドウォールを形成し、シリサイド化（サリサイド化）を行うようにしても良い。
【００８６】
また、上述した第２の実施形態において、本変形例と同様に、ＬＤＤ構造のＣＭＯＳトランジスタを作製することも可能である。
【００８７】
以上説明したように、本変形例によれば、レーザーアニール法を用いて寄生抵抗の増加等の不都合を招くことなく急峻な不純物プロファイルが得られ、ＭＯＳトランジスタの更なる微細化・高集積化に十分応えることが可能となる。
【００８８】
以下、本発明の諸態様を付記として記載する。
【００８９】
（付記１）単結晶半導体領域にゲート、ソース／ドレインを有してなる半導体装置の製造方法であって、
前記単結晶半導体領域上にゲート絶縁膜を介して前記ゲートをパターン形成する第１の工程と、
前記ゲートをマスクとして、前記単結晶半導体領域の表面に対して斜め方向から、当該単結晶半導体を非晶質化するに足る程度の性質を有する原子を導入し、前記ゲート下部の前記単結晶半導体領域内に回り込む非晶質領域を形成する第２の工程と、
前記第２の工程の前又は後に、前記ゲートをマスクとして前記単結晶半導体領域の表面に不純物を導入する第３の工程と、
前記単結晶半導体領域にレーザー照射して前記不純物を活性化し、前記ソース／ドレインを形成する第４の工程とを含むことを特徴とする半導体装置の製造方法。
【００９０】
（付記２）前記第４の工程の後に、前記ゲートの側面に側壁絶縁膜を形成し、前記ゲート及び前記側壁絶縁膜をマスクとして、前記ソース／ドレインの表層をシリサイド化する第５の工程を含むことを特徴とする付記１に記載の半導体装置の製造方法。
【００９１】
（付記３）単結晶半導体領域にゲート、ソース／ドレインを有してなる半導体装置の製造方法であって、
前記単結晶半導体領域上にゲート絶縁膜を介して前記ゲートをパターン形成する第１の工程と、
前記ゲートをマスクとして、前記単結晶半導体領域の表面に対して斜め方向から、当該単結晶半導体を非晶質化するに足る程度の性質を有する原子を導入し、前記ゲート下部の前記単結晶半導体領域内に回り込む第１の非晶質領域を形成する第２の工程と、
前記第２の工程の前又は後に、前記ゲートをマスクとして前記単結晶半導体領域の表面に不純物を導入し、第１の接合領域を形成する第３の工程と、
前記ゲートの側面に側壁絶縁膜を形成する第４の工程と、
前記ゲート及び前記側壁絶縁膜をマスクとして、前記単結晶半導体領域の表面に当該単結晶半導体を非晶質化するに足る程度の性質を有する原子を導入し、前記第１の非晶質領域よりも深い第２の非晶質領域を形成する第５の工程と、
前記第５の工程の前又は後に、前記ゲート及び前記側壁絶縁膜をマスクとして、前記単結晶半導体領域の表面に不純物を導入し、前記第１の接合領域よりも深い第２の接合領域を形成する第６の工程と、
前記側壁絶縁膜を除去した後、前記単結晶半導体領域にレーザー照射して、前記第１及び第２の接合領域の前記不純物を活性化し、前記ソース／ドレインを形成する第７の工程とを含むことを特徴とする半導体装置の製造方法。
【００９２】
（付記４）前記第７の工程の後に、前記ゲートの側面に再び側壁絶縁膜を形成し、前記ゲート及び前記側壁絶縁膜をマスクとして、前記ソース／ドレインの表層をシリサイド化する第８の工程を含むことを特徴とする付記３に記載の半導体装置の製造方法。
【００９３】
（付記５）前記レーザー照射の強度が、前記非晶質半導体は溶融するが単結晶半導体溶融しない条件の値であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【００９４】
（付記６）前記ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜よりも誘電率の高い金属酸化物膜から選ばれた１種又はこれらの積層構造膜であることを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
【００９５】
（付記７）前記ゲートの材料は、シリコン、ゲルマニウム、シリコンゲルマニウム、金属から選ばれた１種であることを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。
【００９６】
（付記８）前記単結晶半導体を非晶質化するに足る程度の性質を有する原子は、Ｓｉ，Ｇｅ，Ａｓ，Ａｒから選ばれた１種であることを特徴とする付記１〜７のいずれか１項に記載の半導体装置の製造方法。
【００９７】
（付記９）単結晶半導体を非晶質化するに足る程度の性質を有する原子を、所定のマスクを用いて単結晶半導体領域に異なる導入条件で少なくとも２回導入し、各回の前記原子の導入に応じた異なる深さ及び面積の各非晶質領域を形成する工程と、
各々の前記原子の導入前又は後に、ＰＮ接合を形成するための不純物を導入する工程と、
前記単結晶半導体領域にレーザー照射し、導入された前記不純物を活性化して、前記ＰＮ接合を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【００９８】
前記原子の導入を行うに際して、少なくとも１回の前記原子の導入時に、前記マスク下部の前記単結晶半導体領域内に前記原子が回り込むように、前記単結晶半導体領域の表面に対して斜め方向から導入することを特徴とする付記９に記載の半導体装置の製造方法。
【００９９】
（付記１１）前記レーザー照射の強度が、前記非晶質半導体は溶融するが単結晶半導体溶融しない条件の値であることを特徴とする付記９又は１０に記載の半導体装置の製造方法。
【０１００】
（付記１２）前記単結晶半導体を非晶質化するに足る程度の性質を有する原子は、Ｓｉ，Ｇｅ，Ａｓ，Ａｒから選ばれた１種であることを特徴とする付記９〜１１のいずれか１項に記載の半導体装置の製造方法。
【０１０１】
（付記１３）単結晶半導体領域にゲート、ソース／ドレインを有してなる半導体装置の製造方法であって、
前記単結晶半導体領域上にゲート絶縁膜を介して前記ゲートをパターン形成する第１の工程と、
前記ゲートをマスクとして、前記単結晶半導体領域の表面に対して、当該単結晶半導体を非晶質化する性質を有する原子を導入し、非晶質領域を形成する第２の工程と、
前記第２の工程の前又は後に、前記ゲートをマスクとして前記単結晶半導体領域の表面に不純物を導入する第３の工程と、
前記単結晶半導体領域にレーザー照射して前記不純物を活性化し、前記ソース／ドレインを形成する第４の工程とを含み、
前記第２の工程において前記原子の導入条件を、前記第４の工程においてレーザー照射強度条件をそれぞれ制御し、前記ソース／ドレインの前記非晶質領域に相当する部分が前記ゲート下部の前記単結晶半導体領域内に回り込むように形成することを特徴とする半導体装置の製造方法。
【０１０２】
（付記１４）前記ソース側の電気容量が０．２５（ｆＦ／μｍ／ｓｉｄｅ）以上であることを特徴とする付記１３に記載の半導体装置の製造方法。
【０１０３】
（付記１５）前記原子の導入条件は、前記非晶質領域が前記ゲート下部の前記単結晶半導体領域内に回り込むに足る条件であり、前記レーザー照射強度条件は、前記単結晶半導体領域を溶融せずに前記非晶質領域のみを溶融する条件であることを特徴とする付記１３又は１４に記載の半導体装置の製造方法。
【０１０４】
（付記１６）前記単結晶半導体を非晶質化するに足る程度の性質を有する原子は、Ｓｉ，Ｇｅ，Ａｓ，Ａｒから選ばれた１種であることを特徴とする付記１３〜１５のいずれか１項に記載の半導体装置の製造方法。
【０１０５】
（付記１７）前記第４の工程に際して、全面に熱吸収膜を形成し、当該熱吸収膜を介してレーザー照射を行うことを特徴とする付記１３〜１６のいずれか１項に記載の半導体装置の製造方法。
【０１０６】
（付記１８）単結晶半導体領域にゲート、ソース／ドレインを有してなる半導体装置の製造方法であって、
前記単結晶半導体領域上にゲート絶縁膜を介して前記ゲートをパターン形成する第１の工程と、
前記ゲートの側面に側壁絶縁膜を形成し、不純物を導入して深い第１の接合領域を形成する第２の工程と、
前記側壁絶縁膜を除去した後、前記ゲートをマスクとして、前記単結晶半導体領域の表面に対して、当該単結晶半導体を非晶質化するに足る程度の性質を有する原子を導入し、非晶質領域を形成する第３の工程と、
前記第２の工程の前又は後に、前記ゲートをマスクとして前記単結晶半導体領域の表面に不純物を導入して浅い第２の接合領域を形成する第４の工程と、
前記単結晶半導体領域にレーザー照射して前記第１及び第２の接合領域の前記不純物を活性化し、前記ソース／ドレインを形成する第５の工程とを含み、
前記第３の工程において前記原子の導入条件を、前記第５の工程においてレーザー照射強度条件をそれぞれ制御し、前記ソース／ドレインの前記非晶質領域に相当する部分が前記ゲート下部の前記単結晶半導体領域内に回り込むように形成することを特徴とする半導体装置の製造方法。
【０１０７】
（付記１９）前記ソース側の電気容量が０．２５（ｆＦ／μｍ／ｓｉｄｅ）以上であることを特徴とする付記１８に記載の半導体装置の製造方法。
【０１０８】
（付記２０）前記原子の導入条件は、前記非晶質領域が前記ゲート下部の前記単結晶半導体領域内に回り込むに足る条件であり、前記レーザー照射強度条件は、前記単結晶半導体領域を溶融せずに前記非晶質領域のみを溶融する条件であることを特徴とする付記１８又は１９に記載の半導体装置の製造方法。
【０１０９】
（付記２１）前記単結晶半導体を非晶質化するに足る程度の性質を有する原子は、Ｓｉ，Ｇｅ，Ａｓ，Ａｒから選ばれた１種であることを特徴とする付記１８〜２０のいずれか１項に記載の半導体装置の製造方法。
【０１１０】
（付記２２）前記第５の工程に際して、全面に熱吸収膜を形成し、当該熱吸収膜を介してレーザー照射を行うことを特徴とする付記１８〜２１のいずれか１項に記載の半導体装置の製造方法。
【０１１１】
（付記２３）単結晶半導体領域にゲート、ソース／ドレインを有してなる半導体装置の製造方法であって、
前記単結晶半導体領域上にゲート絶縁膜を介して前記ゲートをパターン形成する第１の工程と、
前記ゲートをマスクとして、前記単結晶半導体領域の表面に対して斜め方向から、当該単結晶半導体を非晶質化するに足る程度の性質を有する原子を導入し、前記ゲート下部の前記単結晶半導体領域内に回り込む非晶質領域を形成する第２の工程と、
前記第２の工程の前又は後に、前記ゲートをマスクとして前記単結晶半導体領域の表面に不純物を導入する第３の工程と、
前記単結晶半導体領域にレーザー照射して前記不純物を活性化し、前記ソース／ドレインを形成する第４の工程とを含み、
前記第２の工程において、前記単結晶半導体領域の表面に垂直な方向に対する前記原子導入の傾斜角度を前記ドレイン側に比して前記ソース側が大きくなるように制御し、前記非晶質領域をその前記ゲート下部の前記単結晶半導体領域内への回り込み量が前記ドレイン側に比して前記ソース側が大きくなるように形成することを特徴とする半導体装置の製造方法。
【０１１２】
（付記２４）前記ソース側の電気容量が０．２５（ｆＦ／μｍ／ｓｉｄｅ）以上であることを特徴とする付記２３に記載の半導体装置の製造方法。
【０１１３】
（付記２５）前記単結晶半導体を非晶質化するに足る程度の性質を有する原子は、Ｓｉ，Ｇｅ，Ａｓ，Ａｒから選ばれた１種であることを特徴とする付記２３又は２４に記載の半導体装置の製造方法。
【０１１４】
（付記２６）前記第４の工程に際して、全面に熱吸収膜を形成し、当該熱吸収膜を介してレーザー照射を行うことを特徴とする付記２３〜２５のいずれか１項に記載の半導体装置の製造方法。
【０１１５】
（付記２７）単結晶半導体領域にゲート、ソース／ドレインを有してなる半導体装置であって、
前記ソース／ドレインは、前記ゲート下部の前記単結晶半導体領域内への回り込む浅い接合と、前記浅い接合の下方へ拡散してなる深い接合とが一体化してなり、
少なくとも前記浅い接合は、不純物とともに前記単結晶半導体を非晶質化するに足る程度の性質を有する原子を含み、
前記ソース側の電気容量が０．２５（ｆＦ／μｍ／ｓｉｄｅ）以上であることを特徴とする半導体装置。
【０１１６】
（付記２８）前記単結晶半導体を非晶質化するに足る程度の性質を有する原子は、Ｓｉ，Ｇｅ，Ａｓ，Ａｒから選ばれた１種であることを特徴とする付記２７に記載の半導体装置。
【０１１７】
（付記２９）単結晶半導体領域にゲート、ソース／ドレインを有してなる半導体装置であって、
前記ソース／ドレインは、前記ゲート下部の前記単結晶半導体領域内への回り込む浅い接合と、前記浅い接合の下方へ拡散してなる深い接合とが一体化してなり、
少なくとも前記浅い接合は、不純物とともに前記単結晶半導体を非晶質化するに足る程度の性質を有する原子を含み、
前記浅い接合の前記ゲート下部の前記単結晶半導体領域内への回り込み量が前記ドレイン側に比して前記ソース側が大きくなるように形成されるとともに、前記ソース側の電気容量が０．２５（ｆＦ／μｍ／ｓｉｄｅ）以上であることを特徴とする半導体装置。
【０１１８】
（付記３０）前記単結晶半導体を非晶質化するに足る程度の性質を有する原子は、Ｓｉ，Ｇｅ，Ａｓ，Ａｒから選ばれた１種であることを特徴とする付記２９に記載の半導体装置。
【０１１９】
【発明の効果】
本発明の半導体装置の製造方法によれば、レーザーアニール法を用いて寄生抵抗の増加等の不都合を招くことなく急峻な不純物プロファイルが得られ、半導体素子の更なる微細化・高集積化に十分応えることが可能となる。
【図面の簡単な説明】
【図１】本発明の主要構成を説明するために、ＭＯＳトランジスタの製造工程を例示した概略断面図である。
【図２】Ｇｅ注入、Ｂ注入を行った後、レーザーアニールを施したサンプルの二次イオン質量分析の結果を示す特性図である。
【図３】本発明の他の主要構成を説明するために、ＭＯＳトランジスタの製造工程を例示した概略断面図である。
【図４】ゲート電極下部とソース／ドレインとのオーバーラップ長のレーザーパワーとの関係を示す特性図である。
【図５】本発明の第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、本発明の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】本発明の第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】本発明の第３の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】本発明の第３の実施形態によるＭＯＳトランジスタの変形例１の製造方法を工程順に示す概略断面図である。
【図１０】本発明の第３の実施形態によるＭＯＳトランジスタの変形例２の製造方法を工程順に示す概略断面図である。
【符号の説明】
１ Ｎ型シリコン単結晶の半導体基板
２，１２ ゲート絶縁膜
３，１３ ゲート電極
５，３１ａ，３１ｂ，４１ 非晶質領域
１１ シリコン単結晶の半導体基板
１４ 第１の非晶質領域
１５ 浅いＰＮ接合領域
１５ａ Ｎ領域
１５ｂ Ｐ領域
１６，２０ サイドウォール
１９ａ Ｎソース／ドレイン
１９ｂ Ｐソース／ドレイン
１７ 第２の非晶質領域
１８ 深いＰＮ接合領域
１９ ソース／ドレイン
２１ 金属シリサイド膜
３２，４２ ＰＮ接合領域
３３ 熱吸収膜
３３ａ シリコン酸化膜
３３ｂ ＴａＮ膜
４３，４４ レジストパターン
５１ 浅い非晶質領域
５２ 深い非晶質領域
５３ａ Ｎ領域
５３ｂ Ｐ領域

Claims (10)

  1. 単結晶半導体領域にゲート、ソース／ドレインを有してなる半導体装置の製造方法であって、
    前記単結晶半導体領域上にゲート絶縁膜を介して前記ゲートをパターン形成する第１の工程と、
    前記ゲートをマスクとして、前記単結晶半導体領域の表面に対して斜め方向から、当該単結晶半導体を非晶質化するＳｉ，Ｇｅ，Ａｓ，及びＡｒのうちから選ばれた１種の原子を導入し、前記ゲート下部の前記単結晶半導体領域内に回り込む非晶質領域を形成する第２の工程と、
    前記第２の工程の前又は後に、前記ゲートをマスクとして前記単結晶半導体領域の表面に不純物を導入する第３の工程と、
    前記単結晶半導体領域にレーザー照射して前記不純物を活性化し、前記ソース／ドレインを形成する第４の工程とを含み、
    前記第２の工程において、前記単結晶半導体領域の表面に垂直な方向に対する前記原子導入の傾斜角度を前記ドレイン側に比して前記ソース側が大きくなるように、前記ソースの形成部位に前記単結晶半導体領域の表面に対する垂直方向を規準とした斜め方向から前記原子を導入するとともに、前記ドレインの形成部位に前記垂直方向から前記原子を導入して、前記非晶質領域をその前記ゲート下部の前記単結晶半導体領域内への回り込み量が前記ドレイン側に比して前記ソース側が大きくなるように形成することを特徴とする半導体装置の製造方法。
  2. 前記第４の工程に際して、全面に熱吸収膜を形成し、当該熱吸収膜を介してレーザー照射を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記熱吸収膜を、酸化膜と窒化膜との積層構造に形成することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記酸化膜がシリコン酸化膜であり、前記窒化膜が窒化タンタル膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第４の工程において、レーザー照射条件であるレーザーパワーを０．１Ｊ／ｃｍ2〜０．４Ｊ／ｃｍ2とすることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第２の工程において、前記原子をＧｅとして、前記Ｇｅの導入条件を加速エネルギーを１５ｋｅＶ、ドーズ量を４×１０14／ｃｍ2とすることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 単結晶半導体領域にゲート、ソース／ドレインを有してなる半導体装置の製造方法であって、
    前記単結晶半導体領域上にゲート絶縁膜を介して前記ゲートをパターン形成する第１の工程と、
    前記ゲートをマスクとして、前記単結晶半導体領域の表面に対して、当該単結晶半導体を非晶質化するＳｉ，Ｇｅ，Ａｓ，及びＡｒのうちから選ばれた１種の原子を導入し、非晶質領域を形成する第２の工程と、
    前記第２の工程の前又は後に、前記ゲートをマスクとして前記単結晶半導体領域の表面に不純物を導入する第３の工程と、
    前記単結晶半導体領域にレーザー照射して前記不純物を活性化し、前記ソース／ドレインを形成する第４の工程とを含み、
    前記第２の工程において、前記原子をＧｅとし、前記Ｇｅの導入条件を加速エネルギーを１５ｋｅＶ、ドーズ量を４×１０ 14 ／ｃｍ 2 として、前記単結晶半導体領域における深さ方向の拡がり長さを２０ｎｍ〜３０ｎｍ、前記単結晶半導体領域における前記ゲート下部への横方向の拡がり長さを１０ｎｍ〜３０ｎｍとするとともに、
    前記第４の工程において、レーザー照射条件であるレーザーパワーを０．１Ｊ／ｃｍ2〜０．４Ｊ／ｃｍ2とし、前記ソース／ドレインの前記非晶質領域に相当する部分が前記ゲート下部の前記単結晶半導体領域内に回り込むように形成することを特徴とする半導体装置の製造方法。
  8. 前記第４の工程に際して、全面に熱吸収膜を形成し、当該熱吸収膜を介してレーザー照射を行うことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記熱吸収膜を、酸化膜と窒化膜との積層構造に形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記酸化膜がシリコン酸化膜であり、前記窒化膜が窒化タンタル膜であることを特徴とする請求項９に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11201061B2 (en) * 2015-06-29 2021-12-14 International Business Machines Corporation Multiple nanosecond laser pulse anneal processes and resultant semiconductor structure

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3746246B2 (ja) 2002-04-16 2006-02-15 株式会社東芝 半導体装置の製造方法
WO2004042809A1 (en) * 2002-10-30 2004-05-21 Advanced Micro Devices, Inc. Method of forming a nickel silicide region in a doped silicon-containing semiconductor area
DE10250611B4 (de) * 2002-10-30 2006-01-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Metallsilizidgebietes in einem dotierten Silizium enthaltenden Halbleiterbereich
JP2004214607A (ja) * 2002-12-19 2004-07-29 Renesas Technology Corp 半導体装置及びその製造方法
JP4733912B2 (ja) 2003-04-03 2011-07-27 株式会社東芝 半導体装置の製造方法
JP4589606B2 (ja) * 2003-06-02 2010-12-01 住友重機械工業株式会社 半導体装置の製造方法
JP2005005406A (ja) * 2003-06-10 2005-01-06 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
WO2004114413A1 (ja) * 2003-06-20 2004-12-29 Fujitsu Limited 半導体装置及びその製造方法
JP4590880B2 (ja) * 2003-06-24 2010-12-01 富士電機システムズ株式会社 半導体素子の製造方法
US7365361B2 (en) * 2003-07-23 2008-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2005101196A (ja) * 2003-09-24 2005-04-14 Hitachi Ltd 半導体集積回路装置の製造方法
EP1524699B1 (en) * 2003-10-17 2012-12-26 Imec Method for forming CMOS semiconductor devices having a notched gate insulator and devices thus obtained
DE60330965D1 (de) * 2003-10-17 2010-03-04 Imec Verfahren zur Herstellung eines Halbleitersubstrats mit einer Schichtstruktur von aktivierten Dotierungsstoffen
JP3737504B2 (ja) * 2004-03-31 2006-01-18 松下電器産業株式会社 半導体装置の製造方法
JP5057668B2 (ja) * 2004-11-18 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2006054758A1 (en) * 2004-11-18 2006-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4999323B2 (ja) * 2004-12-03 2012-08-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7521326B2 (en) * 2004-12-03 2009-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4426988B2 (ja) 2005-03-09 2010-03-03 富士通マイクロエレクトロニクス株式会社 ｐチャネルＭＯＳトランジスタの製造方法
JP4630728B2 (ja) * 2005-05-26 2011-02-09 株式会社東芝 半導体装置及びその製造方法
JP5135743B2 (ja) * 2005-09-28 2013-02-06 富士通セミコンダクター株式会社 半導体装置の製造方法
DE102005057074B4 (de) * 2005-11-30 2009-07-23 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren von Kristalldefekten in verformten Transistoren durch eine geneigte Voramorphisierung
US8900980B2 (en) * 2006-01-20 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Defect-free SiGe source/drain formation by epitaxy-free process
JP5283827B2 (ja) * 2006-03-30 2013-09-04 富士通セミコンダクター株式会社 半導体装置の製造方法
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
US7688627B2 (en) * 2007-04-24 2010-03-30 Intersil Americas Inc. Flash memory array of floating gate-based non-volatile memory cells
US7903465B2 (en) * 2007-04-24 2011-03-08 Intersil Americas Inc. Memory array of floating gate-based non-volatile memory cells
JP5303881B2 (ja) 2007-08-15 2013-10-02 富士通セミコンダクター株式会社 電界効果トランジスタ及び電界効果トランジスタの製造方法
JP5235486B2 (ja) 2008-05-07 2013-07-10 パナソニック株式会社 半導体装置
JP2010258302A (ja) * 2009-04-27 2010-11-11 Texas Instr Japan Ltd 超音波フリップチップ実装方法およびそれに用いられる基板
JP5302937B2 (ja) * 2010-07-20 2013-10-02 株式会社イー・エム・ディー 不純物活性化方法、半導体装置の製造方法
JP2013026345A (ja) * 2011-07-19 2013-02-04 Toshiba Corp 半導体装置の製造方法
US11600234B2 (en) 2015-10-15 2023-03-07 Ordos Yuansheng Optoelectronics Co., Ltd. Display substrate and driving method thereof
CN105185816A (zh) * 2015-10-15 2015-12-23 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
WO2021035420A1 (zh) 2019-08-23 2021-03-04 京东方科技集团股份有限公司 显示面板及其制造方法、显示装置
WO2021035529A1 (zh) 2019-08-27 2021-03-04 京东方科技集团股份有限公司 电子装置基板及其制作方法、电子装置
WO2021035414A1 (zh) 2019-08-23 2021-03-04 京东方科技集团股份有限公司 像素电路及驱动方法、显示基板及驱动方法、显示装置
US11450571B2 (en) * 2018-09-27 2022-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor structure
US11133222B2 (en) * 2018-10-26 2021-09-28 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor structure
EP4020575A4 (en) 2019-08-23 2022-12-14 BOE Technology Group Co., Ltd. DISPLAY DEVICE AND METHOD OF MANUFACTURING IT
CN112740421A (zh) 2019-08-23 2021-04-30 京东方科技集团股份有限公司 显示装置及其制备方法
CN113223966A (zh) * 2021-04-25 2021-08-06 华虹半导体(无锡)有限公司 Mos器件的制造方法
CN113224131B (zh) * 2021-04-27 2024-02-06 上海华虹宏力半导体制造有限公司 半导体器件及其制造方法
CN116913768B (zh) * 2023-09-14 2023-12-05 中国科学院半导体研究所 多次脉冲亚熔化准分子激光退火方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4056825A (en) * 1975-06-30 1977-11-01 International Business Machines Corporation FET device with reduced gate overlap capacitance of source/drain and method of manufacture
JPH06140631A (ja) * 1992-10-28 1994-05-20 Ryoden Semiconductor Syst Eng Kk 電界効果型薄膜トランジスタおよびその製造方法
JP3157985B2 (ja) * 1993-06-10 2001-04-23 三菱電機株式会社 薄膜トランジスタおよびその製造方法
US5308780A (en) * 1993-07-22 1994-05-03 United Microelectronics Corporation Surface counter-doped N-LDD for high hot carrier reliability
JP2891093B2 (ja) * 1994-02-17 1999-05-17 日本電気株式会社 半導体集積回路の製造方法
JP3361922B2 (ja) * 1994-09-13 2003-01-07 株式会社東芝 半導体装置
US5712191A (en) * 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3675886B2 (ja) * 1995-03-17 2005-07-27 株式会社半導体エネルギー研究所 薄膜半導体デバイスの作製方法
FR2735904B1 (fr) * 1995-06-21 1997-07-18 Commissariat Energie Atomique Procede de realisation d'un semi-conducteur avec une zone fortement dopee situee entre des zones faiblement dopees, pour la fabrication de transistors
US6083781A (en) * 1995-12-20 2000-07-04 The United States Of America As Represented By The United States Department Of Energy Method for manufacturing compound semiconductor field-effect transistors with improved DC and high frequency performance
US5908307A (en) * 1997-01-31 1999-06-01 Ultratech Stepper, Inc. Fabrication method for reduced-dimension FET devices
US6093610A (en) * 1998-06-16 2000-07-25 Texas Instruments Incorporated Self-aligned pocket process for deep sub-0.1 μm CMOS devices and the device
US6432802B1 (en) * 1999-09-17 2002-08-13 Matsushita Electronics Corporation Method for fabricating semiconductor device
JP2001119029A (ja) * 1999-10-18 2001-04-27 Fujitsu Ltd 薄膜トランジスタ及びその製造方法及びそれを備えた液晶表示装置
US6380044B1 (en) * 2000-04-12 2002-04-30 Ultratech Stepper, Inc. High-speed semiconductor transistor and selective absorption process forming same
US6335253B1 (en) * 2000-07-12 2002-01-01 Chartered Semiconductor Manufacturing Ltd. Method to form MOS transistors with shallow junctions using laser annealing
US6391695B1 (en) * 2000-08-07 2002-05-21 Advanced Micro Devices, Inc. Double-gate transistor formed in a thermal process
US6906548B1 (en) * 2000-11-02 2005-06-14 Tokyo Electron Limited Capacitance measurement method of micro structures of integrated circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11201061B2 (en) * 2015-06-29 2021-12-14 International Business Machines Corporation Multiple nanosecond laser pulse anneal processes and resultant semiconductor structure

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