CN113223966A - Mos器件的制造方法 - Google Patents

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CN113223966A CN202110446900.9A CN202110446900A CN113223966A CN 113223966 A CN113223966 A CN 113223966A CN 202110446900 A CN202110446900 A CN 202110446900A CN 113223966 A CN113223966 A CN 113223966A
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唐怡
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Shanghai Huahong Grace Semiconductor Manufacturing Corp
Hua Hong Semiconductor Wuxi Co Ltd
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Shanghai Huahong Grace Semiconductor Manufacturing Corp
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Abstract

本申请涉及半导体集成电路制造领域，具体涉及一种MOS器件的制造方法。该方法包括：提供基底层，基底层包括栅区和位于栅区两侧的源漏区，源漏区与栅区之间连有浅掺杂区；使得基底层的栅区形成栅极结构；在栅极结构的两侧形成第一侧墙结构，使得第一侧墙结构覆盖在浅掺杂区上；进行源漏离子注入，使得在源漏区位置处的基底层中形成源漏掺杂结构；去除第一侧墙结构；进行非晶化浅掺杂漏注入，使得在浅掺杂区位置处的基底层中形成浅掺杂漏结构；在栅极结构的两侧形成第二侧墙结构，使得第二侧墙结构覆盖在浅掺杂漏结构上；沉积应力记忆膜层，使得应力记忆膜层覆盖在有源区位置处的器件上；进行快速热退火处理，使得器件记忆应力记忆膜层的应力。

Description

MOS器件的制造方法
技术领域
本申请涉及半导体集成电路制造领域，具体涉及一种MOS器件的制造方法。
背景技术
应力记忆技术(Stress Memorization Technique，SMT)，是90nm逻辑技术节点以下兴起的一种着眼于提升MOS器件速度的应力工程。
相关技术通常在器件上沉积应力衬层，通过高温快速退火将该应力衬层的应力传递给源漏极和栅极，再通过它们将应力传递给沟道，使得应力被记忆下来，从而在移除该应力衬层之后，沟道仍保留应力。
在相关技术中，应力衬层的应力通过栅极多晶硅在热过程中再结晶得以保留下来，并传递至衬底沟道中。其本质是多晶硅在再结晶过程中生长和杂质效应大于硅原子本身，从而使得栅极多晶硅产生形变，而多晶硅的形变所产生的体积变化受应力衬层和侧墙的限制，应力衬层的应力因此被转移到衬底沟道中。
为了使得栅极多晶硅在热过程中能够进行再结晶，通常会对多晶硅进行无定形掺杂处理，但是相关技术对多晶硅进行无定形掺杂时，在侧墙的阻挡作用下，使得无定形掺杂集中于多晶硅的顶部。但是多晶硅顶部的应力，会在该应力衬层去除后被部分释放，从而影响应力的记忆效果，不利于应力转移到衬底沟道中。
发明内容
本申请提供了一种MOS器件的制造方法，可以解决相关技术中的栅极多晶硅应力记忆效果较差，不利于应力转移到衬底沟道中的问题。
为了解决背景技术中所述的技术问题，本申请提供一种MOS器件的制造方法，所述MOS器件的制造方法包括以下步骤：
提供基底层，所述基底层包括有源区，所述有源区包括栅区和位于所述栅区两侧的源漏区，所述源漏区与所述栅区之间连有浅掺杂区；
使得所述基底层的栅区形成栅极结构；
在所述栅极结构的两侧形成第一侧墙结构，使得所述第一侧墙结构覆盖在所述浅掺杂区上；
进行源漏离子注入，使得在所述源漏区位置处的基底层中形成源漏掺杂结构；
去除所述第一侧墙结构；
进行非晶化浅掺杂漏注入，使得在所述浅掺杂区位置处的基底层中形成浅掺杂漏结构；
在所述栅极结构的两侧形成第二侧墙结构，使得所述第二侧墙结构覆盖在所述浅掺杂漏结构上；
沉积应力记忆膜层，使得所述应力记忆膜层覆盖在所述有源区位置处的器件上；
进行快速热退火处理，使得所述器件记忆所述应力记忆膜层的应力。
可选地，所述在所述栅极结构的两侧形成第一侧墙结构，使得所述第一侧墙结构覆盖在所述浅掺杂区上的步骤，包括：
依照带有栅极结构的基底层的表面形貌，在栅极结构表面和外露的基底层表面沉积厚度为500埃至1000埃的第一侧墙层；
通过干法刻蚀对所述第一侧墙层进行刻蚀，保留覆盖在所述浅掺杂区位置处的第一侧墙层，形成所述第一侧墙结构。
可选地，所述进行源漏离子注入，使得在所述源漏区位置处的基底层中形成源漏掺杂结构的步骤，包括：
通过所述第一侧墙结构定义出所述源漏区；
以注入能量为2KeV至100KeV，注入剂量为1E14 atom/cm2至1E16 atom/cm2进行源漏离子注入，使得在所述源漏区位置处的基底层中形成源漏掺杂结构。
可选地，所述MOS器件为NMOS器件，所述进行非晶化浅掺杂漏注入，使得在所述浅掺杂区位置处的基底层中形成浅掺杂漏结构的步骤，包括：
以能量为10KeV至100KeV，注入剂量为1E13 atom/cm2至1E15 atom/cm2，注入角度为30°至45°进行非晶化注入，使得所述栅极结构非晶化；
以能量为2KeV至100KeV，注入剂量为1E13 atom/cm2至1E15 atom/cm2，注入角度为0°至45°进行浅掺杂漏注入，使得在所述浅掺杂区位置处的基底层中形成浅掺杂漏结构。
可选地，所述以能量为10KeV至100KeV，注入剂量为1E13 atom/cm2至1E15 atom/cm2，注入角度为30°至45°进行非晶化注入，使得所述栅极结构非晶化的步骤中，采用锗或硅进行非晶化注入。
可选地，所述以能量为2KeV至100KeV，注入剂量为1E13 atom/cm2至1E15 atom/cm2，注入角度为0°至45°进行浅掺杂漏注入，使得在所述浅掺杂区位置处的基底层中形成浅掺杂漏结构的步骤中，采用N型杂质离子进行浅掺杂漏注入。
可选地，在所述栅极结构的两侧形成第二侧墙结构，使得所述第二侧墙结构覆盖在所述浅掺杂漏结构上的步骤，包括：
依照带有栅极结构的基底层的表面形貌，在栅极结构表面和外露的基底层表面沉积厚度为200埃至800埃的第二侧墙层；
通过干法刻蚀，保留覆盖在所述浅掺杂区位置处的第二侧墙层，形成所述第二侧墙结构。
可选地，所述依照带有栅极结构的基底层的表面形貌，在栅极结构表面和外露的基底层表面沉积厚度为200埃至800埃的第二侧墙层的步骤中，沉积所述第二侧墙层的沉积温度小于580℃。
可选地，所述沉积应力记忆膜层，使得所述应力记忆膜层覆盖在所述有源区位置处的器件上的步骤，包括：
沉积厚度为200埃至800埃，具有单轴张应力的应力记忆膜层，使得所述应力记忆膜层覆盖在所述有源区位置处的器件上。
可选地，所述沉积应力记忆膜层，使得所述应力记忆膜层覆盖在所述有源区位置处的器件上的步骤中，沉积所述应力记忆膜层的沉积温度小于580℃。
可选地，所述进行快速热退火处理，使得所述器件记忆所述应力记忆膜层的应力的步骤，包括：
以退火温度为900℃至1100℃，进行0秒至15秒的快速热退火处理，使得所述器件记忆所述应力记忆膜层的应力。
可选地，所述快速热退火的退火气氛包括氮气或氩气。
本申请技术方案，至少包括如下优点：本申请的实施例通过在进行非晶化浅掺杂漏注入前去除侧墙结构，使得栅极结构的多晶硅尽可能多地外露，从而在进行非晶化浅掺杂漏注入时能够增加对栅极多晶硅非净化处理程度和范围，进而增强器件对该应力记忆膜层应力的记忆效果。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本申请一实施例提供的MOS器件的制造方法的流程图；
图1a示出了MOS器件的基底层区域结构划分示意图；
图1b示出了基底层上形成栅极结构的MOS器件剖视结构示意图；
图1c示出了在栅极结构的两侧形成第一侧墙结构后的MOS器件剖视结构示意图；
图1d示出了基底层中形成源漏掺杂结构后的MOS器件剖视结构示意图；
图1e示出了形成浅掺杂漏结构后的MOS器件剖视结构示意图；
图1f示出了在浅掺杂漏结构上形成第二侧墙结构后的MOS器件剖视结构示意图；
图1g示出了沉积应力记忆膜层后的MOS器件剖视结构示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图1示出了本申请一实施例提供的MOS器件的制造方法的流程图，参照图1，该MOS器件的制造方法至少包括以下步骤：
步骤S11：提供基底层。
参照图1a，其示出了MOS器件的基底层区域结构划分示意图，从图1a中可以看出，该基底层10包括有源区11，该有源区11包括位于中间的栅区12和位于所述栅区12两侧的源漏区13，所述源漏区13与所述栅区11之间连有浅掺杂区12。该栅区12用于形成栅极结构，该源漏区13用于形成源漏极，该浅掺杂区12用于形成浅掺杂漏结构。
步骤S12：使得所述基底层的栅区形成栅极结构。
其中，该栅极结构包括覆盖在栅区位置处的基底层上的栅介质层，该栅介质层上覆盖有栅多晶硅层。
参照图1b，其示出了基底层上形成栅极结构的MOS器件剖视结构示意图，从图1b中可以看出，该栅极结构20覆盖在该基底层10的栅区13上。
步骤S13：在所述栅极结构的两侧形成第一侧墙结构，使得所述第一侧墙结构覆盖在所述浅掺杂区上。
本实施例中，可以先依照图1b所示器件结构的表面形貌，在图1b所示的器件结构表面，即图1b所示的栅极结构表面20和外露的基底层10表面，沉积厚度为500埃至1000埃的第一侧墙层。可选地，该第一侧墙层的材质可以为二氧化硅。形成该第一侧墙层后，再通过干法刻蚀工艺对该第一侧墙层进行刻蚀，保留覆盖在浅掺杂区位置处的第一侧墙层，刻蚀去除该浅掺杂区以外位置处的第一侧墙层，从而在该栅极结构的两侧形成第一侧墙结构。
参照图1c，其示出了在栅极结构的两侧形成第一侧墙结构后的MOS器件剖视结构示意图，从图1c中可以看出，所形成的第一侧墙结构30位于该栅极结构20的两侧，遮挡住该栅极结构20的侧面，且该第一侧墙结构30覆盖在基底层10的浅掺杂区14上。
步骤S14：进行源漏离子注入，使得在所述源漏区位置处的基底层中形成源漏掺杂结构。
图1c所示的结构，其通过第一侧墙结构30定义出基底层10的源漏区13。再对图1c所示的结构进行源漏离子注入，可以以能量为2KeV至100KeV，注入剂量为1E14 atom/cm2-1E16 atom/cm2进行源漏离子注入，使得在所述源漏区位置处的基底层中形成源漏掺杂结构。
参照图1d，其示出了基底层中形成源漏掺杂结构后的MOS器件剖视结构示意图。从图1d中可以看出，所形成的源漏掺杂结构40位于基底层10的源漏区13位置处.
步骤S15：去除所述第一侧墙结构。
本实施例在形成图1d所示的源漏掺杂结构40后，可以通过湿法工艺去除该第一侧墙结构30，使得被该第一侧墙结构30包围遮挡的栅极结构20显露出来，以利于后续对该栅极结构的非晶化处理。
步骤S16：进行非晶化浅掺杂漏注入，使得在所述浅掺杂区位置处的基底层中形成浅掺杂漏结构。
在该MOS器件为NMOS器件的实施例中，步骤S16可以包括依次进行的以下步骤：
步骤S161：以能量为10KeV至100KeV，注入剂量为1E13 atom/cm2至1E15 atom/cm2，注入角度为30°至45°进行非晶化注入，使得所述栅极结构非晶化。
在NMOS器件的实施例中，可以采用锗或硅进行非晶化注入。
步骤S162：以能量为2KeV至100KeV，注入剂量为1E13 atom/cm2至1E15 atom/cm2，注入角度为0°至45°进行浅掺杂漏注入，使得在所述浅掺杂区位置处的基底层中形成浅掺杂漏结构。
在NMOS器件的实施例中，可以采用N型杂质离子进行浅掺杂漏注入。其中，N型杂质离子包括砷或者磷等元素周期表中的VA族元素离子。
在NMOS器件的实施例中，由于步骤S15将第一侧墙结构去除，使得被该第一侧墙结构包围遮挡的栅极结构显露出来，从而步骤S161不仅仅是对栅极结构多晶硅的上方表层进行非净化处理，而能够将栅极结构外露部分的多晶硅均进行非晶化处理。
在该MOS器件为PMOS器件的实施例中，步骤S16可以包括：以能量为2KeV至100KeV，注入剂量为1E13 atom/cm2至1E15 atom/cm2，注入角度为0°至45°进行浅掺杂漏注入，使得在所述浅掺杂区位置处的基底层中形成浅掺杂漏结构。
在PMOS器件的实施例中，可以采用P型杂质离子进行浅掺杂漏注入。其中，P型杂质离子包括硼或氟化硼杂质。
参照图1e，其示出了形成浅掺杂漏结构后的MOS器件剖视结构示意图，从图1e中可以看出该浅掺杂漏结构50位于基底层10的浅掺杂区50中。
步骤S17：在所述栅极结构的两侧形成第二侧墙结构，使得所述第二侧墙结构覆盖在所述浅掺杂漏结构上。
本实施例中，可以先依照图1e所示器件结构的表面形貌，在图1e所示的器件结构表面，即图1e所示的栅极结构表面20和外露的基底层10表面，沉积厚度为200埃至800埃的第二侧墙层。可选地，该第二侧墙层的材质可以为二氧化硅，或者为二氧化硅和氮化硅的复合层。形成该第二侧墙层后，再通过干法刻蚀工艺对该第二侧墙层进行刻蚀，保留覆盖在图1e所示浅掺杂漏结构50上的第二侧墙层，刻蚀去除该浅掺杂漏结构50以外其他位置处的第二侧墙层，从而在该浅掺杂漏结构50上形成第二侧墙结构。
参照图1f，其示出了在浅掺杂漏结构上形成第二侧墙结构后的MOS器件剖视结构示意图，从图1f中可以看出，所形成的第二侧墙结构60位于该栅极结构20的两侧，且该第二侧墙结构60覆盖在浅掺杂漏结构50上。
步骤S18：沉积应力记忆膜层，使得所述应力记忆膜层覆盖在所述有源区位置处的器件上。
依照图1f所示的器件表面形貌，在图1f所示的器件表面沉积厚度为200埃至800埃，具有单轴张应力的应力记忆膜层，使得所述应力记忆膜层覆盖在所述有源区位置处的器件上。可选地，沉积所述应力记忆膜层的沉积温度小于580℃。
参照图1g，其示出了沉积应力记忆膜层后的MOS器件剖视结构示意图，从图1g中可以看出，该应力记忆膜层70覆盖在栅极结构20、第二侧墙结构60、浅掺杂漏结构50和源漏掺杂结构40外露的表面上，且该应力记忆膜层70具有单轴张应力。
该具有单轴张应力的应力记忆膜层70覆盖在MOS器件的有源区，在该应力记忆膜层70张应力的作用下能够使得该MOS器件的有源区发生形变。
步骤S19：进行快速热退火处理，使得所述应力记忆膜层的应力转移到所述器件中。
可以以退火温度为900℃至1100℃，进行0秒至15秒的快速热退火处理，使得所述器件记忆所述应力记忆膜层的应力。可选地，该快速热退火的退火气氛包括氮气或氩气。
由于器件在步骤S18完成后，受应力记忆膜层张应力的作用下发生形变，且栅极结构的多晶硅已经完成非晶化处理，因此在步骤S19的快速热退火处理过程中，能够使得该栅极多晶硅发生再结晶，且该再结晶的过程是在应力记忆膜层的应力限制下进行，从而使得栅极结构再结晶后记忆应力记忆膜层的应力，保持应力记忆膜层作用下的形变。
综上所述，本申请的实施例通过在进行非晶化浅掺杂漏注入前去除侧墙结构，使得栅极结构的多晶硅尽可能多地外露，从而在进行非晶化浅掺杂漏注入时能够增加对栅极多晶硅非净化处理程度和范围，进而增强器件对该应力记忆膜层应力的记忆效果。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (12)

1.一种MOS器件的制造方法，其特征在于，所述MOS器件的制造方法包括以下步骤：
提供基底层，所述基底层包括有源区，所述有源区包括栅区和位于所述栅区两侧的源漏区，所述源漏区与所述栅区之间连有浅掺杂区；
使得所述基底层的栅区形成栅极结构；
在所述栅极结构的两侧形成第一侧墙结构，使得所述第一侧墙结构覆盖在所述浅掺杂区上；
进行源漏离子注入，使得在所述源漏区位置处的基底层中形成源漏掺杂结构；
去除所述第一侧墙结构；
进行非晶化浅掺杂漏注入，使得在所述浅掺杂区位置处的基底层中形成浅掺杂漏结构；
在所述栅极结构的两侧形成第二侧墙结构，使得所述第二侧墙结构覆盖在所述浅掺杂漏结构上；
沉积应力记忆膜层，使得所述应力记忆膜层覆盖在所述有源区位置处的器件上；
进行快速热退火处理，使得所述器件记忆所述应力记忆膜层的应力。
2.如权利要求1所述的MOS器件的制造方法，其特征在于，所述在所述栅极结构的两侧形成第一侧墙结构，使得所述第一侧墙结构覆盖在所述浅掺杂区上的步骤，包括：
依照带有栅极结构的基底层的表面形貌，在栅极结构表面和外露的基底层表面沉积厚度为500埃至1000埃的第一侧墙层；
通过干法刻蚀对所述第一侧墙层进行刻蚀，保留覆盖在所述浅掺杂区位置处的第一侧墙层，形成所述第一侧墙结构。
3.如权利要求1所述的MOS器件的制造方法，其特征在于，所述进行源漏离子注入，使得在所述源漏区位置处的基底层中形成源漏掺杂结构的步骤，包括：
通过所述第一侧墙结构定义出所述源漏区；
以注入能量为2KeV至100KeV，注入剂量为1E14 atom/cm2至1E16 atom/cm2进行源漏离子注入，使得在所述源漏区位置处的基底层中形成源漏掺杂结构。
4.如权利要求1所述的MOS器件的制造方法，其特征在于，所述MOS器件为NMOS器件，所述进行非晶化浅掺杂漏注入，使得在所述浅掺杂区位置处的基底层中形成浅掺杂漏结构的步骤，包括：
以能量为10KeV至100KeV，注入剂量为1E13 atom/cm2至1E15 atom/cm2，注入角度为30°至45°进行非晶化注入，使得所述栅极结构非晶化；
以能量为2KeV至100KeV，注入剂量为1E13 atom/cm2至1E15 atom/cm2，注入角度为0°至45°进行浅掺杂漏注入，使得在所述浅掺杂区位置处的基底层中形成浅掺杂漏结构。
5.如权利要求4所述的MOS器件的制造方法，其特征在于，所述以能量为10KeV至100KeV，注入剂量为1E13 atom/cm2至1E15 atom/cm2，注入角度为30°至45°进行非晶化注入，使得所述栅极结构非晶化的步骤中，采用锗或硅进行非晶化注入。
6.如权利要求4所述的MOS器件的制造方法，其特征在于，所述以能量为2KeV至100KeV，注入剂量为1E13 atom/cm2至1E15 atom/cm2，注入角度为0°至45°进行浅掺杂漏注入，使得在所述浅掺杂区位置处的基底层中形成浅掺杂漏结构的步骤中，采用N型杂质离子进行浅掺杂漏注入。
7.如权利要求1所述的MOS器件的制造方法，其特征在于，在所述栅极结构的两侧形成第二侧墙结构，使得所述第二侧墙结构覆盖在所述浅掺杂漏结构上的步骤，包括：
依照带有栅极结构的基底层的表面形貌，在栅极结构表面和外露的基底层表面沉积厚度为200埃至800埃的第二侧墙层；
通过干法刻蚀，保留覆盖在所述浅掺杂区位置处的第二侧墙层，形成所述第二侧墙结构。
8.如权利要求7所述的MOS器件的制造方法，其特征在于，所述依照带有栅极结构的基底层的表面形貌，在栅极结构表面和外露的基底层表面沉积厚度为200埃至800埃的第二侧墙层的步骤中，沉积所述第二侧墙层的沉积温度小于580℃。
9.如权利要求1所述的MOS器件的制造方法，其特征在于，所述沉积应力记忆膜层，使得所述应力记忆膜层覆盖在所述有源区位置处的器件上的步骤，包括：
沉积厚度为200埃至800埃，具有单轴张应力的应力记忆膜层，使得所述应力记忆膜层覆盖在所述有源区位置处的器件上。
10.如权利要求1或7所述的MOS器件的制造方法，其特征在于，所述沉积应力记忆膜层，使得所述应力记忆膜层覆盖在所述有源区位置处的器件上的步骤中，沉积所述应力记忆膜层的沉积温度小于580℃。
11.如权利要求1所述的MOS器件的制造方法，其特征在于，所述进行快速热退火处理，使得所述器件记忆所述应力记忆膜层的应力的步骤，包括：
以退火温度为900℃至1100℃，进行0秒至15秒的快速热退火处理，使得所述器件记忆所述应力记忆膜层的应力。
12.如权利要求11所述的MOS器件的制造方法，其特征在于，所述快速热退火的退火气氛包括氮气或氩气。
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US20020121654A1 (en) * 2001-03-02 2002-09-05 Tomonari Yamamoto Semiconductor device and manufacturing method thereof
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