JP3157985B2 - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/914—Polysilicon containing oxygen, nitrogen, or carbon, e.g. sipos
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタお
よびその製造方法に関し、特に、ポリシリコン膜からな
る薄膜トランジスタおよびその製造方法に関する。
よびその製造方法に関し、特に、ポリシリコン膜からな
る薄膜トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体素子の１つとして、薄膜ト
ランジスタ（ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ））が知られている。このＴＦＴは、たとえ
ば高集積ＳＲＡＭの負荷トランジスタや液晶パネルディ
スプレイ用駆動トランジスタとして用いられる。ここ
で、ＴＦＴを応用した素子の高性能化の要求により、Ｔ
ＦＴ自体の電気特性も著しい向上が望まれている。
ランジスタ（ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ））が知られている。このＴＦＴは、たとえ
ば高集積ＳＲＡＭの負荷トランジスタや液晶パネルディ
スプレイ用駆動トランジスタとして用いられる。ここ
で、ＴＦＴを応用した素子の高性能化の要求により、Ｔ
ＦＴ自体の電気特性も著しい向上が望まれている。
【０００３】ＴＦＴは、通常ポリシリコン膜からなり、
その電気特性はフィールド領域に含まれる結晶粒界によ
り大きな影響を受ける。結晶粒界に存在する局所準位
は、キャリアの捕獲トラップや電子−正孔対の生成中心
として働く。このため、ＴＦＴのチャネル領域に結晶粒
界が存在すると、キャリアを捕獲して電位障壁を形成
し、キャリアの輸送を妨げる。このため、ＴＦＴのオン
電流の低下を招くという不都合が生じる。また、ドレイ
ン側のｐｎ接合に結晶粒界が存在すると、電子−正孔対
が大量に発生してＴＦＴのオフ電流の増加を招くという
不都合が生じる。そこで、従来では、チャネル用ポリシ
リコンの粒径を拡大することによって、結晶粒界の数を
減らしてＴＦＴの電気特性の向上を図っていた。
その電気特性はフィールド領域に含まれる結晶粒界によ
り大きな影響を受ける。結晶粒界に存在する局所準位
は、キャリアの捕獲トラップや電子−正孔対の生成中心
として働く。このため、ＴＦＴのチャネル領域に結晶粒
界が存在すると、キャリアを捕獲して電位障壁を形成
し、キャリアの輸送を妨げる。このため、ＴＦＴのオン
電流の低下を招くという不都合が生じる。また、ドレイ
ン側のｐｎ接合に結晶粒界が存在すると、電子−正孔対
が大量に発生してＴＦＴのオフ電流の増加を招くという
不都合が生じる。そこで、従来では、チャネル用ポリシ
リコンの粒径を拡大することによって、結晶粒界の数を
減らしてＴＦＴの電気特性の向上を図っていた。
【０００４】図８０は、従来のＴＦＴの製造方法を説明
するための断面構造図であり、図８１は図８０の平面図
である。また図８２は、従来の製造方法によって作製さ
れたＴＦＴを示した斜視図である。
するための断面構造図であり、図８１は図８０の平面図
である。また図８２は、従来の製造方法によって作製さ
れたＴＦＴを示した斜視図である。
【０００５】図８０〜図８２を参照して、次に従来のＴ
ＦＴの製造プロセスについて説明する。
ＦＴの製造プロセスについて説明する。
【０００６】まず、図８０に示すように、絶縁膜１０１
上にＣＶＤ法を用いて１５００Å程度の厚みを有するポ
リシリコン層（図示せず）を形成した後、パターニング
することによってゲート電極１０２を形成する。ゲート
電極１０２を覆うようにＣＶＤ法を用いて３００Å程度
の厚みを有するゲート絶縁膜１０３を形成する。ゲート
絶縁膜１０３上にＣＶＤ法を用いてアモルファスシリコ
ン層１０４を８００Å程度の厚みで形成する。そして、
６００℃程度の温度条件下で熱処理を施すことによっ
て、アモルファスシリコン層１０４を固相成長させる。
これにより、図８１に示すようなポリシリコン１０５を
形成する。図８１を参照して、ポリシリコン１０５の境
界領域には結晶粒界１０６が存在している。上記したプ
ロセスでポリシリコン１０５を成長させると、数１００
０Å程度の粒径を有するポリシリコン１０５を形成する
ことができる。ここで、ＣＶＤ法で形成したポリシリコ
ンの結晶粒径は１００Å程度であるので、上記した製造
プロセスではその数十倍の大きさの粒径のポリシリコン
１０５が得られることがわかる。
上にＣＶＤ法を用いて１５００Å程度の厚みを有するポ
リシリコン層（図示せず）を形成した後、パターニング
することによってゲート電極１０２を形成する。ゲート
電極１０２を覆うようにＣＶＤ法を用いて３００Å程度
の厚みを有するゲート絶縁膜１０３を形成する。ゲート
絶縁膜１０３上にＣＶＤ法を用いてアモルファスシリコ
ン層１０４を８００Å程度の厚みで形成する。そして、
６００℃程度の温度条件下で熱処理を施すことによっ
て、アモルファスシリコン層１０４を固相成長させる。
これにより、図８１に示すようなポリシリコン１０５を
形成する。図８１を参照して、ポリシリコン１０５の境
界領域には結晶粒界１０６が存在している。上記したプ
ロセスでポリシリコン１０５を成長させると、数１００
０Å程度の粒径を有するポリシリコン１０５を形成する
ことができる。ここで、ＣＶＤ法で形成したポリシリコ
ンの結晶粒径は１００Å程度であるので、上記した製造
プロセスではその数十倍の大きさの粒径のポリシリコン
１０５が得られることがわかる。
【０００７】この後、図８２に示すように、ソース／ド
レイン領域１１１および１１２とフィールド１５０を形
成する。
レイン領域１１１および１１２とフィールド１５０を形
成する。
【０００８】図８３は、図８２に示した従来の製造方法
により得られたＴＦＴの電気特性を示した特性図であ
る。図８３を参照して、横軸にゲート電圧、縦軸にドレ
イン電流をとっている。そして、縦軸のドレイン電流
は、チャネル長が１．３μｍでチャネル幅が０．６μｍ
のＴＦＴを１００００個並列接続したパターンの測定結
果である。図８２に示したＴＦＴは、固相成長ポリＴＦ
Ｔであり、ＣＶＤ法によって作製したＣＶＤポリＴＦＴ
に比べてオン電流で１桁以上性能が向上しているのがわ
かる。このように従来では、図８２に示したように、ア
モルファスシリコン層１０４を固相成長させることによ
って大粒径のポリシリコン１０５を形成してＴＦＴの特
性の向上を図っていた。
により得られたＴＦＴの電気特性を示した特性図であ
る。図８３を参照して、横軸にゲート電圧、縦軸にドレ
イン電流をとっている。そして、縦軸のドレイン電流
は、チャネル長が１．３μｍでチャネル幅が０．６μｍ
のＴＦＴを１００００個並列接続したパターンの測定結
果である。図８２に示したＴＦＴは、固相成長ポリＴＦ
Ｔであり、ＣＶＤ法によって作製したＣＶＤポリＴＦＴ
に比べてオン電流で１桁以上性能が向上しているのがわ
かる。このように従来では、図８２に示したように、ア
モルファスシリコン層１０４を固相成長させることによ
って大粒径のポリシリコン１０５を形成してＴＦＴの特
性の向上を図っていた。
【０００９】
【発明が解決しようとする課題】しかしながら、図８３
に示したデータは、あくまでも１００００個のＴＦＴの
平均値を表わしており、個々のＴＦＴのすべての特性が
向上しているわけではない。図８４は、図８０〜図８２
で説明したプロセスを用いた作製した同一ウエハ上の３
つの単体のＴＦＴの電気特性を示した特性図である。図
８４を参照して、個々のＴＦＴでは、ドレイン電流に１
桁程度のばらつきがあることがわかる。
に示したデータは、あくまでも１００００個のＴＦＴの
平均値を表わしており、個々のＴＦＴのすべての特性が
向上しているわけではない。図８４は、図８０〜図８２
で説明したプロセスを用いた作製した同一ウエハ上の３
つの単体のＴＦＴの電気特性を示した特性図である。図
８４を参照して、個々のＴＦＴでは、ドレイン電流に１
桁程度のばらつきがあることがわかる。
【００１０】このようなばらつきは、図８０から図８２
に示したプロセスにおいて、アモルファスシリコン層１
０４をポリシリコン１０５にするときの固相成長に選択
性がなく、結晶がランダムに成長するために起こる。こ
のため、チャネル内に結晶粒界が存在するＴＦＴや全く
結晶粒界が存在しないＴＦＴなどがランダムに形成され
ることになる。この結果、図８４に示したような個々の
ＴＦＴの特性にばらつきが生じる。また、図８１に示し
たプロセスにおいて、固相成長したポリシリコン１０５
の結晶粒を観察すると、平均的には結晶粒は大きくなっ
ているが、すべて大きさが揃っているわけではなく、部
分的に非常に小さい結晶粒も存在している。このような
小さな結晶粒がＴＦＴのチャネル部に存在すれば、ＴＦ
Ｔの特性は劣化する。このことも、ＴＦＴの均一性を低
下させている原因と考えられる。
に示したプロセスにおいて、アモルファスシリコン層１
０４をポリシリコン１０５にするときの固相成長に選択
性がなく、結晶がランダムに成長するために起こる。こ
のため、チャネル内に結晶粒界が存在するＴＦＴや全く
結晶粒界が存在しないＴＦＴなどがランダムに形成され
ることになる。この結果、図８４に示したような個々の
ＴＦＴの特性にばらつきが生じる。また、図８１に示し
たプロセスにおいて、固相成長したポリシリコン１０５
の結晶粒を観察すると、平均的には結晶粒は大きくなっ
ているが、すべて大きさが揃っているわけではなく、部
分的に非常に小さい結晶粒も存在している。このような
小さな結晶粒がＴＦＴのチャネル部に存在すれば、ＴＦ
Ｔの特性は劣化する。このことも、ＴＦＴの均一性を低
下させている原因と考えられる。
【００１１】上記のように、従来のアモルファスシリコ
ン層１０４から大粒径のポリシリコン１０５を形成する
方法では、選択的にポリシリコン１０５を成長させるこ
とが困難であり、この結果、個々のＴＦＴ間で特性にば
らつきが生じるという問題点があった。
ン層１０４から大粒径のポリシリコン１０５を形成する
方法では、選択的にポリシリコン１０５を成長させるこ
とが困難であり、この結果、個々のＴＦＴ間で特性にば
らつきが生じるという問題点があった。
【００１２】請求項１および２に記載の発明は、上記の
ような課題を解決するためになされたもので、個々のＴ
ＦＴの電気特性を均一に向上させることが可能な薄膜ト
ランジスタ（ＴＦＴ）の製造方法を提供することを目的
とする。
ような課題を解決するためになされたもので、個々のＴ
ＦＴの電気特性を均一に向上させることが可能な薄膜ト
ランジスタ（ＴＦＴ）の製造方法を提供することを目的
とする。
【００１３】
【課題を解決するための手段】請求項１における薄膜ト
ランジスタの製造方法は、絶縁膜上にゲート電極を形成
する工程と、そのゲート電極を覆うようにゲート絶縁膜
を形成する工程と、ゲート絶縁膜上にポリシリコン膜を
形成する工程と、このポリシリコン膜にシリコンおよび
窒素のうちのいずれかをイオン注入することによって、
ポリシリコン膜の一部をゲート電極の周囲を取囲むよう
に選択的に残余させた状態で残りのポリシリコン膜をア
モルファス化してアモルファスシリコンを形成する工程
と、熱処理を施すことにより残余したポリシリコン膜を
種結晶としてアモルファスシリコンをポリシリコンにす
る工程とを備えている。
ランジスタの製造方法は、絶縁膜上にゲート電極を形成
する工程と、そのゲート電極を覆うようにゲート絶縁膜
を形成する工程と、ゲート絶縁膜上にポリシリコン膜を
形成する工程と、このポリシリコン膜にシリコンおよび
窒素のうちのいずれかをイオン注入することによって、
ポリシリコン膜の一部をゲート電極の周囲を取囲むよう
に選択的に残余させた状態で残りのポリシリコン膜をア
モルファス化してアモルファスシリコンを形成する工程
と、熱処理を施すことにより残余したポリシリコン膜を
種結晶としてアモルファスシリコンをポリシリコンにす
る工程とを備えている。
【００１４】
【００１５】請求項２における薄膜トランジスタの製造
方法は、絶縁膜上にポリシリコン膜を形成する工程と、
ポリシリコン膜上の第１の領域に第１のマスク材を形成
する工程と、第１のマスク材をマスクとしてポリシリコ
ン膜にシリコンおよび窒素のうちのいずれかをイオン注
入することによりポリシリコン膜の第１の領域以外の領
域をアモルファス化して第１のアモルファスシリコンを
形成する工程と、熱処理を施すことにより第１の領域の
ポリシリコン膜を種結晶として第１のアモルファスシリ
コンをポリシリコンにする工程と、第１のマスク材を貫
通して第１のマスク材下のポリシリコン膜の第１の領域
をアモルファス化するような注入エネルギでポリシリコ
ン膜にシリコンおよび窒素のうちのいずれかをイオン注
入することにより、ポリシリコン膜の第１の領域をアモ
ルファス化して第２のアモルファスシリコンを形成する
工程と、熱処理を施すことにより第１の領域以外の領域
のポリシリコン膜を種結晶として第２のアモルファスシ
リコンをポリシリコンにする工程とを備えている。
方法は、絶縁膜上にポリシリコン膜を形成する工程と、
ポリシリコン膜上の第１の領域に第１のマスク材を形成
する工程と、第１のマスク材をマスクとしてポリシリコ
ン膜にシリコンおよび窒素のうちのいずれかをイオン注
入することによりポリシリコン膜の第１の領域以外の領
域をアモルファス化して第１のアモルファスシリコンを
形成する工程と、熱処理を施すことにより第１の領域の
ポリシリコン膜を種結晶として第１のアモルファスシリ
コンをポリシリコンにする工程と、第１のマスク材を貫
通して第１のマスク材下のポリシリコン膜の第１の領域
をアモルファス化するような注入エネルギでポリシリコ
ン膜にシリコンおよび窒素のうちのいずれかをイオン注
入することにより、ポリシリコン膜の第１の領域をアモ
ルファス化して第２のアモルファスシリコンを形成する
工程と、熱処理を施すことにより第１の領域以外の領域
のポリシリコン膜を種結晶として第２のアモルファスシ
リコンをポリシリコンにする工程とを備えている。
【００１６】請求項３における薄膜トランジスタでは、
絶縁膜上に形成されたゲート電極と、このゲート電極の
一主表面を覆うように形成されたゲート絶縁膜と、この
ゲート絶縁膜を介して、ゲート電極の一主表面を覆うよ
うに形成され、チャネル領域および該チャネル領域を挟
むように所定の間隔を隔てて形成された１対のソース／
ドレイン領域を有するポリシリコン膜とを備えている。
そのポリシリコン膜のチャネル領域とソース／ドレイン
領域とに位置するすべての結晶の結晶粒径は１０００Å
以上であり、ポリシリコン膜のチャネル領域およびソー
ス／ドレイン領域のゲート絶縁膜との界面には窒素が偏
析している。また、請求項４における薄膜トランジスタ
では、チャネル領域と、該チャネル領域を挟むソース／
ドレイン領域とを含む、絶縁膜上に形成されたポリシリ
コン膜と、このポリシリコン膜のチャネル領域上に、ゲ
ート絶縁膜を介して設けられたゲート電極とを備えてい
る。そのポリシリコン膜のチャネル領域およびソース／
ドレイン領域には結晶粒界が存在せず、かつ、ポリシリ
コン膜のチャネル領域およびソース／ドレイン領域のゲ
ート絶縁膜との界面には窒素が偏析している。
絶縁膜上に形成されたゲート電極と、このゲート電極の
一主表面を覆うように形成されたゲート絶縁膜と、この
ゲート絶縁膜を介して、ゲート電極の一主表面を覆うよ
うに形成され、チャネル領域および該チャネル領域を挟
むように所定の間隔を隔てて形成された１対のソース／
ドレイン領域を有するポリシリコン膜とを備えている。
そのポリシリコン膜のチャネル領域とソース／ドレイン
領域とに位置するすべての結晶の結晶粒径は１０００Å
以上であり、ポリシリコン膜のチャネル領域およびソー
ス／ドレイン領域のゲート絶縁膜との界面には窒素が偏
析している。また、請求項４における薄膜トランジスタ
では、チャネル領域と、該チャネル領域を挟むソース／
ドレイン領域とを含む、絶縁膜上に形成されたポリシリ
コン膜と、このポリシリコン膜のチャネル領域上に、ゲ
ート絶縁膜を介して設けられたゲート電極とを備えてい
る。そのポリシリコン膜のチャネル領域およびソース／
ドレイン領域には結晶粒界が存在せず、かつ、ポリシリ
コン膜のチャネル領域およびソース／ドレイン領域のゲ
ート絶縁膜との界面には窒素が偏析している。
【００１７】
【作用】請求項１に係る薄膜トランジスタの製造方法で
は、ゲート絶縁膜上に形成されたポリシリコン膜の所定
領域にシリコンおよび窒素のうちのいずれかをイオン注
入することによってポリシリコン膜の一部を残余させた
状態で残りのポリシリコン膜をアモルファス化してアモ
ルファスシリコンが形成され、熱処理を施すことにより
残余したポリシリコン膜を種結晶としてアモルファスシ
リコンがポリシリコンにされるので、上記したシリコン
のイオン注入によって種結晶となるポリシリコン膜を選
択的に残余させることができ、これによりアモルファス
シリコンの固相再結晶化が均一に行なわれる。この結
果、そのような固相再結晶化されたポリシリコンによっ
て薄膜トランジスタを形成すれば、個々の薄膜トランジ
スタの特性が均一になるとともに、再結晶化された大粒
径のポリシリコンによって個々の薄膜トランジスタの特
性が向上される。
は、ゲート絶縁膜上に形成されたポリシリコン膜の所定
領域にシリコンおよび窒素のうちのいずれかをイオン注
入することによってポリシリコン膜の一部を残余させた
状態で残りのポリシリコン膜をアモルファス化してアモ
ルファスシリコンが形成され、熱処理を施すことにより
残余したポリシリコン膜を種結晶としてアモルファスシ
リコンがポリシリコンにされるので、上記したシリコン
のイオン注入によって種結晶となるポリシリコン膜を選
択的に残余させることができ、これによりアモルファス
シリコンの固相再結晶化が均一に行なわれる。この結
果、そのような固相再結晶化されたポリシリコンによっ
て薄膜トランジスタを形成すれば、個々の薄膜トランジ
スタの特性が均一になるとともに、再結晶化された大粒
径のポリシリコンによって個々の薄膜トランジスタの特
性が向上される。
【００１８】
【００１９】請求項２に係る薄膜トランジスタの製造方
法では、請求項２に係る薄膜トランジスタの製造方法と
同様、第１の領域以外の領域に結晶粒径の大きなポリシ
リコンが形成される。また、請求項２に係る薄膜トラン
ジスタの製造方法では、第１のマスク材を貫通して第１
のマスク材下のポリシリコン膜の第１の領域をアモルフ
ァス化するような注入エネルギでイオン注入することに
よりポリシリコン膜の第１の領域がアモルファス化され
て第２のアモルファスシリコンが形成され、熱処理を施
すことによって第１の領域以外のポリシリコン膜を種結
晶として第２のアモルファスシリコンがポリシリコンに
されるので、第１の領域に結晶粒径の大きなポリシリコ
ンが形成される。これにより、マスク材の数量を増やす
ことなく容易に結晶粒径の大きなポリシリコンが形成さ
れる。
法では、請求項２に係る薄膜トランジスタの製造方法と
同様、第１の領域以外の領域に結晶粒径の大きなポリシ
リコンが形成される。また、請求項２に係る薄膜トラン
ジスタの製造方法では、第１のマスク材を貫通して第１
のマスク材下のポリシリコン膜の第１の領域をアモルフ
ァス化するような注入エネルギでイオン注入することに
よりポリシリコン膜の第１の領域がアモルファス化され
て第２のアモルファスシリコンが形成され、熱処理を施
すことによって第１の領域以外のポリシリコン膜を種結
晶として第２のアモルファスシリコンがポリシリコンに
されるので、第１の領域に結晶粒径の大きなポリシリコ
ンが形成される。これにより、マスク材の数量を増やす
ことなく容易に結晶粒径の大きなポリシリコンが形成さ
れる。
【００２０】請求項３に係る薄膜トランジスタでは、ゲ
ート絶縁膜を介してゲート電極の主表面を覆うように形
成されたポリシリコン膜のチャネル領域とソース／ドレ
イン領域とに位置するすべての結晶の結晶粒径が１００
０Å以上であるので、そのポリシリコン膜によって薄膜
トランジスタを形成すれば、個々の薄膜トランジスタの
特性が均一になるとともに、大粒径のポリシリコンによ
って個々の薄膜トランジスタの特性が向上する。さら
に、ポリシリコン膜のチャネル領域およびソース／ドレ
イン領域のゲート絶縁膜との界面には窒素が偏析してい
るので、界面準位の発生が抑制される。これにより、発
生したホットキャリアがポリシリコン膜とゲート絶縁膜
との間にトラップされることが抑制されるので、ホット
キャリア耐性が向上する。また、請求項４に記載の薄膜
トランジスタにおいても、ポリシリコン膜のチャネル領
域およびソース／ドレイン領域には結晶粒界が存在しな
いことにより、そのポリシリコン膜によって薄膜トラン
ジスタを形成すれば、個々の薄膜トランジスタの特性が
均一になって個々の薄膜トランジスタの特性が向上され
る。さらに、ポリシリコン膜のチャネル領域およびソー
ス／ドレイン領域のゲート絶縁膜との界面には窒素が偏
析しているので、界面準位の発生が抑制され、ホットキ
ャリア耐性が向上される。
ート絶縁膜を介してゲート電極の主表面を覆うように形
成されたポリシリコン膜のチャネル領域とソース／ドレ
イン領域とに位置するすべての結晶の結晶粒径が１００
０Å以上であるので、そのポリシリコン膜によって薄膜
トランジスタを形成すれば、個々の薄膜トランジスタの
特性が均一になるとともに、大粒径のポリシリコンによ
って個々の薄膜トランジスタの特性が向上する。さら
に、ポリシリコン膜のチャネル領域およびソース／ドレ
イン領域のゲート絶縁膜との界面には窒素が偏析してい
るので、界面準位の発生が抑制される。これにより、発
生したホットキャリアがポリシリコン膜とゲート絶縁膜
との間にトラップされることが抑制されるので、ホット
キャリア耐性が向上する。また、請求項４に記載の薄膜
トランジスタにおいても、ポリシリコン膜のチャネル領
域およびソース／ドレイン領域には結晶粒界が存在しな
いことにより、そのポリシリコン膜によって薄膜トラン
ジスタを形成すれば、個々の薄膜トランジスタの特性が
均一になって個々の薄膜トランジスタの特性が向上され
る。さらに、ポリシリコン膜のチャネル領域およびソー
ス／ドレイン領域のゲート絶縁膜との界面には窒素が偏
析しているので、界面準位の発生が抑制され、ホットキ
ャリア耐性が向上される。
【００２１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２２】図１〜図６は、本発明の第１実施例による
ＴＦＴの製造プロセスを説明するための断面図および平
面図である。図１〜図６を参照して、ＴＦＴの製造方法
の第１実施例について説明する。
ＴＦＴの製造プロセスを説明するための断面図および平
面図である。図１〜図６を参照して、ＴＦＴの製造方法
の第１実施例について説明する。
【００２３】まず、図１に示すように、絶縁膜１上にＣ
ＶＤ法を用いて１５００Å程度の膜厚を有するポリシリ
コン層（図示せず）を形成した後、パターニングするこ
とによってポリシリコンからなるゲート電極２を形成す
る。その後、ゲート電極２を覆うようにＣＶＤ法を用い
て３００Å程度の厚みを有する酸化膜からなるゲート絶
縁膜３を形成する。そして、ＣＶＤ法を用いてゲート絶
縁膜３を覆うようにアモルファスシリコン膜４を形成す
る。６００℃程度の温度条件下で熱処理を施すことによ
ってアモルファスシリコン膜４を固相結晶化させる。こ
れにより、図２に示すようなポリシリコン膜５が得られ
る。ポリシリコン膜５内には個々の結晶粒の境界領域に
結晶粒界（グレインバウンダリ）６が存在している。
ＶＤ法を用いて１５００Å程度の膜厚を有するポリシリ
コン層（図示せず）を形成した後、パターニングするこ
とによってポリシリコンからなるゲート電極２を形成す
る。その後、ゲート電極２を覆うようにＣＶＤ法を用い
て３００Å程度の厚みを有する酸化膜からなるゲート絶
縁膜３を形成する。そして、ＣＶＤ法を用いてゲート絶
縁膜３を覆うようにアモルファスシリコン膜４を形成す
る。６００℃程度の温度条件下で熱処理を施すことによ
ってアモルファスシリコン膜４を固相結晶化させる。こ
れにより、図２に示すようなポリシリコン膜５が得られ
る。ポリシリコン膜５内には個々の結晶粒の境界領域に
結晶粒界（グレインバウンダリ）６が存在している。
【００２４】図３は、図２に示した断面図に対応する平
面図であり、図３のＡ−Ａに沿った断面が図２に示した
構造である。図３を参照して、この状態のポリシリコン
５には従来と同様に粒径の大きなものと小さなものとが
混在している。
面図であり、図３のＡ−Ａに沿った断面が図２に示した
構造である。図３を参照して、この状態のポリシリコン
５には従来と同様に粒径の大きなものと小さなものとが
混在している。
【００２５】次に、図４に示すように、全面にシリコン
をイオン注入する。これにより、ゲート電極２の側壁部
分に位置するポリシリコン５以外の部分のポリシリコン
５がアモルファス化されてアモルファスシリコン５ａが
形成される。ここで、ゲート電極２の側壁に位置するポ
リシリコン５がアモルファス化されないのは、その部分
に位置するポリシリコン５は実質上膜厚が厚いためにそ
の部分では膜全体がアモルファス化されないからであ
る。
をイオン注入する。これにより、ゲート電極２の側壁部
分に位置するポリシリコン５以外の部分のポリシリコン
５がアモルファス化されてアモルファスシリコン５ａが
形成される。ここで、ゲート電極２の側壁に位置するポ
リシリコン５がアモルファス化されないのは、その部分
に位置するポリシリコン５は実質上膜厚が厚いためにそ
の部分では膜全体がアモルファス化されないからであ
る。
【００２６】ここで、シリコンのイオン注入エネルギー
によってアモルファス化される深さが異なるが、ポリシ
リコン５下に位置するゲート絶縁膜３を劣化させないよ
うに注入エネルギーと注入量を最適化する必要がある。
たとえば、ポリシリコン膜５の膜厚が２０００Å程度ま
でであれば、イオン注入の飛程がポリシリコン膜５の中
央部になるように設定し、注入量も２×１０15ｃｍ-2程
度に設定すれば、ゲート絶縁膜３には悪影響を与えな
い。
によってアモルファス化される深さが異なるが、ポリシ
リコン５下に位置するゲート絶縁膜３を劣化させないよ
うに注入エネルギーと注入量を最適化する必要がある。
たとえば、ポリシリコン膜５の膜厚が２０００Å程度ま
でであれば、イオン注入の飛程がポリシリコン膜５の中
央部になるように設定し、注入量も２×１０15ｃｍ-2程
度に設定すれば、ゲート絶縁膜３には悪影響を与えな
い。
【００２７】図５は、図４に示した工程においてシリコ
ンをイオン注入した後の状態を示した平面図である。図
５を参照して、点線で示したゲート電極２の周囲を取囲
むようにポリシリコン５がアモルファス化されずに選択
的に残っているのがわかる。隣接するポリシリコン５間
には結晶粒界６が存在している。そして、そのポリシリ
コン５以外の領域はアモルファス化されてアモルファス
シリコン５ａになっている。
ンをイオン注入した後の状態を示した平面図である。図
５を参照して、点線で示したゲート電極２の周囲を取囲
むようにポリシリコン５がアモルファス化されずに選択
的に残っているのがわかる。隣接するポリシリコン５間
には結晶粒界６が存在している。そして、そのポリシリ
コン５以外の領域はアモルファス化されてアモルファス
シリコン５ａになっている。
【００２８】このような状態から、６００℃程度の温度
条件下で熱処理を施すことによってアモルファスシリコ
ン５ａを固相再結晶化させる。このアモルファスシリコ
ン５ａの固相再結晶化は、アモルファス化されずに選択
的に残余しているポリシリコン５を種結晶として行なわ
れるため、新たな結晶核が発生する前に速やかにアモル
ファスシリコン５ａの固相再結晶化が進行する。これに
より、図６に示すような小粒径のポリシリコンを含まな
い均一な大粒径のポリシリコン７が得られる。この後、
チャネルドープを行なってからポリシリコン７をパター
ニングし、その後ソース／ドレイン領域を形成する。こ
のようにして形成したＴＦＴは、チャネル部が均一に成
長された結晶粒径の大きなポリシリコン７からなるた
め、従来のようにチャネル部に結晶粒径の小さな結晶粒
が存在することがなく、ＴＦＴの電気特性を向上させる
ことができる。また、個々のＴＦＴのチャネル部に形成
されるポリシリコン７の結晶粒がほぼ均一に大きく形成
されるため、従来のように個々のＴＦＴ間で電気特性が
ばらつくという不都合も生じない。
条件下で熱処理を施すことによってアモルファスシリコ
ン５ａを固相再結晶化させる。このアモルファスシリコ
ン５ａの固相再結晶化は、アモルファス化されずに選択
的に残余しているポリシリコン５を種結晶として行なわ
れるため、新たな結晶核が発生する前に速やかにアモル
ファスシリコン５ａの固相再結晶化が進行する。これに
より、図６に示すような小粒径のポリシリコンを含まな
い均一な大粒径のポリシリコン７が得られる。この後、
チャネルドープを行なってからポリシリコン７をパター
ニングし、その後ソース／ドレイン領域を形成する。こ
のようにして形成したＴＦＴは、チャネル部が均一に成
長された結晶粒径の大きなポリシリコン７からなるた
め、従来のようにチャネル部に結晶粒径の小さな結晶粒
が存在することがなく、ＴＦＴの電気特性を向上させる
ことができる。また、個々のＴＦＴのチャネル部に形成
されるポリシリコン７の結晶粒がほぼ均一に大きく形成
されるため、従来のように個々のＴＦＴ間で電気特性が
ばらつくという不都合も生じない。
【００２９】図７〜図９は、本発明のＴＦＴの製造方法
の第２実施例を説明するための断面図および平面図であ
る。図７〜図９を参照して、次にＴＦＴの製造方法の第
２実施例について説明する。
の第２実施例を説明するための断面図および平面図であ
る。図７〜図９を参照して、次にＴＦＴの製造方法の第
２実施例について説明する。
【００３０】まず、図７に示すように、この第２実施例
では、シリコンのイオン注入を斜めから行なうことによ
ってポリシリコン５を一部に残余させた状態でアモルフ
ァスシリコン５ａを形成する。これにより、ゲート電極
２の一方の側壁部分に位置するポリシリコン５のみが選
択的に残余した状態で他の部分がアモルファスシリコン
５ａになる。図８は図７に示したプロセスに対応する平
面図であり、図８のＡ−Ａに沿った断面が図７に示した
構造である。図８を参照して、ゲート電極２の３つの側
壁部分にのみポリシリコン５が選択的に残っている。こ
の状態から、６００℃程度の温度条件下で熱処理するこ
とによってポリシリコン５を種結晶としてアモルファス
シリコン５ａを固相再結晶化する。これにより、図９に
示すような均一な大粒径のポリシリコン７を形成するこ
とができる。この第２実施例では、種結晶となるポリシ
リコン５の領域が第１実施例に比べて少ないため、固相
成長されたポリシリコン７の結晶粒界の数も少なくな
る。これにより、第２実施例では第１実施例に比べてＴ
ＦＴの電気特性をさらに向上させることができる。
では、シリコンのイオン注入を斜めから行なうことによ
ってポリシリコン５を一部に残余させた状態でアモルフ
ァスシリコン５ａを形成する。これにより、ゲート電極
２の一方の側壁部分に位置するポリシリコン５のみが選
択的に残余した状態で他の部分がアモルファスシリコン
５ａになる。図８は図７に示したプロセスに対応する平
面図であり、図８のＡ−Ａに沿った断面が図７に示した
構造である。図８を参照して、ゲート電極２の３つの側
壁部分にのみポリシリコン５が選択的に残っている。こ
の状態から、６００℃程度の温度条件下で熱処理するこ
とによってポリシリコン５を種結晶としてアモルファス
シリコン５ａを固相再結晶化する。これにより、図９に
示すような均一な大粒径のポリシリコン７を形成するこ
とができる。この第２実施例では、種結晶となるポリシ
リコン５の領域が第１実施例に比べて少ないため、固相
成長されたポリシリコン７の結晶粒界の数も少なくな
る。これにより、第２実施例では第１実施例に比べてＴ
ＦＴの電気特性をさらに向上させることができる。
【００３１】図１０〜図１２は、本発明のＴＦＴの製造
方法の第３実施例を説明するための断面図および平面図
である。図１０〜図１２を参照して、次にＴＦＴの製造
プロセスの第３実施例について説明する。
方法の第３実施例を説明するための断面図および平面図
である。図１０〜図１２を参照して、次にＴＦＴの製造
プロセスの第３実施例について説明する。
【００３２】まず、この第３実施例では、図７および図
８に示した第２実施例のプロセスに引続いて、さらに図
１０に示すように図７で示したプロセスとは反対の斜め
方向からシリコンのイオン注入を行なう。このようにし
て、斜めからのシリコンのイオン注入を２回行なうこと
により、ゲート電極２の側壁部分に残余するポリシリコ
ン５をさらに減少させることができる。図１１は図１０
に示した製造プロセスに対応する平面図である。図１１
を参照して、この第３実施例の製造プロセスによれば、
左右両側から斜め方向のシリコンイオン注入を２回行な
うことによって、ゲート電極２の２辺のみにポリシリコ
ン５が残余することになる。そして、ゲート電極２の他
の２辺に位置する部分ではアモルファスシリコン５ｂお
よび５ｃが形成される。
８に示した第２実施例のプロセスに引続いて、さらに図
１０に示すように図７で示したプロセスとは反対の斜め
方向からシリコンのイオン注入を行なう。このようにし
て、斜めからのシリコンのイオン注入を２回行なうこと
により、ゲート電極２の側壁部分に残余するポリシリコ
ン５をさらに減少させることができる。図１１は図１０
に示した製造プロセスに対応する平面図である。図１１
を参照して、この第３実施例の製造プロセスによれば、
左右両側から斜め方向のシリコンイオン注入を２回行な
うことによって、ゲート電極２の２辺のみにポリシリコ
ン５が残余することになる。そして、ゲート電極２の他
の２辺に位置する部分ではアモルファスシリコン５ｂお
よび５ｃが形成される。
【００３３】実際のシリコン注入では、左側の斜めから
の第１のシリコン注入が終わった後、ウエハ（図示せ
ず）を１８０°回転してイオン注入機にセットする。そ
して、イオン注入を行なえば右側の斜めからの第２のシ
リコン注入と同じ結果が得られる。
の第１のシリコン注入が終わった後、ウエハ（図示せ
ず）を１８０°回転してイオン注入機にセットする。そ
して、イオン注入を行なえば右側の斜めからの第２のシ
リコン注入と同じ結果が得られる。
【００３４】上記のようにしてアモルファスシリコン５
ａ、５ｂおよび５ｃを形成した後、６００℃程度の温度
条件下で熱処理を施すことによって、図１２に示すよう
な実施例２に比べてさらに大粒径のポリシリコン７を得
ることができる。すなわち、種結晶となるポリシリコン
５の領域の数が少ないほど、大粒径のポリシリコン７を
得ることができる。
ａ、５ｂおよび５ｃを形成した後、６００℃程度の温度
条件下で熱処理を施すことによって、図１２に示すよう
な実施例２に比べてさらに大粒径のポリシリコン７を得
ることができる。すなわち、種結晶となるポリシリコン
５の領域の数が少ないほど、大粒径のポリシリコン７を
得ることができる。
【００３５】図１３および図１４は、本発明のＴＦＴの
製造方法の第４実施例を説明するための平面図である。
図１３および図１４を参照して、この第４実施例の製造
方法では、上記した第３実施例の製造方法の考え方をさ
らに進めたものである。すなわち、この第４実施例で
は、図１１に示した第３実施例の左右斜め方向からの２
回のシリコン注入に加えて、図１３に示すように図中の
上方向から第３のシリコン注入を行なう。これにより、
残余するポリシリコン５の領域をさらに限定することが
可能となる。この第３のシリコン注入についてもイオン
注入機へのウエハ設置角度を変更することによって容易
に行なうことができる。
製造方法の第４実施例を説明するための平面図である。
図１３および図１４を参照して、この第４実施例の製造
方法では、上記した第３実施例の製造方法の考え方をさ
らに進めたものである。すなわち、この第４実施例で
は、図１１に示した第３実施例の左右斜め方向からの２
回のシリコン注入に加えて、図１３に示すように図中の
上方向から第３のシリコン注入を行なう。これにより、
残余するポリシリコン５の領域をさらに限定することが
可能となる。この第３のシリコン注入についてもイオン
注入機へのウエハ設置角度を変更することによって容易
に行なうことができる。
【００３６】このように、イオン注入器へのウエハ設置
角度を変えながらシリコン注入を繰返せば、種結晶とな
るポリシリコン５の位置を限定することができる。そし
て、６００℃程度の熱処理を行なってポリシリコン５を
種結晶としてアモルファスシリコン５ａを再結晶化すれ
ば、図１４に示すようにチャネル領域部分に大粒径でか
つ結晶粒界を著しく減少させたポリシリコン７を形成す
ることができる。
角度を変えながらシリコン注入を繰返せば、種結晶とな
るポリシリコン５の位置を限定することができる。そし
て、６００℃程度の熱処理を行なってポリシリコン５を
種結晶としてアモルファスシリコン５ａを再結晶化すれ
ば、図１４に示すようにチャネル領域部分に大粒径でか
つ結晶粒界を著しく減少させたポリシリコン７を形成す
ることができる。
【００３７】なお、本実施例では、図１３に示すように
種結晶となるポリシリコン５の位置をゲート電極２の短
辺側に位置するようにしたが、本発明はこれに限らず、
シリコン注入を行なうときのウエハ設置角度を任意に変
更することによって、ゲート電極２の長辺側にも種結晶
となるポリシリコン５を位置させることができる。
種結晶となるポリシリコン５の位置をゲート電極２の短
辺側に位置するようにしたが、本発明はこれに限らず、
シリコン注入を行なうときのウエハ設置角度を任意に変
更することによって、ゲート電極２の長辺側にも種結晶
となるポリシリコン５を位置させることができる。
【００３８】図１５〜図１７は、本発明のＴＦＴの製造
方法の第５実施例を説明するための断面図および平面図
である。図１５〜図１７を参照して、次にＴＦＴの製造
方法の第５実施例について説明する。
方法の第５実施例を説明するための断面図および平面図
である。図１５〜図１７を参照して、次にＴＦＴの製造
方法の第５実施例について説明する。
【００３９】まず、この第５実施例では、図１〜図３で
説明した第１実施例の製造プロセスを経た後、図１５に
示すようにポリシリコン５のゲート電極２に対応する側
壁上にサイドウォール酸化膜１５を形成する。このサイ
ドウォール酸化膜１５は、全面に酸化膜を形成した後異
方性エッチングすることによって簡単に形成することが
できる。図１６は、図１５に対応する平面図であり、図
１６のＡ−Ａに沿った断面が図１５に示す構造である。
この状態から、図１７に示すように、シリコンのイオン
注入を行なうと、サイドウォール酸化膜１５がマスクと
なって確実に種結晶となるポリシリコン５をゲート電極
２の側壁部分に残すことができる。この後、６００℃程
度の熱処理を施すことによってポリシリコン５を種結晶
としてアモルファスシリコン５ａを再結晶化させる。こ
れにより、大粒径の均一なポリシリコン結晶を形成する
ことができる。この第５実施例では、確実に種結晶とな
るポリシリコン５を残すことができる点で、第１実施例
の製造プロセスに比べてプロセスの安定性の面で優れて
いる。なお、この第５実施例と、前述した第２実施例ま
たは第３実施例の製造プロセスを組合わせてもよい。
説明した第１実施例の製造プロセスを経た後、図１５に
示すようにポリシリコン５のゲート電極２に対応する側
壁上にサイドウォール酸化膜１５を形成する。このサイ
ドウォール酸化膜１５は、全面に酸化膜を形成した後異
方性エッチングすることによって簡単に形成することが
できる。図１６は、図１５に対応する平面図であり、図
１６のＡ−Ａに沿った断面が図１５に示す構造である。
この状態から、図１７に示すように、シリコンのイオン
注入を行なうと、サイドウォール酸化膜１５がマスクと
なって確実に種結晶となるポリシリコン５をゲート電極
２の側壁部分に残すことができる。この後、６００℃程
度の熱処理を施すことによってポリシリコン５を種結晶
としてアモルファスシリコン５ａを再結晶化させる。こ
れにより、大粒径の均一なポリシリコン結晶を形成する
ことができる。この第５実施例では、確実に種結晶とな
るポリシリコン５を残すことができる点で、第１実施例
の製造プロセスに比べてプロセスの安定性の面で優れて
いる。なお、この第５実施例と、前述した第２実施例ま
たは第３実施例の製造プロセスを組合わせてもよい。
【００４０】図１８〜図２２は、本発明のＴＦＴの製造
方法の第６実施例を説明するための断面図および平面図
である。図１８〜図２２を参照して、次に第６実施例の
製造プロセスについて説明する。
方法の第６実施例を説明するための断面図および平面図
である。図１８〜図２２を参照して、次に第６実施例の
製造プロセスについて説明する。
【００４１】この第６実施例の製造プロセスでは、図２
に示した第１実施例の製造工程の後、引続いてポリシリ
コン膜５上に酸化膜８を形成する。ここで、酸化膜８の
膜厚は、表面に何も設けていないポリシリコン膜５をシ
リコン注入でアモルファス化するのに必要な注入エネル
ギーではシリコンイオンが突き抜けない程度の膜厚に設
定する。具体的には、酸化膜８が通常の酸化膜であれば
ポリシリコン５の膜厚よりも厚い膜厚を有すれば、ほぼ
この条件を満足する。なお、酸化膜８は、ＣＶＤ法によ
って形成してもよいし、ポリシリコン膜５を熱酸化して
形成してもよい。
に示した第１実施例の製造工程の後、引続いてポリシリ
コン膜５上に酸化膜８を形成する。ここで、酸化膜８の
膜厚は、表面に何も設けていないポリシリコン膜５をシ
リコン注入でアモルファス化するのに必要な注入エネル
ギーではシリコンイオンが突き抜けない程度の膜厚に設
定する。具体的には、酸化膜８が通常の酸化膜であれば
ポリシリコン５の膜厚よりも厚い膜厚を有すれば、ほぼ
この条件を満足する。なお、酸化膜８は、ＣＶＤ法によ
って形成してもよいし、ポリシリコン膜５を熱酸化して
形成してもよい。
【００４２】酸化膜８上の所定領域にレジストパターン
９を形成する。レジストパターン９をマスクとして酸化
膜８をエッチングすることによって図１９および図２０
に示すようなＴＦＴのフィールド形状の酸化膜８ａを形
成する。図１９はこの状態の平面図を示している。図１
９を参照して、ゲート電極２に対してフィールド形状の
酸化膜８ａが形成されているのがわかる。また、この状
態では、ＴＦＴのチャネル部には結晶粒径の小さなポリ
シリコン５が含まれているのがわかる。
９を形成する。レジストパターン９をマスクとして酸化
膜８をエッチングすることによって図１９および図２０
に示すようなＴＦＴのフィールド形状の酸化膜８ａを形
成する。図１９はこの状態の平面図を示している。図１
９を参照して、ゲート電極２に対してフィールド形状の
酸化膜８ａが形成されているのがわかる。また、この状
態では、ＴＦＴのチャネル部には結晶粒径の小さなポリ
シリコン５が含まれているのがわかる。
【００４３】図２０は、図１９に示した平面図のＢ−Ｂ
に沿った断面図である。図１９に示した工程の後、図２
０に示すように、シリコンイオン注入の注入エネルギー
を酸化膜８ａを貫通して酸化膜８ａ直下のポリシリコン
５をアモルファス化できるように大きく設定してシリコ
ンイオン注入を行なう。これにより、酸化膜８ａのない
部分のポリシリコン５は、注入エネルギーが大きすぎる
ためほとんど結晶は破壊されず、アモルファス化しな
い。そして、酸化膜８ａ直下のポリシリコン５のみがア
モルファス化してアモルファスシリコン５ａになる。こ
こで、図２０の紙面と垂直方向のゲート電極２の側壁部
分も酸化膜８ａによって覆われている。したがって、そ
の部分をアモルファス化するために、シリコン注入はウ
エハを連続的に回転しながら斜めから行なう。なお、第
３実施例で説明したようにウエハをイオン注入器に設置
するときの面内角度を変えて数回イオン注入を繰返す方
法であってもアモルファス化は可能である。
に沿った断面図である。図１９に示した工程の後、図２
０に示すように、シリコンイオン注入の注入エネルギー
を酸化膜８ａを貫通して酸化膜８ａ直下のポリシリコン
５をアモルファス化できるように大きく設定してシリコ
ンイオン注入を行なう。これにより、酸化膜８ａのない
部分のポリシリコン５は、注入エネルギーが大きすぎる
ためほとんど結晶は破壊されず、アモルファス化しな
い。そして、酸化膜８ａ直下のポリシリコン５のみがア
モルファス化してアモルファスシリコン５ａになる。こ
こで、図２０の紙面と垂直方向のゲート電極２の側壁部
分も酸化膜８ａによって覆われている。したがって、そ
の部分をアモルファス化するために、シリコン注入はウ
エハを連続的に回転しながら斜めから行なう。なお、第
３実施例で説明したようにウエハをイオン注入器に設置
するときの面内角度を変えて数回イオン注入を繰返す方
法であってもアモルファス化は可能である。
【００４４】図２１は図２０に示した工程に対応する平
面図である。図２１を参照して、ＴＦＴのフィールド領
域周辺に種結晶となるポリシリコン５が残っている。こ
の状態から６００℃程度の熱処理を施すことによってア
モルファスシリコン５ａを固相再結晶化させる。これに
より、図２２に示したような均一に大粒径のポリシリコ
ン７を得ることができる。
面図である。図２１を参照して、ＴＦＴのフィールド領
域周辺に種結晶となるポリシリコン５が残っている。こ
の状態から６００℃程度の熱処理を施すことによってア
モルファスシリコン５ａを固相再結晶化させる。これに
より、図２２に示したような均一に大粒径のポリシリコ
ン７を得ることができる。
【００４５】ここで、熱処理を行なうときには酸化膜８
ａを残余させた状態で行なう。そして再結晶化後、酸化
膜８ａをマスクとしてポリシリコン７をエッチングする
ことによってＴＦＴのフィールドをパターニングする。
このように酸化膜８ａをマスクとしてポリシリコン７を
エッチングすることができるため、結晶性の向上した部
分（酸化膜８ａの直下の部分）を自己整合的にＴＦＴの
フィールドとして利用することができる。これにより、
ＴＦＴの特性を向上させることができる。
ａを残余させた状態で行なう。そして再結晶化後、酸化
膜８ａをマスクとしてポリシリコン７をエッチングする
ことによってＴＦＴのフィールドをパターニングする。
このように酸化膜８ａをマスクとしてポリシリコン７を
エッチングすることができるため、結晶性の向上した部
分（酸化膜８ａの直下の部分）を自己整合的にＴＦＴの
フィールドとして利用することができる。これにより、
ＴＦＴの特性を向上させることができる。
【００４６】図２３〜図２６は、本発明のＴＦＴの製造
方法の第７実施例を説明するための断面図および平面図
である。図２３〜図２６を参照して、次に第７実施例の
製造方法について説明する。
方法の第７実施例を説明するための断面図および平面図
である。図２３〜図２６を参照して、次に第７実施例の
製造方法について説明する。
【００４７】この第７実施例では、図１９に示した第６
実施例の製造プロセスに引続いて行なわれる。すなわ
ち、図２３は、図１９に示した平面図のＡ−Ａに沿った
断面図である。図２３を参照して、まず酸化膜８ａを通
してポリシリコン５をアモルファス化することができる
エネルギーで垂直方向にシリコンイオン注入を行なう。
これにより、酸化膜８ａに覆われていない部分のポリシ
リコン５および酸化膜８ａに覆われているポリシリコン
のうちゲート電極２の側壁に位置するポリシリコン５以
外の部分がアモルファス化されてアモルファスシリコン
５ａとなる。
実施例の製造プロセスに引続いて行なわれる。すなわ
ち、図２３は、図１９に示した平面図のＡ−Ａに沿った
断面図である。図２３を参照して、まず酸化膜８ａを通
してポリシリコン５をアモルファス化することができる
エネルギーで垂直方向にシリコンイオン注入を行なう。
これにより、酸化膜８ａに覆われていない部分のポリシ
リコン５および酸化膜８ａに覆われているポリシリコン
のうちゲート電極２の側壁に位置するポリシリコン５以
外の部分がアモルファス化されてアモルファスシリコン
５ａとなる。
【００４８】次に、酸化膜８ａに覆われていない部分の
ポリシリコン５をアモルファス化するために注入エネル
ギーを小さくしてウエハを連続的に回転しながら斜めか
らシリコンイオン注入を行なう。これにより、図２３お
よび図２４に示すようなアモルファスシリコン５ｂが得
られる。なお、図２４は注入後の状態を上面から見た平
面図である。ここで、本実施例では、種結晶となるポリ
シリコン５の領域が狭い範囲に限定されている。したが
って、この状態から６００℃程度の温度条件下で熱処理
を行なうと、図２５に示すように大粒径のポリシリコン
７を得ることができる。
ポリシリコン５をアモルファス化するために注入エネル
ギーを小さくしてウエハを連続的に回転しながら斜めか
らシリコンイオン注入を行なう。これにより、図２３お
よび図２４に示すようなアモルファスシリコン５ｂが得
られる。なお、図２４は注入後の状態を上面から見た平
面図である。ここで、本実施例では、種結晶となるポリ
シリコン５の領域が狭い範囲に限定されている。したが
って、この状態から６００℃程度の温度条件下で熱処理
を行なうと、図２５に示すように大粒径のポリシリコン
７を得ることができる。
【００４９】この大粒径のポリシリコン７を形成する際
にも、酸化膜８ａはそのまま残余させた状態にしてお
く。そして、この後酸化膜８ａをマスクとしてポリシリ
コン７をエッチングすることによりＴＦＴのフィールド
をパターニングする。これにより、結晶性の向上したポ
リシリコン７の部分（酸化膜８ａ下に位置する部分）を
自己整合的にＴＦＴのフィールドとして使用することが
できる。これにより、ＴＦＴの電気特性をさらに向上さ
せることができる。図２６はこのような製造プロセスに
よって作製したＴＦＴを示した斜視図である。ＴＦＴの
ソース／ドレイン領域１１および１２はイオン注入法な
どによって形成する。
にも、酸化膜８ａはそのまま残余させた状態にしてお
く。そして、この後酸化膜８ａをマスクとしてポリシリ
コン７をエッチングすることによりＴＦＴのフィールド
をパターニングする。これにより、結晶性の向上したポ
リシリコン７の部分（酸化膜８ａ下に位置する部分）を
自己整合的にＴＦＴのフィールドとして使用することが
できる。これにより、ＴＦＴの電気特性をさらに向上さ
せることができる。図２６はこのような製造プロセスに
よって作製したＴＦＴを示した斜視図である。ＴＦＴの
ソース／ドレイン領域１１および１２はイオン注入法な
どによって形成する。
【００５０】なお、この第７実施例では、酸化膜８ａで
覆われた領域のゲート電極２の両側壁に位置する部分に
種結晶となるポリシリコン５を残余させるようにした
が、図７に示した第２実施例と同様の斜めからのシリコ
ン注入によってゲート電極２の一方の側壁部分にのみポ
リシリコン５を残余させることも可能である。この場合
には、種結晶となるポリシリコン５の位置および大きさ
がさらに限定されるため、大粒径でかつ結晶粒界の少な
いポリシリコンをＴＦＴのチャネル領域に形成すること
ができる。この結果、ＴＦＴの電気特性をさらに向上さ
せることができる。
覆われた領域のゲート電極２の両側壁に位置する部分に
種結晶となるポリシリコン５を残余させるようにした
が、図７に示した第２実施例と同様の斜めからのシリコ
ン注入によってゲート電極２の一方の側壁部分にのみポ
リシリコン５を残余させることも可能である。この場合
には、種結晶となるポリシリコン５の位置および大きさ
がさらに限定されるため、大粒径でかつ結晶粒界の少な
いポリシリコンをＴＦＴのチャネル領域に形成すること
ができる。この結果、ＴＦＴの電気特性をさらに向上さ
せることができる。
【００５１】また、この第７実施例では、酸化膜８ａ下
に位置する部分を垂直方向の第１回目のシリコンイオン
注入によってアモルファス化するとともに、酸化膜８ａ
によって覆われていない部分をウエハを連続的に回転さ
せながら斜めから第２回目のシリコンイオン注入を行な
うことによってアモルファス化するという方法を用いた
が、次のような方法であってもよい。すなわち、第１回
目のシリコンイオン注入をウエハを連続的に回転させな
がら斜めから注入することによって酸化膜８ａ下のポリ
シリコン全体をアモルファス化した後、第２回目のイオ
ン注入をウエハを回転させずに斜めから行なうことによ
って酸化膜８ａのシャドーイング効果を利用して酸化膜
８ａの側壁部分近傍に種結晶となるポリシリコンを選択
的に残すようにしてもよい。
に位置する部分を垂直方向の第１回目のシリコンイオン
注入によってアモルファス化するとともに、酸化膜８ａ
によって覆われていない部分をウエハを連続的に回転さ
せながら斜めから第２回目のシリコンイオン注入を行な
うことによってアモルファス化するという方法を用いた
が、次のような方法であってもよい。すなわち、第１回
目のシリコンイオン注入をウエハを連続的に回転させな
がら斜めから注入することによって酸化膜８ａ下のポリ
シリコン全体をアモルファス化した後、第２回目のイオ
ン注入をウエハを回転させずに斜めから行なうことによ
って酸化膜８ａのシャドーイング効果を利用して酸化膜
８ａの側壁部分近傍に種結晶となるポリシリコンを選択
的に残すようにしてもよい。
【００５２】図２７〜図３１は、本発明のＴＦＴの製造
方法の第８実施例を説明するための断面図および平面図
である。また図３１は、本発明の第８実施例によるＴＦ
Ｔの製造プロセスを用いて形成した薄膜トランジスタを
示した断面図である。まず、図２７〜図３０を参照し
て、第８実施例によるＴＦＴの製造プロセスについて説
明する。
方法の第８実施例を説明するための断面図および平面図
である。また図３１は、本発明の第８実施例によるＴＦ
Ｔの製造プロセスを用いて形成した薄膜トランジスタを
示した断面図である。まず、図２７〜図３０を参照し
て、第８実施例によるＴＦＴの製造プロセスについて説
明する。
【００５３】まず、図２７に示すように、半導体基板８
１上に絶縁膜８２を形成する。絶縁膜８２上にＣＶＤ法
を用いてノンドープポリシリコン膜（図示せず）を１５
００Å程度の厚みで形成した後そのノンドープポリシリ
コン膜に砒素（Ａｓ）をイオン注入する。その後その砒
素がイオン注入されたポリシリコン膜を写真製版技術と
異方性エッチング技術とを用いてパターニングすること
によって、ゲート電極８３を形成する。
１上に絶縁膜８２を形成する。絶縁膜８２上にＣＶＤ法
を用いてノンドープポリシリコン膜（図示せず）を１５
００Å程度の厚みで形成した後そのノンドープポリシリ
コン膜に砒素（Ａｓ）をイオン注入する。その後その砒
素がイオン注入されたポリシリコン膜を写真製版技術と
異方性エッチング技術とを用いてパターニングすること
によって、ゲート電極８３を形成する。
【００５４】次に、熱酸化法を用いて３００Å程度の厚
みを有するゲート酸化膜８４を形成する。その後、ＣＶ
Ｄ法を用いてノンドープポリシリコン膜８５を２０００
Å程度の厚みで形成する。なお、第１実施例と同様、Ｃ
ＶＤ法を用いてアモルファスシリコン膜を形成した後固
相成長させることによりノンドープポリシリコン膜８５
を形成してもよい。この状態におけるノンドープポリシ
リコン膜８５の結晶状態が図２８に示されている。図２
８を参照して、ノンドープポリシリコン膜の結晶粒９１
はこの状態では小さいことがわかる。また、個々の結晶
粒９１の間にはグレインバウンダリ（結晶粒界）９２が
存在する。
みを有するゲート酸化膜８４を形成する。その後、ＣＶ
Ｄ法を用いてノンドープポリシリコン膜８５を２０００
Å程度の厚みで形成する。なお、第１実施例と同様、Ｃ
ＶＤ法を用いてアモルファスシリコン膜を形成した後固
相成長させることによりノンドープポリシリコン膜８５
を形成してもよい。この状態におけるノンドープポリシ
リコン膜８５の結晶状態が図２８に示されている。図２
８を参照して、ノンドープポリシリコン膜の結晶粒９１
はこの状態では小さいことがわかる。また、個々の結晶
粒９１の間にはグレインバウンダリ（結晶粒界）９２が
存在する。
【００５５】この状態から、図２９に示すように、ノン
ドープトポリシリコン膜８５に窒素を１０ｋｅＶの注入
エネルギ、１×１０15／ｃｍ2 〜１×１０16／ｃｍ2 の
不純物濃度でイオン注入する。これにより、ポリシリコ
ン膜８５のうちゲート電極８３の側壁部分に位置する領
域を残してその他の部分がアモルファス化され、アモル
ファスシリコン８５ａが形成される。そして、残余した
ポリシリコン膜８５を種結晶としてアモルファスシリコ
ン８５ａをレーザアニール法を用いて再結晶化する。こ
れにより、図３０に示されるような、粒径が拡大された
結晶粒９３が形成される。
ドープトポリシリコン膜８５に窒素を１０ｋｅＶの注入
エネルギ、１×１０15／ｃｍ2 〜１×１０16／ｃｍ2 の
不純物濃度でイオン注入する。これにより、ポリシリコ
ン膜８５のうちゲート電極８３の側壁部分に位置する領
域を残してその他の部分がアモルファス化され、アモル
ファスシリコン８５ａが形成される。そして、残余した
ポリシリコン膜８５を種結晶としてアモルファスシリコ
ン８５ａをレーザアニール法を用いて再結晶化する。こ
れにより、図３０に示されるような、粒径が拡大された
結晶粒９３が形成される。
【００５６】この後、ポリシリコン膜８５にＢＦ2 + を
３０ｋｅＶの注入エネルギで１×１０12〜１×１０13／
ｃｍ2 の不純物濃度でイオン注入する（図示せず）。こ
のイオン注入は、しきい値電圧を制御するためのもので
ある。その後、写真製版技術と異方性エッチングとを用
いてポリシリコン膜８５をパターニングする（図示せ
ず）。次に、パターニングされたポリシリコン膜上の所
定領域にレジスト（図示せず）を写真製版技術を用いて
堆積する。このレジストをマスクとして、パターニング
されたポリシリコン膜に砒素（Ａｓ）を３０ｋｅＶの注
入エネルギで４×１０15／ｃｍ2 の不純物濃度でイオン
注入する。その後８５０℃で２０分間熱処理を行なうこ
とにより、注入されたイオンを活性化する。これによ
り、図３１に示されるようなＮ型のソース／ドレイン領
域８７が形成される。これにより、ＮＭＯＳ型のＴＦＴ
が形成される。なお、上記した第８実施例ではＮＭＯＳ
型のＴＦＴを形成する場合について説明したが、ＰＭＯ
Ｓ型のＴＦＴに上記した窒素イオンの注入を行なうよう
にしてもよい。また、ＣＭＯＳ−ＴＦＴの形成の際に上
記したプロセスを用いてもよい。また、上記した第８実
施例の製造方法では、熱処理法としてレーザアニール法
による熱処理によって再結晶化を行ったが、本発明はこ
れに限らず、層間絶縁膜のリフローの際に用いる拡散炉
による熱処理やランプアニールを用いた熱処理によって
再結晶化を行なってもよい。
３０ｋｅＶの注入エネルギで１×１０12〜１×１０13／
ｃｍ2 の不純物濃度でイオン注入する（図示せず）。こ
のイオン注入は、しきい値電圧を制御するためのもので
ある。その後、写真製版技術と異方性エッチングとを用
いてポリシリコン膜８５をパターニングする（図示せ
ず）。次に、パターニングされたポリシリコン膜上の所
定領域にレジスト（図示せず）を写真製版技術を用いて
堆積する。このレジストをマスクとして、パターニング
されたポリシリコン膜に砒素（Ａｓ）を３０ｋｅＶの注
入エネルギで４×１０15／ｃｍ2 の不純物濃度でイオン
注入する。その後８５０℃で２０分間熱処理を行なうこ
とにより、注入されたイオンを活性化する。これによ
り、図３１に示されるようなＮ型のソース／ドレイン領
域８７が形成される。これにより、ＮＭＯＳ型のＴＦＴ
が形成される。なお、上記した第８実施例ではＮＭＯＳ
型のＴＦＴを形成する場合について説明したが、ＰＭＯ
Ｓ型のＴＦＴに上記した窒素イオンの注入を行なうよう
にしてもよい。また、ＣＭＯＳ−ＴＦＴの形成の際に上
記したプロセスを用いてもよい。また、上記した第８実
施例の製造方法では、熱処理法としてレーザアニール法
による熱処理によって再結晶化を行ったが、本発明はこ
れに限らず、層間絶縁膜のリフローの際に用いる拡散炉
による熱処理やランプアニールを用いた熱処理によって
再結晶化を行なってもよい。
【００５７】上記のように、この第８実施例のＴＦＴの
製造方法では、ポリシリコン膜８５に窒素を高い不純物
濃度でイオン注入することによってゲート電極８３の側
壁部分に位置するポリシリコン膜８５を残余させた状態
でその他の多結晶シリコン膜８５をアモルファス化す
る。その後熱処理を施すことによって残余した多結晶シ
リコン膜８５を種結晶としてアモルファスシリコン８５
ａの再結晶化を行なう。これにより、再結晶化された多
結晶シリコン膜の結晶粒径を均一に大きくすることがで
き、その結果ポリシリコン膜のうち少なくともチャネル
領域およびソース／ドレイン領域が形成される領域の結
晶粒界の数を減少させることができる。これにより、キ
ャリアの捕獲トラップや電子−正孔対の生成中心となる
局在準位が減少する。その結果、オン電流の減少および
オフ電流の増大という現象を抑制することができ、電気
特性の良好なＴＦＴを作成することができる。
製造方法では、ポリシリコン膜８５に窒素を高い不純物
濃度でイオン注入することによってゲート電極８３の側
壁部分に位置するポリシリコン膜８５を残余させた状態
でその他の多結晶シリコン膜８５をアモルファス化す
る。その後熱処理を施すことによって残余した多結晶シ
リコン膜８５を種結晶としてアモルファスシリコン８５
ａの再結晶化を行なう。これにより、再結晶化された多
結晶シリコン膜の結晶粒径を均一に大きくすることがで
き、その結果ポリシリコン膜のうち少なくともチャネル
領域およびソース／ドレイン領域が形成される領域の結
晶粒界の数を減少させることができる。これにより、キ
ャリアの捕獲トラップや電子−正孔対の生成中心となる
局在準位が減少する。その結果、オン電流の減少および
オフ電流の増大という現象を抑制することができ、電気
特性の良好なＴＦＴを作成することができる。
【００５８】さらに、注入イオンとして窒素を用いたた
め、その後の熱処理により窒素がポリシリコン膜８５と
ゲート酸化膜８４との界面に偏析する。これにより、界
面準位の発生を抑制することができ、その結果発生した
ホットキャリアがトラップされるのを抑制することがで
きる。
め、その後の熱処理により窒素がポリシリコン膜８５と
ゲート酸化膜８４との界面に偏析する。これにより、界
面準位の発生を抑制することができ、その結果発生した
ホットキャリアがトラップされるのを抑制することがで
きる。
【００５９】図３２は、図３１に示したＮＭＯＳ型ＴＦ
ＴのＡ−Ａ線に沿った不純物プロファイル図であり、図
３３はＢ−Ｂ線に沿った不純物プロファイル図であり、
図３４はＣ−Ｃ線に沿った不純物プロファイル図であ
る。まず図３２を参照して、ソース／ドレイン領域８７
には、Ｎ型の不純物として砒素（Ａｓ）が注入されてい
る。酸素（Ｏ）はゲート絶縁膜８４および絶縁膜８２中
に含まれている。２０００Åの深さの位置がソース／ド
レイン領域８７とゲート絶縁膜８４との界面の位置であ
る。したがって、この界面付近で窒素（Ｎ）が偏析して
いることがわかる。これにより、ホットキャリアがトラ
ップされるのを有効に抑制することができる。図３３を
参照して図３１のＢ−Ｂ線に沿った不純物プロファイル
も基本的には図３２に示したＡ−Ａ線に沿った不純物プ
ロファイルと同様である。図３４を参照して、Ｃ−Ｃ線
に沿った不純物プロファイルにおいても、チャネル領域
８８とゲート絶縁膜８４との界面近傍に窒素（Ｎ）が偏
析していることがわかる。また、チャネル領域８８には
ボロン（Ｂ）がチャネルドープされていることがわか
る。
ＴのＡ−Ａ線に沿った不純物プロファイル図であり、図
３３はＢ−Ｂ線に沿った不純物プロファイル図であり、
図３４はＣ−Ｃ線に沿った不純物プロファイル図であ
る。まず図３２を参照して、ソース／ドレイン領域８７
には、Ｎ型の不純物として砒素（Ａｓ）が注入されてい
る。酸素（Ｏ）はゲート絶縁膜８４および絶縁膜８２中
に含まれている。２０００Åの深さの位置がソース／ド
レイン領域８７とゲート絶縁膜８４との界面の位置であ
る。したがって、この界面付近で窒素（Ｎ）が偏析して
いることがわかる。これにより、ホットキャリアがトラ
ップされるのを有効に抑制することができる。図３３を
参照して図３１のＢ−Ｂ線に沿った不純物プロファイル
も基本的には図３２に示したＡ−Ａ線に沿った不純物プ
ロファイルと同様である。図３４を参照して、Ｃ−Ｃ線
に沿った不純物プロファイルにおいても、チャネル領域
８８とゲート絶縁膜８４との界面近傍に窒素（Ｎ）が偏
析していることがわかる。また、チャネル領域８８には
ボロン（Ｂ）がチャネルドープされていることがわか
る。
【００６０】上記した図３２〜図３４はＮＭＯＳ型ＴＦ
Ｔの場合の不純物プロファイル図を示したが、ＰＭＯＳ
型ＴＦＴの場合には以下のような不純物プロファイル図
となる。図３５は図３１に示した薄膜トランジスタがＰ
ＭＯＳ型である場合のＡ−Ａ線に沿った不純物プロファ
イル図であり、図３６はＢ−Ｂ線に沿った不純物プロフ
ァイル図であり、図３７はＣ−Ｃ線に沿った不純物プロ
ファイル図である。
Ｔの場合の不純物プロファイル図を示したが、ＰＭＯＳ
型ＴＦＴの場合には以下のような不純物プロファイル図
となる。図３５は図３１に示した薄膜トランジスタがＰ
ＭＯＳ型である場合のＡ−Ａ線に沿った不純物プロファ
イル図であり、図３６はＢ−Ｂ線に沿った不純物プロフ
ァイル図であり、図３７はＣ−Ｃ線に沿った不純物プロ
ファイル図である。
【００６１】図３５を参照して、ＰＭＯＳ−ＴＦＴの場
合にも、窒素（Ｎ）がソース／ドレイン領域８７とゲー
ト絶縁膜８４との界面に偏析していることがわかる。ま
た、ソース／ドレイン領域８７にはＰ型の不純物である
ボロン（Ｂ）が導入されている。図３６を参照して、図
３１のＢ−Ｂ線に沿った不純物プロファイル図は基本的
には図３５に示したＡ−Ａ線に沿った不純物プロファイ
ル図と同じである。また、図３７を参照して、チャネル
領域８８とゲート絶縁膜８４との界面近傍においても窒
素（Ｎ）が偏析していることがわかる。また、チャネル
領域８８にはＮ型の不純物である砒素（Ａｓ）がチャネ
ルドープされていることがわかる。
合にも、窒素（Ｎ）がソース／ドレイン領域８７とゲー
ト絶縁膜８４との界面に偏析していることがわかる。ま
た、ソース／ドレイン領域８７にはＰ型の不純物である
ボロン（Ｂ）が導入されている。図３６を参照して、図
３１のＢ−Ｂ線に沿った不純物プロファイル図は基本的
には図３５に示したＡ−Ａ線に沿った不純物プロファイ
ル図と同じである。また、図３７を参照して、チャネル
領域８８とゲート絶縁膜８４との界面近傍においても窒
素（Ｎ）が偏析していることがわかる。また、チャネル
領域８８にはＮ型の不純物である砒素（Ａｓ）がチャネ
ルドープされていることがわかる。
【００６２】なお、窒素（Ｎ）をイオン注入することに
よって、拡散深さおよび不純物濃度を容易に制御するこ
とができるという効果もある。
よって、拡散深さおよび不純物濃度を容易に制御するこ
とができるという効果もある。
【００６３】上記した第１〜８実施例は、ＴＦＴのフィ
ールド領域の寸法が素子の微細化に伴って小さくなり、
再結晶化ポリシリコン７の結晶粒径と同等またはそれよ
りも小さくなった場合に上記各実施例の効果が大きく現
われる。したがって、本発明は素子の微細化の傾向に合
致した有用な発明といえる。
ールド領域の寸法が素子の微細化に伴って小さくなり、
再結晶化ポリシリコン７の結晶粒径と同等またはそれよ
りも小さくなった場合に上記各実施例の効果が大きく現
われる。したがって、本発明は素子の微細化の傾向に合
致した有用な発明といえる。
【００６４】図３８〜図５１は、本発明のＴＦＴの製造
方法の第９実施例の基本思想を説明するための平面図で
ある。図３８〜図５１を参照して、次に第９実施例の製
造方法の基本思想について説明する。この第９実施例
は、シリコン注入によってポリシリコンの一部をアモル
ファス化する工程と固相成長法によってポリシリコンの
粒径を拡大する工程とを組合わせることによってポリシ
リコンのグレインバウンダリの位置を制御することがで
きるようにしたものである。以下、図３８〜図５１を参
照して、その製造方法を詳細に説明する。
方法の第９実施例の基本思想を説明するための平面図で
ある。図３８〜図５１を参照して、次に第９実施例の製
造方法の基本思想について説明する。この第９実施例
は、シリコン注入によってポリシリコンの一部をアモル
ファス化する工程と固相成長法によってポリシリコンの
粒径を拡大する工程とを組合わせることによってポリシ
リコンのグレインバウンダリの位置を制御することがで
きるようにしたものである。以下、図３８〜図５１を参
照して、その製造方法を詳細に説明する。
【００６５】まず、ＴＦＴ形成領域２０を含むようにポ
リシリコン層２１を形成する。ポリシリコン層２１は複
数のポリシリコン結晶粒２１ａ、２１ｂおよび２１ｃな
どからなる。
リシリコン層２１を形成する。ポリシリコン層２１は複
数のポリシリコン結晶粒２１ａ、２１ｂおよび２１ｃな
どからなる。
【００６６】次に、図３９に示すように、図中に斜線で
示したシリコン注入領域２０ａに第１回目のシリコン注
入を行なう。このシリコン注入によって、その注入され
た領域のポリシリコンはアモルファス化されてアモルフ
ァスシリコン２２ａ、２２ｂおよび２２ｃになる。すな
わち、この領域ではグレインバウンダリ（結晶粒界）が
消滅する。この結果、図４０に示すような状態となる。
この後、熱処理を施すことによって第１回目の固相成長
を行なうと、図４１に示すように結晶粒２１ａ、２１ｂ
および２１ｃを核として領域２４ａ、２４ｂおよび２４
ｃが結晶化される。
示したシリコン注入領域２０ａに第１回目のシリコン注
入を行なう。このシリコン注入によって、その注入され
た領域のポリシリコンはアモルファス化されてアモルフ
ァスシリコン２２ａ、２２ｂおよび２２ｃになる。すな
わち、この領域ではグレインバウンダリ（結晶粒界）が
消滅する。この結果、図４０に示すような状態となる。
この後、熱処理を施すことによって第１回目の固相成長
を行なうと、図４１に示すように結晶粒２１ａ、２１ｂ
および２１ｃを核として領域２４ａ、２４ｂおよび２４
ｃが結晶化される。
【００６７】次に、図４２に示すように、２回目のシリ
コン注入領域（斜線部分）２０ｂに、第２回目のシリコ
ン注入を行なう。これにより、そのシリコン注入領域２
０ｂのポリシリコンがアモルファス化され、領域２２
ｄ、２２ｅ、２２ｆのポリシリコンもアモルファス化さ
れる。この結果、図４３に示すようなアモルファスシリ
コン２３ｂが形成された状態になる。
コン注入領域（斜線部分）２０ｂに、第２回目のシリコ
ン注入を行なう。これにより、そのシリコン注入領域２
０ｂのポリシリコンがアモルファス化され、領域２２
ｄ、２２ｅ、２２ｆのポリシリコンもアモルファス化さ
れる。この結果、図４３に示すようなアモルファスシリ
コン２３ｂが形成された状態になる。
【００６８】次に、図４４に示すように、熱処理を施す
ことによって第２回目の固相成長を行なうとポリシリコ
ン結晶粒２４ａ、２４ｂ、２４ｃを核として領域２４
ｄ、２４ｅ、２４ｆが結晶化される。
ことによって第２回目の固相成長を行なうとポリシリコ
ン結晶粒２４ａ、２４ｂ、２４ｃを核として領域２４
ｄ、２４ｅ、２４ｆが結晶化される。
【００６９】次に、図４５に示すように、シリコン注入
領域（斜線部分）２０ｃに３回目のシリコン注入を行な
う。ポリシリコン結晶粒２４ａ、２４ｂ、２４ｃのう
ち、２２ｇと２２ｈの領域がアモルファス化される。こ
の結果、図４６に示すようなアモルファスシリコン２３
ｃが形成される。
領域（斜線部分）２０ｃに３回目のシリコン注入を行な
う。ポリシリコン結晶粒２４ａ、２４ｂ、２４ｃのう
ち、２２ｇと２２ｈの領域がアモルファス化される。こ
の結果、図４６に示すようなアモルファスシリコン２３
ｃが形成される。
【００７０】この状態から、図４７に示すように、３回
目の固相成長を行なうと、結晶粒２４ｂを核として領域
２４ｇが結晶化される。
目の固相成長を行なうと、結晶粒２４ｂを核として領域
２４ｇが結晶化される。
【００７１】次に、図４８に示すように、シリコン注入
領域（斜線部分）２０ｄに第４回目のシリコン注入を行
なう。これにより、結晶粒２４ｂのうちの領域２２ｉと
結晶粒２４ｃの領域２２ｊがアモルファス化されて図４
９に示すようなアモルファスシリコン２３ｄが形成され
る。
領域（斜線部分）２０ｄに第４回目のシリコン注入を行
なう。これにより、結晶粒２４ｂのうちの領域２２ｉと
結晶粒２４ｃの領域２２ｊがアモルファス化されて図４
９に示すようなアモルファスシリコン２３ｄが形成され
る。
【００７２】この状態から、図５０に示すように、熱処
理を施すことによって第４回目の固相成長を行なう。こ
れにより、結晶粒２４ｂを核として領域２４ｈが結晶化
される。上記したようにポリシリコン膜にシリコン注入
と固相成長を４回繰返し適用することによって、図５１
に示すようにＴＦＴ形成領域２０が１つの結晶粒２４ｂ
になる。これにより、ＴＦＴ形成領域にグレインバウン
ダリ（結晶粒界）を含まないようにすることができる。
このようにして形成されるＴＦＴは、オン電流が大きく
オフ電流の小さい優れた特性を有するとともに、個々の
ＴＦＴの特性のばらつきも生じない。
理を施すことによって第４回目の固相成長を行なう。こ
れにより、結晶粒２４ｂを核として領域２４ｈが結晶化
される。上記したようにポリシリコン膜にシリコン注入
と固相成長を４回繰返し適用することによって、図５１
に示すようにＴＦＴ形成領域２０が１つの結晶粒２４ｂ
になる。これにより、ＴＦＴ形成領域にグレインバウン
ダリ（結晶粒界）を含まないようにすることができる。
このようにして形成されるＴＦＴは、オン電流が大きく
オフ電流の小さい優れた特性を有するとともに、個々の
ＴＦＴの特性のばらつきも生じない。
【００７３】上記のような４段階の固相成長法によって
形成されたポリシリコンの粒径は、１．３μｍ程度であ
る。ここで、ＴＦＴのチャネル領域の大きさがＬ／Ｗ＝
０．８／０．４μｍ程度の場合には、上記した４段階の
固相成長法を用いれば、確実に１つの結晶粒中にＴＦＴ
を形成することができる。
形成されたポリシリコンの粒径は、１．３μｍ程度であ
る。ここで、ＴＦＴのチャネル領域の大きさがＬ／Ｗ＝
０．８／０．４μｍ程度の場合には、上記した４段階の
固相成長法を用いれば、確実に１つの結晶粒中にＴＦＴ
を形成することができる。
【００７４】図５２〜図５６は、上記した第９実施例の
ＴＦＴの製造プロセスを実際のトップゲート型のＴＦＴ
の製造プロセスに適用した場合の断面構造図である。図
５２〜図５６を参照して、上記した第９実施例の製造方
法によってトップゲート型のＴＦＴを製造する場合のプ
ロセスについて説明する。
ＴＦＴの製造プロセスを実際のトップゲート型のＴＦＴ
の製造プロセスに適用した場合の断面構造図である。図
５２〜図５６を参照して、上記した第９実施例の製造方
法によってトップゲート型のＴＦＴを製造する場合のプ
ロセスについて説明する。
【００７５】まず、図５２に示すように、基板２５上に
絶縁膜２６を形成する。絶縁膜２６上にＣＶＤ法を用い
て２０００Å程度の厚みを有するポリシリコン膜２７を
形成する。ここで、ポリシリコン膜２７の結晶粒径は、
マスクの重ね合わせ精度（約０．１μｍ）より大きい必
要がある。なお、ポリシリコン膜２７は、アモルファス
シリコンを固相成長させて形成してもよい。
絶縁膜２６を形成する。絶縁膜２６上にＣＶＤ法を用い
て２０００Å程度の厚みを有するポリシリコン膜２７を
形成する。ここで、ポリシリコン膜２７の結晶粒径は、
マスクの重ね合わせ精度（約０．１μｍ）より大きい必
要がある。なお、ポリシリコン膜２７は、アモルファス
シリコンを固相成長させて形成してもよい。
【００７６】次に、図５３に示すように、ポリシリコン
膜２７上の所定領域にレジスト２８を形成する。レジス
ト２８をマスクとしてシリコンイオンを１３０ＫｅＶの
注入エネルギー、５×１０15／ｃｍ2 の注入量で注入す
る。ここで、ポリシリコン膜２７の膜厚が部分的に異な
る場合には、ポリシリコン膜２７と絶縁膜２６との界面
付近に注入ピークがくるように注入電圧を変える必要が
ある。このようなシリコン注入によって、ポリシリコン
膜２７のレジスト２８で覆われていない部分がアモルフ
ァス化されてアモルファスシリコン２７ａになる。この
後、レジスト２８を除去する。
膜２７上の所定領域にレジスト２８を形成する。レジス
ト２８をマスクとしてシリコンイオンを１３０ＫｅＶの
注入エネルギー、５×１０15／ｃｍ2 の注入量で注入す
る。ここで、ポリシリコン膜２７の膜厚が部分的に異な
る場合には、ポリシリコン膜２７と絶縁膜２６との界面
付近に注入ピークがくるように注入電圧を変える必要が
ある。このようなシリコン注入によって、ポリシリコン
膜２７のレジスト２８で覆われていない部分がアモルフ
ァス化されてアモルファスシリコン２７ａになる。この
後、レジスト２８を除去する。
【００７７】次に、図５４に示すように、６００℃程度
の温度条件下で固相成長を１２時間行なう。これによ
り、アモルファスシリコン２７ａ（図５３参照）が結晶
化される。図５３および図５４で説明した工程を４回繰
返すことによって、図５５に示すようなＴＦＴ形成部分
にグレインバウンダリを含まないポリシリコン膜２９を
形成することができる。
の温度条件下で固相成長を１２時間行なう。これによ
り、アモルファスシリコン２７ａ（図５３参照）が結晶
化される。図５３および図５４で説明した工程を４回繰
返すことによって、図５５に示すようなＴＦＴ形成部分
にグレインバウンダリを含まないポリシリコン膜２９を
形成することができる。
【００７８】次に、図５６に示すように、ゲート絶縁膜
３４およびゲート電極３０を形成する。ゲート電極３０
をマスクとして不純物をイオン注入することによって、
ソース領域３１およびドレイン領域３２を形成する。こ
れにより、活性領域にグレインバウンダリを含まないト
ップゲート型のＴＦＴが形成される。
３４およびゲート電極３０を形成する。ゲート電極３０
をマスクとして不純物をイオン注入することによって、
ソース領域３１およびドレイン領域３２を形成する。こ
れにより、活性領域にグレインバウンダリを含まないト
ップゲート型のＴＦＴが形成される。
【００７９】図５７は、図５６に示したトップゲート型
のＴＦＴにおいて、ドレイン領域３２をオフセット構造
にするための製造プロセスを説明した断面図である。図
５７を参照して、ドレイン領域３２をオフセット構造に
するには、レジストマスク２８を形成した後、そのレジ
ストマスク２８をマスクとしてイオン注入を行なう。こ
れにより、ドレイン領域３２をオフセット構造にするこ
とができる。なお、ソース領域３１およびドレイン領域
３２はＬＤＤ構造にしてもよい。
のＴＦＴにおいて、ドレイン領域３２をオフセット構造
にするための製造プロセスを説明した断面図である。図
５７を参照して、ドレイン領域３２をオフセット構造に
するには、レジストマスク２８を形成した後、そのレジ
ストマスク２８をマスクとしてイオン注入を行なう。こ
れにより、ドレイン領域３２をオフセット構造にするこ
とができる。なお、ソース領域３１およびドレイン領域
３２はＬＤＤ構造にしてもよい。
【００８０】図５８〜図６２は、ボトムゲート型のＴＦ
Ｔに第９実施例の製造プロセスを適用する場合の工程を
示した断面図である。
Ｔに第９実施例の製造プロセスを適用する場合の工程を
示した断面図である。
【００８１】図５８〜図６２を参照して、次にボトムゲ
ート型のＴＦＴの製造プロセスについて説明する。
ート型のＴＦＴの製造プロセスについて説明する。
【００８２】まず、図５８に示すように、基板上に絶縁
膜２６を形成する。絶縁膜２６上の所定領域にゲート電
極４０を形成する。ゲート電極４０を覆うようにゲート
絶縁膜４１を形成する。ゲート絶縁膜４１を覆うように
ＣＶＤ法を用いて２０００Å程度の厚みを有するポリシ
リコン膜４２を形成する。
膜２６を形成する。絶縁膜２６上の所定領域にゲート電
極４０を形成する。ゲート電極４０を覆うようにゲート
絶縁膜４１を形成する。ゲート絶縁膜４１を覆うように
ＣＶＤ法を用いて２０００Å程度の厚みを有するポリシ
リコン膜４２を形成する。
【００８３】次に、図５９に示すように、ポリシリコン
膜４２上の所定領域にレジスト４８を形成する。レジス
ト４８をマスクとしてポリシリコン膜４２にシリコンを
イオン注入することによって、アモルファスシリコン４
２ａを形成する。
膜４２上の所定領域にレジスト４８を形成する。レジス
ト４８をマスクとしてポリシリコン膜４２にシリコンを
イオン注入することによって、アモルファスシリコン４
２ａを形成する。
【００８４】そして、図６０に示すように、レジスト４
８を除去した後アモルファスシリコン４２ａ（図５９参
照）を再結晶化する。この図５９および図６０で説明し
た製造プロセスを４回繰返すことによって活性領域にグ
レインバウンダリを含まないボトムゲート型のＴＦＴを
形成することができる。
８を除去した後アモルファスシリコン４２ａ（図５９参
照）を再結晶化する。この図５９および図６０で説明し
た製造プロセスを４回繰返すことによって活性領域にグ
レインバウンダリを含まないボトムゲート型のＴＦＴを
形成することができる。
【００８５】ここで、図６１に示すように、ゲート電極
４０ａの膜厚が厚い場合には、レジスト４８をマスクと
してシリコンをイオン注入した場合に、ゲート電極４０
ａの側壁部分にアモルファス化されないサイドウォール
状のポリシリコン４２ｂが残余する。すなわち、注入電
圧が１３０ＫｅＶのとき注入されたシリコン原子の深さ
方向の分布の標準偏差は約７００Å程度である。この場
合に、ゲート電極４０ａの膜厚がその標準偏差より小さ
ければサイドウォール状のポリシリコン４２ｂは形成さ
れないが、ゲート電極４０ａの膜厚が標準偏差より大き
ければサイドウォール状のポリシリコン４２ｂが形成さ
れる。このようなサイドウォール状のポリシリコン４２
ｂが残余した状態で再結晶化が行なわれると、図６２に
示すようにシリコン注入した領域が２つのポリシリコン
結晶粒４２ｄ、４２ｃになるという不都合が生じる。
４０ａの膜厚が厚い場合には、レジスト４８をマスクと
してシリコンをイオン注入した場合に、ゲート電極４０
ａの側壁部分にアモルファス化されないサイドウォール
状のポリシリコン４２ｂが残余する。すなわち、注入電
圧が１３０ＫｅＶのとき注入されたシリコン原子の深さ
方向の分布の標準偏差は約７００Å程度である。この場
合に、ゲート電極４０ａの膜厚がその標準偏差より小さ
ければサイドウォール状のポリシリコン４２ｂは形成さ
れないが、ゲート電極４０ａの膜厚が標準偏差より大き
ければサイドウォール状のポリシリコン４２ｂが形成さ
れる。このようなサイドウォール状のポリシリコン４２
ｂが残余した状態で再結晶化が行なわれると、図６２に
示すようにシリコン注入した領域が２つのポリシリコン
結晶粒４２ｄ、４２ｃになるという不都合が生じる。
【００８６】そこで、このような場合には、シリコン注
入の注入深さを変えて２回シリコン注入を行なうか、ま
たは斜めにシリコン注入を行なってサイドウォール状ポ
リシリコン４２ｂが残らないようにする必要がある。
入の注入深さを変えて２回シリコン注入を行なうか、ま
たは斜めにシリコン注入を行なってサイドウォール状ポ
リシリコン４２ｂが残らないようにする必要がある。
【００８７】なお、この例では、シリコン注入時のマス
クとしてレジスト４８を用いたが、パターニングされた
酸化膜を用いてもよい。
クとしてレジスト４８を用いたが、パターニングされた
酸化膜を用いてもよい。
【００８８】なお、図３８〜図５１に示した第９実施例
の製造プロセスでは、４回のシリコン注入を行なうた
め、４枚のマスクが基本的には必要である。しかし、第
１回目のシリコン注入に用いるマスク（図３９参照）と
第２回目のシリコン注入に用いるマスク（図４２参照）
とは共有することができ、また第３回目のシリコン注入
に用いるマスク（図４５参照）と第４回目のシリコン注
入に用いるマスク（図４８参照）とは共有することがで
きる。すなわち、第１回目のシリコン注入に用いるマス
クパターンをポジレジストに転写した場合は第２回目の
シリコン注入に用いるマスクパターンを同じマスクでネ
ガレジストに転写すればよい。これにより、４回の固相
成長工程に必要なマスク枚数を半減させることができ
る。
の製造プロセスでは、４回のシリコン注入を行なうた
め、４枚のマスクが基本的には必要である。しかし、第
１回目のシリコン注入に用いるマスク（図３９参照）と
第２回目のシリコン注入に用いるマスク（図４２参照）
とは共有することができ、また第３回目のシリコン注入
に用いるマスク（図４５参照）と第４回目のシリコン注
入に用いるマスク（図４８参照）とは共有することがで
きる。すなわち、第１回目のシリコン注入に用いるマス
クパターンをポジレジストに転写した場合は第２回目の
シリコン注入に用いるマスクパターンを同じマスクでネ
ガレジストに転写すればよい。これにより、４回の固相
成長工程に必要なマスク枚数を半減させることができ
る。
【００８９】なお、図３９、図４２、図４５および図４
８に示したマスクの境界は必ずしも直線である必要はな
い。また、４回のシリコン注入工程のそれぞれのマスク
が完全に直交する必要はないが、９０°に近い角度で交
わるのが好ましい。
８に示したマスクの境界は必ずしも直線である必要はな
い。また、４回のシリコン注入工程のそれぞれのマスク
が完全に直交する必要はないが、９０°に近い角度で交
わるのが好ましい。
【００９０】図６３〜図６７は、本発明のＴＦＴの製造
方法の第１０実施例を説明するための断面図である。図
６３〜図６７を参照して、次に第１０実施例の製造方法
について説明する。
方法の第１０実施例を説明するための断面図である。図
６３〜図６７を参照して、次に第１０実施例の製造方法
について説明する。
【００９１】まず、図６３に示すように、基板２５上に
絶縁膜２６を形成する。絶縁膜２６上にＣＶＤ法を用い
て２０００Å程度の厚みでポリシリコン膜５１を形成す
る。ポリシリコン膜５１上にＣＶＤ法を用いて４０００
Å程度の膜厚を有する酸化膜５２を形成する。酸化膜５
２上の所定領域にレジスト５３を形成する。レジスト５
３をマスクとして酸化膜５２をエッチングする。
絶縁膜２６を形成する。絶縁膜２６上にＣＶＤ法を用い
て２０００Å程度の厚みでポリシリコン膜５１を形成す
る。ポリシリコン膜５１上にＣＶＤ法を用いて４０００
Å程度の膜厚を有する酸化膜５２を形成する。酸化膜５
２上の所定領域にレジスト５３を形成する。レジスト５
３をマスクとして酸化膜５２をエッチングする。
【００９２】これにより、図６４に示すようなパターニ
ングされた酸化膜５２を形成することができる。この
後、レジスト５３（図６４参照）を除去する。酸化膜５
２をマスクとして第１回目のシリコン注入を１３０Ｋｅ
Ｖ、５×１０15／ｃｍ2 の注入条件下で行なう。これに
より、アモルファスシリコン５１ａが形成される。
ングされた酸化膜５２を形成することができる。この
後、レジスト５３（図６４参照）を除去する。酸化膜５
２をマスクとして第１回目のシリコン注入を１３０Ｋｅ
Ｖ、５×１０15／ｃｍ2 の注入条件下で行なう。これに
より、アモルファスシリコン５１ａが形成される。
【００９３】次に、図６５に示すように、ポリシリコン
膜５１の１つの結晶粒２４ｈを核として第１回目の固相
成長を行なう。ここで、本実施例ではシリコン注入のマ
スクとして酸化膜５２を用いているので、固相成長の熱
処理時にその酸化膜５２を除去する必要がない。
膜５１の１つの結晶粒２４ｈを核として第１回目の固相
成長を行なう。ここで、本実施例ではシリコン注入のマ
スクとして酸化膜５２を用いているので、固相成長の熱
処理時にその酸化膜５２を除去する必要がない。
【００９４】次に、図６６に示すように、酸化膜５２越
しに３８０ＫｅＶ、５×１０15／ｃｍ2 の注入条件下で
第２回目のシリコン注入を行なう。これにより、酸化膜
５２に覆われている部分がアモルファス化される。この
第２回目のシリコン注入は、ポリシリコン膜５１と絶縁
膜２６との境界付近に注入ピークがくるようにする。こ
の第２回目のシリコン注入は、深いところに注入が行な
われるので、第１回目の固相成長によって形成した結晶
粒２４ｈの結晶構造を破壊することがない。
しに３８０ＫｅＶ、５×１０15／ｃｍ2 の注入条件下で
第２回目のシリコン注入を行なう。これにより、酸化膜
５２に覆われている部分がアモルファス化される。この
第２回目のシリコン注入は、ポリシリコン膜５１と絶縁
膜２６との境界付近に注入ピークがくるようにする。こ
の第２回目のシリコン注入は、深いところに注入が行な
われるので、第１回目の固相成長によって形成した結晶
粒２４ｈの結晶構造を破壊することがない。
【００９５】また、第２回目のシリコン注入に用いる酸
化膜５２は、第１回目のシリコン注入に用いた酸化膜５
２と同じものであるため、マスクずれの問題が全くな
い。
化膜５２は、第１回目のシリコン注入に用いた酸化膜５
２と同じものであるため、マスクずれの問題が全くな
い。
【００９６】第２回目のシリコン注入を行なった後、図
６７に示すように、第２回目の固相成長を行なう。この
ような固相成長を残り２回繰返すことによって、４段階
固相成長法を達成することができる。
６７に示すように、第２回目の固相成長を行なう。この
ような固相成長を残り２回繰返すことによって、４段階
固相成長法を達成することができる。
【００９７】なお、第１回目のシリコン注入と第２回目
のシリコン注入とは逆の順序で行なってもよい。また、
第２回目のシリコン注入後は酸化膜５２を除去して図５
４に示したプロセスと同様なアニール方法をとることも
できる。
のシリコン注入とは逆の順序で行なってもよい。また、
第２回目のシリコン注入後は酸化膜５２を除去して図５
４に示したプロセスと同様なアニール方法をとることも
できる。
【００９８】さらに、酸化膜５２はポリシリコン５１上
で容易に加工できる膜であれば他の膜であってもよい。
たとえば酸化膜の上にさらにポリシリコンを重ねた膜を
用いてもよい。
で容易に加工できる膜であれば他の膜であってもよい。
たとえば酸化膜の上にさらにポリシリコンを重ねた膜を
用いてもよい。
【００９９】図６８〜図７１は、本発明のＴＦＴの製造
方法の第１１実施例を説明するための断面図である。図
６８〜図７１を参照して、次に第１１実施例の製造方法
について説明する。
方法の第１１実施例を説明するための断面図である。図
６８〜図７１を参照して、次に第１１実施例の製造方法
について説明する。
【０１００】まず、図６８に示すように、基板２５上に
絶縁膜２６を形成する。絶縁膜２６上にＣＶＤ法を用い
て２０００Å程度の膜厚を有するポリシリコン膜６１を
形成する。このポリシリコン膜６１を水蒸気を含む雰囲
気中で８２０℃の温度条件下で１８０分間酸化すること
によって、図６９に示すような酸化膜６２を形成するこ
とができる。この酸化膜６２の形成によってポリシリコ
ン膜６１の膜厚は約１０００Å程度になる。
絶縁膜２６を形成する。絶縁膜２６上にＣＶＤ法を用い
て２０００Å程度の膜厚を有するポリシリコン膜６１を
形成する。このポリシリコン膜６１を水蒸気を含む雰囲
気中で８２０℃の温度条件下で１８０分間酸化すること
によって、図６９に示すような酸化膜６２を形成するこ
とができる。この酸化膜６２の形成によってポリシリコ
ン膜６１の膜厚は約１０００Å程度になる。
【０１０１】次に、図７０に示すように、酸化膜６２を
パターニングした後、そのパターニングした酸化膜６２
をマスクとして第１回目のシリコン注入を行なう。この
ときの注入電圧は７０ＫｅＶである。これにより、アモ
ルファスシリコン６１ａが形成される。そして第１回目
の固相成長を行なってアモルファスシリコン６１ａをポ
リシリコン６１にする。
パターニングした後、そのパターニングした酸化膜６２
をマスクとして第１回目のシリコン注入を行なう。この
ときの注入電圧は７０ＫｅＶである。これにより、アモ
ルファスシリコン６１ａが形成される。そして第１回目
の固相成長を行なってアモルファスシリコン６１ａをポ
リシリコン６１にする。
【０１０２】この後、図７１に示すように、同じパター
ニングされた酸化膜６２越しに第２回目のシリコン注入
を２５０ＫｅＶの注入電圧でポリシリコン６１と絶縁膜
２６との界面に注入ピークがくるように注入する。これ
により、アモルファスシリコン６１ｂが形成される。こ
の後、第２回目の固相成長を行なう。さらに、第３回目
のシリコン注入および固相成長と第４回目のシリコン注
入および固相成長を行なうことによって、４段階の固相
成長法を達成することができる。この実施例によれば、
酸化膜６２をポリシリコン６１を酸化することによって
形成するため、ポリシリコン膜６１の結晶粒自体の結晶
性を向上することができるとともにポリシリコン膜６１
の薄膜化によるリーク電流の低減という利点を得ること
ができる。
ニングされた酸化膜６２越しに第２回目のシリコン注入
を２５０ＫｅＶの注入電圧でポリシリコン６１と絶縁膜
２６との界面に注入ピークがくるように注入する。これ
により、アモルファスシリコン６１ｂが形成される。こ
の後、第２回目の固相成長を行なう。さらに、第３回目
のシリコン注入および固相成長と第４回目のシリコン注
入および固相成長を行なうことによって、４段階の固相
成長法を達成することができる。この実施例によれば、
酸化膜６２をポリシリコン６１を酸化することによって
形成するため、ポリシリコン膜６１の結晶粒自体の結晶
性を向上することができるとともにポリシリコン膜６１
の薄膜化によるリーク電流の低減という利点を得ること
ができる。
【０１０３】図７２〜図７７は、本発明のＴＦＴの製造
方法の第１２実施例を説明するための平面図である。図
７２〜図７７を参照して、次に第１２実施例の製造方法
について説明する。ここで、この第１２実施例は、ＴＦ
Ｔアレイに対してどのようにマスクを配置してシリコン
注入を行なうかについての実施例である。すなわち、前
述した実施例９の４段階の固相成長法を用いれば、ＴＦ
Ｔ領域にグレインバウンダリを含まないようにすること
ができるが、ここではＴＦＴアレイの特徴を利用してシ
リコン注入の回数を２回に減らすことができるようにし
たものである。
方法の第１２実施例を説明するための平面図である。図
７２〜図７７を参照して、次に第１２実施例の製造方法
について説明する。ここで、この第１２実施例は、ＴＦ
Ｔアレイに対してどのようにマスクを配置してシリコン
注入を行なうかについての実施例である。すなわち、前
述した実施例９の４段階の固相成長法を用いれば、ＴＦ
Ｔ領域にグレインバウンダリを含まないようにすること
ができるが、ここではＴＦＴアレイの特徴を利用してシ
リコン注入の回数を２回に減らすことができるようにし
たものである。
【０１０４】図７２は、ＴＦＴアレイにおけるＴＦＴの
配置を示した平面図である。ＴＦＴ７１がＳＲＡＭセル
７０に利用される場合、１つのＳＲＡＭセル７０に対し
て２個のＴＦＴ７１が使われる。図中点線は、１つのＳ
ＲＡＭセル７０の境界を示している。
配置を示した平面図である。ＴＦＴ７１がＳＲＡＭセル
７０に利用される場合、１つのＳＲＡＭセル７０に対し
て２個のＴＦＴ７１が使われる。図中点線は、１つのＳ
ＲＡＭセル７０の境界を示している。
【０１０５】図７３は、ＴＦＴ７１のチャネル領域とな
る領域のポリシリコンの結晶粒界７２を示している。
る領域のポリシリコンの結晶粒界７２を示している。
【０１０６】図７４は、第１回目のシリコン注入を行な
う領域を示した平面図である。図７４を参照して、シリ
コン注入領域（斜線部分）７３に第１回目のシリコン注
入を行なう。この後、図７５に示すように第１回目の固
相成長を行なう。ここで、この第１回目の固相成長では
シリコン注入領域７３以外の領域の結晶粒を核として結
晶成長が起こる。この結晶成長の際、シリコン注入でア
モルファス化された領域（シリコン注入領域７３）の両
側から結晶成長が起こるため、結晶粒界８０は必ず２つ
のＴＦＴ７１の間に位置するようになる。この工程によ
って、ＴＦＴ７１の長辺方向と平行なグレインバウンダ
リ８０がＴＦＴ７１の領域内に存在しないポリシリコン
を得ることができる。
う領域を示した平面図である。図７４を参照して、シリ
コン注入領域（斜線部分）７３に第１回目のシリコン注
入を行なう。この後、図７５に示すように第１回目の固
相成長を行なう。ここで、この第１回目の固相成長では
シリコン注入領域７３以外の領域の結晶粒を核として結
晶成長が起こる。この結晶成長の際、シリコン注入でア
モルファス化された領域（シリコン注入領域７３）の両
側から結晶成長が起こるため、結晶粒界８０は必ず２つ
のＴＦＴ７１の間に位置するようになる。この工程によ
って、ＴＦＴ７１の長辺方向と平行なグレインバウンダ
リ８０がＴＦＴ７１の領域内に存在しないポリシリコン
を得ることができる。
【０１０７】次に、図７６に示すように、シリコン注入
領域（斜線部分）７４に第２回目のシリコン注入を行な
う。
領域（斜線部分）７４に第２回目のシリコン注入を行な
う。
【０１０８】この後、図７７に示すように、第２回目の
固相成長を行なう。この第２回目の固相成長によって、
ＴＦＴ７１の短辺方向と平行なグレインバウンダリ（結
晶粒界）も取り除くことができる。このようにして２回
のシリコン注入と固相成長とによってＴＦＴ領域内にグ
レインバウンダリを含まないＴＦＴ７１を形成すること
ができる。
固相成長を行なう。この第２回目の固相成長によって、
ＴＦＴ７１の短辺方向と平行なグレインバウンダリ（結
晶粒界）も取り除くことができる。このようにして２回
のシリコン注入と固相成長とによってＴＦＴ領域内にグ
レインバウンダリを含まないＴＦＴ７１を形成すること
ができる。
【０１０９】図７８は、本発明のＴＦＴの製造方法の第
１３実施例を説明するための平面図である。図７８を参
照して、この第１３実施例では、図７４に示した第１１
実施例と異なり、シリコン注入領域（斜線部分）７５を
隣接するＳＲＡＭセル７１内のＴＦＴ７１を含むように
設定してもよい。
１３実施例を説明するための平面図である。図７８を参
照して、この第１３実施例では、図７４に示した第１１
実施例と異なり、シリコン注入領域（斜線部分）７５を
隣接するＳＲＡＭセル７１内のＴＦＴ７１を含むように
設定してもよい。
【０１１０】図７９は、本発明のＴＦＴの製造方法の第
１４実施例を説明するための平面図である。図７９を参
照して、この第１４実施例では、４つのＴＦＴ７１の列
を含むようにシリコン注入領域（斜線部分）７６を設定
する。すなわち、ＴＦＴ７１の大きさが結晶粒に比べて
小さい場合には、このように構成するのが有効である。
なお、シリコン注入領域に含まれるＴＦＴ７１の列数は
２列、４列に限らず偶数列であればよい。なお、上記し
た第１実施例〜第７実施例および第９実施例〜第１４実
施例において、シリコンを注入する変わりに、窒素を注
入するようにしてもよい。
１４実施例を説明するための平面図である。図７９を参
照して、この第１４実施例では、４つのＴＦＴ７１の列
を含むようにシリコン注入領域（斜線部分）７６を設定
する。すなわち、ＴＦＴ７１の大きさが結晶粒に比べて
小さい場合には、このように構成するのが有効である。
なお、シリコン注入領域に含まれるＴＦＴ７１の列数は
２列、４列に限らず偶数列であればよい。なお、上記し
た第１実施例〜第７実施例および第９実施例〜第１４実
施例において、シリコンを注入する変わりに、窒素を注
入するようにしてもよい。
【０１１１】
【発明の効果】以上のように、請求項１に係る発明によ
れば、絶縁膜上のゲート電極を覆うようにゲート絶縁膜
を形成し、そのゲート絶縁膜上にポリシリコン膜を形成
し、ポリシリコン膜の所定領域にシリコンおよび窒素の
うちのいずれかをイオン注入することによってポリシリ
コン膜の一部を残余させた状態で残りのポリシリコン膜
をアモルファス化してアモルファスシリコンを形成し、
熱処理を施すことによって残余したアモルファス膜を種
結晶としてアモルファスシリコンをポリシリコンにする
ように構成したので、選択的に残余させたポリシリコン
膜を種結晶として粒径の大きなポリシリコンが均一に形
成される。これにより、ＴＦＴの電気特性を向上させる
ことができるとともに、従来のように個々のＴＦＴ間で
電気特性がばらつくこともない。
れば、絶縁膜上のゲート電極を覆うようにゲート絶縁膜
を形成し、そのゲート絶縁膜上にポリシリコン膜を形成
し、ポリシリコン膜の所定領域にシリコンおよび窒素の
うちのいずれかをイオン注入することによってポリシリ
コン膜の一部を残余させた状態で残りのポリシリコン膜
をアモルファス化してアモルファスシリコンを形成し、
熱処理を施すことによって残余したアモルファス膜を種
結晶としてアモルファスシリコンをポリシリコンにする
ように構成したので、選択的に残余させたポリシリコン
膜を種結晶として粒径の大きなポリシリコンが均一に形
成される。これにより、ＴＦＴの電気特性を向上させる
ことができるとともに、従来のように個々のＴＦＴ間で
電気特性がばらつくこともない。
【０１１２】
【０１１３】請求項２に係る薄膜トランジスタの製造方
法によれば、ポリシリコン膜上の第１の領域に第１のマ
スク材を形成し、その第１のマスク材をマスクとしてポ
リシリコン膜にシリコンおよび窒素のうちのいずれかを
イオン注入することによってポリシリコン膜の第１の領
域以外の領域をアモルファス化して第１のアモルファス
シリコンを形成し、第１の領域のポリシリコン膜を種結
晶として第１のアモルファスシリコンをポリシリコンに
することによって、第１の領域以外の領域に結晶粒径の
大きなポリシリコンを形成することができる。さらに、
第１のマスク材を貫通して第１のマスク材下の第１の領
域をアモルファス化するような注入エネルギでシリコン
および窒素のうちのいずれかをイオン注入することによ
ってポリシリコン膜の第１の領域をアモルファス化して
第２のアモルファスシリコンを形成し、熱処理を施すこ
とにより第１の領域以外の領域のポリシリコン膜を種結
晶として第２のアモルファスシリコンをポリシリコンに
することによって、第１のマスク材のみを用いて第１の
領域および第１の領域以外の領域の両方で容易に結晶粒
径の大きなポリシリコンを形成することができる。これ
により、マスク材の数量を増やすことなく容易に結晶粒
径の大きなポリシリコンを形成することができる。
法によれば、ポリシリコン膜上の第１の領域に第１のマ
スク材を形成し、その第１のマスク材をマスクとしてポ
リシリコン膜にシリコンおよび窒素のうちのいずれかを
イオン注入することによってポリシリコン膜の第１の領
域以外の領域をアモルファス化して第１のアモルファス
シリコンを形成し、第１の領域のポリシリコン膜を種結
晶として第１のアモルファスシリコンをポリシリコンに
することによって、第１の領域以外の領域に結晶粒径の
大きなポリシリコンを形成することができる。さらに、
第１のマスク材を貫通して第１のマスク材下の第１の領
域をアモルファス化するような注入エネルギでシリコン
および窒素のうちのいずれかをイオン注入することによ
ってポリシリコン膜の第１の領域をアモルファス化して
第２のアモルファスシリコンを形成し、熱処理を施すこ
とにより第１の領域以外の領域のポリシリコン膜を種結
晶として第２のアモルファスシリコンをポリシリコンに
することによって、第１のマスク材のみを用いて第１の
領域および第１の領域以外の領域の両方で容易に結晶粒
径の大きなポリシリコンを形成することができる。これ
により、マスク材の数量を増やすことなく容易に結晶粒
径の大きなポリシリコンを形成することができる。
【０１１４】請求項３に係る薄膜トランジスタによれ
ば、ゲート絶縁膜上に形成されたポリシリコン膜のチャ
ネル領域とソース／ドレイン領域とに位置するすべての
結晶の結晶粒径を１０００Å以上にし、ポリシリコン膜
のチャネル領域とソース／ドレイン領域のゲート絶縁膜
との界面に窒素が偏析しているように構成することによ
って、ホットキャリアがトラップされることを有効に抑
制しながら、電気特性の良好な薄膜トランジスタを形成
することができる。また、請求項４に記載の薄膜トラン
ジスタによっても、ポリシリコン膜のチャネル領域およ
びソース／ドレイン領域には結晶粒界が存在しないこと
により、そのポリシリコン膜によって薄膜トランジスタ
を形成すれば、個々の薄膜トランジスタの特性が均一に
なって個々の薄膜トランジスタの特性が向上される。さ
らに、ポリシリコン膜のチャネル領域およびソース／ド
レイン領域のゲート絶縁膜との界面には窒素が偏析して
いるので、界面準位の発生が抑制され、ホットキャリア
耐性が向上される。
ば、ゲート絶縁膜上に形成されたポリシリコン膜のチャ
ネル領域とソース／ドレイン領域とに位置するすべての
結晶の結晶粒径を１０００Å以上にし、ポリシリコン膜
のチャネル領域とソース／ドレイン領域のゲート絶縁膜
との界面に窒素が偏析しているように構成することによ
って、ホットキャリアがトラップされることを有効に抑
制しながら、電気特性の良好な薄膜トランジスタを形成
することができる。また、請求項４に記載の薄膜トラン
ジスタによっても、ポリシリコン膜のチャネル領域およ
びソース／ドレイン領域には結晶粒界が存在しないこと
により、そのポリシリコン膜によって薄膜トランジスタ
を形成すれば、個々の薄膜トランジスタの特性が均一に
なって個々の薄膜トランジスタの特性が向上される。さ
らに、ポリシリコン膜のチャネル領域およびソース／ド
レイン領域のゲート絶縁膜との界面には窒素が偏析して
いるので、界面準位の発生が抑制され、ホットキャリア
耐性が向上される。
【図１】 本発明のＴＦＴの製造方法の第１実施例の第
１工程を説明するための断面図である。
１工程を説明するための断面図である。
【図２】 本発明のＴＦＴの製造方法の第１実施例の第
２工程を説明するための断面図である。
２工程を説明するための断面図である。
【図３】 図２に示した第２工程に対応する平面図であ
る。
る。
【図４】 本発明のＴＦＴの製造方法の第１実施例の第
３工程を説明するための断面図である。
３工程を説明するための断面図である。
【図５】 図４に示した第３工程に対応する平面図であ
る。
る。
【図６】 本発明のＴＦＴの製造方法の第１実施例の第
４工程を説明するための平面図である。
４工程を説明するための平面図である。
【図７】 本発明のＴＦＴの製造方法の第２実施例の第
１工程を説明するための断面図である。
１工程を説明するための断面図である。
【図８】 図７に示した第１工程に対応する平面図であ
る。
る。
【図９】 本発明のＴＦＴの製造方法の第２実施例の第
２工程を説明するための平面図である。
２工程を説明するための平面図である。
【図１０】 本発明のＴＦＴの製造方法の第３実施例の
第１工程を説明するための断面図である。
第１工程を説明するための断面図である。
【図１１】 図１０に示した第１工程に対応する平面図
である。
である。
【図１２】 本発明のＴＦＴの製造方法の第３実施例の
第２工程を説明するための平面図である。
第２工程を説明するための平面図である。
【図１３】 本発明のＴＦＴの製造方法の第４実施例の
第１工程を説明するための平面図である。
第１工程を説明するための平面図である。
【図１４】 本発明のＴＦＴの製造方法の第４実施例の
第２工程を説明するための平面図である。
第２工程を説明するための平面図である。
【図１５】 本発明のＴＦＴの製造方法の第５実施例の
第１工程を説明するための断面図である。
第１工程を説明するための断面図である。
【図１６】 図１５に示した第１工程に対応する平面図
である。
である。
【図１７】 本発明のＴＦＴの製造方法の第５実施例の
第２工程を説明するための断面図である。
第２工程を説明するための断面図である。
【図１８】 本発明のＴＦＴの製造方法の第６実施例の
第１工程を説明するための断面図である。
第１工程を説明するための断面図である。
【図１９】 図１８に示した第１工程に対応する平面図
である。
である。
【図２０】 本発明のＴＦＴの製造方法の第６実施例の
第２工程を説明するための断面図である。
第２工程を説明するための断面図である。
【図２１】 図２０に示した第２工程に対応する平面図
である。
である。
【図２２】 本発明のＴＦＴの製造方法の第６実施例の
第３工程を説明するための平面図である。
第３工程を説明するための平面図である。
【図２３】 本発明のＴＦＴの製造方法の第７実施例の
第１工程を説明するための断面図である。
第１工程を説明するための断面図である。
【図２４】 図２３に示した第１工程に対応する平面図
である。
である。
【図２５】 本発明のＴＦＴの製造方法の第７実施例の
第２工程を説明するための平面図である。
第２工程を説明するための平面図である。
【図２６】 本発明のＴＦＴの製造方法の第７実施例の
第３工程を説明するための斜視図である。
第３工程を説明するための斜視図である。
【図２７】 本発明のＴＦＴの製造方法の第８実施例の
第１工程を説明するための断面図である。
第１工程を説明するための断面図である。
【図２８】 本発明のＴＦＴの製造方法の第８実施例の
第１工程を説明するための平面図である。
第１工程を説明するための平面図である。
【図２９】 本発明のＴＦＴの製造方法の第８実施例の
第２工程を説明するための断面図である。
第２工程を説明するための断面図である。
【図３０】 本発明のＴＦＴの製造方法の第８実施例の
第３工程を説明するための平面図である。
第３工程を説明するための平面図である。
【図３１】 本発明のＴＦＴの製造方法の第８実施例に
よって形成されたＴＦＴを示した断面図である。
よって形成されたＴＦＴを示した断面図である。
【図３２】 図３１に示したＮＭＯＳ型ＴＦＴのＡ−Ａ
線に沿った不純物プロファイル図である。
線に沿った不純物プロファイル図である。
【図３３】 図３１に示したＮＭＯＳ型ＴＦＴのＢ−Ｂ
線に沿った不純物プロファイル図である。
線に沿った不純物プロファイル図である。
【図３４】 図３１に示したＮＭＯＳ型ＴＦＴのＣ−Ｃ
線に沿った不純物プロファイル図である。
線に沿った不純物プロファイル図である。
【図３５】 図３１に示したＴＦＴがＰＭＯＳ型である
場合のＡ−Ａ線に沿った不純物プロファイル図である。
場合のＡ−Ａ線に沿った不純物プロファイル図である。
【図３６】 図３１に示したＴＦＴがＰＭＯＳ型である
場合のＢ−Ｂ線に沿った不純物プロファイル図である。
場合のＢ−Ｂ線に沿った不純物プロファイル図である。
【図３７】 図３１に示したＴＦＴがＰＭＯＳ型である
場合のＣ−Ｃ線に沿った不純物プロファイル図である。
場合のＣ−Ｃ線に沿った不純物プロファイル図である。
【図３８】 本発明のＴＦＴの製造方法の第９実施例の
第１工程を説明するための平面図である。
第１工程を説明するための平面図である。
【図３９】 本発明のＴＦＴの製造方法の第９実施例の
第２工程を説明するための平面図である。
第２工程を説明するための平面図である。
【図４０】 本発明のＴＦＴの製造方法の第９実施例の
第３工程を説明するための平面図である。
第３工程を説明するための平面図である。
【図４１】 本発明のＴＦＴの製造方法の第９実施例の
第４工程を説明するための平面図である。
第４工程を説明するための平面図である。
【図４２】 本発明のＴＦＴの製造方法の第９実施例の
第５工程を説明するための平面図である。
第５工程を説明するための平面図である。
【図４３】 本発明のＴＦＴの製造方法の第９実施例の
第６工程を説明するための平面図である。
第６工程を説明するための平面図である。
【図４４】 本発明のＴＦＴの製造方法の第９実施例の
第７工程を説明するための平面図である。
第７工程を説明するための平面図である。
【図４５】 本発明のＴＦＴの製造方法の第９実施例の
第８工程を説明するための平面図である。
第８工程を説明するための平面図である。
【図４６】 本発明のＴＦＴの製造方法の第９実施例の
第９工程を説明するための平面図である。
第９工程を説明するための平面図である。
【図４７】 本発明のＴＦＴの製造方法の第９実施例の
第１０工程を説明するための平面図である。
第１０工程を説明するための平面図である。
【図４８】 本発明のＴＦＴの製造方法の第９実施例の
第１１工程を説明するための平面図である。
第１１工程を説明するための平面図である。
【図４９】 本発明のＴＦＴの製造方法の第９実施例の
第１２工程を説明するための平面図である。
第１２工程を説明するための平面図である。
【図５０】 本発明のＴＦＴの製造方法の第９実施例の
第１３工程を説明するための平面図である。
第１３工程を説明するための平面図である。
【図５１】 本発明のＴＦＴの製造方法の第９実施例の
第１４工程を説明するための平面図である。
第１４工程を説明するための平面図である。
【図５２】 図３８〜図５１に示した第９実施例の製造
方法をトップゲート型ＴＦＴに適用した場合の製造プロ
セスの第１工程を説明するための断面図である。
方法をトップゲート型ＴＦＴに適用した場合の製造プロ
セスの第１工程を説明するための断面図である。
【図５３】 図３８〜図５１に示した第９実施例の製造
方法をトップゲート型ＴＦＴに適用した場合の製造プロ
セスの第２工程を説明するための断面図である。
方法をトップゲート型ＴＦＴに適用した場合の製造プロ
セスの第２工程を説明するための断面図である。
【図５４】 図３８〜図５１に示した第９実施例の製造
方法をトップゲート型ＴＦＴに適用した場合の製造プロ
セスの第３工程を説明するための断面図である。
方法をトップゲート型ＴＦＴに適用した場合の製造プロ
セスの第３工程を説明するための断面図である。
【図５５】 図３８〜図５１に示した第９実施例の製造
方法をトップゲート型ＴＦＴに適用した場合の製造プロ
セスの第４工程を説明するための断面図である。
方法をトップゲート型ＴＦＴに適用した場合の製造プロ
セスの第４工程を説明するための断面図である。
【図５６】 図３８〜図５１に示した第９実施例の製造
方法をトップゲート型ＴＦＴに適用した場合の製造プロ
セスの第５工程を説明するための断面図である。
方法をトップゲート型ＴＦＴに適用した場合の製造プロ
セスの第５工程を説明するための断面図である。
【図５７】 図５６に示したトップゲート型ＴＦＴの構
造をドレインオフセット構造にする場合の製造プロセス
を示した断面図である。
造をドレインオフセット構造にする場合の製造プロセス
を示した断面図である。
【図５８】 図３８〜図５１に示した第９実施例の製造
方法をボトムゲート型ＴＦＴに適用した場合の製造プロ
セスの第１工程を説明するための断面図である。
方法をボトムゲート型ＴＦＴに適用した場合の製造プロ
セスの第１工程を説明するための断面図である。
【図５９】 図３８〜図５１に示した第９実施例の製造
方法をボトムゲート型ＴＦＴに適用した場合の製造プロ
セスの第２工程を説明するための断面図である。
方法をボトムゲート型ＴＦＴに適用した場合の製造プロ
セスの第２工程を説明するための断面図である。
【図６０】 図３８〜図５１に示した第９実施例の製造
方法をボトムゲート型ＴＦＴに適用した場合の製造プロ
セスの第３工程を説明するための断面図である。
方法をボトムゲート型ＴＦＴに適用した場合の製造プロ
セスの第３工程を説明するための断面図である。
【図６１】 図５９に示したプロセスにおいてゲート電
極の膜厚が厚い場合の不都合を説明するための断面図で
ある。
極の膜厚が厚い場合の不都合を説明するための断面図で
ある。
【図６２】 図６１に示した状態から再結晶化を行なっ
た場合の状態を示した断面図である。
た場合の状態を示した断面図である。
【図６３】 本発明のＴＦＴの製造方法の第１０実施例
の第１工程を説明するための断面図である。
の第１工程を説明するための断面図である。
【図６４】 本発明のＴＦＴの製造方法の第１０実施例
の第２工程を説明するための断面図である。
の第２工程を説明するための断面図である。
【図６５】 本発明のＴＦＴの製造方法の第１０実施例
の第３工程を説明するための断面図である。
の第３工程を説明するための断面図である。
【図６６】 本発明のＴＦＴの製造方法の第１０実施例
の第４工程を説明するための断面図である。
の第４工程を説明するための断面図である。
【図６７】 本発明のＴＦＴの製造方法の第１０実施例
の第５工程を説明するための断面図である。
の第５工程を説明するための断面図である。
【図６８】 本発明のＴＦＴの製造方法の第１１実施例
の第１工程を説明するための断面図である。
の第１工程を説明するための断面図である。
【図６９】 本発明のＴＦＴの製造方法の第１１実施例
の第２工程を説明するための断面図である。
の第２工程を説明するための断面図である。
【図７０】 本発明のＴＦＴの製造方法の第１１実施例
の第３工程を説明するための断面図である。
の第３工程を説明するための断面図である。
【図７１】 本発明のＴＦＴの製造方法の第１１実施例
の第４工程を説明するための断面図である。
の第４工程を説明するための断面図である。
【図７２】 本発明のＴＦＴの製造方法の第１２実施例
の第１工程を説明するための平面図である。
の第１工程を説明するための平面図である。
【図７３】 本発明のＴＦＴの製造方法の第１２実施例
の第２工程を説明するための平面図である。
の第２工程を説明するための平面図である。
【図７４】 本発明のＴＦＴの製造方法の第１２実施例
の第３工程を説明するための平面図である。
の第３工程を説明するための平面図である。
【図７５】 本発明のＴＦＴの製造方法の第１２実施例
の第４工程を説明するための平面図である。
の第４工程を説明するための平面図である。
【図７６】 本発明のＴＦＴの製造方法の第１２実施例
の第５工程を説明するための平面図である。
の第５工程を説明するための平面図である。
【図７７】 本発明のＴＦＴの製造方法の第１２実施例
の第６工程を説明するための平面図である。
の第６工程を説明するための平面図である。
【図７８】 本発明のＴＦＴの製造方法の第１３実施例
を説明するための平面図である。
を説明するための平面図である。
【図７９】 本発明のＴＦＴの製造方法の第１４実施例
を説明するための平面図である。
を説明するための平面図である。
【図８０】 従来のＴＦＴの製造方法を説明するための
断面図である。
断面図である。
【図８１】 図８０に示した工程に対応する平面図であ
る。
る。
【図８２】 従来のＴＦＴの製造方法によって形成され
たＴＦＴを示した斜視図である。
たＴＦＴを示した斜視図である。
【図８３】 従来のＴＦＴの製造方法によって形成され
たＴＦＴの電気特性を示した特性図である。
たＴＦＴの電気特性を示した特性図である。
【図８４】 従来のＴＦＴの製造方法によって形成され
た個々のＴＦＴの電気特性を示した特性図である。
た個々のＴＦＴの電気特性を示した特性図である。
１ 絶縁膜、２ ゲート電極、３ ゲート絶縁膜、４
アモルファスシリコン膜、５ ポリシリコン、５ａ ア
モルファスシリコン、６ 結晶粒界（グレインバウンダ
リ）、７ 大粒径のポリシリコン。なお、各図中、同一
符号は、同一または相当部分を示す。
アモルファスシリコン膜、５ ポリシリコン、５ａ ア
モルファスシリコン、６ 結晶粒界（グレインバウンダ
リ）、７ 大粒径のポリシリコン。なお、各図中、同一
符号は、同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 茂伸 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (72)発明者 一法師 隆志 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (56)参考文献 特開 平３−109774（ＪＰ，Ａ) 特開 昭63−146436（ＪＰ，Ａ) 特開 昭56−76522（ＪＰ，Ａ) 特開 昭57−170518（ＪＰ，Ａ) 特開 昭62−147759（ＪＰ，Ａ) 特開 昭63−136510（ＪＰ，Ａ) 特開 昭64−50569（ＪＰ，Ａ) 特開 平３−280474（ＪＰ，Ａ) 特開 平２−143414（ＪＰ，Ａ) 特開 昭62−65406（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/20 H01L 21/265 H01L 21/336
Claims (4)
- 【請求項１】 絶縁膜上にゲート電極を形成する工程
と、 前記ゲート電極を覆うようにゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜上にポリシリコン膜を形成する工程
と、 前記ポリシリコン膜にシリコンおよび窒素のうちのいず
れかをイオン注入することによって、前記ポリシリコン
膜の一部を前記ゲート電極の周囲を取囲むように選択的
に残余させた状態で残りの前記ポリシリコン膜をアモル
ファス化してアモルファスシリコンを形成する工程と、 熱処理を施すことにより前記残余したポリシリコン膜を
種結晶として前記アモルファスシリコンをポリシリコン
にする工程とを備えた、薄膜トランジスタの製造方法。 - 【請求項２】 絶縁膜上にポリシリコン膜を形成する工
程と、 前記ポリシリコン膜上の第１の領域に第１のマスク材を
形成する工程と、 前記第１のマスク材をマスクとして前記ポリシリコン膜
にシリコンおよび窒素のうちのいずれかをイオン注入す
ることにより前記ポリシリコン膜の前記第１の領域以外
の領域をアモルファス化して第１のアモルファスシリコ
ンを形成する工程と、 熱処理を施すことにより前記第１の領域のポリシリコン
膜を種結晶として前記第１のアモルファスシリコンをポ
リシリコンにする工程と、 前記第１のマスク材を貫通して前記第１のマスク材下の
前記ポリシリコン膜の第１の領域をアモルファス化する
ような注入エネルギで前記ポリシリコン膜にシリコンお
よび窒素のうちのいずれかをイオン注入することによ
り、前記ポリシリコン膜の第１の領域をアモルファス化
して第２のアモルファスシリコンを形成する工程と、 熱処理を施すことにより前記第１の領域以外の領域のポ
リシリコン膜を種結晶として前記第２のアモルファスシ
リコンをポリシリコンにする工程とを備えた、薄膜トラ
ンジスタの製造方法。 - 【請求項３】 絶縁膜上に形成されたゲート電極と、 前記ゲート電極の一主表面を覆うように形成されたゲー
ト絶縁膜と、 前記ゲート絶縁膜を介して、前記ゲート電極の前記一主
表面を覆うように形成され、チャネル領域および該チャ
ネル領域を挟むように所定の間隔を隔てて形成された１
対のソース／ドレイン領域を有するポリシリコン膜とを
備え、 前記ポリシリコン膜の前記チャネル領域と前記ソース／
ドレイン領域とに位置するすべての結晶の結晶粒径は１
０００Å以上であり、 前記ポリシリコン膜の前記チャネル領域および前記ソー
ス／ドレイン領域の前記ゲート絶縁膜との界面には窒素
が偏析している、薄膜トランジスタ。 - 【請求項４】 チャネル領域と、該チャネル領域を挟む
ソース／ドレイン領域とを含む、絶縁膜上に形成された
ポリシリコン膜と、 前記ポリシリコン膜の前記チャネル領域上に、ゲート絶
縁膜を介して設けられたゲート電極とを備え、 前記ポリシリコン膜の前記チャネル領域および前記ソー
ス／ドレイン領域には結晶粒界が存在せず、かつ、 前記ポリシリコン膜の前記チャネル領域および前記ソー
ス／ドレイン領域の前記ゲート絶縁膜との界面には窒素
が偏析している、薄膜トランジスタ。
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| US08/755,734 US6017781A (en) | 1993-06-10 | 1996-11-25 | Method for making a thin film transistor |
| KR1019980022806A KR100216698B1 (en) | 1993-06-10 | 1998-06-17 | Manufacturing method of the thin film transistor |
| US09/335,691 US6188085B1 (en) | 1993-06-10 | 1999-06-18 | Thin film transistor and a method of manufacturing thereof |
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