JP2006295181A - 半導体素子を形成する方法 - Google Patents
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Abstract
【課題】 ゲートリーク電流の低減。
【解決手段】 本発明による半導体の製造方法は、基板を設ける工程と、誘電体層を基板の上に形成する工程と、アモルファス半導体層を誘電体層の上に成長させる工程と、アモルファス半導体層に不純物をドープする工程と、そして高温処理工程をアモルファス層に施して前記アモルファス半導体から結晶化層を形成する工程とを備える。
【選択図】 図１
【解決手段】 本発明による半導体の製造方法は、基板を設ける工程と、誘電体層を基板の上に形成する工程と、アモルファス半導体層を誘電体層の上に成長させる工程と、アモルファス半導体層に不純物をドープする工程と、そして高温処理工程をアモルファス層に施して前記アモルファス半導体から結晶化層を形成する工程とを備える。
【選択図】 図１
Description
本発明は半導体素子を形成する方法及びこの方法によって形成される半導体素子に関する。
本発明は基本的にどのような所望の集積回路にも適用することができるが、本発明及び本発明の根本的な問題について以下に、ゲート積層構造を参照しながら説明する。
電界効果トランジスタを有する能動半導体構造は回路に広く使用される。図７に示すように、必要なゲート構造には普通、基板５１のゲートチャネル上の縦型ゲート積層構造が設けられる。ゲート積層構造は次の順番で、ゲート誘電体を形成する絶縁層５２と、電界をゲート誘電体を通して、基板１の下層ゲートチャネルに印加するために使用される高濃度半導体層５３と、拡散を防止するために使用され、かつ上部に設けられる高導電率タングステン層５６の良好な接着性界面となる中間層５４，５５と、を含む。上に記載した構造は、例えば特許文献１に開示されている。
電界効果トランジスタを有する能動半導体構造は回路に広く使用される。図７に示すように、必要なゲート構造には普通、基板５１のゲートチャネル上の縦型ゲート積層構造が設けられる。ゲート積層構造は次の順番で、ゲート誘電体を形成する絶縁層５２と、電界をゲート誘電体を通して、基板１の下層ゲートチャネルに印加するために使用される高濃度半導体層５３と、拡散を防止するために使用され、かつ上部に設けられる高導電率タングステン層５６の良好な接着性界面となる中間層５４，５５と、を含む。上に記載した構造は、例えば特許文献１に開示されている。
ゲート構造の寸法を縮小することにより、金属配線５６の電流密度が高くなる。半導体層５３には適切な材料を高濃度にドープして、ゲート積層構造に或る電位が印加された状態でゲート誘電体との界面に形成されるゲート空乏層の厚さを最小化する。半導体層５３への不純物ドープはイオン注入により行われる。不純物分布は、多結晶半導体におけるよりもアモルファス半導体における方がずっと良好に制御することができるので、半導体をアモルファス相として成長させ、そしてアモルファス半導体に不純物をドープする。
上述のゲート積層構造を使用する半導体素子は、大きなリーク電流がゲート積層構造から基板に流れるという不具合を有する。
米国特許出願公開第２００５／００２６４０７号
本発明の目的は半導体素子を形成する方法を提供することにある。本発明の別の目的は少なくとも一つのゲート積層構造を提供することにあり、このゲート積層構造は、小さいゲートリーク電流、または少なくとも適切なゲートリーク電流を実現するように形成されるゲート誘電体層及び不純物半導体層により構成される。
本発明によれば、上に記載した目的及び更に別の目的の内の少なくとも一つが、請求項１の特徴を有する形成方法及び／又は請求項６に示す特徴を有する半導体素子によって解決される。
本発明による方法は、基板を設ける工程と、誘電体層を基板の上に形成する工程と、アモルファス半導体層を誘電体層の上に成長させる工程と、アモルファス半導体層に不純物をドープする工程と、そして高温処理工程を施して前記アモルファス半導体層から結晶層を形成する工程と、を含む。
本発明による半導体素子は少なくとも一つのゲート積層構造を備え、このゲート積層構造は基板の上に配置され、かつ基板と接触する誘電体層を含み、更には誘電体層の上に配置される不純物ドープ結晶半導体層を含む。
本発明の基本的な考え方は、アモルファス半導体の大きな熱膨張率に起因する熱機械応力によって間接的に、ゲート積層構造に半永久的なダメージが生じ、ゲート誘電体層の特性が劣化するという事実を考慮したものになっている。本発明による方法では、半導体層を結晶化させる高温処理工程を使用する。
従属請求項では、形成方法及び半導体素子に対して利点が生じる形で調整及び改善を加える。
好適な調整によれば、本方法は更に、一つ以上の中間層を、次の材料、すなわちチタン、窒化チタン、窒化タングステン、他の金属窒化物、またはタングステンシリサイドから選択される一つの材料を使用して、結晶半導体層の上に堆積させる工程と、そして金属層を中間層の上に堆積させる工程と、を含む。
好適な調整によれば、本方法は更に、一つ以上の中間層を、次の材料、すなわちチタン、窒化チタン、窒化タングステン、他の金属窒化物、またはタングステンシリサイドから選択される一つの材料を使用して、結晶半導体層の上に堆積させる工程と、そして金属層を中間層の上に堆積させる工程と、を含む。
好適な調整によれば、アモルファス半導体層を成長させる工程は、多結晶相を有する多結晶半導体を成長させるサブ工程と、そして多結晶半導体の多結晶相をアモルファス相に重イオンのイオン注入によって変化させるサブ工程と、を含む。別の構成として、アモルファス半導体層はアモルファス相として直接成長させることができる。
好適な調整によれば、少なくとも５秒の、更に好適には１５〜６０秒の高温処理を行なう。
好適な調整によれば、高温は６００℃〜１１００℃の範囲、更に好適には８００℃〜９００℃の範囲である。高温処理時間及び温度の両方によって結晶化を制御するので、上に示す値よりも低い温度または高い温度、及び長い高温処理時間または短い高温処理時間を適用することができる。
好適な調整によれば、高温は６００℃〜１１００℃の範囲、更に好適には８００℃〜９００℃の範囲である。高温処理時間及び温度の両方によって結晶化を制御するので、上に示す値よりも低い温度または高い温度、及び長い高温処理時間または短い高温処理時間を適用することができる。
好適な調整によれば、前記不純物ドープ結晶半導体はドープ多結晶半導体である。
本発明の例示としての実施形態を図に示し、そして次に記述において説明する。
本発明の例示としての実施形態を図に示し、そして次に記述において説明する。
図１はゲート積層構造の部分断面を示している。基板１の上には縦型ゲート積層構造が配置され、この場合の積層構造は、基板１に最も近い構成要素から始まる次の順番で複数の層、すなわちゲート誘電体層２と、ドープ多結晶半導体層３''と、幾つかの中間層４，５と、コンタクトまたは配線を形成する金属層６と、そして最後にキャップ窒化膜７と、を含む。窒化膜または酸化膜スペーサ８は、積層構造の側部に、ゲート誘電体層２を除く全ての層に沿って縦方向に配置することができる。
基板１は、種々の形態で配置されるドレイン領域及びソース領域（図１には示さず）を含む通常の半導体構造を含む。通常、基板１には、正孔による電流が支配的に流れるように不純物がドープされる（ｐ型）、または電子による電流が支配的に流れるように不純物がドープされる（ｎ型）。
ドレイン領域とソース領域との間に配置されるゲート領域の上方では、誘電体層２が基板上に設けられる。この誘電体層２は、基板１を、多結晶半導体層３及び金属層６により形成される導電構造及び配線から絶縁するゲート誘電体を形成する。ゲート誘電体の抵抗は出来る限り大きくして、配線から基板に流れるリーク電流を防止する必要がある。
ゲート誘電体２は非常に薄く形成して配線を流れる電流に起因する電界、または配線に印加される電位によってゲート領域におけるチャネル伝導率が低くなる、または高くなるようにする。通常、ゲート誘電体層２は１０ｎｍ未満の厚さを有する。最小厚さは、ゲート誘電体層をゲート誘電体層が必要最小限の抵抗を有するように形成する必要があるという制約により決まる。シリコン酸化物のような高い誘電率を有する材料によって厚さを薄
くし、かつ抵抗を許容できる値にすることができる。
くし、かつ抵抗を許容できる値にすることができる。
薄いゲート誘電体層２は機械的応力に対して非常に弱いと考えられる。層２の破壊またはほとんどがアモルファスになっている材料の張力によって、これらの材料の実効誘電率及び抵抗が小さくなって、リーク電流が増大する。
上に述べたように、ゲート領域におけるチャネル伝導率は配線６の電界によって制御される。基板１に対する配線６の電位が低いことが幾つかの理由により好ましい。従って、電界を基板１の特性と同様の特性を有する半導体によって形成することが必要になり、特に価電子帯及び伝導帯のエネルギーレベルをほぼ同じにする必要がある。従って、シリコン層３をシリコン系基板１と一緒に使用する。
集積密度が高くなることにより、配線及びコンタクトの横方向の構造サイズが小さくなる。配線部分が有する抵抗による電圧降下を最小化するために、高導電率金属層をドープ多結晶半導体層３上に堆積させる。更に、多結晶半導体層３に不純物を高濃度にドープしてゲート積層構造の抵抗を小さくする。シリコン層３の好適なドープ元素はボロンである。
図２〜６を参照しながら、上記半導体構造を形成する実施形態について以下に説明する。
図２は、少なくとも一つのゲート誘電体層を備える基板１を示している。誘電体層２上には、半導体３、例えばシリコンを成長させ、そしてパターニングして図３に示す構造を形成する。半導体３は以下に示す理由によりアモルファス相として成長させる。
図２は、少なくとも一つのゲート誘電体層を備える基板１を示している。誘電体層２上には、半導体３、例えばシリコンを成長させ、そしてパターニングして図３に示す構造を形成する。半導体３は以下に示す理由によりアモルファス相として成長させる。
半導体構造には不純物を高濃度にドープする必要があることを上に述べた。半導体層３への不純物ドープはイオン注入により行なうことが好ましい。この方法は、単結晶層またはアモルファス層に非常に良好な結果をもたらす。層におけるイオンの平均注入深さ及び注入分布は、イオンの平均速度を利用して容易に調整することができる。イオンは、格子原子との衝突によって層の中で止まる。
しかしながら多結晶層では、イオンが粒界に沿って移動して衝突を起こすことがない、または結晶粒子またはバルク材料におけるよりも衝突が生じ難い。従って、それぞれがドープ元素であるイオンは層の中のずっと深い位置にまで到達する、または最悪の場合は、層を通り抜けて誘電体層２またはゲート領域の下地基板１を汚染する。これらの汚染によって半導体素子の電気特性が劣化する、例えばリーク電流が大きくなり、ゲート下のチャネルがオフする時のトランジスタのオフ抵抗が小さくなる。更に、多結晶層のドープ元素の濃度は均一ではない。これらの理由により、イオン注入による多結晶層３への不純物ドープは推奨されない。
従って、半導体層３をアモルファス状態で成長させて、不純物ドープを図４に示すように、ボロンのイオン注入により行なうことができるようにする。半導体層３を最初に多結晶状態で成長させる場合においては、不純物ドープの前に、例えばゲルマニウムイオンのような重イオンを注入することにより、半導体層３をアモルファスにする。従って、ドープアモルファス半導体層３'が図４に示すように得られる。
次の処理工程では、ドープアモルファス半導体層３'を、例えば放熱器Ｒを使用して高
温Ｈで処理する。この高温は薄い中間層４，５の堆積前に、少なくとも５秒間、好適には１５〜６０秒の間維持する。温度は６００〜１１００℃、好適には８００〜９００℃の範囲である。このプロセス工程の目的は、ドープアモルファス半導体層３'を結晶化して、
ドープ多結晶半導体層３''が図５に示すように得られるようにする。６００℃を超える温
度では、アモルファス半導体材料、特にシリコンが自然に結晶化し始める。
温Ｈで処理する。この高温は薄い中間層４，５の堆積前に、少なくとも５秒間、好適には１５〜６０秒の間維持する。温度は６００〜１１００℃、好適には８００〜９００℃の範囲である。このプロセス工程の目的は、ドープアモルファス半導体層３'を結晶化して、
ドープ多結晶半導体層３''が図５に示すように得られるようにする。６００℃を超える温
度では、アモルファス半導体材料、特にシリコンが自然に結晶化し始める。
半導体層３''の上には、チタン、窒化チタン４、及び／又は窒化タングステン５から成る薄層が、１０ｎｍ未満の厚さで堆積する。これらの中間層４，５の目的は、半導体素子を形成している間に、金属原子または酸素が半導体層３''に拡散するのを防止するためである。更に、金属との半導体層３''の反応を防止する、例えばシリコンがタングステンと反応して制御できない厚さを有するタングステンシリサイド層が形成される現象を防止する。更に、一般的に、金属層６は半導体材料には接着しない。これは特に、シリコン上のタングステン及び銅に当てはまる。中間層４，５は、半導体材料と金属層６との間の接着性導電界面を形成する。更に別の標準のプロセス工程では、金属層６、窒化膜キャップ７、及びスペーサ８が図６に示すように、ゲート積層構造に設けられる。
半導体層の結晶化の必要性について以下に詳細に説明することとする。ゲート構造、例えば図６に示すゲート構造には、素子全体に対する半導体処理の間に、幾つかの高温処理工程が施される。上に記載したように、６００℃以上の温度では、アモルファス半導体３'は必ず自然に多結晶相を形成する。この再結晶化により、半導体３'の密度、従って半導体３が占める容積が変化する。容積変化によって化学的応力が隣接層、すなわちゲート誘電体層２及び被覆薄膜中間層４，５に生じる。隣接層２，４，５にはこの応力によってクラックが生じる可能性がある。
実験によって、薄膜中間層４，５が破壊して半導体層３'が金属層６と直接コンタクト
する状態になっていることが判明した。高温処理工程の間、金属が半導体と、特にこれらの材料がシリコン及びタングステンの場合に反応し、金属シリサイドを形成する。これらのシリサイドはアモルファス半導体層３'内部の半永久的な機械的応力の原因であると考
えられる。アモルファス半導体層３'の上側表面におけるこの機械的応力は、下側表面に
おけるゲート誘電体層２に半導体層３全体を通して非常に大きな影響を及ぼすので、ゲート誘電体層２が歪むことによって素子の品質が低下する。
する状態になっていることが判明した。高温処理工程の間、金属が半導体と、特にこれらの材料がシリコン及びタングステンの場合に反応し、金属シリサイドを形成する。これらのシリサイドはアモルファス半導体層３'内部の半永久的な機械的応力の原因であると考
えられる。アモルファス半導体層３'の上側表面におけるこの機械的応力は、下側表面に
おけるゲート誘電体層２に半導体層３全体を通して非常に大きな影響を及ぼすので、ゲート誘電体層２が歪むことによって素子の品質が低下する。
一旦、再結晶化によって多結晶相が生成されると、半導体層３''は後続の熱処理工程において容積変化を示さない、または非常に小さな容積変化しか示さない。従って、隣接層が後続の高温処理工程において受ける機械的応力が小さくなる。従って、ゲート積層構造の特性は、アモルファス半導体層３'を結晶化して多結晶半導体層３''とすることにより
向上させることができる。従って、ゲート誘電体層２は所望通りに機能し、かつリーク電流が小さくなる、または適切なレベルになる。
向上させることができる。従って、ゲート誘電体層２は所望通りに機能し、かつリーク電流が小さくなる、または適切なレベルになる。
基本的な考え方は、アモルファス半導体をまず不純物ドープに使用し、そしてアモルファス半導体を改質して多結晶半導体を作製して熱的−機械的応力の発生を防止する。
本発明について好適な例示としての実施形態に基づいて上に記載してきたが、本発明はこの実施形態に限定されず、多くの方法によって変形することができる。
本発明について好適な例示としての実施形態に基づいて上に記載してきたが、本発明はこの実施形態に限定されず、多くの方法によって変形することができる。
特に、半導体層材料及び中間層材料は多くの方法によって変えることができる。
１…基板、２…ゲート誘電体層、３…アモルファス半導体層、３'…ドープアモルファス
半導体層、３''…ドープ多結晶半導体層、４，５…中間層、６…金属層、７…窒化膜キャップ、８…スペーサ、Ｈ…熱処理、Ｒ…放熱手段、Ｂ…イオン注入。
半導体層、３''…ドープ多結晶半導体層、４，５…中間層、６…金属層、７…窒化膜キャップ、８…スペーサ、Ｈ…熱処理、Ｒ…放熱手段、Ｂ…イオン注入。
Claims (7)
- （ａ）基板を設ける工程と、
（ｂ）誘電体層を基板の上に形成する工程と、
（ｃ）アモルファス半導体層を誘電体層の上に成長させる工程と、
（ｄ）アモルファス半導体層に不純物をドープする工程と、
（ｅ）高温処理工程をアモルファス層に施して前記アモルファス半導体層から結晶化半導体層を形成する工程とを備える、半導体素子の製造方法。 - （ｆ）一つ以上の中間層を、チタン、窒化チタン、窒化タングステン、他の金属窒化物、またはタングステンシリサイドから選択される一つの材料を使用して、結晶半導体層の上に堆積させる工程と、
（ｇ）金属層を中間層の上に堆積させる工程とをさらに備える、請求項１記載の製造方法。 - アモルファス半導体層を成長させる工程は、
多結晶相を有する多結晶半導体を成長させるサブ工程と、
多結晶半導体の多結晶相をアモルファス相に重イオンのイオン注入によって変化させるサブ工程と、を備える、請求項１記載の製造方法。 - 工程（ｅ）では、少なくとも５秒の、更に好適には１５〜６０秒の高温処理を行なう、請求項１記載の形成方法。
- 工程（ｅ）では、温度は６００℃〜１１００℃、更に好適には８００℃〜９００℃の範囲である、請求項１記載の形成方法。
- 少なくとも一つのゲート積層構造を備える半導体素子であって、ゲート積層構造は基板の上に配置され、かつ基板と接触する誘電体層を含み、更には誘電体層の上に配置される不純物ドープ結晶半導体層を含む、半導体素子。
- 前記不純物ドープ結晶半導体はドープ多結晶半導体である、請求項６記載の半導体素子。
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