CN1855369A - 制造半导体器件的方法 - Google Patents

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Abstract

本发明的方法包括步骤：提供衬底；在衬底的顶部上形成介电层；在介电层的顶部上沉积非晶半导体层；对非晶半导体层掺杂；以及对非晶层施加高温步骤以从所述非晶半导体形成结晶层。

Description

制造半导体器件的方法
技术领域
本发明涉及制造半导体器件的方法和通过该方法制造的半导体器件。
背景技术
尽管本发明原理上可以应用到任何所需的集成电路，但是本发明和其潜在的问题将此后参照栅极叠层(gate stack)进行说明。
具有场效应管的有源半导体结构广泛用于电路中。必要的栅极结构通常在衬底51内的栅极沟道之上设有垂直栅极叠层，如图3所示。栅极叠层以下述顺序包括形成栅极介电层的隔离层52；重掺杂半导体层53，用于通过栅极介电层将电场在衬底1内施加到下面的栅极沟道；中间层54、55，用于防止扩散并提供用于施加到顶部的高导电钨层56的良好粘合界面。如上所述的结构公开在例如US 2005026407中。
栅极结构的缩小的尺寸导致在金属线56内具有更高的电流密度。半导体层53用适当材料高掺杂，以在栅极叠层处施加特定的电势时最小化在栅极介电层的界面处形成的栅极耗尽层的厚度。半导体层3的掺杂通过离子注入实现。由于掺杂曲线(doping profile)在非晶比在多晶半导体内显著更好地进行控制，以非晶相沉积和掺杂半导体。
不利的是，使用上述栅极叠层的半导体器件具有来自栅极叠层到衬底内的较高的漏电流。
发明内容
本发明的目的是提供一种制造半导体器件的方法。本发明的另外的目的在于提供一种半导体器件，所述半导体器件具有至少一个栅极叠层，包括栅极介电层和掺杂半导体层，所述栅极叠层以提供低或者至少适当栅极漏电流的方式制造。
根据本发明，上述目的至少之一和其它目的通过具有权利要求1的特征的制造方法和/或者通过具有权利要求6的特征的半导体器件来解决。
本发明的方法包括步骤：提供衬底；在衬底的顶部上形成介电层；在介电层的顶部上沉积非晶半导体层；对非晶半导体层掺杂；以及施加高温以在所述非晶半导体层之外形成结晶层。
本发明的半导体器件包括：至少一个栅极叠层，所述栅极叠层放置在衬底的顶部上，并包括与所述衬底接触的介电层，还包括安置在介电层上的晶体掺杂半导体层。
本发明的基本思想基于这样的事实：由于非晶半导体的较大的热膨胀系数的缘故所导致的热机械应力间接导致栅极叠层内的永久损坏，降低了介电栅极层的属性。本发明的方法使用高温步骤结晶所述半导体层。
从属权利要求对所述制造方法和半导体器件给出了有利的改进和改良。
根据优选的改进，所述方法还包括步骤：在晶体半导体层的顶部上用从下述的材料之一选出的材料沉积一个或者更多的中间层：钛、氮化钛、氮化钨、其它金属氮化物或者硅化钨；和在中间层的顶部上沉积金属层。
根据所述方法的优选的改进，沉积非晶半导体层的步骤包括子步骤：沉积具有多晶相的多晶半导体；和通过重离子的离子注入将多晶半导体的多晶相改变为非晶相。可选地，非晶半导体可以以非晶相直接沉积。
根据优选的改进，施加高温至少5秒，更为优选地施加高温15至60秒。
根据优选的改进，高温在600℃至1100℃的范围内，更为优选地是800℃至900℃的范围内。作为施加持续时间和温度控制，可以分别施加结晶更低或者更高的温度以及更长或者更短的施加持续时间。
根据优选的改进，所述结晶掺杂半导体是多晶掺杂半导体。
本发明的典型实施例显示在附图中并在下述说明中更加详细地说明。
附图说明
图1形式地显示了根据本发明的实施例的栅极叠层的部分截面图；
图2a-2e显示了本发明的实施例的步骤；
图3显示了公知的栅极叠层。
在图1、2中，相同的参考标记表示相同或者功能等同的部分。
附图标记：
1衬底
2介电栅极层
3非晶半导体层
3’掺杂非晶半导体层
3”掺杂多晶半导体层
4，5中间层
7氮化物盖层
8隔板
H热处理
R散热装置
B离子注入
51衬底
52介电栅极层
53掺杂非晶半导体层
54，55中间层
56金属层
57氮化物盖层
58隔板
具体实施方式
图1显示了栅极叠层的部分截面图。在衬底1上，垂直栅极叠层放置有以最靠近衬底1的一层开始以下述顺序的层：栅极介电层2、掺杂多晶半导体层3”、一些中间层4、5，形成接触或者导线的金属层6和最后的盖层氮化物7。氮化物或者氧化物隔板(spacer)8可以沿着除了栅极介电层2之外的所有层垂直设置在叠层的侧面处。
衬底1包含典型的半导体结构，包括以不同方式安置的漏区和源区(图1中未示出)。通常，衬底1是正(p-类型)掺杂或者负(n-类型)掺杂的。
在放置于漏区和源区之间的栅极区之上，介电层2设置在衬底上。此介电层2形成将衬底1从可导结构隔离的栅极介电层，以及通过多晶半导体层3和金属层6形成的导线。栅极介电层的电阻必须尽可能地高以避免来自导线的漏电流进入衬底。
栅极介电层2必须形成得非常薄，这样在栅极区内，由于线中的电流或者施加到线上的电势的缘故，电场可能减小或者增加导电性。典型地，栅极介电层2具有小于10nm的厚度。由于必须获得栅极介电层的最小电阻的限制给出了最小的厚度。诸如二氧化硅的高介电常数允许较小的厚度和可接受的电阻。
薄介电栅极层2被假设对机械应力非常敏感。层2中的断裂或者大部分非晶材料内的张力减小了它们的有效介电常数和电阻，导致了更高的漏电流。
如上所述，栅极区的导电性通过线6内的电场控制。线6相对于衬底1的低电势由于几个原因而是优选的。因此，就必须通过具有与衬底1的属性相似的属性的半导体提供电场，特别是价带和导带的能级应当几乎相同。因此，硅层3与硅基衬底1一起使用。
由于高的集成密度，减小了线和触点的侧向结构尺寸。为了最小化布线中的电阻电压降，高导电金属层沉积在掺杂多晶半导体层3上。此外，多晶半导体层3高掺杂，这样栅极叠层的电阻减小。硅层3的优选掺杂介质是硼。
用图2a-2e，将在下面说明形成上述的半导体结构的实施例。
图2a显示了设有至少一个栅极介电层的衬底1。在介电层2的顶部上，沉积例如硅的半导体3，并形成结构，这样提供了如图2b所示的结构。半导体3出于下面解释的原因在非晶相内沉积。
如上所提及，半导体结构必须高掺杂。半导体层3的掺杂优选地通过离子注入进行。该方法提供了用于单晶或者非晶层的非常好的结果。所述层中的离子的平均注入深度和分布可以很容易通过离子的平均速度调节。离子由于与晶格原子碰撞的缘故停止在所述层中。
但是，在多晶层内，显示了离子可以沿着晶粒的边界迁移，比在晶粒或者体材料内的碰撞少或者没有。这样，各离子掺杂介质可以更深地穿透到所述层内或者在最坏的情况下通过所述层并污染栅极区内的介电层2或者下面的衬底1。这些污染物导致半导体器件的例如漏电流、栅极沟道的截止电阻等的电学特性下降。此外，多晶层内的掺杂剂的水平是非均匀的。由于这些原因，不建议通过离子注入对多晶层3进行掺杂。
因此，以非晶态沉积半导体层3，这样掺杂可以通过离子注入B来实现，如图2c中所描述。在半导体层3初始沉积在多晶态内时，在掺杂之前，半导体层3通过诸如锗离子的重离子注入来形成非晶。这样获得了掺杂的非晶半导体层3’，如图2c所示。
在下述处理步骤中，被掺杂的非晶半导体层3’在通过例如散热器R施加的高温H上进行处理。在沉积薄中间层4、5之前，此高温保持至少五秒钟，优选地在从15至60秒的范围中。温度在600-1100℃的范围内，优选地在范围800-900℃之内。此工艺步骤的目的是对被掺杂的非晶半导体层3’结晶，这样获得被掺杂的多晶半导体层3”，参看图2d。在600℃的温度之上，非晶半导体材料特别地是硅立即开始结晶。
在半导体层3”的顶部上，钛、氮化钛4和/或者氮化钨5的薄层以小于10nm的厚度沉积。这些中间层4、5的目的是防止在半导体器件的制造期间金属原子或者氧扩散到半导体层3”内。此外，防止了半导体3”与金属的反应，例如，硅将与钨反应形成具有不可控厚度的硅化钨。此外，通常，金属层6不能粘附到半导体材料上。这对于硅上的钨和铜的情况尤其如此。中间层4、5是在半导体材料和金属材料6之间形成粘性、导电界面。在另外的标准工艺步骤中，金属层6、氮化物盖层7和隔板8设置到栅极叠层，如图2e所示。
此后将详细说明半导体层的结晶的必要性。栅极结构，例如在图2e中所描述的栅极结构在整个器件的半导体处理期间被暴露给几个高温步骤。如上所述，在等于或者高于600℃的温度上，任何非晶半导体3’将立即形成多晶相。此重结晶导致半导体3’的密度的改变，并由此通过半导体层3所占据的体积改变。体积的改变导致相邻层，即栅极介电层2和覆盖的薄中间层4、5中的机械应力。相邻层2、4、5由于此应力可能有裂纹。
试验显示，薄中间层4、5破裂，这样半导体层3’与金属层6直接接触。在高温步骤期间，金属与半导体反应，特别是在硅和钨的情况下，形成金属硅化物。这些硅化物被认为是导致在非晶半导体层3’之内出现永久机械应力的原因。在非晶半导体层3’的上表面处的此机械应力令人惊讶地影响下表面上至整个半导体层3处的介电栅极层2，并因此，通过变形介电栅极层2降低了所述器件的质量。
一旦重新结晶到多晶相，半导体层3”在后续的热处理步骤期间不显示或者只显示较小的体积变化。这样，相邻的层在后面的高温步骤中承受较低的机械应力。因此，栅极叠层的属性可以通过将非晶半导体层3’结晶到多晶半导体层3”而改进。然后，栅极介电层2如所需那样执行，漏电流处于较低或者适当的水平。
原理思想是首先使用非晶半导体用于掺杂并在多晶态中转变非晶半导体，以避免热机械应力。
尽管本发明基于优选的典型实施例在上面进行了描述，但是不限于此实施例，而是可以用不同的方式来修改。
特别地，半导体层和中间层材料可以用不同的方式改变。

Claims (7)

1.一种制造半导体器件的方法，包括步骤：
(a)提供衬底；
(b)在衬底的顶部上形成介电层；
(c)在介电层的顶部上形成非晶半导体层；
(d)对非晶半导体层掺杂；以及
(e)对非晶层施加高温步骤以从所述非晶半导体层形成结晶半导体层。
2.根据权利要求1所述的方法，还包括步骤：
(f)在晶体半导体层的顶部上用从下述的材料之一选出的材料沉积一个或者更多的中间层：钛、氮化钛、氮化钨、其它金属氮化物或者硅化钨；和
(g)在中间层的顶部上沉积金属层。
3.根据权利要求1所述的方法，其中沉积非晶半导体层的步骤包括子步骤：
沉积具有多晶相的多晶半导体；和
通过重离子的离子注入将多晶半导体的多晶相改变为非晶相。
4.根据权利要求1所述的方法，其中在步骤(e)中，施加高温至少5秒，更为优选地施加高温15至60秒。
5.根据权利要求1所述的方法，其中在步骤(e)中高温在600℃至1100℃的范围内，更为优选地是800℃至900℃的范围内。
6.一种半导体器件包括：至少一个栅极叠层，所述栅极叠层放置在衬底的顶部上，并包括与所述衬底接触的介电层，还包括安置在介电层上的晶体掺杂半导体层。
7.根据权利要求6所述的半导体，其中所述晶体掺杂半导体是多晶掺杂半导体。
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