CN1716617A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN1716617A
CN1716617A CNA2005100594049A CN200510059404A CN1716617A CN 1716617 A CN1716617 A CN 1716617A CN A2005100594049 A CNA2005100594049 A CN A2005100594049A CN 200510059404 A CN200510059404 A CN 200510059404A CN 1716617 A CN1716617 A CN 1716617A
Authority
CN
China
Prior art keywords
channel region
semiconductor device
region
conduction type
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005100594049A
Other languages
English (en)
Inventor
坪井真三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Liguid Crystal Advanced Technology Development Center K K
Original Assignee
Liguid Crystal Advanced Technology Development Center K K
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Liguid Crystal Advanced Technology Development Center K K filed Critical Liguid Crystal Advanced Technology Development Center K K
Publication of CN1716617A publication Critical patent/CN1716617A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B5/00—Measuring for diagnostic purposes; Identification of persons
    • A61B5/02—Detecting, measuring or recording pulse, heart rate, blood pressure or blood flow; Combined pulse/heart-rate/blood pressure determination; Evaluating a cardiovascular condition not otherwise provided for, e.g. using combinations of techniques provided for in this group with electrocardiography or electroauscultation; Heart catheters for measuring blood pressure
    • A61B5/024—Detecting, measuring or recording pulse rate or heart rate
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B5/00—Measuring for diagnostic purposes; Identification of persons
    • A61B5/0002—Remote monitoring of patients using telemetry, e.g. transmission of vital signals via a communication network
    • A61B5/0004—Remote monitoring of patients using telemetry, e.g. transmission of vital signals via a communication network characterised by the type of physiological signal transmitted
    • A61B5/0006—ECG or EEG signals
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B5/00—Measuring for diagnostic purposes; Identification of persons
    • A61B5/0002—Remote monitoring of patients using telemetry, e.g. transmission of vital signals via a communication network
    • A61B5/0004—Remote monitoring of patients using telemetry, e.g. transmission of vital signals via a communication network characterised by the type of physiological signal transmitted
    • A61B5/0008—Temperature signals
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B5/00—Measuring for diagnostic purposes; Identification of persons
    • A61B5/0002—Remote monitoring of patients using telemetry, e.g. transmission of vital signals via a communication network
    • A61B5/0015—Remote monitoring of patients using telemetry, e.g. transmission of vital signals via a communication network characterised by features of the telemetry system
    • A61B5/0022—Monitoring a patient using a global network, e.g. telephone networks, internet
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B5/00—Measuring for diagnostic purposes; Identification of persons
    • A61B5/01—Measuring temperature of body parts ; Diagnostic temperature sensing, e.g. for malignant or inflamed tissue
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B5/00—Measuring for diagnostic purposes; Identification of persons
    • A61B5/74—Details of notification to user or communication with user or patient ; user input means
    • A61B5/742—Details of notification to user or communication with user or patient ; user input means using visual displays
    • A61B5/7445—Display arrangements, e.g. multiple display units
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B5/00—Measuring for diagnostic purposes; Identification of persons
    • A61B5/74—Details of notification to user or communication with user or patient ; user input means
    • A61B5/7475—User input or interface means, e.g. keyboard, pointing device, joystick
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Abstract

一种半导体装置(3)，其中基本上整个沟道区(18)为局部耗尽型，包括在基板(10)的一个表面侧上设置的半导体层(14)，在半导体层(14)中设置的具有第一导电类型的沟道区(18)，在半导体层中设置的具有第二导电类型的高浓度扩散区(28、30)，该高浓度扩散区与沟道区相邻，面向沟道区的两侧，并且相互分离，与沟道区(18)连接以固定沟道区(18)电位的具有第一导电类型的体端子(32)，在沟道区(18)上设置的绝缘体(34)，设置在绝缘体(34)上以覆盖沟道区(18)的栅极电极(36)，以及布置在沟道区的端部(22)以及也在半导体层(14)的端部并且其中包含具有第一导电类型的杂质的沟道边缘部分。

Description

半导体装置及其制造方法
发明背景
本发明涉及半导体装置及其制造方法，更具体地，涉及用在液晶显示装置中的薄膜晶体管及其制造方法。
包括在衬底上设置的半导体层中形成的场效应晶体管的所谓的薄膜晶体管(TFT)用作开关装置，例如，驱动液晶显示装置用于显示操作。
图12A和12B示出了根据现有技术的薄膜晶体管1的例子。图12A是透视图，图12B是沿图12A所示的剖面线12B-12B所截取的在沟道宽度方向上的剖面图。通过下层绝缘体12，例如，二氧化硅膜(SiO2)，在例如玻璃基板的基板10上形成半导体层14。例如，半导体层14为具有较大晶粒的多晶硅层。例如，包括沟道区18、源极28和漏极30、在沟道区18上形成的栅极绝缘体34以及在栅极绝缘体34上形成的栅极电极36的薄膜晶体管1形成到半导体层14。这种具有在半导体层14上形成的栅极电极36的薄膜晶体管1被称作顶栅型(top gate type)薄膜晶体管。在例子中，使用具有厚度为200nm的半导体层14的基板。
在薄膜晶体管1中，如图12B所示，沿沟道宽度方向在沟道区18的横截面的每一端，体的侧壁表面具有锥形形状而不是成直角形状(参见，例如，美国专利No.5,739,574)，并且沟道区18(在上述美国专利中的9，并且在下文相同)包括平坦的沟道部分19和锥形部分20(13a)。在上述美国专利中，薄膜晶体管1具有锥形部分20(台地13a)并且为每一个锥形部分20(13a)形成比平坦部分19(9)更厚的栅极氧化膜34(21，18)，由此，缓和在每个锥形部分20处的电场密度(electric field concentration)。
然而，最好在薄膜晶体管1中的沟道区18的每个端部具有成直角的形状，以便促进小型化。然而，实际上，在当前的制造工艺中不可避免地在沟道区18的每个端部产生锥形部分20，并且在基板10内或基板10之间，不能把端部的锥角控制为固定值。也就是说，由于制造工艺中的变化引起在每个端部的锥角变化，并且已经揭示出锥角的这种变化影响薄膜晶体管1的特性，例如，阈值和亚阈值特性。特别是，当薄膜晶体管1用作局部耗尽型晶体管时，已经明确这种变化的影响是相当大的。在局部耗尽型晶体管中，并不是在沟道区18中的半导体层的整个膜厚度(体膜厚度)形成耗尽层，而是在工作中在膜厚度的一部分中形成耗尽层。局部耗尽型晶体管与完全耗尽型晶体管相比可以提高穿通击穿电压，对于高击穿电压晶体管和/或小型化是有利的。
图13示出了根据现有技术的局部耗尽型n沟道薄膜晶体管1的漏极电流-栅极电压(I-V)的例子。横轴表示栅极电压，纵轴表示漏极电流。虽然从栅极电压大约大于-1V之后漏极电流开始随着栅极电压变大而增加，但是在饱和以前出现了″鼓起″的曲线变形，如在图中由圆包围的部分所示。产生鼓起是由于存在锥形部分20。也就是说，随着栅极电压沿正向增加，在沟道区18中形成耗尽层，并且漏极电流开始流动。随着栅极电压进一步增加，在平坦的沟道部分19中耗尽层的深度变得更大，然后漏极电流变得更大。然而，在锥形部分20中，因为半导体层14的厚度从0变化到体膜厚度，所以在半导体层14的厚度较薄的锥形部分20的一部分中，整个厚度作为具有较低栅极电压的耗尽层。也就是说，锥形部分20完全耗尽了，并且耗尽层不能更进一步扩大。结果，在如图13所示的I-V特性中产生鼓起。
当在沟道区18中的杂质浓度较高时，或者当体膜厚度比耗尽层的深度更大时，类似于栅极电压较低的例子，形成局部耗尽型晶体管。图14是示出了在沟道区18中的杂质浓度与最大耗尽层深度之间的关系的图。换句话说，这是示出了完全耗尽型与局部耗尽型之间的边界的图。在图14中，在曲线下面形成完全耗尽型(FD)，在曲线上面形成局部耗尽型(PD)。例如，当沟道区18中的杂质浓度为1×1017atoms/cm3时，最大耗尽层深度为大约100nm。在这种情况下，如果体膜厚度为200nm，则平坦的沟道部分19为局部耗尽型。然而，半导体层的膜厚度小于100nm的锥形部分20的一部分已成为完全耗尽型。在薄膜晶体管中，当在体膜厚度小于100nm与厚度不小于100nm的两个体区域中完全耗尽型与局部耗尽型共存时，已经揭示出这种共存是引起阈值或亚阈值特性变化的因素。
如上所述，在薄膜晶体管中，重要的是控制每个沟道区18的端部，即，每个锥形部分20，以便稳定器件的特性并提高可靠性。美国专利No.6,184,556 B1公开了一种即使基板电位是浮动电位，也能够提高源极与漏极之间的击穿电压并实现高可靠性和高迁移率的半导体装置。半导体装置具有防止形成沟道的耗尽层延伸到每个沟道区的端部的阻塞区。在阻塞区中掺杂与源极和漏极的导电类型相反的杂质。此外，美国专利No.6,753,549 B2公开了将锥形部分的角度设置为60度或以上，以便抑制薄膜晶体管特性中的不规则性，赋予锥形部分绝缘特性，或在锥形部分中掺杂赋予与源极和漏极的导电类型相反的导电类型的杂质的技术。此外，美国专利申请No.2001/003671OA1公开了通过LOCOS(硅的局部氧化)控制锥形部分的角度的技术。然而，这些专利没有关于控制基板电位的说明。
为了解决上述问题，存在对一种半导体装置及其制造方法的需求，该半导体装置及其制造方法能够控制基板电位，基本上形成整个沟道区作为局部耗尽型而不管沟道区端部的锥角大小，并且改善由于完全耗尽型和局部耗尽型区两者的存在所引起的薄膜晶体管的特性不规则性。
发明概述
通过根据下面阐述的本发明的半导体装置及其制造方法，可以解决上述问题。
根据本本发明的一个方案，半导体装置包括：设置在基板的一个表面侧上的半导体层；在半导体层中设置的具有第一导电类型的沟道区；在半导体层中设置的具有第二导电类型的高浓度扩散区，该高浓度扩散区与沟道区相邻，面向沟道区的两侧，并且相互分离；与沟道区连接以固定沟道区的电位的具有第一导电类型的体端子(bodyterminal)；设置在沟道区上的绝缘体；在绝缘体上设置的覆盖沟道区的栅极电极；以及布置在沟道区的端部和半导体层的端部并且其中包含具有第一导电类型的杂质的沟道边缘部分。
根据本发明的另一个方案，半导体装置包括：设置在基板的一个表面侧上的半导体层；在半导体层中设置的具有第一导电类型的沟道区；在半导体层中设置的具有第二导电类型的低浓度扩散区，该低浓度扩散区与沟道区相邻，面向沟道区的两侧，并且相互分离；在每个低浓度扩散区外侧的半导体层中设置的具有第二导电类型的高浓度扩散区；与沟道区连接以固定沟道区的电位的具有第一导电类型的体端子；设置在沟道区上的绝缘体；在绝缘体上设置的覆盖沟道区的栅极电极；以及布置在沟道区的端部和半导体层的端部并且其中包含具有第一导电类型的杂质的沟道边缘部分。
根据本发明的再一个方案，半导体装置包括：设置在基板的一个表面侧上的半导体层；以及在半导体层中设置的第一和第二半导体器件，第一半导体器件包括：在半导体层中设置的具有第一导电类型的第一沟道区；在半导体层中设置的具有第二导电类型的第一高浓度扩散区，该第一高浓度扩散区与第一沟道区相邻，面向沟道区的两侧，并且相互分离；与第一沟道区连接以固定第一沟道区的电位的具有第一导电类型的第一体端子；设置在第一沟道区上的第一绝缘体；设置在第一绝缘体上的覆盖第一沟道区的第一栅极电极；以及布置在第一沟道区的端部和半导体层的端部并且其中包含具有第一导电类型的杂质的第一沟道边缘部分，第二半导体器件包括：在半导体层中设置的具有第二导电类型的第二沟道区；在半导体层中设置的具有第一导电类型的第二高浓度扩散区，该第二高浓度扩散区与第二沟道区相邻，面向沟道区的两侧，并且相互分离；与第二沟道区连接以固定第二沟道区的电位的具有第二导电类型的第二体端子；设置在第二沟道区上的第二绝缘体；在第二绝缘体上设置的并覆盖第二沟道区的第二栅极电极；以及布置在第二沟道区的端部和半导体层的端部并且其中包含具有第二导电类型的杂质的第二沟道边缘部分。
根据本发明的再一个方案，半导体装置包括：设置在基板的一个表面侧上的半导体层；以及在半导体层中设置的第一和第二半导体器件，第一半导体器件包括：在半导体层中设置的具有第一导电类型的第一沟道区；在半导体层中设置的具有第二导电类型的第一低浓度扩散区，该第一浓度扩散区与第一沟道区相邻，面向第一沟道区的两侧，并且相互分离；在每个第一低浓度扩散区外侧的半导体层中设置的具有第二导电类型的第一高浓度扩散区；与第一沟道区连接以固定第一沟道区的电位的具有第一导电类型的第一体端子；设置在第一沟道区上的第一绝缘体；设置在第一绝缘体上的覆盖第一沟道区的第一栅极电极；以及布置在第一沟道区的端部和半导体层的端部并且其中包含具有第一导电类型的杂质的第一沟道边缘部分，第二半导体器件包括：在半导体层中设置的具有第二导电类型的第二沟道区；在半导体层中设置的具有第一导电类型的第二低浓度扩散区，该第一低浓度扩散区与第二沟道区相邻，面向第二沟道区的两侧，并且相互分离；在每个第二低浓度扩散区外侧的半导体层中设置的具有第一导电类型的第二高浓度扩散区；与第二沟道区连接以固定第二沟道区的电位的具有第二导电类型的第二体端子；设置在第二沟道区上的第二绝缘体；在第二绝缘体上设置的并覆盖第二沟道区的第二栅极电极；以及布置在第二沟道区的端部和半导体层的端部并且其中包含具有第二导电类型的杂质的第二沟道边缘部分。
根据本发明的再一个方案，半导体装置包括：设置在基板的一个表面侧上的半导体层；在半导体层中设置的具有第一导电类型的沟道区；在半导体层中设置的具有第二导电类型的高浓度扩散区，该高浓度扩散区与沟道区相邻，面向沟道区的两侧，并且相互分离；与沟道区连接以固定沟道区的电位的具有第一导电类型的体端子；设置在沟道区上的绝缘体；在绝缘体上设置的覆盖沟道区的栅极电极；以及布置在沟道区的端部和半导体层的端部并且基本上绝缘的沟道边缘部分。
根据本发明的再一个方案，半导体装置包括：设置在基板的一个表面侧上的半导体层；在半导体层中设置的具有第一导电类型的沟道区；在半导体层中设置的具有第二导电类型的低浓度扩散区，该低浓度扩散区与沟道区相邻，面向沟道区的两侧，并且相互分离；在每个低浓度扩散区外侧的半导体层中设置的具有第二导电类型的高浓度扩散区；与沟道区连接以固定沟道区的电位的具有第一导电类型的体端子；设置在沟道区上的绝缘体；在绝缘体上设置的覆盖沟道区的栅极电极；以及布置在沟道区的端部和半导体层的端部并且基本上绝缘的沟道边缘部分。
根据本发明的另一个方案，半导体装置制造方法包括：通过对在基板的一个表面侧上形成的半导体膜进行构图来形成具有第一导电类型的器件区；在器件区上形成栅极绝缘体；通过覆盖器件区的一部分在栅极绝缘体上形成栅极电极；在邻近栅极电极外侧的器件区中形成具有第二导电类型的高浓度扩散区；在也是不同于低浓度扩散区和高浓度扩散区的栅极电极外侧的器件区中形成具有第一导电类型的体端子；以及把具有第一导电类型的杂质加入到用栅极电极覆盖的器件区的端部中，该器件区是一个排除与高浓度扩散区和体端子接触的部分的区域。
在随后的说明中将阐述本发明的其它优点，通过说明一部分将显而易见，或通过实践本发明而领会。通过在下文特别指出的方法和组合，可以实现并获得本发明的优点。
附图简介
被引入并组成本说明书的一部分的附图示出了本发明的实施例，并且与以上给出的概述和下面给出的实施例的详细介绍一起用来说明本发明的原理。
图1A和1B是示出根据本发明第一实施例的薄膜晶体管的实例的图，其中图1A是平面图，图1B是沿图1A中的剖面线1B-1B截取的在沟道宽度方向上的剖面图；
图2A和2B是示出根据第一实施例的薄膜晶体管制造方法的实例的工艺剖面图，其中图2A是沿图1A中的剖面线2A-2A截取的在沟道长度方向上的剖面图，图2B是沿图1A中的剖面线1B-1B截取的在沟道宽度方向上的剖面图；
图3A和3B是示出接着图2A和2B根据第一实施例的薄膜晶体管制造方法的工艺剖面图，其中图3A是沿图1A中的剖面线2A-2A截取的在沟道长度方向中上的剖面图，图3B是沿图1A中的剖面线1B-1B截取的在沟道宽度方向上的剖面图；
图4A和4B是示出接着图3A和3B根据第一实施例的薄膜晶体管制造方法的工艺剖面图，其中图4A是沿图1A中的剖面线2A-2A截取的在沟道长度方向上的剖面图，图4B是沿图1A中的剖面线1B-1B截取的在沟道宽度方向上的剖面图；
图5A和5B是示出接着图4A和4B根据第一实施例的薄膜晶体管制造方法的工艺剖面图，其中图5A是沿图1A中的剖面线2A-2A截取的在沟道长度方向上的剖面图，图5B是沿图1A中的剖面线1B-1B截取的在沟道宽度方向上的剖面图；
图6A和6B是示出接着图5A和5B根据第一实施例的薄膜晶体管制造方法的工艺剖面图，其中图6A是沿图1A中的剖面线2A-2A截取的在沟道长度方向上的剖面图，图6B是沿图1A中的剖面线1B-1B截取的在沟道宽度方向上的剖面图；
图7A和7B是示出接着图6A和6B根据第一实施例的薄膜晶体管制造方法的工艺剖面图，其中图7A是沿图1A中的剖面线2A-2A截取的在沟道长度方向上的剖面图，图7B是沿图1A中的剖面线1B-1B截取的在沟道宽度方向上的剖面图；
图8是示出根据第一实施例的薄膜晶体管的漏极电流-栅极电压特性的实例的图；
图9A、9B和9C是示出根据第一实施例的修改的薄膜晶体管的实例的图，其中图9A是平面图，图9B是沿图9A中的剖面线9B-9B截取的在沟道宽度方向上的剖面图，而图9C是沿图9A中的剖面线9C-9C截取的在沟道长度方向上的剖面图；
图10是示出根据第一实施例的修改的薄膜晶体管的漏极电流-栅极电压特性的实例的图；
图11A和11B是示出根据本发明第二实施例的薄膜晶体管的实例的图，其中图11A是平面图，图11B是沿图11A中的剖面线11B-11B截取的在沟道宽度方向上的剖面图；
图12A和12B是示出常规薄膜晶体管的图，其中图12A是透视图，而图12B是沿图12A中的剖面线12B-12B截取的在沟道宽度方向上的剖面图；
图13是示出了常规薄膜晶体管的漏极电流-栅极电压特性的实例的图；以及
图14是示出在薄膜晶体管中体杂质浓度与最大耗尽层深度之间的关系的图。
发明的详细说明
现在将参考附图详细说明根据本发明的实施例。在图中，相同的参考数字表示相同或对应部分。
第一实施例
图1示出了根据第一实施例的顶栅型薄膜晶体管3的实例。图1A是平面图，图1B是沿图1A的剖面线1B-1B截取的在沟道宽度方向上的剖面图。通过下层绝缘体12，例如，二氧化硅膜(SiO2)，在例如玻璃基板的支撑基板10上形成半导体层14。通过蚀刻到形成器件的区域中，来处理半导体层14。在半导体层14中形成具有体端子结构的薄膜晶体管3。具有体端子结构的薄膜晶体管3包括，例如，在半导体层14中形成的沟道区18、源极28和漏极30、体端子32、在沟道区18上形成的栅极绝缘体34、在栅极绝缘体34上形成的栅极电极36，以及其它部分。体端子32用来固定沟道区18的电位，并稳定薄膜晶体管3的特性。图1B示出了沿图1A的剖面线1B-1B截取的在沟道宽度方向上薄膜晶体管3的剖面图。在半导体层14中形成的沟道区18包括具有锥形形状的沟道边缘部分22和具有平面形状的平坦的沟道部分19。将具有与源极28和漏极30不同类型的导电杂质掺杂到每个沟道边缘部分22，并且把杂质浓度控制到预定值。再者，最好控制由图1A中的22b表示的沟道边缘部分中的杂质浓度，该沟道边缘部分即从沟道区18中拉出体端子32的部分的半导体区域14的端部，也是锥形部分并且是类似于沟道边缘部分22用栅极电极36覆盖的部分。通过用这样的方式控制沟道边缘部分22中的杂质浓度，可以减小薄膜晶体管3中的制造差异，改善成品率，并且可以稳定薄膜晶体管3的特性。
现在以n沟道晶体管为例参考图2A和2B到图7A和7B说明薄膜晶体管3的制造工艺。在图2A和2B到图7A和7B中，每个图A是沿图1A中的剖面线2A-2A截取的并且与图1B垂直的，在沟道长度方向上的剖面图，每个图B是沿图1A中的剖面线1B-1B截取的在沟道宽度方向上的剖面图。
(1)首先，形成作为薄膜晶体管3的起始材料的半导体基板100。如图2A和2B所示，例如，通过等离子体CVD在支撑基板10例如玻璃基板上形成下层绝缘体12，例如，二氧化硅膜。通过等离子体CVD在下层绝缘体12上形成半导体层14，例如，非晶硅膜。通过等离子体CVD在半导体层14的表面上形成覆盖绝缘体16，例如，二氧化硅膜。然后，利用结晶装置(未示出)通过覆盖绝缘体16用具有所希望的光强分布的激光照射半导体层14，以便半导体层14结晶为包括较大晶粒的半导体膜。激光是利用均匀化例如受激准分子激光以提供均匀的光强度，并且通过使用移相器调相形成光强分布，而得到的能量光束。以这种方式，形成半导体基板100。
例如，玻璃基板、石英基板、诸如硅的半导体基板、塑料基板和陶瓷基板可以用作支撑基板10。下层绝缘体12是防止来自下层基板10的杂质扩散到半导体层14中的膜，并且在结晶过程中具有热储存作用，以及例如二氧化硅膜(SiO2膜)或氮化硅膜(SiN膜)可以用作下层绝缘体12。
半导体层14是其中形成薄膜晶体管3的膜，可以使用硅膜，例如，非晶硅膜或多晶硅膜，通过任何结晶方法使膜结晶为具有较大晶粒的多晶膜。在结晶中，可以掺杂杂质(掺杂剂)，例如硼，以便调整薄膜晶体管3的阈值。半导体层14是结晶硅层，并且其杂质浓度为，例如，2×1015atoms/cm3到1×1018atoms/cm3。在本实施例中所用的半导体层14，厚度为200nm以及杂质浓度为1×1017atoms/cm3。
例如，SiO2膜或SiN膜可以用作覆盖绝缘体16。覆盖绝缘体16是具有一种功能的膜，该功能是储存在结晶过程中由照射激光所给予的热量，并且它是，例如，SiO2膜或SiN膜。
(2)随后，进行半导体层14的分离，以便形成器件区。具体地，通过光刻和蚀刻处理半导体层14，以便形成如图3A和3B所示的器件区。虽然最好器件区的每一端的侧壁具有成直角的形状，但是实际上形成了锥形部分20，如上所述。
(3)然后，在除去半导体层14上的覆盖绝缘体16之后，在整个表面上淀积栅极绝缘体34。例如，可以使用SiO2膜、SiN膜或氮氧化硅膜(SiON膜)作为栅极绝缘体34。然后，在栅极绝缘体34上淀积作为栅极电极材料的导电膜。作为栅极电极材料，可以使用，例如，其中高浓度掺杂磷(P)，砷(As)等的n+多晶硅，或含有钨(W)、钽(Ta)、钛(Ti)等作为主要成分的导电材料。通过光刻和蚀刻对栅极电极材料进行构图，由此形成栅极电极36(图4A和4B)。
(4)然后，形成比源极和漏极杂质浓度更低的LDD或扩散(extension)(在下文中将称为LDD)，以改善薄膜晶体管的击穿电压特性。具体地，以栅极电极36作为掩模，以低能量把例如As的n型杂质离子注入到半导体层14中，以便进行用于形成LDD的掺杂25(图4A)。
(5)此外，在整个表面上淀积绝缘体38，例如，SiN膜，并且通过各向异性干蚀刻以自对准的方式在栅极电极36的每个侧壁部分上形成侧壁绝缘体38。以栅极电极36和每个侧壁绝缘体38作为掩模，在更高的能量下，以比LDD更高的浓度把n型杂质例如As离子注入到半导体层14中，以便进行用于形成源极和漏极的掺杂27和29(图5A)。
(6)然后，掺杂沟道区的锥形部分20和体端子32。具体地，用栅极电极36覆盖的沟道区的每个锥形部分20和体端子32以外的区域被掩模40覆盖，把具有不同于源极和漏极的导电类型的p型杂质例如硼(B)离子注入21到沟道的每个锥形部分20和体端子32中(图6A和6B)。
(7)在除去掩模40之后，进行退火，以便电激活离子注入的杂质，由此形成LDD 26、源极28和漏极30、沟道边缘部分22和22b以及体端子32(图7A和7B)。
此后，形成布线等，由此完成具有体端子结构的薄膜晶体管3。
步骤的顺序可以任意改变，只要上述步骤(6)是在步骤(3)之后并且在步骤(7)之前。
图8示出了这样形成的薄膜晶体管3的漏极电流-栅极电压(I-V)特性。在图中，横轴表示栅极电压，纵轴表示漏极电流。薄膜晶体管3的沟道长度为2μm，沟道区18中的杂质(硼)的浓度为1×1017atoms/cm3。在沟道边缘部分22中的杂质为硼，杂质浓度为1×1019atoms/cm3，高于沟道区18的杂质浓度。如图8所示，不存在图13中观察到的I-V特性的“鼓起”，这意味着可以形成具有出色特性的薄膜晶体管3。这归因于沟道边缘部分22和22b的掺杂以及形成体端子32的作用。当电压施加到栅极电极36并且在平坦的沟道部分19中形成耗尽层时，由于设置沟道边缘部分22和22b的杂质浓度高于平坦的沟道部分19的，所以在沟道边缘部分22和22b中难以形成耗尽层，并且由体端子32来稳定基板电位。也就是说，可以形成完全为局部耗尽型的薄膜晶体管3，而不管沟道边缘部分22和22b的锥角。因此，可以形成如上所述的这种薄膜晶体管3。
此外，在改善源极-漏极击穿电压方面也显著地体现出了形成体端子32的作用。表1示出了体端子32在局部耗尽型晶体管和完全耗尽型晶体管的源极-漏极击穿电压上的影响。在实例中所用的n沟道晶体管中，半导体层14在局部耗尽型的情况下具有200nm的厚度，在完全耗尽型的情况下具有50nm的厚度，晶体管的沟道长度为2μm，沟道宽度为1μm，沟道区18的杂质浓度为1×1017atoms/cm3，沟道边缘部分22和22b的杂质浓度为1×1019atoms/cm3。通过提供体端子结构，在局部耗尽型和完全耗尽型晶体管中都显著地改善了源极-漏极击穿电压。特别是在局部耗尽型晶体管的情况下，效果尤为突出，当不提供体端子时，源极-漏极击穿电压比完全耗尽型的低0.8V，但通过提供体端子结构，源极-漏极击穿电压从1.4V提高到6.2V，由此击穿电压高于具有体端子的完全耗尽型的击穿电压。
                 表1
局部耗尽型 完全耗尽型
具有体端子     6.2V     4.6V
没有体端子     1.4V     2.2V
如上所述，根据本实施例，可以控制基板电位，并且基本上整个沟道区18可以形成为局部耗尽型，而不管沟道区端部20的锥角大小。由此产生其中改善了由于完全耗尽型和局部耗尽型区域共存引起的薄膜晶体管特性的不规则性、击穿电压特性等的薄膜晶体管。
第一实施例的修改
图9A、9B和9C示出了第一实施例的修改。图9A是平面图，图9B是沿图9A中的剖面线9B-9B截取的在沟道宽度方向上的剖面图，图9C是沿图9A中的剖面线9C-9C截取的在沟道长度方向上的剖面图。该修改是其中在靠近栅极电极36的源极28和漏极30的端部不形成LDD或扩展(在下文中将称为LDD)的薄膜晶体管5。在修改中，薄膜晶体管5同样具有体端子32，并且在沟道边缘部分22和22b中掺杂与源极28和漏极30不同类型的导电杂质。
可以通过删去第一实施例中用于形成LDD的步骤来形成薄膜晶体管5。也就是说，删去在步骤(4)中说明的用于形成LDD的离子注入步骤，并且可以删去在步骤(5)中说明的形成侧壁绝缘体38的步骤。
图10示出了其中不形成LDD的薄膜晶体管5的漏极电流-栅极电压特性。在图中，横轴表示栅极电压，纵轴表示漏极电流。在薄膜晶体管5中的平坦的沟道部分19的杂质(硼)的浓度为5×1016atoms/cm3，沟道边缘部分22和22b的杂质(硼)的浓度为1×1019atoms/cm3，高于平坦的沟道部分19的杂质浓度。如图10所示，没有观察到像图8中的I-V特性的“鼓起”，这意味着可以形成具有出色特性的薄膜晶体管5。也就是说，可以形成其中基本上整个沟道区18为局部耗尽型，而不管沟道边缘部分22和22b的锥角的薄膜晶体管5。
虽然以n沟道型晶体管的形成为例说明了第一实施例的制造工艺，但是通过仅仅颠倒要掺杂的杂质的导电类型就可以形成p沟道晶体管。
此外，在包括n沟道晶体管和p沟道晶体管的CMOS器件的情况下，通过在沟道边缘部分如下行进掺杂可以形成CMOS器件，而不增加步骤的数量。也就是说，掺杂n沟道晶体管的沟道边缘部分与掺杂p沟道晶体管的LDD或源极/漏极同时进行。再者，同样，掺杂p沟道晶体管的沟道边缘部分与掺杂n沟道晶体管的LDD或源极/漏极同时行进。如此，可以形成CMOS薄膜晶体管而不增加步骤的数量。
第二实施例
例如，第二实施例为其中通过显著地增加锥形部分20的电阻率来形成锥形部分20为电惰性的沟道边缘隔离区24的n沟道薄膜晶体管7。图11A和11B示出了实施例的实例。图11A是平面图，图11B是沿图11A中的剖面线11B-11B截取的在沟道宽度方向上的剖面图。在实施例中，薄膜晶体管7同样具有用来控制基板电位的体端子32。
通过如下改变在第一实施例中的步骤(6)说明的在锥形部分20中杂质的掺杂，可以形成根据本实施例的薄膜晶体管7。应当注意，在体端子32中的掺杂与关于锥形部分20的工艺分别行进。
(6-1)用掩模覆盖沟道区18的锥形部分20以外的区域，并且引入显著增加锥形部分20的电阻率的杂质。例如，离子注入诸如氧或氮等杂质，以便形成沟道边缘绝缘区24。可选择地，为了通过补偿沟道边缘部分24中的载流子来增加电阻率，离子注入可以产生与沟道区18的载流子浓度基本相同的载流子数量的、并且与p型沟道区18中的杂质不同类型的导电杂质，例如一种n型杂质，诸如磷(P)。
(6-2)然后，用掩模覆盖体端子32以外的区域，并且把具有与源极28和漏极30不同类型的导电杂质，例如，诸如硼(B)的p型杂质，离子注入到体端子32部分中。
在本实施例中，类似于第一实施例，在第一实施例的步骤(5)中说明的掺杂源极28和漏极30，在(6-1)中说明的在沟道边缘绝缘区24中引入杂质以及在(6-2)中说明的掺杂体端子32可以按任何顺序进行。
关于根据本实施例形成的薄膜晶体管7的特性，类似于第一实施例，可以确认可以控制基板电位，消除了栅极电压-漏极电流特性的“鼓起”并且还提高了源极-漏极击穿电压。
通过以下半导体装置制造方法也可以实现本发明。
根据第一方案的半导体装置制造方法包括：通过对在基板的一个表面侧上形成的半导体膜进行构图来形成具有第一导电类型的器件区；在器件区上形成栅极绝缘体；通过覆盖器件区的一部分在栅极绝缘体上形成栅极电极；在邻近栅极电极外侧的器件区中形成具有第二导电类型的低浓度扩散区；在邻近低浓度扩散区外侧的器件区中形成具有第二导电类型的高浓度扩散区；在也是不同于低浓度扩散区和高浓度扩散区的栅极电极外侧的器件区中形成具有第一导电类型的体端子；以及把具有第一导电类型的杂质添加到用栅极电极覆盖的器件区的端部中，该器件区不包括与低浓度扩散区和体端子接触的部分。
根据第二方案的半导体装置制造方法包括：通过对在基板的一个表面侧上形成的半导体膜进行构图来形成具有第一导电类型的第一器件区；在第一器件区上形成第一栅极绝缘体；通过覆盖第一器件区的一部分在第一栅极绝缘体上形成第一栅极电极；在邻近第一栅极电极外侧的第一器件区中形成具有第二导电类型的第一高浓度扩散区；在也是不同于第一高浓度扩散区的第一栅极电极外侧的第一器件区中形成具有第一导电类型的第一体端子；通过把具有第一导电类型的杂质添加到用第一栅极电极覆盖的第一器件区的端部中，该第一器件区不包括与第一高浓度扩散区和第一体端子接触的部分，来形成第一半导体器件；通过对半导体膜进行构图来形成具有第二导电类型的第二器件区；在第二器件区上形成第二栅极绝缘体；通过覆盖第二器件区的一部分在第二栅极绝缘体上形成第二栅极电极；在邻近第二栅极电极外侧的第二器件区中形成具有第一导电类型的第二高浓度扩散区；在也是不同于第二高浓度扩散区的第二栅极电极外侧的第二器件区中形成具有第二导电类型的第二体端子；以及通过把具有第二导电类型的杂质添加到用第二栅极电极覆盖的第二器件区的端部中，该第二器件区同样不包括与第二高浓度扩散区和第二体端子接触的部分，来形成第二半导体器件。
根据第三方案的半导体装置制造方法包括：通过对在基板的一个表面侧上形成的半导体膜进行构图来形成具有第一导电类型的第一器件区；在第一器件区上形成第一栅极绝缘体；通过覆盖第一器件区的一部分在第一栅极绝缘体上形成第一栅极电极；在邻近第一栅极电极外侧的第一器件区中形成具有第二导电类型的第一低浓度扩散区；在邻近第一低浓度扩散区外侧的第一器件区中形成具有第二导电类型的第一高浓度扩散区；在也是不同于第一低浓度扩散区和第一高浓度扩散区的第一栅极电极外侧的第一器件区中形成具有第一导电类型的第一体端子；通过把具有第一导电类型的杂质添加到用第一栅极电极覆盖的第一器件区的端部中，该第一器件区不包括与第一高浓度扩散区和第一体端子接触的部分，来形成第一半导体器件；通过对半导体膜进行构图来形成具有第二导电类型的第二器件区；在第二器件区上形成第二栅极绝缘体；通过覆盖第二器件区的一部分在第二栅极绝缘体上形成第二栅极电极；在邻近第二栅极电极外侧的第二器件区中形成具有第一导电类型的第二低浓度扩散区；在邻近第二栅极电极外侧的第二器件区中形成具有第一导电类型的第二低浓度扩散区；在邻近第二低浓度扩散区外侧的第二器件区中形成具有第一导电类型的第二高浓度扩散区；在也是不同于第二低浓度扩散区和第二高浓度扩散区的第二栅极电极外侧的第二器件区中形成具有第二导电类型的第二体端子；以及通过把具有第二导电类型的杂质添加到用第二栅极电极覆盖的第二器件区的端部中，该第二器件区同样不包括与第二高浓度扩散区和第二体端子接触的部分，来形成第二半导体器件。
根据第三方案的半导体装置制造方法特征还在于第一半导体器件的沟道边缘部分的杂质浓度基本等于第二半导体器件的第二低浓度扩散区的杂质浓度，并且第二半导体器件的沟道边缘部分的杂质浓度基本等于第一半导体器件的第一低浓度扩散区的杂质浓度。
根据第二和第三方案的半导体装置制造方法特征还在于第一半导体器件的沟道边缘部分的杂质浓度基本等于第二半导体器件的第二高浓度扩散区的杂质浓度，并且第二半导体器件的沟道边缘部分的杂质浓度基本等于第一半导体器件的第一高浓度扩散区的杂质浓度。
如上所述，根据本发明的各种实施例，可以提供一种薄膜晶体管，其中能够控制该薄膜晶体管的基板电位，基本上整个沟道区可以形成为局部耗尽型而不管沟道区端部的锥角的大小，并且改善了由于完全耗尽型和局部耗尽型区域的共存引起的特性中的不规则以及击穿电压等特性。
关于在此公开的实施例的以上说明允许拥有本领域知识的任何人创造或使用本发明。
本领域的技术人员容易想到其它优点和修改。因此，在其更宽广的方面，本发明不局限于在此显示和说明的特定细节和典型实施例。因此，在不脱离由附带的权利要求书及其等价物限定的普通发明概念的精神或范围的情况下，可以进行各种修改。

Claims (23)

1、一种半导体装置，其特征在于包括：
在基板的一个表面侧上设置的半导体层；
在所述半导体层中设置的具有第一导电类型的沟道区；
在该半导体层中设置的具有第二导电类型的高浓度扩散区，所述高浓度扩散区与所述沟道区相邻，面向所述沟道区的两侧，并且相互分离；
具有第一导电类型的体端子，该端子与所述沟道区连接以固定所述沟道区的电位；
在所述沟道区上设置的绝缘体；
设置在所述绝缘体上以覆盖所述沟道区的栅极电极；以及
布置在所述沟道区的端部同时也是布置在所述半导体层的端部，并且其中包含具有第一导电类型的杂质的沟道边缘部分。
2、根据权利要求1所述的半导体装置，其特征在于该半导体装置基本上为局部耗尽型半导体装置。
3、根据权利要求1所述的半导体装置，其特征在于所述沟道边缘部分的杂质浓度为所述沟道区杂质浓度的十倍或更多。
4、根据权利要求3所述的半导体装置，其特征在于该半导体装置基本上为局部耗尽型半导体装置。
5、一种半导体装置，其特征在于包括：
在基板的一个表面侧上设置的半导体层；
在所述半导体层中设置的具有第一导电类型的沟道区；
在该半导体层中设置的具有第二导电类型的低浓度扩散区，所述低浓度扩散区与所述沟道区相邻，面向所述沟道区的两侧，并且相互分离；
在每个低浓度扩散区外侧上的所述半导体层中设置的具有第二导电类型的高浓度扩散区；
具有第一导电类型的体端子，该端子与所述沟道区连接以固定所述沟道区的电位；
在所述沟道区上设置的绝缘体；
设置在所述绝缘体上以覆盖所述沟道区的栅极电极；以及
布置在所述沟道区的端部同时也是布置在所述半导体层的端部，并且其中包含具有第一导电类型的杂质的沟道边缘部分。
6、根据权利要求5所述的半导体装置，其特征在于该半导体装置基本为局部耗尽型半导体装置。
7、根据权利要求5所述的半导体装置，其特征在于所述沟道边缘部分的杂质浓度为所述沟道区杂质浓度的十倍或更多。
8、根据权利要求7所述的半导体装置，其特征在于该半导体装置基本为局部耗尽型半导体装置。
9、一种半导体装置，其特征在于包括：
在基板的一个表面侧上设置的半导体层；以及
在该半导体层中设置的第一和第二半导体器件，
所述第一半导体器件包括：
在所述半导体层中设置的具有第一导电类型的第一沟道区；
在该半导体层中设置的具有第二导电类型的第一高浓度扩散区，所述第一高浓度扩散区与所述第一沟道区相邻，面向所述沟道区的两侧，并且相互分离；
具有第一导电类型的第一体端子，该端子与所述第一沟道区连接以固定所述第一沟道区的电位；
在所述第一沟道区上设置的第一绝缘体；
设置在所述第一绝缘体上以覆盖所述第一沟道区的第一栅极电极；以及
布置在所述第一沟道区的端部同时也是布置在所述半导体层的端部，并且其中包含具有第一导电类型的杂质的第一沟道边缘部分，
所述第二半导体器件包括：
在所述半导体层中设置的具有第二导电类型的第二沟道区；
在该半导体层中设置的具有第一导电类型的第二高浓度扩散区，所述第二高浓度扩散区与所述沟道区相邻，面向所述沟道区的两侧，并且相互分离；
具有第二导电类型的第二体端子，该端子与所述第二沟道区连接以固定所述第二沟道区的电位；
在所述第二沟道区上设置的第二绝缘体；
设置在所述第二绝缘体上并覆盖所述第二沟道区的第二栅极电极；以及
布置在所述第二沟道区的端部同时也是布置在所述半导体层的端部，并且其中包含具有第二导电类型的杂质的第二沟道边缘部分。
10、根据权利要求9所述的半导体装置，其特征在于该半导体装置基本为局部耗尽型半导体装置。
11、根据权利要求9所述的半导体装置，其特征在于在所述第一半导体器件中的所述第一沟道边缘部分的杂质浓度基本等于在所述第二半导体器件中的所述第二高浓度扩散区的杂质浓度，以及
在所述第二半导体器件中的所述第二沟道边缘部分的杂质浓度基本等于在所述第一半导体器件中的所述第一高浓度扩散区的杂质浓度。
12、根据权利要求11所述的半导体装置，其特征在于该半导体装置基本为局部耗尽型半导体装置。
13、一种半导体装置，其特征在于包括：
在基板的一个表面侧上设置的半导体层；以及
在所述半导体层中设置的第一和第二半导体器件，
所述第一半导体器件包括：
在所述半导体层中设置的具有第一导电类型的第一沟道区；
在该半导体层中设置的具有第二导电类型的第一低浓度扩散区，所述第一低浓度扩散区与所述第一沟道区相邻，面向所述第一沟道区的两侧，并且相互分离；
在每个第一低浓度扩散区外侧上的半导体层中设置的具有第二导电类型的第一高浓度扩散区；
具有第一导电类型的第一体端子，该端子与所述第一沟道区连接以固定所述第一沟道区的电位；
在所述第一沟道区上设置的第一绝缘体；
设置在所述第一绝缘体上以覆盖所述第一沟道区的第一栅极电极；以及
布置在所述第一沟道区的端部同时也是布置在所述半导体层的端部，并且其中包含具有第一导电类型的杂质的第一沟道边缘部分，
所述第二半导体器件包括：
在所述半导体层中设置的具有第二导电类型的第二沟道区；
在该半导体层中设置的具有第一导电类型的第二低浓度扩散区，所述第二低浓度扩散区与所述第二沟道区相邻，面向所述第二沟道区的两侧，并且相互分离；
在每个第二低浓度扩散区外侧上的半导体层中设置的具有第一导电类型的第二高浓度扩散区；
具有第二导电类型的第二体端子，该端子与所述第二沟道区连接以固定所述第二沟道区的电位；
在所述第二沟道区上设置的第二绝缘体；
设置在所述第二绝缘体上并覆盖所述第二沟道区的第二栅极电极；以及
布置在所述第二沟道区的端部同时也是布置在所述半导体层的端部，并且其中包含具有第二导电类型的杂质的第二沟道边缘部分。
14、根据权利要求13所述的半导体装置，其特征在于该半导体装置基本为局部耗尽型半导体装置。
15、根据权利要求13所述的半导体装置，其特征在于在所述第一半导体器件中的所述第一沟道边缘部分的杂质浓度基本等于在所述第二半导体器件中的所述第二低浓度扩散区的杂质浓度，以及
在所述第二半导体器件中的所述第二沟道边缘部分的杂质浓度基本等于在所述第一半导体器件中的所述第一低浓度扩散区的杂质浓度。
16、根据权利要求15所述的半导体装置，其特征在于该半导体装置基本为局部耗尽型半导体装置。
17、根据权利要求13所述的半导体装置，其特征在于在所述第一半导体器件中的所述第一沟道边缘部分的杂质浓度基本等于在所述第二半导体器件中的所述第二高浓度扩散区的杂质浓度，以及
在所述第二半导体器件中的所述第二沟道边缘部分的杂质浓度基本等于在所述第一半导体器件中的所述第一高浓度扩散区的杂质浓度。
18、根据权利要求17所述的半导体装置，其特征在于该半导体装置基本为局部耗尽型半导体装置。
19、一种半导体装置，其特征在于包括：
在基板的一个表面侧上设置的半导体层；
在所述半导体层中设置的具有第一导电类型的沟道区；
在该半导体层中设置的具有第二导电类型的高浓度扩散区，所述高浓度扩散区与所述沟道区相邻，面向所述沟道区的两侧，并且相互分离；
具有第一导电类型的体端子，该端子与所述沟道区连接以固定所述沟道区的电位；
在所述沟道区上设置的绝缘体；
设置在所述绝缘体上以覆盖所述沟道区的栅极电极；以及
布置在所述沟道区的端部同时也是布置在所述半导体层的端部，并且基本上绝缘的沟道边缘部分。
20、根据权利要求19所述的半导体装置，其特征在于该半导体装置基本为局部耗尽型半导体装置。
21、一种半导体装置，其特征在于包括：
在基板的一个表面侧上设置的半导体层；
在所述半导体层中设置的具有第一导电类型的沟道区；
在该半导体层中设置的具有第二导电类型的低浓度扩散区，所述低浓度扩散区与所述沟道区相邻，面向所述沟道区的两侧，并且相互分离；
在每个低浓度扩散区外侧上的半导体层中设置的具有第二导电类型的高浓度扩散区；
具有第一导电类型的体端子，该端子与所述沟道区连接以固定所述沟道区的电位；
在所述沟道区上设置的绝缘体；
设置在所述绝缘体上以覆盖所述沟道区的栅极电极；以及
布置在所述沟道区的端部同时也是布置在所述半导体层的端部，并且基本上绝缘的沟道边缘部分。
22、根据权利要求21所述的半导体装置，其特征在于该半导体装置基本为局部耗尽型半导体装置。
23、一种半导体装置制造方法，其特征在于包括：
通过对在基板的一个表面侧上形成的半导体膜进行构图来形成具有第一导电类型的器件区；
在所述器件区上形成栅极绝缘体；
通过覆盖所述器件区的一部分在所述栅极绝缘体上形成栅极电极；
在邻近所述栅极电极外侧的器件区中形成具有第二导电类型的高浓度扩散区；
在也是不同于所述低浓度扩散区和所述高浓度扩散区的栅极电极外侧的器件区中形成具有第一导电类型的体端子；以及
把具有第一导电类型的杂质添加到覆盖有所述栅极电极的器件区的端部，该器件区不包括与所述高浓度扩散区和所述体端子接触的部分。
CNA2005100594049A 2004-06-28 2005-03-23 半导体装置及其制造方法 Pending CN1716617A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004189501 2004-06-28
JP2004189501 2004-06-28

Publications (1)

Publication Number Publication Date
CN1716617A true CN1716617A (zh) 2006-01-04

Family

ID=35504658

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005100594049A Pending CN1716617A (zh) 2004-06-28 2005-03-23 半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US20050285111A1 (zh)
KR (1) KR20060043869A (zh)
CN (1) CN1716617A (zh)
TW (1) TW200601566A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304675A (zh) * 2014-07-22 2016-02-03 乐金显示有限公司 有机发光显示面板和制造其的方法
CN107895726A (zh) * 2017-11-30 2018-04-10 武汉天马微电子有限公司 一种阵列基板及其制作方法和显示装置
CN108054172A (zh) * 2017-11-30 2018-05-18 武汉天马微电子有限公司 阵列基板及其制作方法和显示装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007043493A1 (en) * 2005-10-14 2007-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8174053B2 (en) * 2006-09-08 2012-05-08 Sharp Kabushiki Kaisha Semiconductor device, production method thereof, and electronic device
KR100875432B1 (ko) * 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
KR100889626B1 (ko) * 2007-08-22 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법
KR100889627B1 (ko) * 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR100982310B1 (ko) * 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100989136B1 (ko) * 2008-04-11 2010-10-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101002666B1 (ko) * 2008-07-14 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101999970B1 (ko) 2008-09-19 2019-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011135890A1 (ja) * 2010-04-30 2011-11-03 シャープ株式会社 半導体装置、表示装置、および半導体装置の製造方法
CN104716200B (zh) * 2015-04-03 2018-01-09 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN107910360A (zh) * 2017-12-06 2018-04-13 中国工程物理研究院电子工程研究所 一种新型碳化硅小角度倾斜台面终端结构及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3171764B2 (ja) * 1994-12-19 2001-06-04 シャープ株式会社 半導体装置の製造方法
JPH10150204A (ja) * 1996-09-19 1998-06-02 Toshiba Corp 半導体装置およびその製造方法
JP3859821B2 (ja) * 1997-07-04 2006-12-20 株式会社半導体エネルギー研究所 半導体装置
JP3751469B2 (ja) * 1999-04-26 2006-03-01 沖電気工業株式会社 Ｓｏｉ構造の半導体装置の製造方法
JP4304884B2 (ja) * 2001-06-06 2009-07-29 日本電気株式会社 半導体装置及びその製造方法
JP2003298059A (ja) * 2002-03-29 2003-10-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304675A (zh) * 2014-07-22 2016-02-03 乐金显示有限公司 有机发光显示面板和制造其的方法
US9905588B2 (en) 2014-07-22 2018-02-27 Lg Display Co., Ltd. Organic light emitting display panel and method of manufacturing the same
CN105304675B (zh) * 2014-07-22 2019-04-30 乐金显示有限公司 有机发光显示面板和制造其的方法
CN107895726A (zh) * 2017-11-30 2018-04-10 武汉天马微电子有限公司 一种阵列基板及其制作方法和显示装置
CN108054172A (zh) * 2017-11-30 2018-05-18 武汉天马微电子有限公司 阵列基板及其制作方法和显示装置

Also Published As

Publication number Publication date
US20050285111A1 (en) 2005-12-29
TW200601566A (en) 2006-01-01
KR20060043869A (ko) 2006-05-15

Similar Documents

Publication Publication Date Title
CN1716617A (zh) 半导体装置及其制造方法
US7397084B2 (en) Semiconductor device having enhanced performance and method
US7858478B2 (en) Method for producing an integrated circuit including a trench transistor and integrated circuit
US5164325A (en) Method of making a vertical current flow field effect transistor
US7361953B2 (en) Semiconductor apparatus having a column region with differing impurity concentrations
US8637368B2 (en) Fabrication of MOS device with varying trench depth
US8354712B2 (en) Semiconductor device and method of manufacturing the same
CN1832200A (zh) 半导体装置与浮动栅极存储器
CN1518772A (zh) 双栅极晶体管及其制造方法
JP2008270806A (ja) 半導体素子及びその製造方法
CN1755945A (zh) 半导体器件
US10790353B2 (en) Semiconductor device with superjunction and oxygen inserted Si-layers
CN1257554C (zh) 金属氧化物半导体晶体管及其制造方法
US7875929B2 (en) Semiconductor device and method for manufacturing the same
JP2000188391A (ja) 半導体集積回路装置の製造方法
US6927101B2 (en) Field-effect-controllable semiconductor component and method for fabricating the component
US9331194B2 (en) Semiconductor device and method for manufacturing semiconductor device
US8138545B2 (en) Semiconductor device and method for manufacturing the same
CN1557023A (zh) 用于包覆栅金属氧化物半导体场效应晶体管的方法
US10096551B2 (en) Electronic component of integrated circuitry and a method of forming a conductive via to a region of semiconductor material
KR930022603A (ko) 수직찬넬 mosfet 및 그 제조방법
US20220231162A1 (en) Trench-gate semiconductor device
CN1095203C (zh) 半导体存储装置及其制造方法
US20220336657A1 (en) Laterally diffused metal oxide semiconductor device and manufacturing method therefor
JP2007165541A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20060104