KR100779899B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
본 발명의 방법은: 기판의 제공 단계; 상기 기판의 상면에 유전체 층을 형성하는 단계; 상기 유전체 층의 상면에 비결정 반도체 층을 증착하는 단계; 상기 비결정 반도체 층을 도핑하는 단계; 및 상기 비결정 반도체 층의 외부에 결정화된 반도체 층이 형성되도록 상기 비결정 반도체 층을 고온으로 가열 처리하는 단계를 포함하여 이루어진다.
반도체 장치 및 그 제조 방법, 비결정 반도체 층, 유전체 층, 고온 가열 처리, 기판, 결정화된 반도체 층

Description

반도체 장치 및 그 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1은 본 발명에 따른 반도체 장치의 게이트 스택을 나타내는 일부 단면도,
도 2a-2e는 본 발명에 따른 반도체 장치의 제조방법을 설명하는 개략도,
도 3은 종래의 게이트 스택을 나타내는 개략도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
2 : 유전체 게이트 층
3 : 비결정 반도체 층
3' : 도핑된 비결정 반도체 층
3" : 도핑된 다결정 반도체 층
4,5 : 중간층
6 : 금속층
7 : 나이트라이드 캡
8 : 스페이서
H: 열 처리
R : 가열 수단
B : 이온 주입
51 : 기판
52 : 유전체 게이트 층
53 : 도핑된 비결정 반도체 층
54,55 : 중간층
56 : 금속층
57 : 나이트라이드 캡
58 : 스페이서
본 발명은 반도체 장치 제조 방법 및 이 방법에 의하여 제조된 반도체 장치에 관한 것이다.
본 발명은 어떠한 집적회로에도 적용 가능하지만, 본 발명 및 하기의 문제점은 게이트 스택에 관련하여 설명될 것이다.
전계 효과 트랜지스터를 갖는 능동형 반도체 구조가 회로를 구성하는데 널리 사용되고 있다. 게이트 구조는 도 3에 도시된 바와 같이, 기판(51)의 게이트 채널 위에 수평의 게이트 스택이 형성되는 것이 보통이다. 상기 게이트 스택은 게이트 유전체를 형성하는 절연층(52)과; 상기 기판(51)에서 더 밑에 위치하는 게이트 채널상의 게이트 유전체를 통하여 전기장을 형성하기 위해 사용되는 도핑된 반도체 층(53)과; 확산을 방지하는데 사용되는 동시에 그 상면에 형성되는 고 전도성 텅스텐 층(56)에 우수한 접착계면을 제공하는 중간층(54,55)이 차례로 배열되어 구성된다. 위와 같이 설명된 구조는 미국특허 2005026407에 개시되어 있다.
이러한 게이트 구조의 수축 크기는 상기 금속 와이어(56)에서의 전류 밀도가 증가되는 현상을 초래한다. 상기 반도체 층(53)은 적절한 재료로 도핑된 상태인 바, 이는 상기 게이트 스택에 일정한 전위가 적용되는 조건하에서 상기 게이트 유전체와의 계면 위치에 형성되는 게이트 소모 층의 두께를 최소화하기 위함이다. 상기 반도체 층(53)의 도핑은 이온 주입법에 의하여 달성된다. 이때, 도핑 프로파일은 다결정 반도체보다 비결정 반도체에서 보다 원할하게 제어될 수 있으므로, 상기 반도체는 비결정상으로 증착 및 도핑되어진다.
그러나, 상기와 같은 게이트 스택을 이용한 반도체 장치는 게이트 스택으로부터 기판으로 고 누설 전류가 발생되는 단점이 있다.
본 발명의 목적은 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 게이트 유전체 층 및 도핑된 반도체 층으로 구성되어 게이트 누설 전류를 낮게 또는 최소로 경감시킬 수 있도록 제조된 적어도 하나의 게이트 스택을 갖는 반도체 장치를 제공하는데 있다.
본 발명에 따르면, 상기한 목적들중 적어도 하나는 청구항 1의 특징을 갖는 제조 방법 및/또는 청구항 6의 특징을 갖는 반도체 장치에 의하여 달성된다.
본 발명의 방법은: 기판의 제공 단계; 유전체 층의 상면에 비결정 반도체 층을 증착하는 단계; 상기 비결정(amorphous) 반도체 층을 도핑(doping)하는 단계; 및 상기 비결정 반도체 층의 외부에 결정화된 층이 형성되도록 고온으로 가열 처리하는 단계로 이루어진다.
본 발명의 반도체 장치는 기판의 상면에 배치되는 동시에 기판과 접촉하는 유전체 층을 포함하는 적어도 하나의 게이트 스택과, 상기 유전체 층에 배열되는 결정성(crystalline)의 도핑된 반도체 층을 포함하여 이루어진다.
본 발명의 주안점은 비결정 반도체의 과대한 열팽창계수에 따른 열적 기계적 응력은 유전체 게이트 층의 물성을 쇠퇴시키는 등 게이트 스택에 내구적인 손상이 발생되는 문제점을 해결하고자 한 것이다. 본 발명의 방법에서 고온으로 가열 처리하는 단계가 반도체 층을 결정화시키는데 사용된다.
본 발명의 독립 청구항은 반도체 장치 및 그 제조 방법에 대한 새로운 개선안 및 장점을 제공한다.
본 발명의 방법에 따르면, 티탄(titan), 티탄 나이트라이드(titan nitride), 텅스텐 나이트라이드(tungsten nitride), 다른 금속 나이트라이드(metal nitride) 또는 텅스텐 실리사이드(tungsten silicide) 중 선택된 하나의 재료로 이루어진 하나 또는 그 이상의 중간층이 상기 결정성의 반도체 층의 상면에 증착되는 단계와; 상기 중간층의 상면에 금속층이 증착되는 단계를 더 포함한다.
본 발명에 따른 방법에서 비결정 반도체 층을 증착하는 단계는: 다결정 상(polycrystalline phase)을 갖는 다결정(polycrystalline)의 반도체를 증착하는 단계와; 중(重:heavy)이온을 이용한 이온 주입법에 의하여 상기 다결정 반도체의 다결정 상이 비결정 상으로 변화되게 하는 단계로 이루어지는 하위 단계를 더 포함한다. 선택적으로, 상기 비결정 반도체 층이 비결정 상에 직접 증착될 수 있다.
본 발명의 바람직한 구현예로서, 상기 고온으로 가열 처리하는 단계는 적어도 5초 이상 진행되고, 더 바람직하게는 15초∼60초 동안 진행된다.
본 발명의 바람직한 구현예로서, 상기 고온으로 가열 처리하는 단계는 600℃∼1100℃의 범위에서 진행되고, 더 바람직하게는 800℃∼900℃의 범위에서 진행된다. 고온으로 가열 처리하는 적용 주기 및 온도에 따라, 즉 낮거나 높은 온도 그리고 길거나 짧은 적용 주기가 적용됨에 따라 상기 반도체 층의 결정화가 조절되어진다.
본 발명의 바람직한 구현예로서, 상기 결정성의 도핑된 반도체는 다결정의 도핑된 반도체이다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다. 도 1 및 도 2에서 동일한 도면부호는 동일하거나 기능적으로 등가의 구성을 지시한다.
첨부한 도 1은 본 발명에 따른 게이트 스택을 나타내는 부분 단면도이다.
기판(1)상에서 수직을 이루는 게이트 스택은 기판(1)상에 가장 가까운 것을 시작점으로 하여 게이트 유전체 층(2), 도핑된 다결정의 반도체 층(3"), 복수의 중간층(4,5), 접점 또는 와이어를 형성하는 금속층(6), 및 최종의 캡 나이트라이드(7)가 순서대로 배치된 구조를 갖는다. 나이트라이드 또는 옥사이드 스페이서(8)가 게이트 유전체 층(2)을 제외하고 모든 층을 따라 상기 스택의 측부에 수직을 이루며 배열된다.
상기 기판(1)은 다양한 형태로 배열되는 드레인 및 소스영역(도 1에 미도시됨)을 포함하는 전형적인 반도체 구조를 내포하고 있다. 통상 상기 기판(1)은 포지티브(p-형) 또는 네가티브(n-형) 도핑된 것이다.
상기한 게이트 영역은 드레인 및 소스영역 사이에 배열되며, 유전체 층(2)이 기판상에 제공된다. 상기 유전체 층(2)은 다결정의 반도체 층(3) 및 금속 층(6)에 의하여 형성된 전도성 구조 및 와이어로부터 기판(1)을 절연시키는 게이트 유전체를 형성하게 된다. 상기 게이트 유전체의 저항은 와이어에서 기판으로 누설 전류가 발생되는 것을 회피하기 위하여 가능한 높게 설정된다.
상기 와이어에 적용되는 전위 또는 와이어에 흐르는 전류에 의하여 생성되는 전기장이 상기 게이트 영역에서의 전도성을 감소 또는 증가시킬 수 있도록 상기 게이트 유전체(2)는 매우 얇게 만들어져야 한다. 통상적으로 상기 게이트 유전체(2)는 10nm 이하의 두께를 갖는다. 이때, 상기 게이트 유전체 층의 최소 저항이 얻어지게 하는 억제를 통하여 게이트 유전체의 최소 두께가 주어지게 된다. 실리콘 옥사이드와 같이 고 유전율을 갖는 재료가 작은 두께 및 수용 가능한 저항을 모두 만 족시킬 수 있는 재료이다.
상기 얇은 유전체 게이트 층(2)은 기계적 응력에 매우 민감한 것으로 알려져 있다. 이 유전체 게이트 층(2)에서의 파손 현상 또는 비결정 재료에서의 장력 발생 현상은 유효한 유전율 및 저항을 감소시켜 높은 누설 전류를 유발시킨다.
상술한 바와 같이, 상기 게이트 영역의 전도율은 상기 와이어(6)에서의 전기장에 의하여 조절된다. 상기 기판(1)에 대한 상기 와이어(6)에서의 낮은 전위는 몇가지 이유로 바람직하다. 따라서, 기판의 물성과 유사한 물성을 갖는 반도체에 의하여 전기장이 공급되도록 해야 하며, 특히 전도 대역과 밸런스(valence)의 에너지 수준이 거의 동일해야 한다. 따라서, 실리콘층(3)이 실리콘 기반의 기판(1)을 따라 사용되어진다.
고집적 밀도의 측면부 구조로 인하여 와이어 및 접점의 크기가 감소된다. 와이어링에서의 옴 강하를 최소화하기 위하여 높은 전도율을 갖는 금속층이 상기 다결정의 도핑된 반도체 층(3)에 증착된다. 또한, 상기 다결정의 반도체 층(3)은 고농도로 도핑되어, 상기 게이트 스택의 저항을 감소시키게 된다. 상기 실리콘 층(3)을 위한 바람직한 도핑제(doping agent)는 보론(boron)이다.
이하, 첨부한 도 2a-2e를 참조로 상기 반도체 구조를 제조하는 과정에 대하여 설명하기로 한다.
첨부한 도 2a는 적어도 하나 이상의 유전체 게이트 층이 형성된 기판(1)을 나타낸다. 상기 유전체 층(2)의 상면에 반도체(3) 예를들면 실리콘이 증착되어 도 2b에 도시된 구조가 이루어진다. 상기 반도체(3)는 후술하는 이유와 같이 비결정 상으로 증착된다.
이때, 상술한 바와 같이 상기 반도체 구조는 고농도로 도핑되어야 한다. 상기 반도체 층(3)에 대한 도핑은 이온 주입법을 이용하여 실행하는 것이 바람직하다. 상기 이온 주입법은 단-결정(mono-crystalline) 또는 비결정 층에 대해 매우 우수한 결과를 제공한다. 이때, 상기 반도체 층에 대한 평균 주입 깊이 및 이온의 분배는 이온의 평균 속도에 의하여 신속하게 조절될 수 있다. 상기 이온은 격자형 원자와 충돌로 인하여 상기 반도체 층에 내포되는 상태가 된다.
다결정 층에 있어서, 상기 이온은 결정질 입자 또는 덩어리에서 어떠한 충돌없이 입자영역을 따라 이동하는 것을 볼 수 있다. 따라서, 상기 이온은 도핑제와 별도로 상기 반도체 층에 더 깊게 주입되거나, 층을 관통하는 경우가 발생할 수 있으며, 이는 상기 게이트 층에서 유전체 층(2) 또는 그 아래쪽의 기판(1)을 오염시키게 된다. 이러한 오염 현상은 반도체 장치의 전기적 특성을 악화시키는 즉, 누설 전류, 상기 게이트 채널의 저항 소멸 등을 유발하는 원인이 된다. 또한, 상기 다결정 층에서의 도핑제 높이가 불규칙적이 됨을 유발한다. 이러한 원인들을 고려하여, 다결정 층(3)에 대한 이온 주입법에 의한 도핑은 바람직하지 않다.
따라서, 상기 반도체 층(3)은 비결정 상태에서 증착되어, 도핑이 도 2c에 도시된 바와 같은 이온 주입(B)에 의하여 이루어진다. 이러한 경우 상기 반도체 층(3)은 초기에 다결정 상태로 증착되지만, 도핑 전에 예를들어 게르마늄 이온(germanium ions)과 같은 중(重)이온 주입에 의하여 비결정 상태가 된다. 이에따라, 도 3에 도시된 바와 같이 도핑된 비결정 반도체 층(3')이 얻어지게 된다.
다음에 따르는 단계로서, 도핑된 비결정 반도체 층(3')이 예를들어 라디에이터(R)에 의하여 고온(H)으로 가열 처리된다. 이 고온 처리 과정은 적어도 5초 동안 유지되며, 바람직하게는 얇은 중간층(4,5)을 증착하기 전에 15초∼60초 동안 유지된다. 이때 온도는 600℃∼1100℃ 범위이며, 바람직하게는 800℃∼900℃ 범위로 유지된다. 이 열처리 단계의 목적은 도핑된 비결정 반도체 층(3')을 결정화시키는데 있으며, 결국 도 2d에 도시된 바와 같이 도핑된 다결정의 반도체 층(3")이 얻어지게 된다. 상기 온도범위에서 600℃는 비결정 반도체 재료, 특히 실리콘이 자발적으로 결정화 진행되는 시작점이다.
상기 반도체 층(3")의 상면에는 티탄(titan), 티탄 나이트라이드(titan nitride)(4) 및/또는 텅스텐 나이트라이드(tungsten nitride)(5)로 이루어진 얇은 층이 10nm 이하의 두께로 증착된다. 이러한 중간층(4,5)의 제공 목적은 반도체 장치의 제조 공정중에 금속 원자 또는 산소(oxygen)가 반도체 층(3")으로 확산되는 것을 차단하는데 있다. 또한, 상기 반도체 층(3")과 금속 간의 반응 방지, 예를들어 실리콘이 텅스텐과 반응하여 조절되지 않은 두께의 텅스텐 실리콘을 생성하는 것을 방지하는데 있다. 또한, 금속층(6)이 반도체 재료와 서로 접착되지 않게 하는 것이 일반적이다. 이는 실리콘상에 텅스텐 및 동(copper)이 적용되는 경우를 말한다. 상기 중간층(4,5)은 상기 반도체 재료와 금속층(6)간의 접착 및 전도성 계면을 형성하게 된다. 표준적인 공정 단계로서, 금속층(6), 나이트라이드 캡(7) 및 스페이서(8)가 도 2e에 도시된 바와 같이 상기 게이트 스택에 제공된다.
이하, 상기 반도체 층을 결정화시키는 필요성에 대하여 상세하게 설명하기로 한다. 상기 게이트 스택 예를들어, 도 2e에 도시된 것은 전체 장치에 대한 반도체 제조 공정중 몇범의 고온 처리 단계에 노출된다. 상술한 바와 같이 비결정의 반도체(3')는 600℃ 또는 그 이상의 온도에서 자발적으로 다결정 상으로 생성될 것이다. 이러한 재결정화는 반도체(3')의 밀도 변화를 유도하며, 변화된 만큼의 부피는 반도체 층(3)이 차지하게 된다. 상기 부피 변화는 인접하는 층 예를들어, 상기 유전체 게이트 층(2) 및 얇은 중간층(4,5)에 기계적 응력을 유발하게 된다. 이러한 인접 층(2,4,5)은 상기 응력에 의하여 균열이 발생할 수 있다.
반도체 층(3')이 상기 금속층(6)과 간접적으로 접촉하도록 얇은 중간층(4,5)이 제거될 수 있는 실험을 통하여, 상기 고온 처리 단계 동안 금속이 반도체와 반응 특히, 실리콘과 텅스텐이 반응하여, 금속 실리사이드(metal silicide)를 생성하게 됨을 알 수 있다. 이러한 실리사이드는 비결정 반도체 층(3')내에서 내구적인 기계적 응력의 원인이 될 수 있다. 이와 같이 비결정 반도체 층(3')에서의 기계적 응력은 전체 반도체 층(3)을 걸쳐서 낮은 표면을 이루는 유전체 게이트 층(2)에 악영향을 미치게 되고, 그에따라 상기 유전체 게이트 층(2)의 비틀림 현상으로 인하여 반도체 장치의 품질을 떨어뜨리게 된다.
다결정 상으로 한 번 재결정이 이루어진 반도체 층(3")은 다음에 이어지는 열적 처리 단계 동안 낮은 부피 변화 또는 부피 변화가 없는 상태를 나타낸다. 따라서, 서로 이웃하는 층들은 후공정인 고온 처리 단계에서 기계적 응력이 감소되어진다. 이에따라, 상기 비결정 반도체 층(3')이 다결정의 반도체 층(3")으로 결정화됨으로써, 상기 게이트 스택의 물성을 향상시킬 수 있게 된다. 게다가, 상기 게 이트 스택 층(2)은 정상적으로 그 기능을 수행하는 동시에 누설 전류가 낮은 또는 적당한 보통 수준으로 유지되어진다.
본 발명의 주안점은 도핑을 위해 비결정 반도체를 우선 사용하는데 있고, 열적-기계적 응력을 회피하기 위하여 비결정 반도체를 다결정 상으로 전환시키는데 있다.
상술한 바와 같이, 본 발명은 바람직한 실시예들로만 설명되었지만, 이 실시예에 한정되는 것은 아니며 여러가지 방법으로 수정 가능하다. 특히, 반도체 층 및 중간층 재료는 여러가지 방법으로 가변시킬 수 있다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 장치 및 그 제조 방법에 의하면 게이트 유전체 층 및 도핑된 반도체 층으로 구성되어 게이트 누설 전류를 낮게 또는 최소로 경감시킬 수 있다.
또한, 본 발명은 고온으로 가열 처리하는 단계가 반도체 층을 결정화시키는데 사용됨에 따라, 비결정 반도체의 과대한 열팽창계수에 따른 열적 기계적 응력은 유전체 게이트 층의 물성을 쇠퇴시키는 등 게이트 스택에 내구적인 손상이 발생되는 문제점을 해결할 수 있다.

Claims (7)

  1. 반도체 장치의 제조 방법에 있어서,
    (a) 기판의 제공 단계;
    (b) 상기 기판의 상면에 유전체 층을 형성하는 단계;
    (c) 상기 유전체 층의 상면에 비결정 반도체 층을 증착하는 단계;
    (d) 상기 비결정 반도체 층을 도핑하는 단계; 및
    (e) 상기 비결정 반도체 층의 외부에 결정화된 반도체 층이 형성되도록 상기 비결정 반도체 층을 고온으로 가열 처리하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 청구항 1에 있어서,
    (f) 티탄, 티탄 나이트라이드, 텅스텐 나이트라이드, 다른 금속 나이트라이드 또는 텅스텐 실리사이드중 선택된 하나의 재료로 만들어진 하나 이상의 중간층이 상기 결정성의 반도체 층 상면에 증착되는 단계; 및
    (g) 상기 중간층의 상면에 금속층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 청구항 1에 있어서,
    상기 비결정 반도체 층을 증착하는 단계는:
    다결정 상을 갖는 다결정 반도체를 증착하는 단계; 및
    중(重:heavy)이온을 이용한 이온 주입법에 의하여 상기 다결정 반도체의 다결정 상이 비결정 상으로 변화되게 하는 단계로 진행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 청구항 1에 있어서,
    상기 단계 (e)에서, 고온으로 가열하는 처리 시간이 적어도 5초 이상 적용되고, 바람직하게는 15초∼60초 동안 적용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 청구항 1에 있어서,
    상기 단계 (e)에서, 고온으로 가열하는 온도는 600℃∼1100℃ 범위로 유지되며, 바람직하게는 800℃∼900℃ 범위로 유지되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 삭제
  7. 삭제
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