JP2000150882A - Ｍｉｓ型半導体装置及びその製造方法 - Google Patents

Ｍｉｓ型半導体装置及びその製造方法

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JP2000150882A
JP2000150882A JP11242208A JP24220899A JP2000150882A JP 2000150882 A JP2000150882 A JP 2000150882A JP 11242208 A JP11242208 A JP 11242208A JP 24220899 A JP24220899 A JP 24220899A JP 2000150882 A JP2000150882 A JP 2000150882A
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silicon film
film
gate electrode
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一郎 水島
Mariko Takayanagi
万里子 高柳
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Abstract

(57)【要約】 【課題】ゲート電極に多結晶シリコンを用いた場合に、
ゲート電極の空乏化や不純物のチャネリングを抑制する
とともに、高周波特性の劣化やゲート電極加工時の問題
を解決する。 【解決手段】ゲート電極に多結晶シリコン膜を用いたＭ
ＩＳ型半導体装置において、多結晶シリコン膜の下部領
域１４の多結晶シリコン粒の平均的な粒径が多結晶シリ
コン膜の上部領域１５の多結晶シリコン粒の平均的な粒
径よりも大きく、かつ膜厚方向において多結晶シリコン
膜中に酸素濃度及び窒素濃度のピークが存在しない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ型半導体装
置及びその製造方法に係わり、特にゲート電極に多結晶
シリコンを用いたものに関する。
【０００２】
【従来の技術】まず、ＭＯＳ型集積回路の一般的な製造
工程、特にＣＭＯＳ型集積回路の製造工程について、図
２３及び図２４を用いて説明する。
【０００３】まず、図２３（ａ）に示すように、シリコ
ン基板１０１に素子分離絶縁膜１０２、ｎウェル１０３
及びｐウェル１０４を形成する。
【０００４】次に図２３（ｂ）に示すように、ゲート絶
縁膜１０５を形成した後、全面に多結晶シリコン膜を堆
積し、これを光リソグラフィと異方性エッチングにより
加工してゲート電極１０６を形成する。
【０００５】一般に、この時形成される多結晶シリコン
膜は、上面から見た平均的な粒径が数１０ｎｍ程度の柱
状多結晶シリコンとなっている。このような柱状多結晶
シリコン膜では、図２３（ｂ’）に示すように、ゲート
酸化膜１０５との界面に粒径の小さな結晶が多数存在
し、界面から遠ざかるにしたがって粒径が大きくなって
いる。
【０００６】次に図２４（ｃ）に示すように、ゲート電
極１０６端部の電界集中を防止する等の目的で後酸化膜
１０７を形成し、さらにシリコン基板１０１の表面に１
×１０13〜１０14／ｃｍ2 台の不純物（ｎＭＯＳＦＥＴ
領域にはＡｓ+ 又はＰ+ 、ｐＭＯＳＦＥＴ領域にはＢ+
又はＢＦ2 + ）をイオン注入により導入し、いわゆるＬ
ＤＤ領域１０８（近年、エクテンション領域と称される
場合もある）を形成する。
【０００７】その後、図２４（ｄ）に示すように、シリ
コン窒化膜あるいはシリコン酸化膜をＣＶＤ法により全
面に堆積し、これをエッチバックしてゲート電極１０６
の側壁に側壁絶縁膜１０９を形成する。
【０００８】さらに、ｎＭＯＳＦＥＴ領域にはＡｓ+ 又
はＰ+ 、ｐＭＯＳＦＥＴ領域にはＢ + 又はＢＦ2 + をそ
れぞれ１０15／ｃｍ2 台イオン注入により導入する。こ
のようにして、ソース・ドレイン領域１１０及びゲート
電極１０６に一括して不純物を導入した後、ＲＴＡ（Ra
pid Thermal Anneal）を用いた高温熱処理により、上記
不純物を電気的に活性化させる。
【０００９】さらに、ソース・ドレイン領域１１０及び
ゲート電極１０６に例えばＣｏＳｉ 2 膜１１１を成膜
し、ソース・ドレイン領域１１０及びゲート電極１０６
の低抵抗化を図る。
【００１０】その後、通常の層間絶縁膜の形成工程、金
属配線の形成工程、パッシベーション膜の形成工程等を
経てＬＳＩが完成する（図示せず）。
【００１１】しかしながら、上記従来技術を用いてＬＳ
Ｉの高集積化・高性能化を行うことを考えると、以下に
述べるような不具合が生じる。
【００１２】高集積化・高性能化は、ゲートチャネル長
を短くすることが基本であるが、単にゲートチャネル長
を短くするだけではＭＯＳＦＥＴの内部の電界分布が著
しく変わってしまい、しきい値電圧の著しい低下（短チ
ャネル効果）やソース・ドレイン間耐圧の低下などの不
具合が生じる。
【００１３】したがって、実際には、ＭＯＳＦＥＴの内
部の電界分布がほぼ一定になるように、ゲートチャネル
長を短くするのに伴って、ゲート絶縁膜を薄くしたり、
ソース・ドレイン接合深さを浅くする必要がある。
【００１４】浅いソース・ドレイン接合深さは、一般
に、イオン注入の加速エネルギーを下げ、かつ後熱工程
を必要最小限にして拡散を抑制することにより達成され
る。不純物の活性化は必須なので、イオン注入後に高温
・短時間アニールであるＲＴＡを一般に用いている。た
だし、近年、接合深さが浅くなっているので、それに伴
って、ＲＴＡの温度は低くなり、ＲＴＡの時間は短くな
ってきている。
【００１５】このような状況で、近年大きな問題になっ
ているのは、ゲート電極の空乏化という現象である。こ
の現象は、ゲート電極とゲート酸化膜との界面でエネル
ギーバンドが曲って、空乏層が伸びた状態（空乏化）に
なることで生じる。ゲート電極の空乏化は、ゲート酸化
膜との界面付近のゲート電極中の電気的に活性な不純物
の密度が小さい場合に顕著に起こる現象である。
【００１６】ゲート電極の空乏化が生じると、ゲート酸
化膜の容量が実効的に小さくなったのと同じ状態、言い
換えれば、ゲート酸化膜の膜厚が実効的に厚くなったの
と同じ状態になる。
【００１７】ＭＯＳＦＥＴの駆動力は、誘起キャリア濃
度とキャリア速度との積で記述される。誘起キャリア濃
度は実効的なゲート酸化膜の容量で決まる。したがっ
て、ゲート空乏化が生じることは、誘起キャリア濃度の
低下、言い換えれば、ＭＯＳＦＥＴ駆動力の低下に直接
的に結びつく。
【００１８】ゲート電極の空乏化は、特に、ゲート電極
に柱状多結晶シリコン膜を用い、ソース・ドレイン領域
及びゲート電極に一括して不純物を導入する場合に起き
やすい。それは、接合深さが浅くなることに伴う熱工程
の低温化・短時間化によって、ゲート電極中の不純物の
活性化が不十分となってきているためである。
【００１９】その理由は以下の通りである。ゲート電極
は多結晶シリコン膜で形成されているために、ゲート電
極中には粒界が存在する。ゲート電極中の不純物は上記
粒界で偏析・不活性化する性質がある。この種の偏析・
不活性化は低温であるほど顕著に起こる。その結果、熱
工程の低温化・短時間化によって、ゲート電極中の不純
物の活性化は、ソース・ドレイン領域中の不純物の活性
化に比べて、不十分となる。
【００２０】さらにまた、単にある温度での活性化率が
悪いだけでなく、後工程で６００度から８００度程度に
なる工程（例えば、層間絶縁膜の堆積工程）を経ると、
結晶粒中で一度活性化していた不純物が結晶粒界へ拡散
し、不純物が偏析・不活性化する。
【００２１】実際に、層間絶縁膜の堆積工程までで抜き
取った場合と最終工程まで行った場合とでは、図２５に
示すように、空乏化率が大きく変わることが実験的に確
かめられている。
【００２２】このような偏析・不活性化は、結晶粒の粒
径が小さく、結晶粒界の数が多いほど生じ易い。そのた
め、上述した従来技術のように、ゲート電極として柱状
多結晶シリコン膜を用いる場合、ゲート電極のゲート酸
化膜との界面付近で粒界が多くなるので、上述した偏析
・不活性化の問題は特に起こりやすくなる。
【００２３】以上述べてきたことから分かるように、ゲ
ート電極中の不純物の不活性化の問題を解決するために
は、ゲート電極（多結晶シリコン膜）中の結晶粒の粒径
を大きくして、ゲート電極中の粒界を減らせば良い。し
かしながら、結晶粒の粒径が大きい多結晶シリコン膜
（大粒径多結晶シリコン膜）の使用は、以下に示すよう
な新たな問題を生む。
【００２４】一般に、大粒径多結晶シリコン膜は、アモ
ルファスシリコン膜を再結晶化して形成する。しかし、
この方法だと、図２６に示すように、膜の深さ方向に一
つの結晶が形成され、個々の面方位（結晶軸方向）が異
なったものになる。
【００２５】このような個々の面方位が異なったゲート
電極（大粒径多結晶シリコン膜）に不純物をイオン注入
によって導入する場合、面方位によってチャネリング確
率が異なるため、不純物の進入深さが不均一になる。こ
れは、ＭＯＳＦＥＴのしきい値電圧のばらつきの要因と
なる。
【００２６】また、面方位によってチャネリング確率が
異なる結果として、ゲート電極に導入した不純物がシリ
コン基板へ到達する場合もある。このような場合にはＭ
ＯＳＦＥＴのしきい値は極端に低下することになる。
【００２７】ところで、シリコンからなるゲート電極と
して、２重構造のものが知られている（H.Ito et al.,
"Gate Electrode Microstructure Having Stacked Lar
ge-grain Poly-Si with Ultra-thin SiOx Interlayer f
or Reliability in Sub-micrometer CMOS" IEDM 97,p63
5-638 ）。
【００２８】このゲート電極は、ゲート絶縁膜上に、結
晶粒径の大きい多結晶シリコン膜（大粒径多結晶シリコ
ン膜）、薄膜絶縁膜（例えば自然酸化膜などの薄い酸化
膜）、結晶粒径の小さい多結晶シリコン膜（小粒径多結
晶シリコン膜）を順次形成することで得られる。
【００２９】大粒径多結晶シリコン膜上に薄膜絶縁膜を
介して小粒径多結晶シリコン膜を形成する理由は、小粒
径多結晶シリコン膜が下地である大粒径多結晶シリコン
膜の結晶性を引き継がないようにするためである。
【００３０】
【発明が解決しようとする課題】本発明者らは、上述し
た従来の２重構造のゲート電極を用いたＭＯＳＦＥＴに
は、以下のような問題があると考えている。上記２重構
造のゲート電極は、大粒径多結晶シリコン膜と小粒径多
結晶シリコン膜との間に抵抗成分として働く薄膜絶縁膜
を持っている。そのため、上記２重構造のゲート電極を
用いたＭＯＳＦＥＴの高周波特性は劣化する。
【００３１】さらに、以下に説明するようにプロセス上
の問題もある。上記２重構造のゲート電極は、大粒径多
結晶シリコン膜、薄膜絶縁膜、小粒径多結晶シリコン膜
を順次形成した後、小粒径多結晶シリコン膜、薄膜絶縁
膜、大粒径多結晶シリコン膜を順次エッチングすること
で形成する。
【００３２】ここで、薄膜絶縁膜のエッチング可能条件
が同時にゲート酸化膜のエッチング可能条件であるこ
と、素子の微細化により大粒径多結晶シリコン膜及び小
粒径多結晶シリコン膜の膜厚が薄くなっていること、そ
してこのような膜厚の薄い大粒径多結晶シリコン膜及び
小粒径多結晶シリコン膜に対してのエッチング制御性が
現在の技術では十分ではないこことから、ゲート電極形
成時のエッチングによりシリコン基板もエッチングされ
てしまう。その結果、寄生抵抗が増大し、ＭＯＳＦＥＴ
の特性が劣化する。
【００３３】本発明は上記従来の課題に対してなされた
ものであり、その目的とするところは、ゲート電極に多
結晶シリコンを用いた場合に、ゲート電極の空乏化や不
純物のチャネリングを抑制するとともに、高周波特性の
劣化やゲート電極加工時の問題を解決することが可能な
ＭＩＳ型半導体装置及びその製造方法を提供することに
ある。
【００３４】
【課題を解決するための手段】本発明に係るＭＩＳ型半
導体装置は、半導体基板と、前記半導体基板上に設けら
れたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、
多結晶シリコン膜からなるゲート電極とを含み、前記多
結晶シリコン膜の下側の部分は上側の部分に比べて平均
粒径が大きく、かつ前記多結晶シリコン膜中にはその膜
厚方向において酸素濃度のピークが存在しないものであ
る。
【００３５】本発明によれば、多結晶シリコン膜の下部
領域を大粒径の多結晶シリコンとすることにより、イオ
ン注入の際のチャネリングによるしきい値変動を抑制す
ることができるとともに、多結晶シリコン膜の上部領域
を小粒径の多結晶シリコンとすることにより、結晶粒界
での不純物の偏析・不活性化によるゲート電極の空乏化
を抑制することができる。
【００３６】また、多結晶シリコン膜中に酸素濃度のピ
ークが存在しない、すなわち多結晶シリコンの粒径が変
化する領域等に酸化膜が存在しないため、高周波特性が
劣化するといった問題やゲート電極加工時のエッチング
の困難性といった問題を解消することができる。
【００３７】ここで、多結晶シリコン粒の平均的な粒径
とは、基板に対して平行な面と基板に対して垂直との交
線の長さを該交線に存在する結晶粒界の個数で割ったも
のである。
【００３８】また、本発明に係る他のＭＩＳ型半導体装
置は、半導体基板と、前記半導体基板上に設けられたゲ
ート絶縁膜と、前記ゲート絶縁膜上に設けられ、多結晶
シリコン膜からなるゲート電極とを含み、前記多結晶シ
リコン膜の下側の部分は上側の部分に比べて平均粒径が
大きく、かつ前記多結晶シリコン膜の平均粒径が変化す
る領域が前記ゲート電極と前記ゲート絶縁膜との界面か
ら１ｎｍ以上離れているものである。
【００３９】本発明によれば、多結晶シリコン膜の平均
粒径が変化する領域がゲート電極とゲート絶縁膜との界
面から１ｎｍ以上離れていることにより、ゲート電極の
空乏化を効果的に抑制することができる。この点につい
ては、さらに実施形態の項で詳述する。
【００４０】また、本発明に係る他のＭＩＳ型半導体装
置は、半導体基板と、前記半導体基板上に設けられたゲ
ート絶縁膜と、前記ゲート絶縁膜上に設けられ、多結晶
シリコン膜からなるゲート電極と、前記ゲート電極を挟
むように前記半導体基板の表面に形成された２つのソー
ス・ドレイン領域とを含み、前記多結晶シリコン膜の下
側の部分は上側の部分に比べて平均粒径が大きく、かつ
前記多結晶シリコン膜の平均粒径が変化する領域の前記
多結晶シリコン膜の上面からの距離が、前記ソース・ド
レイン領域の不純物濃度のピーク位置の前記半導体基板
表面からの距離よりも大きいものである。
【００４１】本発明によれば、多結晶シリコン膜の平均
粒径が変化する領域の前記多結晶シリコン膜の上面から
の距離が、前記ソース・ドレイン領域の不純物濃度のピ
ーク位置の前記半導体基板表面からの距離よりも大きい
ことにより、不純物のチャネリングの問題を効果的に抑
制することができる。この点については、さらに実施形
態の項で詳述する。
【００４２】本発明に係る半導体装置の製造方法は、半
導体基板上にゲート絶縁膜を形成する工程と、前記半導
体基板を大気に晒さず、かつ成膜過程の前半と後半とで
形成方法を変えて、前記ゲート絶縁膜上に多結晶シリコ
ン膜を形成する工程と、前記多結晶シリコン膜を加工し
て、ゲート電極を形成する工程とを含むものである。
【００４３】本発明によれば、半導体基板を大気に晒さ
ず、かつ成膜過程の前半と後半とで形成方法を変えるこ
とで、下側の部分が上側の部分に比べて平均粒径が大き
く、かつ膜厚方向において酸素濃度のピークが存在しな
い多結晶シリコン膜を形成することができる。この点に
ついては、さらに実施形態の項で詳述する。
【００４４】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
【００４５】（第１の実施形態）まず、図１（ａ）に示
すように、公知のウェル形成法及び素子分離法（STI）
により、シリコン基板１１の表面にｎウェル１３ａ、ｐ
ウェル１３ｂ及び素子分離絶縁膜１２を形成した後、ゲ
ート絶縁膜（シリコン酸化膜）１４を形成する。
【００４６】次にＣＶＤ法により厚さ４０ｎｍのアンド
ープのアモルファスシリコン膜を全面に堆積する。原料
ガスにはシラン（ＳｉＨ4 ）と水素の混合ガスを用い
る。シランの流量は０．５ｓｌｍ、堆積温度は５５０℃
とする。
【００４７】次に図１（ｂ）に示すように、シランと水
素ガスの混合ガスから水素のみの雰囲気に変え、さらに
堆積温度を７００℃まで昇温し、上記アモルファスシリ
コン膜を多結晶シリコン膜１５に変える。
【００４８】次に同図（ｂ）に示すように、堆積温度を
７００℃としたままでシランを０．９ｓｌｍ流し、多結
晶シリコン膜１５上に厚さ４０ｎｍの多結晶シリコン膜
１６を堆積する。アモルファスシリコン膜の成膜から多
結晶シリコン膜１６の成膜までの工程は、同一の真空容
器内で真空を破らずに行う。
【００４９】このようにして得られた多結晶シリコン膜
１５，１６の結晶状態を調べたところ、図２に模式的に
示すように、上部の多結晶シリコン膜１６と下部の多結
晶シリコン膜１５とで結晶の様子が全く異なっているこ
とが判明した。
【００５０】アモルファス状態のシリコン膜を多結晶化
して得られた多結晶シリコン膜１５では結晶粒径が１μ
ｍ以上の大きさであったのに対し、はじめから多結晶状
態のシリコン膜である多結晶シリコン膜１６では結晶粒
径が（結晶粒内に含まれる双晶なども結晶粒界とみな
す）１０ｎｍ以下の大きさであった。
【００５１】次に図１（ｃ）に示すように、多結晶シリ
コン膜１５，１６をゲート電極の形状に加工した後、ｎ
ＭＯＳ及びｐＭＯＳのそれぞれの領域に対してエクステ
ンション領域１７を形成するためのイオン注入を行う。
【００５２】次に同図（ｃ）に示すように、ゲート電極
１５，１６の側壁に側壁絶縁膜１８を形成する。側壁絶
縁膜１８は、例えば厚さ５ｎｍのシリコン酸化膜、厚さ
４０ｎｍのシリコン窒化膜を順次全面に堆積した後、こ
れらの絶縁膜に異方性エッチングを施すことにより形成
する。この例では、側壁絶縁膜１８に積層絶縁膜を用い
たが、単層絶縁膜を用いても良い。
【００５３】次にｎＭＯＳ及びｐＭＯＳそれぞれの領域
において、ゲート電極１５，１６の低抵抗化及びソース
・ドレイン領域１９を形成するための不純物のイオン注
入を同時に行う。ｎＭＯＳ領域にはＡｓを、ｐＭＯＳ領
域にはＢをそれぞれイオン注入する。イオン注入の条件
は、Ａｓに関しては３０ｋｅＶ、４×１０15ｃｍ-2と
し、Ｂに関しては３ｋｅＶ、４×１０15ｃｍ-2である。
イオン注入後の不純物の電気的活性は９５０℃、１０秒
のＲＴＡにより行う。
【００５４】次にスパッタ法によって厚さ５ｎｍのＣｏ
膜、厚さ７ｎｍのＴｉＮ膜を順次全面に堆積した後、窒
素雰囲気中で５００℃、３０秒の熱処理を行うことによ
り、コバルトモノシリサイド（ＣｏＳｉ）膜を形成す
る。
【００５５】次にＴｉＮ膜及び未反応のＣｏ膜を除去し
た後、７００℃、３０秒の熱処理を行うことにより、同
図（ｃ）に示すように、コバルトダイシリサイド（Ｃｏ
Ｓｉ 2 ）膜２０をゲート電極１５，１６及びソース・ド
レイン領域１９上に形成する。その後、周知の方法に従
って、層間絶縁膜や金属配線（図示せず）を形成してＣ
ＭＯＳ構造が完成する。
【００５６】上記の方法で作製したトランジスタ（試料
１）について、しきい値電圧及びそのばらつきを測定し
たところ、図３に示すような結果となった。また、空乏
化の程度の測定のためにＣＶ測定を行ったところ、図５
に示すような結果を得た。
【００５７】比較のため、アモルファス状態のシリコン
膜を形成し、それを多結晶化することによって得られた
多結晶状態の単層シリコン膜をゲート電極として用いた
試料２、及びはじめから多結晶状態の単層シリコン膜を
ゲート電極として用いた試料３についてもそれぞれ同様
の測定を行った。これらの測定結果も図３及び図４に載
せた。
【００５８】図３から、大粒径多結晶シリコン膜及び小
粒径多結晶シリコン膜の２層構造のゲート電極を用いた
場合（試料１）には、ｎＭＯＳ、ｐＭＯＳいずれの場合
についてもしきい値電圧の平均値が０．３Ｖ程度であ
り、またしきい値のばらつきも小さいことが分かる。
【００５９】また、図３から、アモルファス状態のシリ
コン膜を多結晶化した単層シリコン膜をゲート電極に用
いた場合（試料２）には、しきい値電圧の平均値は変わ
らないものの、しきい値電圧の低いものも多く存在して
いることが分かる。
【００６０】さらに、図３から、はじめから多結晶状態
の単層シリコン膜をゲート電極に用いた場合（試料３）
には、しきい値電圧の平均値及びしきい値電圧のばらつ
きとも、試料１（本発明）の場合と比べて大きな違いが
ないことが分かる。
【００６１】また、図４に示した空乏化率の測定結果か
ら、はじめから多結晶状態の単層シリコン膜をゲート電
極に用いた場合（試料３）には、空乏化率が低くなって
いることが分かる。
【００６２】上記のような、ゲート電極の作製方法の違
いによるしきい値電圧や空乏化率の違いは、次のように
解釈できる。
【００６３】アモルファス状態のシリコン膜を多結晶化
して得られた多結晶状態の単層シリコン膜をゲート電極
として用いる場合、ゲート電極の低抵抗化及びソース・
ドレイン領域の形成のためのイオン注入時には、ゲート
電極は結晶粒の大きい多結晶状態の単層シリコン膜とな
っている。
【００６４】このため、イオン注入時に一部のトランジ
スタについてはチャネリングが起こり、チャネル領域に
も不純物のドーピングがなされてしまう。この結果とし
て、一部のトランジスタについてはしきい値電圧が低く
なったと考えられる。
【００６５】実際、ＳＩＭＳ分析によりイオン注入直後
のＢ及びＡｓのデプスプロファイルを調べたところ、図
５に示したように、本発明と比較して、チャネリングし
たイオンの数が多いことが確認された。
【００６６】なお、しきい値電圧の低いセルの割合がｐ
ＭＯＳの場合に特に多いのは以下のように考えられる。
ｐＭＯＳでは注入イオン種としてＢを使用している。そ
のため、ｐＭＯＳでは、イオン注入時に、多結晶状態の
シリコン膜のアモルファス化がなされない。その結果、
ｐＭＯＳでは、イオン注入種としてＡｓを使用したｎＭ
ＯＳと比較して、チャネリングしたイオンの割合が多く
なったと考えられる。
【００６７】また、試料２の空乏化率が低いのは、はじ
めから多結晶状態のシリコン膜を堆積する場合、膜中の
結晶粒径が小さくなり、電気的に不活性なドーパントの
割合が多くなるからである。
【００６８】このことを確認するために、上記３種の方
法でゲート電極を形成した場合について、ホール測定法
により多結晶シリコン膜中のキャリア濃度を測定した。
その結果を図６に示す。
【００６９】図６から、堆積時において既に多結晶とな
る条件で多結晶シリコン膜を形成する場合に、特にシー
トキャリア濃度が低いことが分かる。これは、膜全体に
わたって結晶粒径が小さく、結晶粒界に偏析したドーパ
ントの割合が高いことによる。この結果として、図４に
示したように、試料２で空乏化が特に起こりやすくな
る。
【００７０】また、上述したような本発明の方法で多結
晶シリコン膜を形成した場合に、２層構造を持つように
結晶粒径を変化させることができるのは、次のようなメ
カニズムによると考えられる。
【００７１】例えば、G.Harbake らによるJ.Electorche
m.Soc.131,p.675(1984) などに示されているように、一
般に、アモルファスシリコン膜を熱処理により結晶化す
ることで、比較的結晶粒の大きい多結晶シリコン膜を形
成することができる。
【００７２】しかしながら、上記結晶化の後、例えば同
一の条件で多結晶シリコン膜を形成すると、下地である
先に形成した多結晶シリコン膜の結晶性を引き継いで成
長するため、後から形成した多結晶シリコン膜の粒径は
下地の多結晶シリコン膜の粒径よりも大きくなってしま
う。したがって、周知の技術では、上部のみが結晶粒径
が小さい多結晶シリコン膜を形成することは困難であ
る。
【００７３】しかしながら、堆積条件を広く変化させ
て、堆積される膜の結晶状態を調べたところ、下地の多
結晶シリコン膜の結晶性を引き継がないで、その上に結
晶粒径が小さい多結晶シリコン膜を形成できる条件が存
在することが分かった。
【００７４】図７に、単結晶シリコン基板上にシリコン
膜を堆積した場合について、堆積条件をいくつか変化さ
せたときに、シリコン膜の表面状態がどのように変化す
るかを調べた結果を示す。
【００７５】この実験では、下地として単結晶シリコン
基板を用いているため、図８のＴＥＭ観察像（図７の
「平滑な表面領域に対応」、図８の理解を容易にするた
め図１１（ａ）に図８の様子を模式的に示す）に示すよ
うに、下地の結晶性を引き継いで成長する場合には、シ
リコン膜の表面は必ず平坦となる。
【００７６】しかし、堆積条件によってはシリコン膜の
表面が荒れることが分かった。このような場合、どのよ
うに結晶が成長しているかを断面ＴＥＭ法によって調べ
たところ、図９のＴＥＭ観察像（図７の「荒れた表面領
域」に対応、図９の理解を容易にするため図１１（ｂ）
に図９の様子を模式的に示す）に示すように、シリコン
膜は結晶粒径の小さい多結晶状態となっており、全くエ
ピタキシャル成長していないことが分かった。
【００７７】これは、表面が荒れた状態となる比較的堆
積圧力が高い条件（図７参照）では、堆積時に付着した
原子が基板表面を二次元的に拡散して、上記原子が下地
の結晶性を引き継いで成長することのできるサイトを見
つけるよりも早く、次の原子が表面に付着してしまうた
め、下地の結晶性とは関係なくシリコン膜が成長するか
らだと考えられる。
【００７８】なお、図７に示した結果、図８〜図１０に
示した断面ＴＥＭ観察による結果は、シリコンの堆積温
度が７００℃のときのものであるが、当然ながら本発明
は上記温度に限定されるものではない。５５０℃から８
５０℃の温度範囲であれば同様の結果が得られる。堆積
温度は６５０℃から７５０℃の温度範囲であることが望
ましい。
【００７９】以上のように、堆積条件によってシリコン
膜が下地の結晶性を引き継いだり、引き継がなかったり
するという現象を利用することにより、自然酸化膜等の
薄膜絶縁膜を形成せずに多結晶シリコン膜を連続的に堆
積でき、最終的には上部の粒径のみが小さい多結晶シリ
コン膜を形成することができる。
【００８０】すなわち、本発明では、従来技術で述べた
ように、大粒径多結晶シリコン膜と小粒径多結晶シリコ
ン膜との間に自然酸化膜などを介在させることによって
下地の結晶性を引き継がないようにするのではなく、堆
積条件よって下地の結晶性を引き継がないようにするも
のである。
【００８１】また、自然酸化膜などが介在することによ
る不具合（エッチングの問題等）を回避するために、本
実施形態では大粒径多結晶シリコン膜と小粒径多結晶シ
リコン膜とを大気に晒すことなく連続的に形成してい
る。
【００８２】したがって、本実施形態の場合には、大粒
径多結晶シリコン膜と小粒径多結晶シリコン膜との間に
は（もちろん、大粒径多結晶シリコン膜中や小粒径多結
晶シリコン膜中にも）、大気に晒されることによって付
着する酸素や窒素は介在しないことになる。
【００８３】図１３は、本発明によって得られた多結晶
シリコン膜中の酸素及び窒素濃度の膜厚方向の分布を示
したものである。大粒径多結晶シリコン膜と小粒径多結
晶シリコン膜との境界部における酸素濃度及び窒素濃度
は、バックグラウンドとして元々膜中に微量存在する酸
素濃度及び窒素濃度と同等であり、境界部で酸素及び窒
素濃度のピークは観測されなかった。
【００８４】また、本発明の方法によって多結晶シリコ
ン膜を成膜した場合の特徴として、次のような点が見出
された。
【００８５】図１２は、図９に示したＴＥＭ観察像のう
ち、界面付近を拡大して模式的に示したものである。多
結晶シリコン膜内には成膜方向に対して平行な双晶面が
多数存在している。上面からの観察により、この双晶面
は［２１１］方向を成長方向としていることが分かっ
た。
【００８６】これは、次のように考えることができる。
【００８７】結晶性を引き継がない小粒径多結晶シリコ
ン膜の成膜は、図７に示すように、圧力が高い条件で行
われる。言い換えると、原料ガスの過飽和度の高い環境
で成膜が行われていることになり、したがって成長速度
が速い方が望ましい状況といえる。
【００８８】一方、シリコン膜の成膜においては、［２
１１］方向を成長方向とする場合が最も高い成長速度が
得られるため、上述したような結晶状態が得られるもの
と考えられる。
【００８９】また、図９に示したＴＥＭ観察像の界面に
着目すると、図１２に模式的に示すように、基板表面に
対して約６０度の角度で凹凸が生じていることが分かっ
た。
【００９０】これは、上述したような双晶面に挟まれた
［２１１］方向への成長が無数の箇所で生じ、それらの
各々が成長していく過程で相互に衝突する結果、基板表
面に上記のような凹凸が形成されるものと考えられる。
【００９１】図１０に、孤立した多結晶粒が存在する場
合を示した（図１０の理解を容易にするため、図１１
（ｃ）に図１０の様子を模式的に示す）。
【００９２】これは、図７の「部分的に荒れた表面領
域」となる成膜条件で多結晶シリコン膜を堆積したとき
のものであり、基板表面に対する角度が約６０度の多結
晶粒が形成されていることが分かる。
【００９３】種々の領域についてこのような多結晶粒の
基板表面に対する角度を測定した結果、５０度から７５
度の範囲にわたっていることが確認された。
【００９４】なお、図９に示した試料についてＸ線回折
法により多結晶シリコン膜の配向性を調べたところ、ラ
ンダムな配向性であることが分かった。これは、図９に
示した試料の多結晶シリコン膜は、柱状多結晶シリコン
膜で一般に観察される（１１０）配向とは異なった優先
配向を持っていることを示している。
【００９５】なお、本実施形態では、大粒径多結晶シリ
コン膜をアモルファスシリコン膜を結晶化させることに
よって形成していたが、はじめから大粒径多結晶シリコ
ン膜を堆積するようにしても良い。この場合、大粒径多
結晶シリコン膜の成膜速度が小粒径多結晶シリコン膜の
成膜速度よりも遅くなるような条件で成膜を行うように
する。
【００９６】（第２の実施形態）まず、図１４（ａ）に
示すように、公知のウェル形成法及び素子分離法（ＳＴ
Ｉ）により、シリコン基板３１にｎウェル３３ａ、ｐウ
ェル３３ｂ及び素子分離絶縁３２を形成する。
【００９７】次に図１４（ｂ）に示すように、しきい値
電圧を調整するためのチャネルイオン注入を、ｎＭＯＳ
領域に対してはＢ+ を５０ｋｅＶ、１×１０13／ｃｍ2
の条件で、ｐＭＯＳ領域に対してはＰ+ を１３０ｋｅ
Ｖ、１．５×１０13／ｃｍ2 の条件でそれぞれ行い、シ
リコン基板３１の表面に平均濃度で１×１０17／ｃｍ3
（ただし、表面濃度は８×１０16／ｃｍ3 ）のチャネル
イオン注入層３４ａ，３４ｂを形成する。
【００９８】次に同図（ｂ）に示すように、適当な前処
理を施した後、厚さ３ｎｍのゲート絶縁膜（シリコン酸
化膜）３５を熱酸化法により形成する。
【００９９】次に全面に厚さ２００ｎｍ程度の多結晶シ
リコン膜を堆積した後、これを光リソグラフィと異方性
エッチングにより加工し、ゲート電極（多結晶シリコン
膜）３７を形成する。上記多結晶シリコン膜は、図１４
（ｂ’）に示すように、ゲート絶縁膜３５との界面近傍
では粒径が大きく、上部側では粒径が小さくなるように
形成する。具体的には、第１の実施形態で述べた方法で
形成する。
【０１００】ゲート電極３７のうち大粒径多結晶シリコ
ン膜である部分の厚さをＸL 、小粒径多結晶シリコン膜
である部分の厚さをＸS 、大粒径多結晶シリコン膜の平
均粒径をＲL 、小粒径多結晶シリコン膜の平均粒径をＲ
S とすると、本例で用いたものは、ＸL ＝ＸS ＝１００
ｎｍ、ＲS ≦１０ｎｍ、ＲL ≧１μｍである。なお、こ
のようにした理由については後述する。
【０１０１】次に図１５（ｃ）に示すように、ゲート電
極３７の端部の電界集中を防止する等のために、厚さ３
ｎｍ程度の後酸化膜３８を形成する。
【０１０２】次に同図（ｃ）に示すように、ｎＭＯＳ領
域に対してはＡｓ+ を１５ｋｅＶ、５×１０14／ｃｍ2
の条件で、ｐＭＯＳ領域に対してはＢＦ2 + を１０ｋｅ
Ｖ、５×１０14／ｃｍ2 の条件でそれぞれイオン注入
し、ｎ型エクステンション領域３９ａ及びｐ型エクステ
ンション領域３９ｂを形成する。
【０１０３】なお、ｎ型エクステンション領域３９ａ及
びｐ型エクステンション領域３９ｂへのイオン注入の打
ち分けは、通常のレジストマスクを用いる方法で行う。
【０１０４】次に図１５（ｄ）に示すように、全面に厚
さ７０ｎｍ程度のシリコン窒化膜をＣＶＤ法によって堆
積し、ＲＩＥによるエッチバック法によりゲート電極３
７の側壁に側壁絶縁膜４０を形成する。
【０１０５】次に同図（ｄ）に示すように、ｎＭＯＳ領
域にＡｓ+ を５０ｋｅＶ、５×１０ 15／ｃｍ2 の条件で
イオン注入し、ｎＭＯＳ領域にソース・ドレイン領域４
１ａを形成する。このとき、ｎＭＯＳ領域のゲート電極
（多結晶シリコン膜）３７にもＡｓ+ がイオン注入され
る。これにより、ｎＭＯＳ領域のゲート電極（多結晶シ
リコン膜）３７の低抵抗化が可能となる。
【０１０６】次に同図（ｄ）に示すように、ｐＭＯＳ領
域にＢ+ を７ｋｅＶ、５×１０15／ｃｍ2 の条件でイオ
ン注入し、ｐＭＯＳ領域にソース・ドレイン領域４１ｂ
を形成する。このとき、ｐＭＯＳ領域のゲート電極（多
結晶シリコン膜）３７にもＢ + がイオン注入される。こ
れにより、ｐＭＯＳ領域のゲート電極（多結晶シリコン
膜）３７の低抵抗化が可能となる。
【０１０７】なお、ｎ型及びｐ型イオンそれぞれの加速
電圧及びドーズ量は、トランジスタの短チャネル効果抑
制の観点、後で形成するＣｏＳｉ2 との界面コンタクト
抵抗低減の観点から決められている。また、上記２つの
イオン注入の順序は逆でも良い。
【０１０８】次にＲＴＡを用いた１０３５℃、１０秒の
高温短時間熱処理により、ソース・ドレイン領域４１
ａ，４１ｂ及びゲート電極３７に導入された不純物の活
性化を行う。
【０１０９】なお、イオン注入を行うことによりゲート
電極（多結晶シリコン膜）３７の結晶性が壊れ、それが
ＲＴＡ処理によって再活性化される。そのため、第１の
実施形態で示したような［２１１］方向の双晶面が部分
的に壊れることがある。しかし、ゲート絶縁膜３５に近
い側では大粒径多結晶シリコン膜で、上部側では小粒径
多結晶シリコン膜であるというゲート電極の構成そのも
のは変わらない。
【０１１０】ＳＩＭＳ分析を用いて、ゲート絶縁膜３５
との界面に近い側のＲＴＡ後の不純物分布を調べた。
【０１１１】その結果、ｎＭＯＳトランジスタのソース
・ドレイン領域４１ａでは、ピーク濃度４×１０20／ｃ
ｍ3 、ピーク位置０．０３３μｍ（シリコン基板表面か
らの深さ）、２×１０17／ｃｍ3 の濃度で定義した拡散
層深さは０．１４μｍであった。
【０１１２】一方、ｐＭＯＳトランジスタのソース・ド
レイン領域４１ｂでは、ピーク濃度１．５×１０20／ｃ
ｍ3 、ピーク位置０．０２７μｍ（シリコン基板表面か
らの深さ）、２×１０17／ｃｍ3 の濃度で定義した拡散
層深さは０．１９μｍであった。
【０１１３】また、ゲート電極３７の不純物濃度は、ｎ
ＭＯＳトランジスタ及びｐＭＯＳトランジスタともに、
１．５×１０20／ｃｍ3 のほぼ均一な濃度となってい
た。
【０１１４】次に同図（ｄ）に示すように、コンタクト
抵抗を低減するために、ソース・ドレイン領域４１ａ，
４１ｂ及びゲート電極３７の表面にシリサイド膜（Ｃｏ
Ｓｉ膜）４２を形成する。この後は、通常の層間絶縁層
間の形成工程、金属配線の形成工程、パシべーション膜
の形成工程等（図示せず）を行う。
【０１１５】以上の本発明の方法にて作製したＣＭＯＳ
トランジスタの特性を、従来方法にて作製したＣＭＯＳ
トランジスタのそれとの比較で述べる。
【０１１６】まず、空乏化に関しては、図１５に示すよ
うに、本発明の素子は、柱状多結晶シリコン膜を用いた
従来の素子に比べて、空乏化率が向上していることは明
らかである。
【０１１７】また、本発明の素子は、活性化のためのＲ
ＴＡ処理直後の空乏化率と最終工程まで経た場合の空乏
化率との差が小さい。すなわち、ゲート電極に柱状多結
晶シリコン膜を用いた従来素子の場合に問題となる後熱
工程による不純物の粒界への偏析・不活性化が、本発明
の素子では抑制されている。
【０１１８】図１７に、ゲート長０．１５μｍのｐＭＯ
Ｓトランジスタのしきい値電圧のばらつき（ワイブル度
数分布）を示す。図から、本発明の素子は、従来の素子
（ゲート電極としてアモルファスシリコン膜を再結晶化
して得られた大粒径多結晶シリコン膜を用いたもの）に
比べて、しきい値電圧のばらつきが非常に小さく、イオ
ン注入時のチャネリングが十分に抑制されていることが
分かる。
【０１１９】このように本発明を用いると、ゲート電極
に柱状多結晶シリコン膜を用いた従来素子では実現でき
ない空乏化率の改善と、ゲート電極にアモルファスシリ
コン膜を再結晶して得られた大粒径多結晶シリコン膜を
用いた従来素子では実現できないイオン注入時のチャネ
リングの抑制とを、同時に達成することができる。
【０１２０】これは、ゲート電極として用いる多結晶シ
リコン膜の構造、すなわち、大粒径多結晶シリコン膜の
厚さＸL 、小粒径多結晶シリコン膜の厚さＸS 、大粒径
多結晶シリコン膜の平均粒径ＲL 、小粒径多結晶シリコ
ン膜の平均粒径ＲS が、空乏化率の改善とチャネリング
の抑制を同時に達成できるような値となっているためで
ある。これらの値がどのようにして決定されるかについ
て以下述べる。
【０１２１】ゲート電極（多結晶シリコン膜）の空乏化
は、主に大粒径多結晶シリコン膜の厚さＸL と大粒径多
結晶シリコン膜の平均粒径ＲL に関係している。すでに
述べたように、空乏化率は、ゲート酸化膜との界面付近
の多結晶シリコン電極の内部の電気的に活性な不純物の
密度に依存する。図１８に、ゲート酸化膜の膜厚（２ｎ
ｍ，３ｎｍ，４ｎｍ）が異なる３つのＭＯＳトランジス
タのそれぞれについて、ゲート電電極の空乏化率とゲー
ト電極中の電気的に活性な不純物の密度との関係を調べ
た結果を示す。
【０１２２】ＭＯＳトランジスタの性能を考えると、空
乏化率９０％以上が必要となるが、この値を与える電気
的活性な不純物密度は、ゲート酸化膜の膜厚が３ｎｍの
場合には７×１０19／ｃｍ3 以上となる。
【０１２３】一方、多結晶シリコン膜中の電気的活性な
不純物密度は、粒界で偏析・不活性化が起こるため、導
入不純物濃度よりも低くなる。偏析・不活性化する量
は、単位面積あたりの粒界を構成する原子数で決まって
いる。
【０１２４】粒径が小さいほど粒界を構成する原子数は
多くなるので、小粒径ほど偏析・不活性化が起こりやす
く、電気的活性な不純物密度が小さくなる。これを定量
的に示すと図１９のようになる。図には、電気的活性な
不純物密度の平均粒径依存性（不純物が１．５×１０20
／ｃｍ3 の場合）が示してある。
【０１２５】図から、平均粒径が１０μｍよりも小さく
なると、平均粒径に依存して電気的活性な不純物濃度が
低下してくることが分かる。また、空乏化率９０％以上
（電気的活性な不純物密度７×１０19／ｃｍ3 以上）を
達成するためには、平均粒径がおよそ１μｍ程度以上
（ＲL ≧１μｍ）でなければならないことが分かる。
【０１２６】ところで、どんなに電気的活性な不純物密
度を高くしても、多結晶シリコンが半導体である以上、
ゲート電極とシリコン基板との間に発生する電気力線の
終端点は、ゲート電極とゲート酸化膜との界面からある
広がりを持った領域に必ず存在する。
【０１２７】したがって、ゲート電極とゲート酸化膜と
の界面のみが電気的に活性化していれば良いのではな
く、上記界面から有限な深さまでの領域のゲート電極が
電気的に活性である必要がある。
【０１２８】これは電磁気学的に決まる量であり、０．
５〜０．６ｎｍである。つまり、最低限０．５〜０．６
ｎｍの範囲において、電気的活性な多結晶シリコン膜が
形成されている必要がある。言い換えると、ＲL ≧１μ
ｍを満たす大粒径多結晶シリコン膜がゲート酸化膜との
界面から０．５〜０．６ｎｍ以上の厚さで形成されてい
る必要がある。マージンを見込むと、ＸL ≧１ｎｍが必
要となる。
【０１２９】一方、イオン注入時のチャネリングの抑制
は、多結晶シリコン膜の総膜厚ＸT、小粒径多結晶シリ
コン膜の厚さＸS 、及び小粒径多結晶シリコン膜の平均
粒径ＲS と関係している。
【０１３０】多結晶シリコン膜の総膜厚ＸT の理論上の
下限値は、チャネリングが起こらないと仮定した場合に
不純物が所定範囲内に収まる膜厚と、大粒径多結晶シリ
コン膜の膜厚ＸL の下限値との総和によって決まる。上
記不純物の分布は通常ＬＳＳ理論式で記述される。ＬＳ
Ｓ理論は、不純物拡散（チャネリング）が起こらないこ
とを前提とした理論である。不純物拡散が起こらない現
実のイオン注入としては、アモルファスシリコン膜又は
微小粒径多結晶シリコン膜のイオン注入があげられ
る。。
【０１３１】チャネリングが全く起こらない場合には、
投影飛程Ｒp 、投影飛程分散をΔＲ p とすると、表面か
らＲp ＋６ΔＲp の深さの領域内に９９％以上の不純物
が入る。ここで、ΔＲp はＬＳＳ理論によりＲp で表す
ことができる。通常使われる不純物としては最も重いＡ
ｓの場合には、ＬＳＳ理論により、Ｒp ＋６ΔＲp ＝
３．５Ｒp となる。また、ＸL の下限値は、上述の通り
１ｎｍであるから、ＸT≧３．５Ｒp ＋１ｎｍとなる。
ＢやＰはＡｓよりも軽いので、これらの不純物を用いた
場合にも、上記下限値に係る不等式は満たされることに
なる。 一方、ＸT の上限値は、下限値ほど一般性がある
わけではないが、ゲート電極の加工の制御性によって概
ね決まる。ゲート電極の寸法制御は、一般に、エッチン
グマスクとなるレジストの寸法制御性と、ＲＩＥの異方
性（垂直性）とできまる。ＲＩＥの垂直性が悪くなる
と、仮にレジストが狙い通りの寸法に仕上がっていたと
しても、ゲート長Ｌg は狙った寸法から外れることにな
る。
【０１３２】寸法変化量ｄＬは、図２７に示すように、
多結晶シリコン膜の膜厚ＸT の関数になる。したがっ
て、変化量ｄＬをある範囲内に抑えようとすると、必然
的に膜厚ＸT に制限が生じることになる。
【０１３３】一般に、ゲート長のばらつきの許容量はゲ
ート長の１０％程度であるから、０．１Ｌg ≧２ＸT ・
ＣＯＳθとなり、したがってＸT ≦０．１Ｌg ／（２Ｃ
ＯＳθ）となる。ＲＩＥの実力からみて、θとして８８
度程度まで許容しなければならないので、ＸT ≦１．４
Ｌg となる。
【０１３４】以上まとめると、多結晶シリコン膜の総膜
厚ＸT は、３．５Ｒp ＋１ｎｍ≦Ｘ T ≦１．４Ｌg とな
る。本例のように、Ｌg ＝０．１５μｍ、Ｂ+ の加速電
圧７ｋｅＶ、Ａｓ+ の加速電圧５０ｋｅＶの場合には、
ＸT ≧３．５Ｒp ＋１ｎｍ＝０．１２μｍ、かつ、ＸT
≦０．２１μｍとなる。そこで、本例では、上記範囲内
の値として、ＸT ＝０．２μｍとしている。
【０１３５】小粒径多結晶シリコン膜の厚さＸS に関し
ては、以下のように考えることができる。
【０１３６】まず、当然ながら、ＸS ≦ＸT となる。Ｘ
T が下限値である場合には、ＸT の下限値の導出過程か
ら明らかなように、ＸS ＝ＸT −１ｎｍとなる。ＸT が
厚くなるにしたがってＸS は薄くすることができ、ＸT
の上限の膜厚を使う場合にＸ S の下限値が決まる。
【０１３７】Ｌg ＝０．１５μｍの場合を例にとり、図
２１及び図２２を用いて、ＸS の下限値がどのようにし
て決まるかを説明する。
【０１３８】図２０は、多結晶シリコン膜にＢ+ を加速
電圧７ｋｅＶ、ドーズ量５×１０14／ｃｍ2 の条件でイ
オン注入したときのイオン注入後のＢプロファイルを示
している。
【０１３９】曲線ａは多結晶シリコン膜が大粒径多結晶
シリコン膜の単層構造Ａの場合、曲線ｂは多結晶シリコ
ン膜が大粒径多結晶シリコン膜（膜厚：２００ｎｍ）／
小粒径多結晶シリコン膜（膜厚：１０ｎｍ）の積層構造
Ｂの場合、曲線ｃは多結晶シリコン膜が大粒径多結晶シ
リコン膜（膜厚：１６０ｎｍ）／小粒径多結晶シリコン
膜（膜厚５０ｎｍ）の積層構造Ｃの場合のＢプロファイ
ルをそれぞれ示している。なお、小粒径多結晶シリコン
膜は大粒径多結晶シリコン膜上に形成されている。
【０１４０】図から、単層構造Ａの場合には１×１０16
／ｃｍ3 程度の量の不純物が基板に導入されるが、積層
構造Ｃの場合には不純物の導入量が１×１０15／ｃｍ3
程度まで低減されていることが分かる。また、単層構造
Ａの場合には、しきい値電圧のばらつきが１００ｍＶ近
かったが、積層構造Ｃの場合には、数ｍＶ程度までしき
い値電圧のばらつきが低減されていることも確認され
た。
【０１４１】図２２は、多結晶シリコン膜の総膜厚が２
１０ｎｍの場合に、小粒径多結晶シリコン膜の厚さＸS
を変化させたとき（大粒径多結晶シリコン膜の厚さＸL
＝２１０ｎｍ−ＸS ）の、シリコン基板の表面にまで突
き抜ける不純物の濃度を示したものである。
【０１４２】突き抜け量が基板表面付近のチャネル不純
物濃度（１×１０17／ｃｍ3 ）の１／２０程度よりも少
なければ、しきい値電圧のばらつきが数ｍＶ程度に抑制
されることはすでに確認されている。
【０１４３】したがって、不純物のピーク位置と同等の
深さかそれ以上の深さまでに対応した厚さの小粒径多結
晶シリコン膜があれば、突き抜け量が許容範囲内に入る
ことになる。
【０１４４】最後に、小粒径多結晶シリコン膜の粒径Ｒ
S について述べる。小粒径多結晶シリコン膜の粒径は、
ゲート長との関係で決められる。
【０１４５】例えば、大粒径多結晶シリコン膜の面方位
とその上の小粒径多結晶シリコン膜の面方位とが揃って
しまう場合を考えると（ごく小さい確率であるが、この
ような状況が生じることがあり得る）、図２２（ａ）の
断面図に示すように、面方位が一致してしまう領域Ａで
はチャネリングが生じてしまうことになる。
【０１４６】チャネリングが生じても合、図２２（ｂ）
に示すように、ゲート領域Ｇのチャネル長方向に沿って
領域Ａが部分的に存在する場合、しきい値電圧の変動は
起こらない。
【０１４７】しかし、図２２（ｃ）に示すように、ゲー
ト領域Ｇのチャネル長方に沿って領域Ａが全体に存在す
る場合、しきい値電圧は低下してしまう。したがって、
ＲSはゲート長以下である必要がある。ただし、ＲS は
平均粒径であり、実際にはＲ S より小さい粒径のものも
存在するため、現実的にはＲS をゲート長Ｌg の１／３
程度以下にする必要がある。
【０１４８】以上まとめると、 ３．５Ｒp ＋１ｎｍ≦ＸT ≦１．４Ｌg ＸT ＝ＸS ＋ＸL ＸL ≧１ｎｍ ＸS ≧Ｒp ＲL ≧１μｍ ＲS ≦（１／３）Ｌg となる。
【０１４９】Ｒp はゲート電極にイオン注入で導入した
不純物の飛程（不純物のゲート電極の表面からのピーク
位置に対応）である。すでに述べたように、通常、ゲー
ト電極とソース・ドレイン領域には、同一のイオン注入
工程で同時に不純物を導入する。そのため、Ｒp は、ソ
ース・ドレイン領域の不純物分布と小粒径多結晶シリコ
ン膜の膜厚ＸS との関係でも議論することができる。
【０１５０】ソース・ドレイン領域に導入された不純物
のピーク位置は、全工程を経た後でも、イオン注入直後
の位置から動かない。そのため、最終的に作製されたＭ
ＯＳＦＥＴのソース・ドレイン領域中の不純物のピーク
位置Ｘp （Ｓ／Ｄ）は、飛程Ｒp と一致する。したがっ
て、ＸS ≧Ｘp （Ｓ／Ｄ）の関係が成立する。
【０１５１】以上本発明の実施形態について説明した
が、本発明はこれらの実施形態に限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施することが可能である。
【０１５２】
【発明の効果】本発明によれば、ゲート電極の空乏化と
不純物のチャネリングが同時に抑制されるとともに、高
周波特性の劣化やゲート電極加工時の問題を解消するこ
とができ、高性能のＭＩＳ型半導体装置を得ることがで
きる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＭＩＳトランジ
スタの製造方法を示した図
【図２】本発明に係る多結晶シリコン膜の構造を模式的
に示した図
【図３】多結晶シリコン膜の違いによってしきい値がば
らつくことを示した図
【図４】多結晶シリコン膜の違いによって空乏化率が異
なることを示した図
【図５】多結晶シリコン膜の違いによってドーパントの
分布が異なることを示した図
【図６】多結晶シリコン膜の違いによってシートキャリ
ア濃度が異なることを示した図
【図７】多結晶シリコン膜の堆積条件によって表面状態
が異なることを示した図
【図８】多結晶シリコン膜の断面構造を示した顕微鏡写
真
【図９】多結晶シリコン膜の断面構造を示した顕微鏡写
真
【図１０】多結晶シリコン膜の断面構造を示した顕微鏡
写真
【図１１】図８〜図１０の構造を模式的に示した図
【図１２】多結晶シリコン膜の表面構造を模式的に示し
た図
【図１３】多結晶シリコン膜中に酸素及び窒素のピーク
が存在しないことを示した図
【図１４】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの製造方法を示した図
【図１５】本発明の第２の実施形態に係るＭＩＳトラン
ジスタの製造方法を示した図
【図１６】多結晶シリコン膜の違いによって空乏化率が
異なることを示した図
【図１７】多結晶シリコン膜の違いによってＭＯＳトラ
ンジスタのしきい値ばらつきが異なることを示した図
【図１８】多結晶シリコン膜中の電気的活性な不純物濃
度に対する空乏化率を示した図
【図１９】多結晶シリコン膜の平均粒径に対する活性化
濃度を示した図
【図２０】多結晶シリコン膜の違いによって深さ方向の
不純物濃度が異なることを示した図
【図２１】小粒径多結晶シリコン領域の膜厚に対するシ
リコン基板表面に到達する不純物濃度を示した図
【図２２】大粒径多結晶シリコンと小粒径多結晶シリコ
ンの面方位が揃うことによってチャネリングが生じるこ
とを示した図
【図２３】従来技術に係るＭＩＳトランジスタの製造方
法等を示した図
【図２４】従来技術に係るＭＩＳトランジスタの製造方
法等を示した図
【図２５】層間膜工程前と全工程終了後で多結晶シリコ
ン膜の空乏化率が異なることを示した図
【図２６】多結晶シリコンをアモルファスシリコンから
の再結晶化によって形成したときの構造を模式的に示し
た図
【図２７】多結晶シリコン膜からなるゲート電極を加工
したときの寸法変動について示した図
【符号の説明】
１１，３１…シリコン基板 １２，３２…素子分離領域 １３ａ，３３ａ…ｎウェル １３ｂ，３３ｂ…ｐウェル １４，３５…ゲート絶縁膜 １５，１６，３７…多結晶シリコン膜 １７，３９ａ，３９ｂ…エクステンション領域 １８，４０…側壁膜 １９，４１ａ，４１ｂ…ソース・ドレイン領域 ２０，４２…シリサイド膜 ３４ａ，３４ｂ…チャネルイオン注入層 ３８…後酸化膜

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、 前記半導体基板上に設けられたゲート絶縁膜と、 前記ゲート絶縁膜上に設けられ、多結晶シリコン膜から
    なるゲート電極とを具備してなり、 前記多結晶シリコン膜の下側の部分は上側の部分に比べ
    て平均粒径が大きく、かつ前記多結晶シリコン膜中には
    その膜厚方向において酸素濃度のピークが存在しないこ
    とを特徴とするＭＩＳ型半導体装置。
  2. 【請求項２】前記多結晶シリコン膜は実質的に酸素を含
    んでいないことを特徴とする請求項１に記載のＭＩＳ型
    半導体装置。
  3. 【請求項３】前記多結晶シリコン膜中の膜厚方向におい
    て窒素濃度のピークが存在しないことを特徴とする請求
    項１に記載のＭＩＳ型半導体装置。
  4. 【請求項４】前記多結晶シリコン膜は実質的に窒素を含
    んでいないことを特徴とする請求項３に記載のＭＩＳ型
    半導体装置。
  5. 【請求項５】前記多結晶シリコン膜の全体において結晶
    配向性がランダムであることを特徴とする請求項１に記
    載のＭＩＳ型半導体装置。
  6. 【請求項６】半導体基板と、 前記半導体基板上に設けられたゲート絶縁膜と、 前記ゲート絶縁膜上に設けられ、多結晶シリコン膜から
    なるゲート電極とを具備してなり、 前記多結晶シリコン膜の下側の部分は上側の部分に比べ
    て平均粒径が大きく、かつ前記多結晶シリコン膜の平均
    粒径が変化する領域が、前記ゲート電極と前記ゲート絶
    縁膜との界面から１ｎｍ以上離れていることを特徴とす
    るＭＩＳ型半導体装置。
  7. 【請求項７】前記多結晶シリコン膜はイオン注入により
    不純物が導入され、前記不純物の投影飛程をＲp 、前記
    多結晶シリコン膜の総膜厚をＸT 、前記ゲート電極のチ
    ャネル長方向の寸法をＬg 、前記ゲート多結晶シリコン
    膜の前記上側の部分の厚さをＸL 、前記下側の部分の厚
    さをＸS 、前記下側の部分の平均粒径をＲL 、前記上側
    の部分の平均粒径をＲS とした場合に、 ３．５Ｒp ＋１ｎｍ≦ＸT ≦１．４Ｌg ＸT ＝ＸS ＋ＸL ＸL ≧１ｎｍ ＸS ≧Ｒp ＲL ≧１μｍ ＲS ≦（１／３）Ｌg を満たすことを特徴とする請求項８に記載のＭＩＳ型半
    導体装置。
  8. 【請求項８】半導体基板と、 前記半導体基板上に設けられたゲート絶縁膜と、 前記ゲート絶縁膜上に設けられ、多結晶シリコン膜から
    なるゲート電極と、 前記ゲート電極を挟むように前記半導体基板の表面に形
    成された２つのソース・ドレイン領域とを具備し、 前記多結晶シリコン膜の下側の部分は上側の部分に比べ
    て平均粒径が大きく、かつ前記多結晶シリコン膜の平均
    粒径が変化する領域の前記多結晶シリコン膜の上面から
    の距離が、前記ソース・ドレイン領域の不純物濃度のピ
    ーク位置の前記半導体基板の表面からの距離よりも大き
    いことを特徴とするＭＩＳ型半導体装置。
  9. 【請求項９】前記多結晶シリコン膜は不純物を含むこと
    を特徴とする請求項１、請求項６及び請求項８のいずれ
    か１項に記載のＭＩＳ型半導体装置。
  10. 【請求項１０】前記ゲート電極はＣＭＯＳ構造中のゲー
    ト電極であることを特徴とする請求項１、請求項６及び
    請求項８のいずれか１項に記載のＭＩＳ型半導体装置。
  11. 【請求項１１】半導体基板上にゲート絶縁膜を形成する
    工程と、 前記半導体基板を大気に晒さず、かつ成膜過程の前半と
    後半とで成膜条件を変えて、前記ゲート絶縁膜上に多結
    晶シリコン膜を形成する工程と、 前記多結晶シリコン膜を加工して、ゲート電極を形成す
    る工程とを含むことを特徴とするＭＩＳ型半導体装置の
    製造方法。
  12. 【請求項１２】前記成膜過程の前半の成膜条件は、前記
    成膜過程の後半の成膜条件に比べて、成膜圧力の値、成
    膜速度の値及び堆積速度の値のうちの少なくとも１つの
    値が大きいことを特徴とする請求項１１に記載のＭＩＳ
    型半導体装置の製造方法。
  13. 【請求項１３】前記成膜過程の前半の成膜条件は、前記
    ゲート絶縁膜上にアモルファスシリコン膜が形成され、
    その後前記アモルファスシリコン膜が結晶化される条件
    であり、前記成膜過程の後半の成膜条件は、はじめから
    多結晶シリコン膜が形成される条件であることを特徴と
    する請求項１１にＭＩＳ型半導体装置の製造方法。
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