JPH1041412A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1041412A
JPH1041412A JP8189452A JP18945296A JPH1041412A JP H1041412 A JPH1041412 A JP H1041412A JP 8189452 A JP8189452 A JP 8189452A JP 18945296 A JP18945296 A JP 18945296A JP H1041412 A JPH1041412 A JP H1041412A
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film
insulating film
amorphous material
crystal grains
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Shigehiko Saida
繁彦 齋田
Yoshio Ozawa
良夫 小澤
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Toshiba Corp
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Abstract

(57)【要約】 【課題】ＥＥＰＲＯＭのメモリセルのカップリング比の
ばらつきを小さくすること。 【解決手段】ｐ型シリコン基板１０１と、このｐ型シリ
コン基板１０１上に設けられたトンネルゲート酸化膜１
０５と、このトンネルゲート酸化膜１０５上に設けられ
た浮遊ゲート電極１０６と、この浮遊ゲート電極１０６
上に設けられたゲート電極間絶縁膜１０８と、このゲー
ト電極間絶縁膜１０８上に設けられた制御ゲート電極１
０９とからなるメモリセルを配列形成してなるＥＥＰＲ
ＯＭにおいて、浮遊ゲート電極１０６の結晶粒の数を実
質的に全てのメモリセルにおいて同じにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳゲート構造
の半導体素子を複数個有する半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】従来より、情報処理装置の記憶装置とし
て、磁気ディスク装置が広く用いられている。しかし、
磁気ディスク装置は、高度に精密な機械的駆動機構を有
するので衝撃に弱く、また、機械的に記憶媒体にアクセ
スするので高速なアクセスができない等の欠点がある。
【０００３】そこで、近年、情報処理装置の記憶装置と
して、半導体記憶装置の開発が進められている。半導体
記憶装置は、機械的駆動部分有しないので衝撃に強く、
高速なアクセスが可能である。
【０００４】ところで、近年の半導体技術の進歩、特に
微細加工技術の進歩により、メモリセルの微細化、つま
り、半導体記憶装置の高集積化が急速に進められ、これ
により、加工ばらつき、リソグラフィー時のあわせずれ
等に起因するメモリセル間の形状（面積）のばらつきの
問題が顕在化している。
【０００５】特に、２重ゲート構造（浮遊ゲート／制御
ゲート）セルを有するＥＥＰＲＯＭ等の不揮発性半導体
記憶装置にあっては、半導体基板と浮遊ゲート電極との
間のゲート絶縁膜の静電容量Ｃ1 と、浮遊ゲート電極と
制御ゲート電極との間の絶縁膜（以下、ゲート電極間絶
縁膜という）の静電容量Ｃ2 との容量結合比Ｃ2 ／（Ｃ
1 ＋Ｃ2 ）（以下、単にカップリング比という）のメモ
リセル間でのバラツキが問題となっている。
【０００６】本発明者は、リソグラフィや加工に起因す
るカップリング比のばらつきを効果的に小さくできる発
明を既に出願している（特願平７−５４７９１）。しか
しながら、浮遊ゲート電極およびゲート電極を構成する
多結晶シリコン膜に含まれる結晶粒の数、形状、体積
（大きさ）および面方位が制御されていないことで生じ
るセル形状（浮遊ゲート電極、ゲート電極の形状）のば
らつきに起因するカップリング比のばらつきを効果的に
小さくすることは実現されていなかった。
【０００７】図１６に、浮遊ゲート電極の結晶粒のばら
つきおよび形状（ゲート幅）のばらつきの様子を示す。
同図（ａ）はメモリセルの断面図を示しており、同図
（ｂ）は同メモリセルの浮遊ゲート電極を上から見た図
である。
【０００８】図中、１はｐ型シリコン基板、２はｎ型ソ
ース・ドレイン拡散層、３はトンネルゲート酸化膜、４
は浮遊ゲート電極、５はゲート電極間絶縁膜、６は制御
ゲート電極、７は素子分離絶縁膜を示している。浮遊ゲ
ート電極４および制御ゲート電極６は多結晶シリコン膜
からなる。ゲート電極間絶縁膜５は酸化膜、窒化膜、酸
化膜の積層膜からなる。
【０００９】結晶粒の数、形状がばらつく原因として
は、ゲート電極加工後に行なわれる熱処理により、浮遊
ゲート電極４中の結晶が粒成長して数が変化するととも
に、凸部８が形成されることがあげられる。
【００１０】他の原因としては、ゲート電極加工後に行
なわれる酸化処理により、結晶粒界が酸化されてその数
が変化するとともに、凹部９が形成されることがあげら
れる。
【００１１】さらに別の原因としては、面方位の差によ
って結晶粒の酸化速度が異なりその数が変化するととも
に、段差１０が形成されることがあげられる。
【００１２】以上述べたように熱処理や熱酸化や酸化速
度の違いにより、結晶粒の数、形状（ゲート幅）のばら
つきが生じると、カップリング比のばらつきが増大する
ことになる。
【００１３】さらに、結晶粒界直下の酸化膜は、導電性
が高く（Technical Digest of International Electron
Devices Meeting 1994,p847(1994)）、劣化し易い。こ
のため、浮遊ゲート電極４のトンネルゲート酸化膜３に
接する部分の粒界の長さがばらつくと、書き込み消去電
流がばらつき易くなるという問題が生じる。
【００１４】
【発明が解決しようとする課題】上述の如く、従来のＥ
ＥＰＲＯＭにあっては、浮遊ゲート電極または制御ゲー
ト電極を構成する多結晶シリコン膜に含まれる結晶粒の
数が制御されていなかった。その結果、浮遊ゲート電極
または制御ゲート電極の結晶粒の数のばらつきに起因す
るカップリング比のばらつきの低減化は図れていなかっ
た。
【００１５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ゲート電極内の結晶粒
の数のばらつきに起因する素子特性のばらつきを低減化
できる半導体装置およびその製造方法を提供することに
ある。
【００１６】
【課題を解決するための手段】
［概要］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、半導体基板と、この半導体基板
上に設けられたゲート絶縁膜と、このゲート絶縁膜上に
設けられたゲート電極とを有する半導体素子を複数個備
えてなり、前記ゲート電極の構成材料は結晶性を有する
もので、かつ前記ゲート電極に存在する結晶粒の数は実
質的に全ての前記半導体素子において同じであることを
特徴とする。
【００１７】ここで、結晶粒の数は、全ての半導体素子
において同じであることが最も好ましいが、ほぼ全ての
前記半導体素子において同じであれば、本発明の効果は
得られる。
【００１８】また、実質的に全てとは、数字としてほぼ
同じ例えば９０％以上という意味のみならず、結晶粒の
数を制御して結晶粒の数を積極的に同じにするという意
味を含んでいる。
【００１９】また、本発明に係る他の半導体装置（請求
項２）は、半導体基板と、この半導体基板上に設けられ
たゲート絶縁膜と、このゲート絶縁膜上に設けられた浮
遊ゲート電極と、この浮遊ゲート電極上に設けられたゲ
ート電極間絶縁膜と、このゲート電極間絶縁膜上に設け
られた制御ゲート電極とを有する半導体素子を複数個備
えてなり、前記浮遊ゲート電極および前記制御ゲート電
極の少なくとも一方の構成材料は結晶性を有するもの
で、かつ前記浮遊ゲート電極および前記制御ゲート電極
の少なくとも一方に存在する結晶粒の数は実質的に全て
の前記半導体素子において同じであることを特徴とす
る。
【００２０】また、本発明に係る他の半導体装置（請求
項３）は、上記半導体装置（請求項１、請求項２）にお
いて、前記結晶粒の数が２で実質的に全ての前記半導体
素子において同じであることを特徴とする。
【００２１】また、本発明に係る他の半導体装置（請求
項４）は、上記半導体装置（請求項１、請求項２、請求
項３）において、前記結晶粒の形状および体積が実質的
に全ての前記半導体素子において同じであることを特徴
とする。
【００２２】また、本発明に係る他の半導体装置（請求
項５）は、上記半導体装置（請求項１、請求項２、請求
項３、請求項４）において、前記結晶粒の面方位が実質
的に全ての前記半導体素子において同じであることを特
徴とする。
【００２３】また、本発明に係る他の半導体装置（請求
項６）は、上記半導体装置（請求項５）において、前記
結晶粒の面方位が前記半導体基板の面方位に対して±５
°内の範囲内においてほぼ全ての前記半導体素子におい
て同じであることを特徴とする。
【００２４】また、本発明に係る半導体装置の製造方法
（請求項７）は、結晶性半導体基板上に絶縁膜を形成す
る工程と、この絶縁膜上に第１の非晶質物質膜を形成す
る工程と、この第１の非晶質物質膜上にマスクパターン
を形成し、このマスクパターンをエッチングマスクに用
いて、前記第１の非晶質物質膜および前記絶縁膜をエッ
チングし、前記結晶性半導体基板に達する複数の溝を形
成する工程と、前記各溝内の前記結晶性半導基体板およ
び前記第１の非晶質物質膜に接するように第２の非晶質
物質膜を全面に形成する工程と、前記結晶半導体基板を
種結晶として少なくとも前記第１の非晶質物質膜に接す
る部分の前記第２の非晶質物質膜を結晶化し、この結晶
化した第２の非晶質物質膜を種結晶として前記第１の非
晶質物質膜を結晶化する工程と、前記マスクパターンを
エッチングマスクに用いて、前記結晶化した部分を含む
全ての前記第２の非晶質物質膜をエッチングして除去す
るとともに、前記結晶性半導体基板をエッチングしてこ
の結晶性半導体基板に素子分離溝を形成する工程とを有
することを特徴とする。
【００２５】また、本発明に係る他の半導体装置の製造
方法（請求項８）は、上記半導体装置の製造方法（請求
項７）において、前記第１の非晶質物質膜は不純物が添
加されたものであり、前記第２の非晶質物質膜が不純物
が添加されていないものであることを特徴とする。
【００２６】また、本発明に係る他の半導体装置の製造
方法（請求項９）は、上記半導体装置の製造方法（請求
項７）において、前記第１および第２の非晶質物質膜
は、前記結晶性半導体基板を構成する半導体材料からな
ることを特徴とする。
【００２７】上記第１、第２の非晶質物質膜は材料が同
じであることが好ましい。この場合、結晶化した第２の
非晶質物質膜を結晶種として第１の非晶質物質膜を結晶
化する際に両者の格子定数が一致するため、第１の非晶
質物質膜の結晶粒の数や形状等の結晶性を容易に制御で
きるようになる。
【００２８】［作用］本発明（請求項１〜請求項６）に
よれば、各ゲート電極（浮遊ゲート電極、制御ゲート電
極を含む）に存在する結晶粒の数が実質的に全ての半導
体素子において等しいので、結晶粒の数のばらつきに起
因する素子特性のばらつきを低減化できるようになる。
【００２９】本発明（請求項２〜請求項６）によれば、
さらに以下のような作用効果も得られる。
【００３０】すなわち、本発明（請求項２）によれば、
特に結晶粒の数のばらつきに起因するカップリング比の
ばらつきを低減化できるようになる。
【００３１】また、本発明（請求項３）によれば、結晶
粒の数のばらつきを抑制できるとともに、結晶粒の数が
２であることから、結晶粒界直下のゲート絶縁膜の劣化
を最小限に抑えることができるようになる。このため、
本発明を例えばＥＥＰＲＯＭ等のメモリに適用すれば、
書き込み消去電流のばらつきを効果的に抑制できるよう
になる。
【００３２】結晶粒の成長は一般に粒界のエネルギーが
高いことに起因する通常の結晶粒成長と、結晶粒の面方
位の違いによる酸化膜との界面エネルギーに起因する２
次的な結晶粒成長があることが知られている（Ｊ．Ａｐ
ｐｌ．Ｐｈｙｓ，Ｖｏｌ．５８．Ｐ７６３（１９８
７）。
【００３３】ここで、本発明（請求項４）では、各ゲー
ト電極に存在する結晶粒の数、形状および体積が実質的
に全ての前記半導体素子において同じであることから、
結晶粒界のエネルギーのばらつきは小さくなる。結晶粒
界のエネルギーのばらつきが小さくなると、結晶粒成長
のばらつきは小さくなる。
【００３４】したがって、本発明によれば、特に結晶粒
界のエネルギーによる結晶粒成長のばらつきに起因する
形状および体積のばらつきも効果的に小さくできるよう
になる。このため、本発明を例えばＥＥＰＲＯＭ等のメ
モリに適用すれば、メモリセルの形状のばらつきを小さ
くでき、カップリング比のばらつきを効果的に小さくで
きるようになる。
【００３５】また、本発明（請求項５）では、ゲート電
極に存在する結晶粒の数および面方位が実質的に全ての
前記半導体素子において同じであることから、結晶粒の
面方位のばらつきによる界面エネルギーのばらつきは小
さくなる。界面エネルギーのばらつきが小さくなると、
結晶粒成長のばらつきが小さくなる。
【００３６】したがって、本発明によれば、特に界面エ
ネルギーによる結晶粒成長のばらつきに起因する形状お
よび体積のばらつきを効果的に小さくできるようにな
る。このため、本発明を例えばＥＥＰＲＯＭ等のメモリ
に適用すれば、メモリセルの形状のばらつきを小さくで
き、カップリング比のばらつきを効果的に小さくできる
ようになる。
【００３７】また、本発明によれば、面方位の違いによ
る仕事関数の差に起因するしきい値電圧のばらつきも小
さくすることができるようになる。さらに、後酸化時の
面方位による酸化速度の差に起因する結晶粒の数や形状
や体積（大きさ）のばらつきも小さくできる。
【００３８】また、本発明（請求項７〜請求項９）によ
れば、素子分離溝が形成される領域の結晶性半導体基板
を結晶種として利用できるので、結晶種として用いる部
分を別途確保する必要がないので、素子面積の低減化を
図れるようになる。
【００３９】また、本発明によれば、結晶性半導体基板
に達する溝を形成するのに用いたエッチングマスクを素
子分離溝を形成するのに用いるエッチングマスクに使用
できるので、工程数の増加を防止できる。
【００４０】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
【００４１】（第１の実施形態）図１は、本発明の第１
の実施形態に係るＮＡＮＤ型のＥＥＰＲＯＭメモリセル
の平面図である。また、図２および図３は、同ＥＥＰＲ
ＯＭメモリセルの製造方法を示す工程断面図であり、図
中の左側は図１のＡ−Ａ´断面における工程断面図、図
中の右側は図１のＢ−Ｂ´断面における工程断面図を示
している。
【００４２】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１０１（例えば、比抵抗１０Ωｃｍ、結晶面
（１００））の全面に素子分離溝用のマスクパターン１
０２となる厚さ１００ｎｍの酸化膜を熱酸化法により形
成する。
【００４３】次に同図（ａ）に示すように、上記酸化膜
をパターニングして素子分離溝用のマスクパターン１０
２を形成した後、このマスクパターン１０２をマスクに
して反応性イオンエッチング法を用いてｐ型シリコン基
板１０１を垂直にエッチングし、ｐ型シリコン基板１０
１に深さ０．５μｍの素子分離溝１０３を形成する。次
に図２（ｂ）に示すように、素子分離溝１０３を埋め込
むように厚さ２００ｎｍの素子分離絶縁膜としての酸化
膜１０４を化学気相成長法（ＣＶＤ法）を用いて全面に
形成した後、シリコン基板１０１が露出するまで全面を
研磨する。
【００４４】次に図２（ｃ）に示すように、フッ酸緩衝
溶液を用いて酸化膜１０４の上面の一部をエッチングし
て、酸化膜１０４と基板１０１との間に高さ５０ｎｍの
段差を形成する。なお、エッチングの前に基板表面を熱
酸化しても良い。
【００４５】次に図３（ａ）に示すように、基板表面に
厚さ１０ｎｍのトンネルゲート酸化膜１０５を熱酸化法
を用いて形成した後、浮遊ゲート電極となる厚さ３００
ｎｍの非晶質のシリコン膜１０６をＣＶＤ法を用いて形
成する。シリコン膜１０６の成膜において、原料として
は例えばシランを使用し、基板温度は例えば５２５℃に
設定する。
【００４６】次に図３（ｂ）に示すように、６００℃の
Ｎ2 雰囲気中で１２時間の熱処理を行なうことにより非
晶質のシリコン膜１０６を結晶化（多結晶化）する。
【００４７】このとき、非晶質のシリコン膜１０６の結
晶化は、酸化膜１０４と基板１０１との間に形成された
コーナー部１０７から起こる。
【００４８】この結果、浮遊ゲート電極となる部分の非
晶質シリコン膜１０６に含まれる結晶粒の数、浮遊ゲー
ト電極１０６となる部分の周辺部の非晶質シリコン膜１
０６の粒界の数、およびトンネルゲート酸化膜１０５と
浮遊ゲート電極１０６となる部分の非晶質シリコン膜１
０６が接する面における粒界の長さのばらつきは極めて
小さくなる。
【００４９】例えば、結晶核の発生密度はコーナー部１
０７１μｍ当たり約０．５個程度、メモリセルのゲート
長は０．２μｍであるため、約９０％のメモリセルは２
個の結晶粒を有することになる。
【００５０】したがって、メモリセル形状のばらつきを
小さくすることができ、カップリング比のばらつきを低
減できるようになる。
【００５１】さらに、本実施形態によれば、結晶粒の数
が２であることから、結晶粒界直下のトンネルゲート酸
化膜１０５の劣化を最小限に抑えることができ、これに
より書き込み消去電流のばらつきを効果的に抑制できる
ようになる。
【００５２】次に図３（ｃ）に示すように、結晶化した
シリコン膜（多結晶シリコン膜）１０６を反応性イオン
エッチング法を用いて浮遊ゲート電極に加工した後、浮
遊ゲート電極１０６の表面にゲート電極間絶縁膜として
の積層絶縁膜１０８を形成する。具体的には、厚さ５ｎ
ｍの酸化膜、厚さ６ｎｍの窒化膜、厚さ５ｎｍの酸化膜
をＣＶＤ法を用いて順次形成する。
【００５３】次に同図（ｃ）に示すように、制御ゲート
電極としての厚さ３００ｎｍの不純物が添加された多結
晶シリコン膜１０９をＣＶＤ法を用いて形成する。多結
晶シリコン膜１０９の成膜において、原料としては例え
ばＳｉＨ4 を使用し、基板温度は６２０℃に設定し、不
純物の添加は例えば成膜後にリン等の不純物を拡散させ
ることにより行なう。
【００５４】次に同図（ｃ）に示すように、多結晶シリ
コン膜１０９を反応性イオンエッチング法を用いて制御
ゲート電極状に加工し、続いて積層絶縁膜１０８を反応
性イオンエッチング法を用いてゲート電極間絶縁膜形状
に加工する。
【００５５】次に同図（ｃ）に示すように、制御ゲート
電極１０９をマスクにｎ型不純物として例えばヒ素を基
板表面にイオン注入することにより、ｎ- 型ソース・ド
レイン領域１１０を自己整合的に形成する。
【００５６】このとき、各メモリセルの浮遊ゲート電極
１０６とトンネルゲート酸化膜１０５との界面に存在す
る粒界の長さはほぼ等しいので、粒界からトンネルゲー
ト酸化膜１０５へのｎ型不純物の拡散に起因するトンネ
ルゲート酸化膜１０５の特性ばらつきは非常に小さくな
る。
【００５７】最後に、不純物の活性化を行なうために８
５０℃の酸素雰囲気中で熱処理を行なって、ＮＡＮＤ型
のＥＥＰＲＯＭのメモリセルが完成する。
【００５８】図４は、本実施形態の方法に従い作製され
たメモリセルおよび従来法である浮遊ゲート電極として
の多結晶シリコン膜を直接形成したメモリセルのしきい
値電圧分布を示す図である。
【００５９】図から、本実施形態の方法に基づいて作成
されたメモリセルは、従来法のそれに比べて、しきい値
電圧の分布のばらつきが極めて小さいことが分かる。
【００６０】このように本実施形態に従って形成された
メモリセルにおいて、しきい値電圧の分布のばらつきが
極めて小さくなった理由は、上述したように本実施形態
の場合、浮遊ゲート電極内の結晶粒の数のばらつきが十
分に小さくなっているので、これにより、メモリセル形
成後の熱工程や酸化工程による結晶粒の形状のばらつき
を極めて小さくすることができ、さらに各メモリセルに
おける粒界の長さのばらつきも小さくできたからであ
る。
【００６１】（第２の実施形態）図５および図６は、本
発明の第２の実施形態に係るＮＡＮＤ型のＥＥＰＲＯＭ
メモリセルの製造方法を示す工程断面図である。平面図
は図１のそれと同じで、図５および図６において、左側
は図１のＡ−Ａ´断面に相当する工程断面図、右側は図
１のＢ−Ｂ´断面に相当する工程断面図を示している。
【００６２】本実施形態の製造方法は、各浮遊ゲート電
極に含まれる結晶粒の数だけではなく、各結晶粒の形状
および体積（大きさ）もほぼ同一にすることができるも
のである。
【００６３】まず、図５（ａ）に示すように、ｐ型シリ
コン基板２０１（例えば、比抵抗１０Ωｃｍ、結晶面
（１００））の全面に素子分離用溝のマスクパターン２
０２となる厚さ１００ｎｍの酸化膜を熱酸化法により形
成する。
【００６４】次に同図（ａ）に示すように、上記酸化膜
をパターニングして素子分離溝用のマスクパターン２０
２を形成した後、このマスクパターン２０２をマスクに
して反応性イオンエッチング法を用いてｐ型シリコン基
板２０１を垂直にエッチングし、ｐ型シリコン基板２０
１に深さ０．６μｍの素子分離溝２０３を形成する。次
に図５（ｂ）に示すように、素子分離溝２０３を埋め込
むように厚さ２００ｎｍの素子分離絶縁膜としての酸化
膜２０４を化学気相成長法（ＣＶＤ法）を用いて全面に
形成した後、シリコン基板２０１が露出するまで全面を
研磨する。
【００６５】次に図５（ｃ）に示すように、基板表面を
エッチングして、酸化膜２０４と基２０１との間に高さ
１５０ｎｍの段差を形成する。
【００６６】次に図６（ａ）に示すように、基板表面に
厚さ１０ｎｍのトンネルゲート酸化膜２０５を熱酸化法
を用いて形成した後、浮遊ゲート電極となる厚さ３００
ｎｍの非晶質のシリコン膜２０６をＣＶＤ法を用いて形
成する。シリコン膜２０６の成膜において、原料として
は例えばシランを使用し、基板温度は例えば５２５℃に
設定する。
【００６７】次に図６（ｂ）に示すように、６００℃の
Ｎ2 雰囲気中で１２時間の熱処理を行なうことにより非
晶質のシリコン膜２０６を結晶化（多結晶化）する。
【００６８】このとき、非晶質のシリコン膜２０６の結
晶化が、酸化膜２０４と基板２０１との間に形成された
コーナー部２０７から起こるため、結晶化したシリコン
膜（多結晶シリコン膜）２０６の結晶粒界は素子領域の
中央部分に形成される。
【００６９】次に図６（ｃ）に示すように、酸化膜２０
４をエッチングストッパに用いて、シリコン膜２０６を
化学的機械的研磨法により研磨することにより、シリコ
ン膜２０６を自己整合的に浮遊ゲート電極状に加工した
後、酸化膜２０４の上部を１００ｎｍ除去する。
【００７０】このとき、非晶質のシリコン膜２０６の結
晶化が段差部２０７から起こり、さらに、第１の実施形
態と異なり、浮遊ゲート電極２０６がフォトリソグラフ
ィ工程を用いずに自己整合的に形成されることから、各
浮遊ゲート電極２０６に含まれる結晶粒の数だけではな
く、各結晶粒の形状および体積（大きさ）もほぼ同一に
なる。すなわち、浮遊ゲート電極２０６に存在する結晶
粒の数、形状および体積がほぼ全てのメモリセルにおい
て同じになる。
【００７１】このように結晶粒の形状および体積（大き
さ）のばらつきが小さくなると、結晶粒界のエネルギー
のばらつきは小さくなる。結晶粒界のエネルギーのばら
つきが小さくなると、結晶粒成長のばらつきが小さくな
る。この結果、結晶粒界のエネルギーによる結晶粒成長
のばらつきに起因するメモリセルの形状のばらつきは小
さくなる。
【００７２】したがって、本実施形態によれば、結晶粒
界の数のばらつきに起因するメモリセルの形状のばらつ
きのみならず、結晶粒界のエネルギーによる結晶粒成長
のばらつきに起因するメモリセルの形状のばらつきも小
さくでき、第１の実施形態に比べて、さらにカップリン
グ比のばらつきを小さくできるようになる。
【００７３】次に同図（ｃ）に示すように、浮遊ゲート
電極２０６の表面にゲート電極間絶縁膜としての積層絶
縁膜２０８を形成する。具体的には、厚さ５ｎｍの酸化
膜、厚さ６ｎｍの窒化膜、厚さ５ｎｍの酸化膜をＣＶＤ
法を用いて順次形成する。
【００７４】次に同図（ｃ）に示すように、制御ゲート
電極としての厚さ３００ｎｍの不純物が添加された多結
晶シリコン膜２０９をＣＶＤ法を用いて形成する。多結
晶シリコン膜２０９の成膜において、原料としては例え
ばＳｉＨ4 を使用し、基板温度は６２０℃に設定し、不
純物の添加は例えば成膜後にリン等の不純物を拡散させ
ることにより行なう。
【００７５】次に同図（ｃ）に示すように、多結晶シリ
コン膜２０９を反応性イオンエッチング法を用いて制御
ゲート電極状に加工し、続いて積層酸化膜２０８を反応
性イオンエッチング法を用いてゲート電極間絶縁膜状に
加工する。
【００７６】最後に、制御ゲート電極２０９をマスクに
ｎ型不純物として例えばヒ素を基板表面にイオン注入す
ることにより、ｎ- 型ソース・ドレイン領域２１０を自
己整合的に形成した後、不純物の活性化を行なうために
８５０℃の酸素雰囲気中で熱処理を行なって、ＮＡＮＤ
型のＥＥＰＲＯＭのメモリセルが完成する。
【００７７】（第３の実施形態）図７および図８は、本
発明の第３の実施形態に係るＮＡＮＤ型のＥＥＰＲＯＭ
メモリセルの製造方法を示す工程断面図である。平面図
は図１のそれと同じで、図７および図８において、左側
は図１のＡ−Ａ´断面に相当する工程断面図、右側は図
１のＢ−Ｂ´断面に相当する工程断面図を示している。
【００７８】本実施形態の製造方法は、各浮遊ゲート電
極に含まれる結晶粒の数、形状、体積（大きさ）ではな
く、面方位もほぼ同一にすることができるものである。
【００７９】まず、図７（ａ）に示すように、ｐ型シリ
コン基板３０１（例えば、比抵抗１０Ωｃｍ、結晶面
（１００））の全面に厚さ１０ｎｍのトンネルゲート酸
化膜３０２を熱酸化法により形成する。
【００８０】次に同図（ａ）に示すように、トンネルゲ
ート酸化膜３０２上に浮遊ゲート電極となる厚さ３００
ｎｍの第１の非晶質のシリコン膜３０３をＣＶＤ法を用
いて形成した後、この非晶質のシリコン膜３０３上にエ
ッチングマスクとなる厚さ３００ｎｍの酸化膜３０４を
常圧ＣＶＤ法により形成する。
【００８１】シリコン膜３０３の成膜において、原料と
しては例えばＳｉＨ4 を使用し、基板温度は例えば５２
５℃に設定する。また、シリコン膜３０３に不純物（例
えばＰ、Ｂ、Ａｓ）を添加しても良い。不純物の濃度は
例えば１×１０20ｃｍ-3とする。
【００８２】次に図７（ｂ）に示すように、酸化膜３０
４をパターニングした後、この酸化膜３０４をマスクに
して、素子分離絶縁膜が形成される領域の基板表面が露
出するように、非晶質のシリコン膜３０３、トンネルゲ
ート酸化膜３０２を反応性イオンエッチング法を用いて
順次基板表面に対して垂直にエッチングすることによ
り、溝３０５を形成する。
【００８３】次に同図（ｂ）に示すように、溝３０５を
充填し、溝３０５から溢れる程度の厚さ（例えば３００
ｎｍ）の第２の非晶質のシリコン膜３０６をＣＶＤ法を
用いて全面に形成する。
【００８４】なお、第２の非晶質のシリコン膜３０６の
代わりに、他の非晶質物質膜を用いても良い。
【００８５】シリコンは、格子定数を同じにして結晶粒
の数や形状等の結晶性の制御性を容易できる点で有利で
ある。
【００８６】シリコン膜３０６の成膜において、原料、
基板温度は第１の非晶質のシリコン膜３０３のそれと同
じで良い。また、シリコン膜３０６はアンドープである
ことが好ましい。これはシリコン膜３０６にＰ、Ｂ、Ａ
ｓなどの不純物が添加されていると、シリコン膜３０６
中の不純物が基板３０１に拡散し、しきい値電圧が変化
する可能性があるからである。
【００８７】次に図７（ｃ）に示すように、６００℃の
Ｎ2 雰囲気中で１２時間熱処理を行なうことにより、第
１および第２の非晶質のシリコン膜３０３，３０６を多
結晶化（結晶化）する。
【００８８】このとき、第２の非晶質のシリコン膜３０
６は、素子分離絶縁膜が形成される領域の基板３０１の
露出面を結晶種にして結晶化し、第１の非晶質のシリコ
ン膜（浮遊ゲート電極）３０３は、結晶化した第２の非
晶質のシリコン膜３０６を結晶種にして結晶化する。
【００８９】ここで、上述したように、素子分離絶縁膜
が形成される領域の基板３０１の露出面を結晶種として
利用できるので、結晶種として用いる部分を別途確保す
る必要はないので、素子面積の低減化を図れるようにな
る。
【００９０】このような基板露出面を結晶種として結晶
化により、各浮遊ゲート電極３０３に含まれる結晶粒の
数、形状および体積（大きさ）だけではなく、各結晶粒
の面方位もほぼ基板のそれ（例えば（１００））と同一
になる。すなわち、浮遊ゲート電極３０６に存在する結
晶粒の数、形状、体積（大きさ）および面方位がほぼ全
てのメモリセルにおいて同じになる。ここで、各浮遊ゲ
ート電極３０３に含まれる結晶粒の面方位は基板のそれ
に対して±５°以内であることを確認した。
【００９１】このように結晶粒界の面方位のばらつきが
小さくなると、界面エネルギーのばらつきは小さくな
る。界面エネルギーのばらつきが小さくなると、結晶粒
成長のばらつきが小さくなる。この結果、界面エネルギ
ーによる結晶粒成長のばらつきに起因するメモリセルの
形状のばらつきは小さくなる。
【００９２】したがって、本実施形態によれば、結晶粒
界の数のばらつき、結晶粒界のエネルギーのばらつきに
起因するメモリセルの形状のばらつきのみならず、界面
エネルギーのエネルギーによる結晶粒成長のばらつきに
起因するメモリセルの形状のばらつきも小さくでき、第
２の実施形態に比べて、さらにカップリング比のばらつ
きを小さくできるようになる。
【００９３】また、本実施形態によれば、面方位の違い
による仕事関数の差に起因するしきい値電圧のばらつき
も小さくすることもできる。さらに、後酸化時の面方位
による酸化速度の差に起因する結晶粒の数や形状や体積
（大きさ）のばらつきも小さくなり、したがって、後酸
化工程に起因するメモリセルの形状のばらつきも小さく
できるようになる。
【００９４】上記結晶化において、酸化膜３０４の上部
角部が露出するまでシリコン膜３０６の上部を除去して
から行なうと、酸化膜３０４の上部角部からの結晶化を
防止することができる。
【００９５】また、本実施形態では、第２の非晶質のシ
リコン膜３０６の全てを結晶化したが、要は少なくとも
第１の非晶質のシリコン膜３０３に接する部分の第２の
非晶質シリコン膜３０６を結晶化すれば良い。
【００９６】次に図８（ａ）に示すように、溝３０７を
形成するときにエッチングマスクとして用いた酸化膜３
０４を再度エッチングマスクに用い、反応性イオンエッ
チングにより、シリコン膜３０３、基板３０１を順次基
板表面に対して垂直にエッチングして素子分離溝３０７
を形成するとともに、シリコン膜３０６を除去する。こ
のように本実施例では、溝３０７を形成したときに用い
たエッチングマスクとしての酸化膜３０４を、素子分離
溝３０７を形成するためのエッチングマスクとして使用
できるので、素子分離溝３０７のためのエッチングマス
クを別途形成する必要はなく、プロセス数の増加を防止
できる。
【００９７】このとき、酸化膜３０４の表面が露出する
まで、化学的機械的研磨法またはエッチバック法によっ
て表面を平坦化した後、上記反応性イオンエッチングを
行なうと良い。これによって上記反応性イオンエッチン
グ時にシリコン膜３０３の側壁に残渣が発生するのを防
止できる。
【００９８】ここで、酸化膜３０４の表面より下にシリ
コン膜３０６の凹部底面が位置する場合には、シリコン
膜３０６と同じエッチングレートの膜を堆積した後、シ
リコン膜３０６の表面を平坦化するまでエッチバックを
行なうことが可能である。
【００９９】なお、酸化膜３０４の表面より下の位置に
シリコン膜３０６の巣ができている場合には、巣が完全
になくなるまでエッチバックを行なうと良い。このと
き、巣が現われたら、シリコン膜３０６と同じエッチン
グレートの膜を堆積して巣を埋めて平坦化してから再度
エッチバックを行なう。
【０１００】また、エッチング種としては、反応生成物
の堆積を防止する観点から、例えば、酸素を含まないＨ
Ｃｌ、ＨＢｒまたはこれらにＳＦ6 を添加したものなど
が望ましい。言い換えれば、反応性イオンエッチングの
異方性が比較的小さくなる条件とする。
【０１０１】反応生成物の発生を防止するのは、シリコ
ン膜３０６に反応生成物が形成されると、これがマスク
となって溝３０７内にシリコン膜３０６が残置する恐れ
があるからである。
【０１０２】なお、本実施形態ではシリコン膜３０６の
膜厚を厚くしたが、シリコン膜３０６の膜厚を薄くした
場合にはシリコン膜３０６に巣が形成されることがあ
る。この場合、反応性イオンエッチングの条件を調整し
て、溝３０７の側壁にシリコン膜３０６が残らないよう
にする。
【０１０３】あるいはケミカルドライエッチング法を用
いて等方的にシリコン膜３０６をエッチングして巣を消
滅させてから、反応性イオンエッチング法を用いてシリ
コン膜３０６をエッチング除去しても良い。
【０１０４】次に図８（ｂ）に示すように、素子分離絶
縁膜としての厚い（例えば４００ｎｍ）の酸化膜３０８
をＣＶＤ法を用いて形成した後、反応性イオンエッチン
グ法を用いてエッチバックし、酸化膜３０８を素子分離
溝３０７内にだけに残置させるとともに、酸化膜３０４
を除去する。
【０１０５】次に図８（ｃ）に示すように、浮遊ゲート
電極３０３の表面にゲート電極間絶縁膜としての積層絶
縁膜３０９を形成する。具体的には、厚さ５ｎｍの酸化
膜、厚さ６ｎｍの窒化膜、厚さ５ｎｍの酸化膜をＣＶＤ
法を用いて順次形成する。
【０１０６】次に同図（ｃ）に示すように、制御ゲート
電極としての厚さ３００ｎｍの不純物が添加された多結
晶シリコン膜３１０をＣＶＤ法を用いて形成する。多結
晶シリコン膜３１０の成膜において、原料としては例え
ばＳｉＨ4 を使用し、基板温度は６２０℃に設定し、不
純物の添加は例えば成膜後にリン等の不純物を拡散させ
ることにより行なう。
【０１０７】次に同図（ｃ）に示すように、多結晶シリ
コン膜３１０を反応性イオンエッチング法を用いて制御
ゲート電極状に加工し、続いて積層絶縁膜３０９を反応
性イオンエッチング法を用いてゲート電極間絶縁膜状に
加工する。
【０１０８】最後に、制御ゲート電極３１０をマスクに
ｎ型不純物として例えばヒ素を基板表面にイオン注入す
ることにより、ｎ- 型ソース・ドレイン領域３１１を自
己整合的に形成した後、不純物の活性化を行なうために
８５０℃の酸素雰囲気中で熱処理を行なって、ＮＡＮＤ
型のＥＥＰＲＯＭのメモリセルが完成する。
【０１０９】なお、本実施形態では、溝３０５，３０７
はそれぞれ基板表面に対して垂直にエッチングしている
が、この方法ではエッチングされたシリコン膜３０６が
溝側壁に付着（堆積）して、基板３０１と浮遊ゲート電
極３０３が完全に分離できない可能性がある。
【０１１０】分離を確実にする方法としては、例えば、
図７（ｂ）の工程において、図９（ａ）に示すように、
異方性エッチング法により基板表面に対して斜めにエッ
チングして順テーパ形状の溝３０５ａを形成し、結晶化
した後、図９（ｂ）に示すように、異方性エッチング法
により基板表面に対して垂直にエッチングする方法があ
る。
【０１１１】他の方法としては、図１０（ａ）に示すよ
うに、図７（ｂ）の工程において、溝３０５を形成した
後（ここまでは同じ）、図１０（ｂ）に示すように、基
板表面に対して斜めにエッチングして逆テーパ形状の溝
３０５ｂ、溝３０７ｂを形成する方法がある。
【０１１２】さらに別の方法としては、図１１（ａ）に
示すように、溝３０５，３０７を基板表面に対して垂直
にエッチングした後、図１１（ｂ）に示すように、溝側
壁のシリコン膜３０６ａを酸化してシリコン酸化膜３２
５を形成する方法がある。
【０１１３】また、本実施形態では、溝３０７を形成す
るために、異方性エッチング法である反応性イオンエッ
チング法のみを用いたが、異方性エッチング法と等方性
エッチング法を組み合わせても良い。
【０１１４】例えば、ダウンフロー型のラジカルを使用
した等方性エッチング法を用いて酸化膜３０４を露出さ
せた後、反応性イオンエッチング法を用いて基板３０１
をエッチングして溝３０７を形成しても良い。これによ
り、溝側壁にシリコン膜が残留しにくくなる。
【０１１５】また、逆に反応性イオンエッチング法を用
いて基板３０１をエッチングして溝３０７を形成した
後、ダウンフロー型のラジカルを使用した等方性エッチ
ング法により溝側壁に残留するシリコン膜を除去しても
良い。
【０１１６】（第４の実施形態）図１２および図１３
は、本発明の第４の実施形態に係るＮＡＮＤ型のＥＥＰ
ＲＯＭメモリセルの製造方法を示す工程断面図である。
平面図は図１のそれと同じで、図１２および図１３にお
いて、左側は図１のＡ−Ａ´断面に相当する工程断面
図、右側は図１のＢ−Ｂ´断面に相当する工程断面図を
示している。
【０１１７】本実施形態の製造方法は、浮遊ゲート電極
のみならず、制御ゲート電極に関しても結晶粒の数、形
状、体積（大きさ）、面方位をほぼ同一にすることがで
きるものである。
【０１１８】第３の実施形態の図８（ｂ）までの工程は
共通である。本実施形態では、図８（ｂ）の工程の後
に、まず、図１２（ａ）に示すように、全面にゲート電
極間絶縁膜としての厚さ５ｎｍの酸化膜３２１、制御ゲ
ート電極となる厚さ３００ｎｍの非晶質のシリコン膜３
２２を順次ＣＶＤ法を用いて形成し、さらにこの非晶質
のシリコン膜３２２上に厚さ３００ｎｍの酸化膜３２３
を常圧ＣＶＤ法を用いて形成する。
【０１１９】図１２（ｂ）に示すように、酸化膜３２
３、非晶質のシリコン膜３２２、酸化膜３２１を図示し
ないフォトレジストパターンをマスクにして反応性イオ
ンエッチング法により順次エッチングした後、全面に厚
さ２００ｎｍの非晶質のシリコン膜３２４をＣＶＤ法に
より形成する。
【０１２０】次に図１３（ａ）に示すように、６００℃
のＮ2 雰囲気中で４時間の熱処理を行なうことにより、
非晶質のシリコン膜３２２，３２４を結晶化（多結晶
化）する。非晶質のシリコン膜３２３，３２４は浮遊ゲ
ート電極３０３を結晶種として結晶化する。
【０１２１】したがって、浮遊ゲート電極３０３の場合
と同様に、制御ゲート電極３２２に関しても結晶粒の
数、形状、体積（大きさ）および面方位がをほぼ同一に
なり、さらにカップリング比のばらつきを小さくできる
ようになる。
【０１２２】この後、酸化膜３２３をマスクにしてシリ
コン膜３２４，３２２，３０３を反応性イオンエッチン
グ法を用いて順次エッチングすることにより、シリコン
膜３２４を除去するとともに、シリコン膜３２２を制御
ゲート電極形状、シリコン膜３０３を浮遊ゲート電極形
状に加工する。
【０１２３】最後に、図１３（ｂ）に示すように、制御
ゲート電極３２２をマスクにｎ型不純物として例えばヒ
素を基板表面にイオン注入することにより、ｎ- 型ソー
ス・ドレイン領域３１３を自己整合的に形成した後、不
純物の活性化を行なうために８５０℃の酸素雰囲気中で
熱処理を行なって、ＮＡＮＤ型のＥＥＰＲＯＭのメモリ
セルが完成する。
【０１２４】（第５の実施形態）図１４、図１５は、本
発明の第５の実施形態に係るＭＯＳトランジスタ製造方
法を示す工程断面図である。
【０１２５】上記実施形態は２重ゲート構造のＭＯＳＦ
ＥＴの例であるが、本実施形態はゲート電極が１つであ
る通常のＭＯＳＦＥＴの例である。
【０１２６】まず、図１４（ａ）に示すように、ｐ型シ
リコン基板４０１上にゲート酸化膜４０２、第１のゲー
ト電極となる非晶質のシリコン膜４０３、エッチングマ
スクとしてのシリコン酸化膜４０４を順次形成する。
【０１２７】次に図１４（ｂ）に示すように、これらの
膜４０２〜４０４をエッチングしてゲート部を形成した
後、このゲート部を覆うように全面に非晶質のシリコン
膜４０５を形成する。
【０１２８】次に図１４（ｃ）に示すように、ｐ型シリ
コン基板４０１を結晶種として非晶質のシリコン膜４０
３を結晶化し、この結晶化したシリコン膜４０３を結晶
種として非晶質のシリコン膜４０３を結晶化した後、結
晶化したシリコン膜４０５を除去する。この後、同図
（ｃ）に示すように、シリコン膜４０５をマスクにして
基板表面をエッチングして素子分離溝４０６を形成す
る。
【０１２９】次に図１５（ａ）に示すように、全面にシ
リコン酸化膜からなる素子分離絶縁膜４０７を形成した
後、化学的機械的研磨法またはエッチバック法によりシ
リコン膜４０３の高さまで素子分離絶縁膜４０７を後退
させる。この結果、シリコン膜４０５は除去される。
【０１３０】次に図１５（ｂ）に示すように、全面に第
２のゲート電極となるタングステン膜４０８を形成す
る。
【０１３１】次に図１５（ｃ）に示すように、タングス
テン膜４０８、シリコン膜４０３を順次エッチングして
積層構造のゲート電極（第１、第２のゲート電極）を形
成しする。
【０１３２】最後に、同図（ｃ）に示すように、周知の
方法により、ゲート側壁絶縁膜４０９、ＬＤＤ構造のｎ
型ソース・ドレイン拡散層４１０を形成して完成する。
【０１３３】本実施形態でも、他の実施形態と同様に、
第１のゲート電極４０３の結晶粒のばらつきに起因する
素子特性のばらつきを低減化できるようになる。
【０１３４】なお、本発明は上述した実施形態に限定さ
れるものではない。例えば、上記実施形態では、ＮＡＮ
Ｄ型のメモリセルの場合について説明したが、他の型の
メモリセルにも適用できる。
【０１３５】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
【０１３６】
【発明の効果】以上詳述したように本発明によれば、ゲ
ート電極に存在する結晶粒の数が実質的に全ての半導体
素子において等しいので、結晶粒の数のばらつきに起因
する素子特性のばらつきを低減化できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型のＥ
ＥＰＲＯＭメモリセルの平面図
【図２】本発明の第１の実施形態に係るＮＡＮＤ型のＥ
ＥＰＲＯＭメモリセルの前半の製造方法を示す工程断面
図
【図３】本発明の第１の実施形態に係るＮＡＮＤ型のＥ
ＥＰＲＯＭメモリセルの後半の製造方法を示す工程断面
図
【図４】本発明および従来のメモリセルのしきい値電圧
分布を示す図
【図５】本発明の第２の実施形態に係るＮＡＮＤ型のＥ
ＥＰＲＯＭメモリセルの前半の製造方法を示す工程断面
図
【図６】本発明の第２の実施形態に係るＮＡＮＤ型のＥ
ＥＰＲＯＭメモリセルの後半の製造方法を示す工程断面
図
【図７】本発明の第３の実施形態に係るＮＡＮＤ型のＥ
ＥＰＲＯＭメモリセルの前半の製造方法を示す工程断面
図
【図８】本発明の第３の実施形態に係るＮＡＮＤ型のＥ
ＥＰＲＯＭメモリセルの後半の製造方法を示す工程断面
図
【図９】本発明の第３の実施形態に係るＮＡＮＤ型のＥ
ＥＰＲＯＭメモリセルの製造方法の変形例を示す工程断
面図
【図１０】本発明の第３の実施形態に係るＮＡＮＤ型の
ＥＥＰＲＯＭメモリセルの製造方法の他の変形例を示す
工程断面図
【図１１】本発明の第３の実施形態に係るＮＡＮＤ型の
ＥＥＰＲＯＭメモリセルの製造方法のさらに別の変形例
を示す工程断面図
【図１２】本発明の第４の実施形態に係るＮＡＮＤ型の
ＥＥＰＲＯＭメモリセルの前半の製造方法を示す工程断
面図
【図１３】本発明の第４の実施形態に係るＮＡＮＤ型の
ＥＥＰＲＯＭメモリセルの後半の製造方法を示す工程断
面図
【図１４】本発明の第５の実施形態に係るＭＯＳトラン
ジスタの前半の製造方法を示す工程断面図
【図１５】本発明の第５の実施形態に係るＭＯＳトラン
ジスタの後半の製造方法を示す工程断面図
【図１６】従来の浮遊ゲート電極の結晶粒のばらつきお
よび形状のばらつきの様子を示す図
【符号の説明】
１０１…ｐ型シリコン基板 １０２…マスクパターン １０３…素子分離溝 １０４…素子分離絶縁膜 １０５…トンネルゲート酸化膜 １０６…浮遊ゲート電極 １０７…段差部 １０８…ゲート電極間絶縁膜 １０９…制御ゲート電極 １１０…ｎ- 型ソース・ドレイン領域 ２０１…ｐ型シリコン基板 ２０２…マスクパターン ２０３…素子分離溝 ２０４…素子分離絶縁膜 ２０５…トンネルゲート酸化膜 ２０６…浮遊ゲート電極 ２０７…段差部 ２０８…ゲート電極間絶縁膜 ２０９…制御ゲート電極 ２１０…ｎ- 型ソース・ドレイン領域 ３０１…ｐ型シリコン基板 ３０２…トンネルゲート酸化膜 ３０３…浮遊ゲート電極（第１の非晶質物質膜） ３０４…酸化膜（マスクパターン） ３０５…溝 ３０６…シリコン膜（第２の非晶質物質膜） ３０７…素子分離溝 ３０８…素子分離絶縁膜 ３０９…ゲート電極間絶縁膜 ３１０…制御ゲート電極 ３１１…ｎ- 型ソース・ドレイン領域 ３２１…ゲート電極間絶縁膜 ３２２…制御ゲート電極 ３２３…酸化膜 ３２４…シリコン膜 ４０１…ｐ型シリコン基板 ４０２…ゲート酸化膜 ４０３…シリコン膜（ゲート電極） ４０４…シリコン酸化膜 ４０５…シリコン膜 ４０６…素子分離溝 ４０７…素子分離絶縁膜 ４０８…タングステン膜（ゲート電極） ４０９…ゲート側壁絶縁膜 ４１０…ｎ型ソース・ドレイン拡散層

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、この半導体基板上に設けら
    れたゲート絶縁膜と、このゲート絶縁膜上に設けられた
    ゲート電極とを有する半導体素子を複数個具備してな
    り、 前記ゲート電極の構成材料は結晶性を有するもので、か
    つ前記ゲート電極に存在する結晶粒の数は実質的に全て
    の前記半導体素子において同じであることを特徴とする
    半導体装置。
  2. 【請求項２】半導体基板と、この半導体基板上に設けら
    れたゲート絶縁膜と、このゲート絶縁膜上に設けられた
    浮遊ゲート電極と、この浮遊ゲート電極上に設けられた
    ゲート電極間絶縁膜と、このゲート電極間絶縁膜上に設
    けられた制御ゲート電極とを有する半導体素子を複数個
    具備してなり、 前記浮遊ゲート電極および前記制御ゲート電極の少なく
    とも一方の構成材料は結晶性を有するもので、かつ前記
    浮遊ゲート電極および前記制御ゲート電極の少なくとも
    一方に存在する結晶粒の数は実質的に全ての前記半導体
    素子において同じであることを特徴とする半導体装置。
  3. 【請求項３】前記結晶粒の数は２で実質的に全ての前記
    半導体素子において同じであることを特徴とする請求項
    １または請求項２に記載の半導体装置。
  4. 【請求項４】前記結晶粒の形状および体積は実質的に全
    ての前記半導体素子において同じであることを特徴とす
    る請求項１、請求項２および請求項３のいずれかに記載
    の半導体装置。
  5. 【請求項５】前記結晶粒の面方位は実質的に全ての前記
    半導体素子において同じであることを特徴とする請求項
    １、請求項２、請求項３および請求項４のいずれかに記
    載の半導体装置。
  6. 【請求項６】前記結晶粒の面方位は前記半導体基板の面
    方位に対して±５°内の範囲内において実質的に全ての
    前記半導体素子において同じであることを特徴とする請
    求項５に記載の半導体装置。
  7. 【請求項７】結晶性半導体基板上に絶縁膜を形成する工
    程と、 この絶縁膜上に第１の非晶質物質膜を形成する工程と、 この第１の非晶質物質膜上にマスクパターンを形成し、
    このマスクパターンをエッチングマスクに用いて、前記
    第１の非晶質物質膜および前記絶縁膜をエッチングし、
    前記結晶性半導体基板に達する複数の溝を形成する工程
    と、 前記各溝内の前記結晶性半導体基板および前記第１の非
    晶質物質膜に接するように第２の非晶質物質膜を全面に
    形成する工程と、 前記結晶半導体基板を種結晶として少なくとも前記第１
    の非晶質物質膜に接する部分の前記第２の非晶質物質膜
    を結晶化し、この結晶化した第２の非晶質物質膜を種結
    晶として前記第１の非晶質物質膜を結晶化する工程と、 前記マスクパターンをエッチングマスクに用いて、前記
    結晶化した部分を含む全ての前記第２の非晶質物質膜を
    エッチングして除去するとともに、前記結晶性半導体基
    板をエッチングしてこの結晶性半導体基板に素子分離溝
    を形成する工程と を有することを特徴とする半導体装
    置の製造方法。
  8. 【請求項８】前記第１の非晶質物質膜は不純物が添加さ
    れたものであり、前記第２の非晶質物質膜は不純物が添
    加されていないものであることを特徴とする請求項７に
    記載の半導体装置の製造方法。
  9. 【請求項９】前記第１および第２の非晶質物質膜は、前
    記結晶性半導体基板を構成する半導体材料からなること
    を特徴とする請求項７に記載の半導体装置の製造方法。
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