JP3464414B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Ｓｉｌｉ
ｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）やＳＩＭＯＸ（Ｓ
ｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘ
ｇｅｎ）等を用い、記憶情報の消去及び書き込みが可能
な不揮発性半導体記憶装置及びその製造方法に関するも
のである。
【０００２】フラッシュメモリやＥＥＰＲＯＭ等の不揮
発性半導体記憶装置は、微細化による飛躍的な記憶容量
の増大の結果、従来から記憶装置として汎用されてきた
ハードディスクの代替部品として用いられ始めている。
フラッシュメモリやＥＥＰＲＯＭ等が十分に高集積、大
容量化ができハードディスクの代替として用いることが
できると、機械動作する要素を無くせるため振動に強く
なる他、消費電力を低減でき電池動作に向いている等、
携帯型の各種デジタル製品に用いる際に特に好適であ
り、一層の高集積化、大容量化を可能とする改良技術が
待望されている。
【０００３】
【従来の技術】従来、フラッシュメモリやＥＥＰＲＯＭ
等では、半導体基板上に４００から８００ｎｍ程度の厚
さの素子間分離絶縁膜となる酸化膜が選択熱酸化法（Ｌ
ＯＣＯＳ）により形成される。
【０００４】ＬＯＣＯＳによる素子間分離領域が形成さ
れた基板上には、第一のゲート絶縁膜、フローティング
ゲート（多結晶シリコン）、第二のゲート絶縁膜、コン
トロールゲート（多結晶シリコン）が順次積層され、不
揮発性メモリ素子のメモリセル構造が形成される。コン
トロールゲートは、素子間分離領域と交差する方向（列
方向）に延びており、不揮発性半導体メモリのワード線
を形成している。
【０００５】ワード線と平行して走る共通ソース配線
は、２本の隣接するコントロールゲート間のＬＯＣＯＳ
酸化膜を選択的に除去し、ｐ型半導体基板中にヒ素等
を、例えばドーズ量３×１０15ｃｍ-2、加速エネルギー
６０ｋｅＶの条件でイオン注入した不純物層により形成
する。フローティングゲートの片側の半導体基板中に形
成されているソース領域（通常、２本のコントロールゲ
ート間に形成される）が不純物層により列方向に電気的
に接続され、共通ソース領域が形成されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
不揮発性半導体記憶素子では、素子間分離にＬＯＣＯＳ
法を用いているため、素子分離幅には限界があり、微細
化には向かない。
【０００７】加えて、ロジック回路を不揮発性半導体記
憶装置と同一基板上に形成したロジック混載の不揮発性
半導体記憶装置を形成した場合にも問題がある。
【０００８】ロジック回路を高速化する場合にはトラン
ジスタの微細化が必須となる。トランジスタの微細化
（例えばゲート長の短縮）に伴い、ソース／ドレイン領
域の深さを薄くする必要が生じるが、その際でも、ある
程度の電流容量を確保するためには、ソース／ドレイン
領域のドーピング濃度を高くする必要がある。従って、
不揮発性半導体記憶素子に関しては、寄生容量が増大し
高速化を阻害する。
【０００９】また、共通ソース領域を形成するための素
子分離領域のエッチングを、コントロールゲート（実際
にはコントロールゲートの側部に形成された側壁）をマ
スクとして用いたセルフアライン法により形成せずに、
窒化膜をフォトレジストによりパターニングし、これを
エッチングマスクとして用いる場合もある。この場合に
は、レジストパターンのエッジ部が丸まり、それにつれ
て窒化膜のエッジ部も丸まる。そのため、素子分離領域
のエッチング量にバラツキが生じ、不揮発性半導体記憶
装置内で素子特性が不均一となる。
【００１０】加えて、隣接するソース領域が、ｐ型半導
体基板中にヒ素等を導入して形成した層（拡散層）のみ
により接続される構造であるため、共通ソース領域のシ
ート抵抗が高くなる。シート抵抗が高くなると、電圧降
下の影響により不揮発性半導体記憶装置内で記憶情報を
消去した際などに、複数の記憶素子間において、それぞ
れのフローティングゲート内の蓄積電荷量のバラツキが
大きくなるという問題点も存在する。
【００１１】本発明の目的は、高速化、高集積化された
高性能な不揮発性記憶装置を提供することである。
【００１２】
【課題を解決するための手段】本発明の一観点によれ
ば、半導体基板部と、該半導体基板部上に形成される絶
縁層と、該絶縁層上に行方向に所定の間隔をあけて形成
されたストライプ状の第一導電型半導体層と、隣接する
前記第一導電型半導体層間に形成され、行方向に延在す
るトレンチ溝と、各トレンチ溝内に行方向に断続的にか
つ列方向に全体として整合して形成され絶縁層が充填さ
れた複数の絶縁層充填部と、列方向に隣接する前記絶縁
層充填部間で前記絶縁層中に形成された開口部と、少な
くとも、前記第一導電型半導体層上に形成された第一ゲ
ート絶縁膜と、該第一のゲート絶縁膜上に複数列形成さ
れ、前記絶縁層充填部上で列方向に分離された複数のフ
ローティングゲートと、前記フローティングゲート上に
形成された第二のゲート絶縁膜と、該第二のゲート絶縁
膜上に形成され、複数の前記フローティングゲートと同
列方向に延在する複数のコントロールゲートと、前記フ
ローティングゲートの一方の側、かつ列方向に隣接する
前記開口部間で前記第一導電型半導体層に形成され第二
導電型を有するソース領域と、前記フローティングゲー
トの他方の側、かつ列方向に隣接する絶縁層充填部間で
前記第一導電型半導体層に形成され第二導電型を有する
ドレイン領域と、少なくとも列方向に隣接する複数の前
記ソース領域間の開口部に形成されているトレンチ溝内
において前記半導体基板部上に形成され、前記ソース領
域に連続し、第二導電型を有するソース領域接続用半導
体層と、該ソース領域接続用半導体層および前記ソース
領域上とで列方向に延在して形成される導電性膜とを含
む不揮発性半導体記憶装置が提供される。
【００１３】本発明の他の一観点によれば、埋め込み絶
縁層を有する半導体基板の表面側に形成された第一導電
型半導体層に行方向に長い複数のトレンチ溝を形成して
前記第一導電型半導体層を列方向に分離する工程と、前
記トレンチ溝中に絶縁層を充填する工程と、少なくとも
前記第一導電型半導体層上に第一ゲート絶縁膜を形成す
る工程と、該第一のゲート絶縁膜が形成された基板上に
導電性の第一の多結晶シリコン層を形成する工程と、該
第一の多結晶シリコン層を前記トレンチ溝上において所
定の間隔をあけて行方向に除去する除去工程と、少なく
とも前記第一の多結晶シリコン層の外周面上に第二のゲ
ート絶縁膜を形成する工程と、前記第二のゲート絶縁膜
上に第二の多結晶シリコン層を形成する工程と、少なく
とも該第二の多結晶シリコン層、前記第二のゲート絶縁
膜、前記第一の多結晶層を列方向にストライプ状にエッ
チングして積層構造を形成する工程と、前記積層構造の
両側の前記第一導電型半導体層中に、第一導電型と逆導
電型の第二導電型の不純物を導入し、ソース領域とドレ
イン領域とを交互に形成する工程と、前記積層構造の列
方向に沿う両側壁上に側壁絶縁膜を形成する工程と、列
方向に隣接する前記ソース領域間のトレンチ溝内に充填
された絶縁層とその下の前記埋め込み絶縁層とを除去し
て半導体表面を露出する工程と、少なくとも前記埋め込
み絶縁層が除去されて露出した半導体表面上にソース領
域接続用半導体層を成長させる工程と、少なくとも前記
ソース領域接続用半導体層中に第二導電型の不純物を導
入する工程と、少なくとも前記ソース領域及び前記ソー
ス領域接続用半導体層を含む同列上に延在する導電性膜
を形成する工程とを含む不揮発性半導体記憶装置の製造
方法が提供される。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
【００１５】図１から図２２までを参照して、本発明の
第一の実施の形態による不揮発性半導体記憶装置の構造
とその製造方法について説明する。
【００１６】図１は、不揮発性半導体記憶装置の一例と
して、ＮＯＲ型フラッシュメモリの概略を示す平面図で
ある。
【００１７】図１は、ＮＯＲ型フラッシュメモリＭの一
部を示している。図１に示すＮＯＲ型フラッシュメモリ
は、メモリセルＭＣ１及びＭＣ２を含む。メモリセルＭ
Ｃ１とＭＣ２とは、両者に共通のソース線ＣＳＬが列方
向に沿って配置される。メモリセルＭ１、Ｍ２は、さら
に、共通ソース線ＣＳＬと平行に配置されているワード
線ＷＬと行方向に沿って配置されるビット線ＢＬとを含
む。
【００１８】図２から図２２に、図１に示すＮＯＲ型フ
ラッシュメモリＭの製造工程を、順次、断面図で示す。
【００１９】図２から図２２までは、図１のＡ−Ａ’
線、Ｂ−Ｂ’線、Ｃ−Ｃ’線、Ｄ−Ｄ’線に沿う断面図
である。各製造工程に応じて、各断面図を適宜示す。
尚、以下に示すＮＯＲ型フラッシュメモリＭの製造方法
を示す断面図においては、図の左上隅にＡからＤまでの
符号を、右上隅にＡ’からＤ’までの符号を付して、図
１に示す平面図との対応関係を明示する。
【００２０】図２は、ＳＩＭＯＸ基板の構造を示す断面
図である。ｐ型のシリコン基板１中に、ＳＩＭＯＸ技術
を用いて埋め込み絶縁層７を形成する。ｐ型シリコン基
板１全面に 16Ｏ+イオンをイオン注入する。イオン注入
の加速エネルギーは、１８０ｋｅＶ、ドーズ量は、７×
１０17ｃｍ-2である。その後、例えば、１３００℃で６
０分から１２０分間の熱処理を行う。熱処理後には、ｐ
型シリコン基板１中に、厚さ１００ｎｍのＳｉＯ2から
なる埋め込み絶縁層７が形成される。
【００２１】基板１中に埋め込み絶縁層７が形成され、
ｐ型シリコン基板１の表面側には、裏面側のｐ型シリコ
ン基板部１ａとは電気的に分離された状態で、厚さ３０
０ｎｍのｐ型シリコン層（第一導電型半導体層）５が残
る。 ｐ型シリコン層５に集積回路を形成した場合に、
絶縁層７の存在により配線の寄生容量が低減する。
【００２２】埋め込み絶縁層７の厚さは、好ましくは５
０から４００ｎｍの間である。ｐ型シリコン層（第一導
電型半導体層）５の厚さは、好ましくは３０から３００
ｎｍである。これらの層の厚さは、イオン注入時の注入
エネルギーやドーズ量、イオン注入後のアニール条件等
をにより調整可能である。以下、ＳＩＭＯＸ基板１は、
裏面側のｐ型シリコン層１ａ、埋め込み絶縁層７、表面
側のｐ型シリコン層（第一導電型半導体層）５とを含む
基板として定義する。
【００２３】図３から図６を用いて、ＳＩＭＯＸ基板１
のうち上部のｐ型シリコン層５内の素子領域をさらに絶
縁分離する方法について説明する。
【００２４】図３（ａ）、（ｂ）に示すように、ＳＩＭ
ＯＸ基板１上に厚さ１２ｎｍの熱酸化膜８ａと厚さ２０
０ｎｍの窒化膜８ｂとから形成される絶縁ストッパ膜８
を形成する。
【００２５】図３（ａ）、（ｂ）に示すように、周知の
フォトリソグラフィー工程を用いて絶縁分離領域用のフ
ォトレジストパターンＲ1を形成する。
【００２６】フォトレジストパターンＲ1をマスクとし
て、熱酸化膜８ａと厚さ２００ｎｍの窒化膜８ｂとから
形成される絶縁ストッパ膜８をエッチングする。その
後、フォトレジストは除去する。残った絶縁ストッパ膜
８のパターンにより、ｐ型半導体層５、埋め込み絶縁膜
７をエッチングするためのマスクが形成される。
【００２７】図４に示すように、絶縁ストッパ膜８で形
成されたマスク１２を用いてｐ型半導体層５をエッチン
グする。埋め込み絶縁膜７の表面が露出する。
【００２８】ｐ型半導体層５をエッチングするには、混
合ガスをエッチングガスとしたドライエッチング（反応
性イオンエッチングＲＩＥ）法が用いられる。
【００２９】上記のエッチング条件でｐ型半導体層５
を、埋め込み絶縁膜（酸化膜）７の表面までエッチング
する。上記のエッチング条件においては、エッチング
は、埋め込み絶縁膜（酸化膜）７の表面上で自動的に停
止する。
【００３０】半導体基板１の表面付近には、行方向に延
在するトレンチ溝１１が複数本形成される。埋め込み絶
縁膜（酸化膜）７の表面上において自動的に停止するエ
ッチング法を用いるため、ｐ型半導体層５の厚さとほぼ
同じ深さを有するトレンチ溝が形成される。ｐ型半導体
層５の厚さは基板面内でほぼ均一である。前記工程で形
成されたトレンチ溝１１の基板表面から測定した深さも
ほぼ均一である。
【００３１】図５に示すように、高密度（ＨＤ）のプラ
ズマを用いたＣＶＤ法（ＨＤ-ＰＥＣＶＤ法）などを用
いて酸化膜からなる絶縁膜１５を基板全面に堆積する。
ＨＤＰ法は、良質の酸化膜を堆積できる上に、トレンチ
溝１５が狭い場合にも溝内への酸化物の充填性に優れて
いる。
【００３２】絶縁膜１５を堆積後、化学的機械的研磨法
（ＣＭＰ法）を用いて、基板表面の平坦化を行う。絶縁
ストッパ膜８上の絶縁膜１５をＣＭＰで除去した後、さ
らに、ンハードマスクとして用いた熱酸化膜８ａと窒化
膜８ｂとをウエットエッチング法を用いて除去する。
【００３３】図６及び図７に示すように、トレンチ溝１
１内に絶縁層１５が充填されたほぼ平坦な表面を有する
基板１が形成される。
【００３４】絶縁層１５が充填されたトレンチ溝１１が
基板１の行方向に延在するように複数本形成され、トレ
ンチ溝間の行方向に長いｐ型半導体層５、５、５を列方
向に互いに電気的に分離する。基板の深さ方向において
は、ｐ型半導体層５は、埋め込み絶縁層７により下部に
存在するｐ型基板部１ａと電気的に分離される。このよ
うにして、列方向に所定の間隔をあけて形成され誘電体
分離された行方向に長いストライプ状の第一導電型半導
体層５が複数本形成される。以上説明した素子分離方法
をＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａ
ｔｉｏｎ）法と称する。
【００３５】このＳＴＩ法を用いれば、ＬＯＣＯＳ法
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏ
ｎ）を用いた素子分離法と比べて微細なパターンを形成
することが可能である。
【００３６】図８に示すように、熱酸化法により半導体
層５表面に厚さ１０ｎｍ程度の第一のゲート絶縁膜２５
を形成する。絶縁層１５が充填されているトレンチ溝１
１の表面上には、熱酸化膜は形成されず、ストライプ状
に形成されている第一導電型半導体層５上にのみ選択的
に熱酸化膜が形成される。
【００３７】図９（ｂ）及び（ｃ）に示すように、ｐ型
基板部１上に第一の多結晶シリコン層３１を、例えば厚
さ９０ｎｍ程度ＣＶＤにより形成する。この第一の多結
晶シリコン層３１中にはｎ型の不純物であるＰを、例え
ば３×１０20ｃｍ-3程度の濃度でＣＶＤと同時に導入す
る。不純物添加により第一の多結晶シリコン層３１は低
抵抗率になる。
【００３８】図９（ａ）及び（ｃ）に示すように、周知
のフォトリソグラフィー法を用いて、第一の多結晶シリ
コン層３１上に絶縁層１５上方で列方向に延在するよう
に分離されたフォトレジストマスクＲ2、Ｒ2、Ｒ2を形
成する。フォトレジストマスクＲ2、Ｒ2、Ｒ2をマスク
として、第一の多結晶シリコン層３１をエッチングし、
絶縁層１５の表面を露出させる。 絶縁層１５上で列方
向に分離された第一の多結晶シリコン層３１、３１、３
１が形成される。
【００３９】図１０（ａ）、（ｂ）に示すように、第一
の多結晶シリコン層３１、３１、３１の表面に熱酸化に
より酸化膜からなる第二のゲート絶縁膜３５を２０ｎｍ
程度成長する。この時、第二のゲート絶縁膜は、酸化膜
単層ないしは酸化膜／窒化膜／酸化膜等の積層構造の場
合もあり、その時の積層膜のトータル膜厚は２０ｎｍ程
度である。第一の多結晶シリコン層３１、３１、３１が
露出された面には、選択的に第二のゲート絶縁膜３５が
成長する。
【００４０】図１１（ａ）、（ｂ）、（ｃ）に示すよう
に、基板上に第二の多結晶シリコン膜４１を、厚さ１２
０ｎｍ程度ＣＶＤにより成長する。ＣＶＤと同時にｎ型
不純物であるＰを、例えば１×１０20ｃｍ-3程度の濃度
第二の多結晶シリコン膜４１中に導入する。第二の多結
晶シリコン膜４１は低抵抗率となる。第二の多結晶シリ
コン膜４１上に、ソースを自己整合的に形成する工程
（ＳＡＳ）におけるエッチングストッパー膜を兼ねたＳ
ｉＯＮよりなる反射防止膜４５を１００ｎｍ程度の厚さ
形成する。列方向に絶縁分離されたＳＩＭＯＸ基板１上
に、第一のゲート絶縁膜２５、第一の多結晶シリコン膜
３１、第二のゲート絶縁膜３５、第二の多結晶シリコン
膜４１、反射防止膜４５が順次積層される。
【００４１】図１１（ａ）に示すように、通常のフォト
リソグラフィー法により、コントロールゲート加工用の
レジストマスクＲ3、Ｒ3を形成する。レジストマスクＲ
3、Ｒ3を用いて、反射防止膜４５、第二の多結晶シリコ
ン膜４１、第二のゲート絶縁膜３５、第一の多結晶シリ
コン膜３１、第一のゲート絶縁膜２５の各層を順次エッ
チングする。
【００４２】図１２（ａ）、（ｂ）、（ｃ）は、エッチ
ング工程後の断面図である。図１２（ａ）及び図１２
（ｂ）に示すように、反射防止膜４５、第二の多結晶シ
リコン膜４１、第二のゲート絶縁膜３５、第一の多結晶
シリコン膜３１の積層構造ＳＳが形成される。第二の多
結晶シリコン膜４１からなるコントロールゲートＣＧと
第一の多結晶シリコン膜３１からなるフローティングゲ
ートＦＧとが列方向に延在するように複数本ストライプ
状に形成される。フローティングゲートＦＧは列方向に
断続的に形成される。コントロールゲートＣＧは、列方
向に連続して形成され、ワード線ＷＬを形成する。
【００４３】尚、図１１（ｃ）に示すように、Ｄ-Ｄ’
（図１）断面は、レジストマスクＲ3、Ｒ3には覆われて
いない。図１２（ｃ）に示すように、反射防止膜４５、
第二の多結晶シリコン膜４１、第二のゲート絶縁膜３
５、第一の多結晶シリコン膜３１、第一のゲート絶縁膜
２５からなる積層構造ＳＳが全て除去される。露出され
た表面には、第一の半導体層５と絶縁層１５が充填され
た絶縁層充填層２１とが行方向に交互に並ぶ。
【００４４】図１３（ａ）、（ｂ）に示すように、通常
のフォトリソグラフィー技術により、フォトレジストＲ
4、Ｒ4を形成する。フォトレジストＲ4、Ｒ4は、少なく
とも、反射防止膜４５、第二の多結晶シリコン膜４１、
第二のゲート絶縁膜３５、第一の多結晶シリコン膜３
１、第一のゲート絶縁膜２５の積層構造ＳＳの外側（ド
レイン領域側）の基板１表面上を覆うように形成され
る。イオン注入等の不純物導入技術を利用して、比較的
低濃度の第二導電型の不純物を２つの積層構造ＳＳ、Ｓ
Ｓ間の第１導電型半導体領域５中に選択的に導入する。
その後、フォトレジストマスクＲ4、Ｒ4を除去する。イ
オン注入法により不純物を導入する。イオン注入の条件
としては、例えばＰ+イオンを用い、注入エネルギー５
０から６０ｋｅＶ、ドーズ量２〜４×１０14 ｃｍ-2で
ある。
【００４５】図１４（ａ）、（ｂ）に示すように、反射
防止膜４５、第二の多結晶シリコン膜４１、第二のゲー
ト絶縁膜３５、第一の多結晶シリコン膜３１の積層構造
ＳＳをマスクとし、イオン注入等の不純物導入技術によ
り第１導電型半導体領域５中に高濃度の第二導電型の不
純物を導入する。
【００４６】図１４（ａ）に示すように、積層構造ＳＳ
間の領域には、ｎ型の低濃度不純物導入層５１ａとｎ型
の高濃度不純物導入層５１ｂとが形成される。ｎ型の低
濃度不純物導入層５１ａは、ｎ型の高濃度不純物導入層
５１ｂを外側から囲むように形成されてソース領域とな
る。積層構造ＳＳの外側には、ｎ型の高濃度不純物導入
層が形成されてドレイン領域５５となる。
【００４７】ｎ型の高濃度不純物導入層５１ｂとｎ型の
高濃度不純物導入層６１ａとは、反射防止膜４５、第二
の多結晶シリコン膜４１、第二のゲート絶縁膜３５、第
一の多結晶シリコン膜３１の積層構造ＳＳに対して自己
整合的に形成される。ソースーゲート間の寄生抵抗が低
減する。
【００４８】図１４（ｂ）に示すように、Ｄ-Ｄ’断面
（図１）を見ると、埋め込み絶縁膜７上には、第一の半
導体層５、ｎ型の低濃度不純物導入層５１ａ、及びｎ型
の高濃度不純物導入層５１ｂの三層構造を形成するトレ
ンチ溝１５のうち絶縁層１５が充填されていない部分２
３と、絶縁層１５が充填された絶縁層充填層２１とが列
方向に交互に並ぶ。
【００４９】不純物は、イオン注入法により行う。ｎ型
の高濃度不純物導入層５１ｂは、Ａｓ+イオンを用い、
例えば注入エネルギー５０から６０ＫｅＶ、ドーズ量５
から７×１０15ｃｍ-2でイオン注入して形成する。
【００５０】イオン注入工程後の熱処理は、ＲＴＡ（Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法を用い
る。熱処理条件としては、例えば、窒素ガス雰囲気中、
１０００℃、１０秒から２０秒間である。
【００５１】図１５（ａ）、（ｂ）に点線で示したよう
に、化学気相成長法によって、基板全面に酸化膜を１０
０ｎｍ程度成長する。異方性エッチング法により、当該
酸化膜を全面エッチングする。
【００５２】図１５に示すように、積層構造ＳＳの両側
面には、酸化膜よりなる側壁絶縁膜５７が残される。
【００５３】図１６（ａ）、（ｂ）、（ｃ）に示すよう
に、通常のフォトリソグラフィー技術により、フォトレ
ジストＲ5、Ｒ5を形成する。フォトレジストパターンＲ
5、Ｒ5は、少なくとも、積層構造ＳＳの外側（ドレイ
ン）領域の基板１表面上を覆うように形成される。
【００５４】フォトレジストＲ5と積層構造ＳＳと側壁
絶縁膜５７とをマスクとして用い、絶縁層１５及び埋め
込み絶縁膜７をドライエッチングする。
【００５５】図１６（ａ）、（ｂ）、（ｃ）に示すよう
に、上記のドライエッチング方法によれば、半導体層、
例えばｎ型の高濃度不純物導入層５１ｂや基板１ａ等の
半導体層はエッチングされず、酸化膜よりなる絶縁層が
選択的にエッチングされる。２本のワード線WL間に充填
されているトレンチ溝１１内においては、半導体層１ａ
の表面が露出された時点でエッチングが停止する。
【００５６】図１６（ｂ）に示すように、上記エッチン
グ工程により、積層構造ＳＳ間の絶縁層１５及び埋め込
み酸化膜７は除去されて開口部２３が形成される。開口
部２３の底面には、半導体基板１ａの表面が露出する。
Ｄ−Ｄ’断面（図１）においては、図１６（ｃ）に示す
ように凸状のソース領域５１、５１、５１と凹状の開口
部２３、２３とが列方向に交互に並ぶ。
【００５７】フォトレジストを除去した後に、ＳｉＨ2
Ｃｌ2またはＳｉ2Ｈ6等のガスを用い、９５０℃以下の
低温でシリコンの成長を行う。
【００５８】図１７（ｂ）及び（ｃ）に示すように、シ
リコン層６１は、上記の絶縁層のエッチング工程により
開口部２３内の底部に露出した半導体層１ａの表面を含
む領域上に成長する。加えて、半導体層の露出されてい
る他の領域上にも結晶成長される。すなわち、シリコン
層６１は、半導体層が表面に露出されている部分に選択
的に成長される。
【００５９】図１７（ｂ）及び図１７（ｃ）に示すよう
に、積層構造の間であって、ソース領域５１、５１、５
１と隣接する凹状の開口部２３、２３内に、１００ｎｍ
程度の厚さのシリコン層６１が成長する。シリコン層６
１はソース領域の第二の導電型半導体層５１ａ、５１ｂ
と少なくとも側面の一部で接触する。
【００６０】図１７（ａ）に示すように、ソース及びド
レイン領域上にもシリコン層６１が成長する。
【００６１】図１８に示すように、第二導電型不純物で
あるＡｓを、上記工程により成長されたシリコン層６１
中にイオン注入等によって導入する。
【００６２】図１８（ｂ）及び図１８（ｃ）に示すよう
に、Ａｓをシリコン半導体層６１上から基板部１方向へ
向けて導入する。シリコン半導体層６１は、第二導電型
の層を形成する。Ａｓの導入工程により凹上の開口部２
３内に形成された第二導電型の半導体層を、ソース領域
接続用半導体６３と称す。
【００６３】ソース領域接続用半導体層６３は、開口部
２３、２３内において、隣接する凸状のソース領域５１
の両側壁と接触する。列方向に交互に並ぶ凸状のソース
領域５１と開口部２３内ソース領域接続用半導体層６３
にとが電気的に接続する。ソース領域接続用半導体層６
３は、凸状のソース領域５１と凹状の開口部２３との間
に形成される段差を小さくする。
【００６４】図１９に示すように、コントロールゲート
４１上のＳｉＯＮ層４５をエッチングにより除去する。
コントロールゲート４１の上面が露出する。基板全面に
Ｔｉよりなる導電層７１を３０ｎｍ程度堆積する。Ｔｉ
により形成された導電層７１のうち、ソース領域５１
上、ドレイン領域５５上、ソース領域接続用半導体層６
３上、及びコントロールゲート４１上のＴｉは、シリコ
ン層（多結晶シリコンを含む）と直接接触している。
【００６５】ラピッドサーマルアニール（ＲＴＡ）法を
用い、Ｎ2雰囲気中において７００℃、９０秒間の熱処
理を行う。熱処理により直接接触しているＳｉ半導体層
とＴｉ層とは反応して金属ＴｉＳｉよりなるケイ化物層
７１ａを形成する。
【００６６】Ｔｉ層のうち、シリコン層と直接接触して
いない側壁絶縁膜５７上及びトレンチ溝１１内の絶縁層
１５上のＴｉは、上記のRTAによる熱処理を行っても絶
縁膜とは反応せず、未反応の金属Ｔｉのまま存在する。
【００６７】図１９（ｃ）に示すように、Ｔｉ層とＳｉ
とが反応して、列方向に並ぶソース領域５１の上面及び
側面、ソース領域接続用半導体層６３の上面に沿うよう
にＴｉＳｉよりなる金属ケイ化物層を形成する図２０
（ａ）から（ｄ）に示すように、基板全面をエッチング
処理することにより、未反応Ｔｉは除去される。熱処理
によりシリコンと反応して形成されたＴｉＳｉよりなる
金属ケイ化物７１ａは半導体層上に残る。
【００６８】ＲＴＡ法を用い、Ａｒ雰囲気中において８
００℃、３０秒間、再度の熱処理を行う。ＴｉＳｉ層の
シリサイド化が進行し、ＴｉＳｉ層の抵抗率がさらに低
減する。
【００６９】図２０（ｂ）及び図２０（ｃ）に示すよう
に、列方向に隣接するソース領域５１は、半導体層５１
ａ、５１ｂとソース領域接続用半導体層６３との直接の
接触及び導電層７１ａを介しての接触により電気的に接
続される。
【００７０】前述のように、ソース領域接続用半導体層
６３が凹状の開口部２３（図１８）中に埋め込まれて凸
状のソース領域５１と凹状の開口部２３との段差が小さ
くなっている。ＴｉＳｉ層からなる金属ケイ化物層７１
ａの凹凸境界における断線も防止される。ソース領域が
列方向に電気的に接続され、共通ソース線ＣＳＬが形成
される。ワード線ＷＬと共通ソース線ＣＳＬの両者は、
基板上において列方向に延在するように形成される。
【００７１】図２０（ａ）及び図２０（ｄ）に示すよう
に、コントロールゲートＣＧ用の第二の多結晶シリコン
層４１上に、ＴｉＳｉよりなる金属ケイ化物層７１ａが
形成され、コントロールゲートＣＧのシート抵抗が低減
する。ドレイン領域６１上にもＴｉＳｉよりなる金属ケ
イ化物層７１ａが形成され、ドレイン領域６１のシート
抵抗が低減する。
【００７２】積層構造ＳＳの両側に側壁絶縁物５７、５
７を形成することにより、ソース領域５１、ソース領域
接続用半導体層６３及びドレイン領域６１上の金属ケイ
化物層層７１ａは、積層構造ＳＳに対して自己整合的に
形成される。ソース、ゲート、ドレインの抵抗が低減す
る。
【００７３】上記のようにＴｉＳｉ等の金属ケイ化物層
７１ａを積層構造ＳＳすなわちゲートに対して自己整合
的に形成するプロセスをサリサイド（Ｓｅｌｆ-Ａｌｉ
ｇｎｅｄ Ｓｉｌｉｃｉｄｅ）プロセスと称する。
【００７４】図２１、図２２に示すように、基板上に厚
さ１００ｎｍのシリコン酸化膜７５ａを形成する。シリ
コン酸化膜７５ａ上に、ＢＰＳＧ（Ｂｏｒｏ-Ｐｈｏｓ
ｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜７５ｂを堆
積し、リフローさせて表面の凹凸を平坦化する。基板上
に表面が平坦な層間絶縁膜が形成される。
【００７５】ドレイン領域５５上の層間絶縁膜をエッチ
ングしてコンタクトホール１１１を形成する。Ａｌによ
りコンタクトホール１１１を介して複数のドレイン領域
を行方向に接続する上部配線８１を形成する。上部配線
８１は、不揮発性半導体記憶装置のビット線（ＢＬ）と
して機能する。
【００７６】ＢＰＳＧ膜７５ｂ及び上部配線８１上に
は、ＳｉＮまたはＳｉＯＮよりなるパッシベーション膜
８３を形成する。
【００７７】以上の工程により、図２１、図２２に示す
不揮発性半導体記憶装置Ｍが完成する。
【００７８】尚、上記の実施の形態においては、半導体
層５１ａ、５１ｂとソース領域接続用半導体層６３とが
直接接触した構造となっている。半導体層５１ａ、５１
ｂとソース領域接続用半導体層６３とは直接接触してい
ない構造を採用することも可能である。この場合には、
半導体層５１ａ、５１ｂとソース領域接続用半導体層６
３とは、導電層７１ａを介しての接触により電気的に接
続されて共通ソース領域を形成する。
【００７９】図２３に、第一の実施の形態による不揮発
性半導体記憶装置Ｍのセル部の等価回路図を示す。
【００８０】図２３に基づき、不揮発性半導体記憶装置
Ｍに関する記憶情報の書き込み、消去、読み出し方法に
ついて説明する。
【００８１】不揮発性半導体記憶装置Ｍには多数のメモ
リセルＭＣが２次元アレー状に配置されている。不揮発
性半導体記憶装置Ｍには、複数のワード線ＷＬ１、ＷＬ
２、ＷＬ３、ＷＬ４、・・・が列方向に延在する。
【００８２】２本のワード線、例えば、ＷＬ１とＷＬ２
との間には、共通ソース線ＣＳＬ１が、ＷＬ３とＷＬ４
との間には共通ソース線ＣＳＬ２がワード線ＷＬと平行
な方向（列方向）に延在する。複数のビット線ＢＬ１、
ＢＬ２、ＢＬ３、・・・が行方向に延在する。各メモリ
セルには、図２３に点線で示したように、基板電位Ｖｓ
ｕｂが印加される。
【００８３】図２３には、便宜上ＭＣ１からＭＣ１２ま
での１２個のメモリセルが示されている。実際の不揮発
性半導体記憶装置においては、たとえば６４Ｍビット以
上のメモリセルが二次元アレイ状に配置される。
【００８４】各ワード線、例えばＷＬ３は、同列方向に
並ぶメモリセルＭＣ３、ＭＣ７、ＭＣ１１の各コントロ
ールゲートＣＧと共通に接続されている。
【００８５】各ビット線ＢＬ、例えばＢＬ２は、同一行
方向に並ぶメモリセルＭＣ５、ＭＣ６、ＭＣ７、ＭＣ８
のドレイン電極Ｄと接続されている。
【００８６】共通ソース線ＣＳＬは列方向に延在し、例
えばＣＳＬ２は、ワード線ＷＬ３とＷＬ４と平行な方向
に配置される。ＣＳＬ２は、同一列方向に並ぶメモリセ
ルＭＣ３、ＭＣ７、ＭＣ１１のソース電極Ｓと、これら
のメモリセルと隣接し、かつ、同列方向に並ぶメモリセ
ルＭＣ４、ＭＣ８、ＭＣ１２のソース電極Ｓとに接続さ
れている。
【００８７】各メモリセルＭＣ中のトランジスタには、
基板側から共通の基板電位Ｖｓｕｂが印加可能とされて
いる。
【００８８】上記構成により、不揮発性半導体記憶装置
Ｍに関して、各メモリセルごとにランダムにアクセスが
可能となる。
【００８９】図２３に基づき、メモリセル内の接続関係
をより詳細かつ具体的に説明する。１つのメモリセル、
例えばＭＣ７は、ソースＳとドレインＤとフローティン
グゲートＦＧとコントロールゲートＣＧとを有する１個
のトランジスタを含む。ＭＣ７内のトランジスタのソー
スＳは、共通ソース線ＣＳＬ２に接続されている。トラ
ンジスタのドレインＤは、ビット線ＢＬ２に接続されて
いる。
【００９０】以下に、メモリセルＭＣ７に関する記憶情
報の書き込み、読み出し、消去の動作について具体的に
説明する。
【００９１】メモリセルＭＣ７に、記憶情報“０”を書
き込む際には、基板電位Ｖｓｕｂを０Ｖに設定し、ＷＬ
３に＋１０Ｖ、ＢＬ２に＋５Ｖ、共通ソース線ＣＳＬ２
に０Ｖ電圧を印加する。ドレイン領域内の電子が、アバ
ランシェ現象によりホットキャリアとなり、第一ゲート
絶縁膜のバリア高さを越えるエネルギーを得た電子がフ
ローティングゲートＦＧ内に注入され、フローティング
ゲートＦＧ内に電荷が蓄積される。
【００９２】メモリセルＭＣ７に記憶されている情報を
読み出す際には、基板電位Ｖｓｕｂを０Ｖに設定したま
ま、ＷＬ３に＋５Ｖ、ビット線（ＢＬ）に＋１Ｖ、ソー
ス線（ＳＬ）に０Ｖの電圧を印加する。
【００９３】フローティングゲートＦＧ内に蓄積されて
いる負電荷の量が多ければ、トランジスタのチャネル層
はｐ型を保つか空乏化する。チャネル層がｎ型に反転し
ないため、トランジスタのソースＳードレインＤ間に流
れる電流量は少ない。フローティングゲートＦＧ内に蓄
積されている電荷の量が少なければ、トランジスタのチ
ャネル層に電子が誘起され、ｎ型に反転する。トランジ
スタのソースＳードレインＤ間に電圧を印加すると電流
がより多く流れる。
【００９４】ソースＳ-ドレインＤ間に流れる電流量
を、周知のセンスアンプを用いて増幅することにより、
メモリセルＭＣ７内に記憶された情報が“０”であるか
“１”であるかを判定する。
【００９５】メモリセルＭＣ７内の記憶情報を消去する
際には、基板電位Ｖｓｕｂを０Ｖに設定したまま、ワー
ド線ＷＬ３に-１０Ｖ、共通ソース線ＣＳＬ２に+５Ｖを
印加し、ビット線ＢＬ２をオープンにする。
【００９６】この状態において、フローティングゲート
ＦＧ内に電荷が多く蓄積されていれば（記憶情報が
“０”であれば）、フローティングゲートＦＧ内に蓄積
されていた電子は、第一のゲート絶縁膜（図２１の符号
２５）をファウラー・ノルドハイム（ＦＮ）トンネリン
グにより通過してソースＳ内に入る。フローティングゲ
ートＦＧ内の電荷の蓄積量が減り、記憶情報が消去され
る（記憶情報が“１”となる。）。
【００９７】列方向に並ぶ行方向に長いビット線ＢＬ
１、ＢＬ２、ＢＬ３、・・・をオープンにすれば、ＷＬ
３及びＣＳＬ２と同一列に並ぶ全てのメモリセルＭＣ
３、ＭＣ７、ＭＣ１１、・・・内の記憶情報を一括して
消去することが可能である。
【００９８】ＦＧ内に一旦蓄積された電荷は、上記の記
憶情報の消去動作を行わない限り、半永久的にフローテ
ィングゲートＦＧ内に閉じ込められる。一旦メモリセル
内に記憶情報を書き込めば、基本的に記憶情報のリフレ
ッシュ作業は不要である。
【００９９】他のメモリセルについても上記の説明と同
様に動作させることが可能である。
【０１００】以上のように、本実施の形態による不揮発
性半導体記憶装置Ｍを用いれば、基板にアレー状に配置
された各メモリセルに対して、記憶情報の書き込み、読
み出し及び消去が任意にできる。
【０１０１】図２４（ａ）から（ｄ）に、第一の実施の
形態による不揮発性半導体記憶装置の変形例を示す。
【０１０２】図２４（ａ）から（ｄ）に示す半導体記憶
装置を製造するための工程としては、上記第一の実施の
形態による半導体記憶装置の製造工程のうち、図１０に
示す第二ゲート絶縁膜３５の成長工程の後、第二ゲート
絶縁膜３５上に第二多結晶シリコン層４１とＷＳｉから
なる金属ケイ化物層４０１とを堆積し、さらに反射防止
膜４５を堆積する工程を含む。
【０１０３】反射防止膜４５は、フォトリソグラフィー
工程のうちの露光工程において生じる基板側からの反射
の影響を低減するとともに、自己整合ソース形成プロセ
ス（ＳＡＳプロセス）におけるエッチングの際のエッチ
ングストッパーとしても機能する。
【０１０４】加えて、図２４に示した半導体記憶装置の
製造工程においては、上記第一の実施の形態による半導
体記憶装置の製造工程のうち、図１８に示すソース領域
接続用半導体層６３を成長する工程を終えた後、露出し
ている半導体層上にＷ層４０５を選択成長する工程を含
む。
【０１０５】２００℃から３００℃程度の低温におい
て、シラン還元による選択成長法を用いてＷを成長する
と、Ｗ層は半導体層が露出されている領域の上に選択的
に成長される。Ｗ層は、絶縁物が表面に露出している領
域上には形成されない。Ｗ層は低温で成長するため、下
地の半導体層との反応は進行せずＷＳｉ層の形成は進行
しない。
【０１０６】第一の実施の形態による不揮発性半導体記
憶装置では、コントロールゲートＣＧを形成する第二の
多結晶シリコン層４１上にＷＳｉからなる金属ケイ化物
層４０１が設けられている。コントロールゲートＣＧ
が、第二の多結晶シリコン層４１とケイ化物層４０１と
の二層構造になっている。金属ケイ化物層４０１上に、
反射防止膜４５が設けられている。
【０１０７】列方向に連なるソース領域５１（５１ａ、
５１ｂ）とソース領域接続用半導体層６３とはＷ層４０
５により電気的に接続される。ソース領域接続用半導体
層６３が凹状の開口部２３内に埋め込まれて凸状のソー
ス領域５１と凹状の開口部２３との段差を小さくする。
凹凸の境界でのＷ層４０５の断線を防止する。列方向に
ソース領域が電気的に接続され、共通ソース線（ＣＳ
Ｌ）が形成される。ワード線（ＷＬ）と共通ソース線
（ＳＬ）とは、いずれも列方向に延在するように形成さ
れる。
【０１０８】ドレイン領域６１上にもＷ層４０５が形成
され、ドレイン領域６１のシート抵抗が低減する。Ｗ層
の成長時には、ＷＳｉ層上にはＳｉＯＮより形成された
反射防止膜が存在するため、Ｗ層は成長しない。
【０１０９】コントロールゲートＣＧが第二の多結晶シ
リコン層４１とＷＳｉ層４０１との２層構造となってい
る点、列方向に連なるソース領域５１とソース領域接続
用半導体層６３とを接続する材料として選択成長された
Ｗ層４０５を用いている点を除けば、その他の製造工
程、素子構造、動作は、第一の実施の形態による不揮発
性半導体記憶装置の場合とほぼ同じである。
【０１１０】尚、本実施の形態の変形例においては、列
方向に連なるソース領域５１（５１ａ、５１ｂ）とソー
ス領域接続用半導体層６３とは、半導体層同士は直接繋
がっておらず、Ｗ層４０５により電気的に接続されてい
る。
【０１１１】本実施の形態の変形例において、列方向に
隣接するソース領域５１（５１ａ、５１ｂ）同士が、Ｗ
層４０５だけでなくソース領域接続用半導体層６３によ
っても繋がっている構造とすることも可能である。
【０１１２】以上に説明したように、上記実施の形態と
して示した不揮発性半導体記憶装置によれば、基板とし
てＳＩＭＯＸ基板を用いているため、基板として通常の
Ｓｉ基板を用いた場合と比べて配線容量を大幅に低減す
ることが可能である。
【０１１３】素子間分離法としてＳＴＩ法を用いるた
め、ＬＯＣＯＳ法を用いた場合と比較して、素子分離領
域の幅を狭くすることができ、記憶装置の高集積化が可
能となる。
【０１１４】列方向に並ぶメモリセルについて共通で、
かつ、隣接する同行の２つのメモリセルについても共通
に接続されている共通ソース線ＣＳＬを用いるため、集
積度が向上する。共通ソース線ＣＳＬが、２本のワード
線ＷＬ間の領域に自己整合的に形成されるため、素子特
性、特に各メモリセルに含まれるトランジスタのソース
抵抗が低減する。
【０１１５】埋め込み絶縁層７が設けられている深さ
は、半導体基板面内においてほぼ均一である。ソース領
域接続用半導体層６３を成長するためのシード層として
働く半導体層表面を露出する工程において、埋め込み絶
縁層７をエッチングストッパーとして用いる。凹状の開
口部２３内において、ソース領域接続用半導体層６３の
表面の高さはほぼ均一になり、凹凸の段差も基板面内に
おいてほぼ均一になる。
【０１１６】共通ソース線ＣＳＬ上に金属ケイ化物層又
は金属層が形成されるため、ソース線のシート抵抗が低
減する。共通ソース線ＣＳＬ上での電圧降下の影響が低
減するため、メモリ動作時、特に記憶情報を一括消去す
る際に、各メモリセル内のフローティングゲートＦＧ中
に蓄積されている電荷量のバラツキが小さくなる。
【０１１７】本実施の形態による不揮発性半導体記憶装
置の製造方法によれば、共通ソース線を形成する際に、
ソース領域と同列の、ＳＴＩ内の絶縁層とＳＩＭＯＸ基
板の埋め込み絶縁層とを除去することができる。ＳＩＭ
ＯＸ基板の埋め込み絶縁層を除去した時点において、下
部の半導体基板表面が露出してエッチングが自動的に停
止するため凹部の深さが均一になる。凹部の底面に露出
している半導体基板表面をシード層として半導体を成長
し、半導体層が形成された後のソース領域接続用半導体
層とソース領域との間の段差は均一になる。基板面内に
おける各メモリセルの素子特性のバラツキが少なくな
る。
【０１１８】共通ソース線ＣＳＬを形成する際、さら
に、ソース領域とそれに連なる凹部との間に形成される
段差が、凹部内に導電性の半導体層を埋め込むことによ
り低減される。共通ソース線を形成するために金属ケイ
化物層（ＴｉＳｉ）又は金属層（Ｗ）を形成する場合
に、断線が生じる可能性が低減する。
【０１１９】ソース領域接続用半導体層とソース領域と
が繋がるように厚めにソース領域接続用半導体層を成長
すれば、共通ソース線ＣＳＬのシート抵抗は一層低減す
る。
【０１２０】ソース領域上、ドレイン領域上、ワート線
上に低抵抗の金属ケイ化物層又はＷ層等の導電層が形成
されるため、各領域のシート抵抗が低くなる。個々のト
ランジスタ自身の高性能化が可能になる。
【０１２１】以上、本実施の形態による不揮発性半導体
記憶素子及びその製造方法について説明したが、その
他、種々の変更、改良、組み合わせ等が可能なことは当
業者には自明であろう。
【０１２２】以上の実施態様からは、現在請求項とした
発明と、その他、以下のような発明を抽出することがで
きる。
【０１２３】（１）半導体基板部と、該半導体基板部上
に形成される絶縁層と、該絶縁層上に行方向に所定の間
隔をあけて形成されたストライプ状の第一導電型半導体
層と、隣接する前記第一導電型半導体層間に形成され、
行方向に延在するトレンチ溝と、各トレンチ溝内に行方
向に断続的にかつ列方向に全体として整合して形成され
絶縁層が充填された複数の絶縁層充填部と、列方向に隣
接する前記絶縁層充填部間で前記絶縁層中に形成された
開口部と、少なくとも、前記第一導電型半導体層上に形
成された第一ゲート絶縁膜と、該第一のゲート絶縁膜上
に複数列形成され、前記絶縁層充填部上で列方向に分離
された複数のフローティングゲートと、前記フローティ
ングゲート上に形成された第二のゲート絶縁膜と、該第
二のゲート絶縁膜上に形成され、複数の前記フローティ
ングゲートと同列方向に延在する複数のコントロールゲ
ートと、前記フローティングゲートの一方の側、かつ列
方向に隣接する前記開口部間で前記第一導電型半導体層
に形成され第二導電型を有するソース領域と、前記フロ
ーティングゲートの他方の側、かつ列方向に隣接する絶
縁層充填部間で前記第一導電型半導体層に形成され第二
導電型を有するドレイン領域と、少なくとも列方向に隣
接する複数の前記ソース領域間の開口部に形成されてい
るトレンチ溝内において前記半導体基板部上に形成さ
れ、前記ソース領域に連続し、第二導電型を有するソー
ス領域接続用半導体層と、該ソース領域接続用半導体層
および前記ソース領域上とで列方向に延在して形成され
る導電性膜とを含む不揮発性半導体記憶装置。
【０１２４】（２）前記導電性膜が少なくとも前記ソー
ス領域接続用半導体層および前記ソース領域の半導体層
と反応して形成された金属ケイ化物膜である上記（１）
記載の不揮発性半導体記憶装置。
【０１２５】（３）前記導電性膜が少なくとも下地の半
導体層上に選択成長された金属膜である上記（１）記載
の不揮発性半導体記憶装置。
【０１２６】（４）さらに、行方向に配列された複数の
前記ドレイン領域同士を電気的に接続するドレイン配線
を含む上記（１）から（３）までのいずれかに記載の不
揮発性半導体記憶装置。
【０１２７】（５）前記ソース領域接続半導体層と前記
ソース領域とが直接接触している上記（１）から（４）
までのいずれかに記載の不揮発性半導体記憶装置。
【０１２８】（６）前記導電性膜は、前記各ソース領域
及び前記ソース領域接続半導体層の全面を覆っている上
記（１）から（５）までのいずれかに記載の不揮発性半
導体記憶装置。
【０１２９】（７）さらに、前記ドレイン領域上及び前
記コントロールゲート上に電気的に分離して導電性膜が
形成され、前記導電性膜と同一の組成、厚さを有する他
の導電性膜を含む上記（１）から（６）までのいずれか
に記載の不揮発性半導体記憶装置。
【０１３０】（８）さらに、前記フローティングゲート
と前記第二のゲート絶縁膜と前記コントロールゲートと
の積層構造の側面に形成されている側壁絶縁膜を含む上
記（１）から（７）までのいずれかに記載の不揮発性半
導体記憶装置。
【０１３１】（９）さらに、前記第一の導電型半導体層
内で前記ソース領域の底面及び側面を外側から囲み、前
記ソース領域よりも低濃度の第二の導電型不純物を有す
る領域を含む上記（１）から（８）までのいずれかに記
載の不揮発性半導体記憶装置。
【０１３２】（１０）埋め込み絶縁層を有する半導体基
板の表面側に形成された第一導電型半導体層に行方向に
長い複数のトレンチ溝を形成して前記第一導電型半導体
層を列方向に分離する工程と、前記トレンチ溝中に絶縁
層を充填する工程と、少なくとも前記第一導電型半導体
層上に第一ゲート絶縁膜を形成する工程と、該第一のゲ
ート絶縁膜が形成された基板上に導電性の第一の多結晶
シリコン層を形成する工程と、該第一の多結晶シリコン
層を前記トレンチ溝上において所定の間隔をあけて行方
向に除去する除去工程と、少なくとも前記第一の多結晶
シリコン層の外周面上に第二のゲート絶縁膜を形成する
工程と、前記第二のゲート絶縁膜上に第二の多結晶シリ
コン層を形成する工程と、少なくとも該第二の多結晶シ
リコン層、前記第二のゲート絶縁膜、前記第一の多結晶
層を列方向にストライプ状にエッチングして積層構造を
形成する工程と、前記積層構造の両側の前記第一導電型
半導体層中に、第一導電型と逆導電型の第二導電型の不
純物を導入し、ソース領域とドレイン領域とを交互に形
成する工程と、前記積層構造の列方向に沿う両側壁上に
側壁絶縁膜を形成する工程と、列方向に隣接する前記ソ
ース領域間のトレンチ溝内に充填された絶縁層とその下
の前記埋め込み絶縁層とを除去して半導体表面を露出す
る工程と、少なくとも前記埋め込み絶縁層が除去されて
露出した半導体表面上にソース領域接続用半導体層を成
長させる工程と、少なくとも前記ソース領域接続用半導
体層中に第二導電型の不純物を導入する工程と、 少な
くとも前記ソース領域及び前記ソース領域接続用半導体
層を含む同列上に延在する導電性膜を形成する工程とを
含む不揮発性半導体記憶装置の製造方法。
【０１３３】（１１）さらに前記積層構造および前記導
電性膜を覆って前記半導体基板上に層間絶縁膜を形成す
る工程と、前記ドレイン領域上の前記層間絶縁膜に開口
を形成してコンタクトホールを形成する工程と、該コン
タクトホールを介して同行上に並ぶ複数の前記ドレイン
領域を電気的に接続する複数のドレイン配線を形成する
工程とを含む上記（１０）に記載の不揮発性半導体記憶
装置の製造方法。
【０１３４】（１２）さらに前記第二の多結晶シリコン
層上に絶縁性の反射防止膜を形成する工程を含む上記
（１０）に記載の不揮発性半導体記憶装置の製造方法。
【０１３５】（１３）前記導電性膜を形成する工程が、
前記ソース領域接続用半導体層および前記ソース領域の
半導体層と反応する反応性金属層を前記半導体基板上に
堆積するサブ工程を含む上記（１０）に記載の不揮発性
半導体記憶装置の製造方法。
【０１３６】（１４）前記導電性膜を形成する工程が、
前記反応性金属層と前記ソース領域接続用半導体層およ
び前記ソース領域の半導体層前記反応性金属層とを反応
させるサブ工程を含む上記（１３）に記載の不揮発性半
導体記憶装置の製造方法。
【０１３７】（１５）前記導電性膜を形成する工程が、
前記反応性金属層と前記ソース領域の半導体層及び前記
ソース領域接続用半導体層とを反応させるサブ工程の後
に、前記側壁絶縁膜の両側面上に残留する未反応金属層
を除去する工程を含む上記（１４）に記載の不揮発性半
導体記憶装置の製造方法。
【０１３８】（１６）前記導電性膜を形成する工程は、
前記ソース領域接続用半導体層上および前記ソース領域
上に前記導電性膜を選択成長さる工程を含む上記（１
０）に記載の不揮発性半導体記憶装置の製造方法。
【０１３９】（１７）さらに、前記第一導電型半導体層
中に前記ソース領域の外周面を囲むように、前記ソース
領域よりも不純物濃度が低い第二導電型の低濃度不純物
領域を形成する工程を含む上記（１０）に記載の不揮発
性半導体記憶装置。
【０１４０】
【発明の効果】不揮発性半導体記憶装置に含まれる半導
体素子の寄生抵抗が低減し、半導体素子間の特性のバラ
ツキが低減する。素子分離領域の幅を狭くできる。
【０１４１】従って、不揮発性半導体記憶装置における
高速化、高均一化、高集積化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による不揮発性半導
体記憶装置の平面図である。
【図２】本発明の第１の実施の形態による不揮発性半導
体装置の製造工程を示す断面図であり、ＳＩＭＯＸ基板
の構造を示す。
【図３】本発明の第１の実施の形態による不揮発性半導
体装置の製造工程を示す断面図であり、ＳＴＩ形成のた
めのパターン形成を行った後の構造を示す。（ａ）は図
１のＡ‐Ａ’断面に対応する図であり、（ｂ）は図１の
Ｄ‐Ｄ’断面に対応する図である。
【図４】本発明の第１の実施の形態による不揮発性半導
体装置の製造工程を示す断面図であり、ＳＴＩ形成のた
めのトレンチ溝形成を行った後の構造を示す。図１のＡ
‐Ａ’断面に対応する図である。
【図５】本発明の第１の実施の形態による不揮発性半導
体装置の製造工程を示す断面図であり、基板面に絶縁層
を堆積した構造を示す。図１のＤ‐Ｄ’断面に対応する
図である。
【図６】本発明の第１の実施の形態による不揮発性半導
体装置の製造工程を示す平面図であり、ＳＴＩ構造を示
す。
【図７】本発明の第１の実施の形態による不揮発性半導
体装置の製造工程を示す断面図であり、ＳＴＩ構造を示
す。図１のＤ‐Ｄ’断面に対応する図である。
【図８】本発明の第１の実施の形態による不揮発性半導
体装置の製造工程を示す断面図であり、第一導電型半導
体層上に第一のゲート絶縁膜を形成した後の構造を示
す。図１のＤ‐Ｄ’断面に対応する図である。
【図９】本発明の第１の実施の形態による不揮発性半導
体装置の製造工程を示す図であり、フローティングゲー
ト加工のためのパターン形成を行った後の構造を示す。
（ａ）は平面図である。（ｂ）は、Ｂ‐Ｂ’断面（図
１）を示し、（ｃ）は、Ｄ‐Ｄ’断面（図１）を示す。
【図１０】本発明の第１の実施の形態による不揮発性半
導体装置の製造工程を示す断面図であり、第一の多結晶
シリコン層と第二のゲート絶縁膜とを形成した後の構造
を示す。（ａ）は、図１のＡ‐Ａ’断面、Ｂ‐Ｂ’断面
に対応する。（ｂ）は、図１のＣ‐Ｃ’断面、Ｄ‐Ｄ’
断面に対応する。
【図１１】本発明の第１の実施の形態による不揮発性半
導体装置の製造工程を示す断面図であり、第二の多結晶
シリコン層と反射防止膜とを堆積し、次いでコントロー
ルゲート加工用のレジストパターンを形成した後の構造
を示す。（ａ）は、図１のＡ‐Ａ’断面、Ｂ‐Ｂ’断面
に対応する。（ｂ）は、図１のＣ‐Ｃ’断面、（ｃ）
に、図１のＤ‐Ｄ’断面にそれぞれ対応する。
【図１２】本発明の第１の実施の形態による不揮発性半
導体装置の製造工程を示す断面図であり、コントロール
ゲートを加工して積層構造を形成した後の構造を示す。
（ａ）は図１のＡ‐Ａ’断面、Ｂ‐Ｂ’断面に対応す
る。（ｂ）は図１のＣ‐Ｃ’断面、（ｃ）は図１のＤ‐
Ｄ’断面にそれぞれ対応する。
【図１３】本発明の第１の実施の形態による不揮発性半
導体装置の製造工程を示す断面図であり、ソース領域に
第二導電型の低濃度不純物層を形成した後の構造を示
す。（ａ）は、図１のＡ‐Ａ’断面に対応する。（ｂ）
は、図１のＤ‐Ｄ’断面に対応する。
【図１４】本発明の第１の実施の形態による不揮発性半
導体装置の製造工程を示す断面図であり、ソース領域及
びドレイン領域に第二導電型の高濃度不純物層を形成し
た後の構造を示す。（ａ）は、図１のＡ‐Ａ’断面に対
応する。（ｂ）は、図１のＤ‐Ｄ’断面に対応する。
【図１５】本発明の第１の実施の形態による不揮発性半
導体装置の製造工程を示す断面図であり、積層構造の両
側に側壁を形成した後の構造を示す。（ａ）は、図１の
Ａ‐Ａ’断面、（ｂ）は、図１のＢ‐Ｂ’断面に対応す
る。
【図１６】本発明の第１の実施の形態による不揮発性半
導体装置の製造工程を示す断面図であり、ソース領域と
列方向に連なるＳＴＩ領域中の絶縁層と埋め込み絶縁膜
とを除去した後の構造を示す。（ａ）は、図１のＡ‐
Ａ’断面、（ｂ）は図１のＢ‐Ｂ’断面に対応する。
（ｃ）は、図１のＤ‐Ｄ’断面にそれぞれ対応する。
【図１７】本発明の第１の実施の形態による不揮発性半
導体装置の製造工程を示す断面図であり、半導体が露出
している表面上に半導体層を選択的に成長した構造を示
す。（ａ）は、図１のＡ‐Ａ’断面、（ｂ）は図１のＢ
‐Ｂ’断面に対応する。（ｃ）は、図１のＤ‐Ｄ’断面
にそれぞれ対応する。
【図１８】本発明の第１の実施の形態による不揮発性半
導体装置の製造工程を示す断面図であり、半導体層を選
択的に成長した領域に第二導電型の不純物を導入した後
の構造を示す。（ａ）は、図１のＡ‐Ａ’断面、（ｂ）
は図１のＢ‐Ｂ’断面に対応する。（ｃ）は、図１のＤ
‐Ｄ’断面にそれぞれ対応する。
【図１９】本発明の第１の実施の形態による不揮発性半
導体装置の製造工程を示す断面図であり、基板全面にＴ
ｉ層を蒸着した後の構造を示す。（ａ）は、図１のＡ‐
Ａ’断面、（ｂ）は図１のＢ‐Ｂ’断面に対応する。
（ｃ）は、図１のC‐Ｃ’断面に、（ｄ）はＤ‐Ｄ’断
面にそれぞれ対応する。
【図２０】本発明の第１の実施の形態による不揮発性半
導体装置の製造工程を示す断面図であり、熱処理後に未
反応のＴｉ層を除去した後の構造を示す。（ａ）は、図
１のＡ‐Ａ’断面、（ｂ）は図１のＢ‐Ｂ’断面に対応
する。（ｃ）は、図１のC‐Ｃ’断面に、（ｄ）はＤ‐
Ｄ’断面にそれぞれ対応する。
【図２１】本発明の第１の実施の形態による不揮発性半
導体装置の製造工程を示す断面図であり、層間絶縁膜、
上部配線及びパッシベーション膜を形成した後の構造を
示す。（ａ）は、図１のＡ‐Ａ’断面、（ｂ）は図１の
Ｂ‐Ｂ’断面に対応する。
【図２２】本発明の第１の実施の形態による不揮発性半
導体装置の製造工程を示す断面図であり、層間絶縁膜、
上部配線及びパッシベーション膜を形成した後の構造を
示す。（ｃ）は、図１のＣ‐Ｃ’断面に、（ｄ）はＤ‐
Ｄ’断面にそれぞれ対応する。
【図２３】本発明の第１の実施の形態による不揮発性半
導体装置の等価回路図を示す。
【図２４】発明の第１の実施の形態の変形例による不揮
発性半導体装置の製造工程を示す断面図であり、基板上
に半導体層が露出した表面にＷ層を選択成長蒸着した後
の構造を示す。（ａ）は、図１のＡ‐Ａ’断面、（ｂ）
は図１のＢ‐Ｂ’断面に対応する。（ｃ）は、図１のC
‐Ｃ’断面に、（ｄ）はＤ‐Ｄ’断面にそれぞれ対応す
る。
【符号の説明】
Ｍ 不揮発性半導体記憶装置 ＭＣ メモリセル Ｓ ソース Ｄ ドレイン ＦＧ フローティングゲート ＣＧ コントロールゲート ＣＳＬ 共通ソース線 ＢＬ ビット線 ＷＬ ワード線 １ 半導体基板 １ａ 半導体基板部 ３ 絶縁層 ５ 第一導電型半導体層 １１ トレンチ溝 １５ 絶縁層 ２１ 絶縁層充填部 ２３ 開口部 ２５ 第一ゲート絶縁膜 ３１ 第一の多結晶シリコン層 ３５ 第二のゲート絶縁膜 ４１ 第二の多結晶シリコン層 ４５ 反射防止膜 ５１ ソース領域 ５１ａ 低濃度第二導電層 ５１ｂ 高濃度第二導電層 ５５ ドレイン領域 ５５ａ 高濃度第二導電層 ５７ 側壁絶縁膜 ６１ 選択成長半導体層 ６３ ソース領域接続用半導体層 ７１ 導電性膜 ７１ａ 金属ケイ化物 ７１ｄ 未反応金属膜 ７５ａ、７５ｂ 層間絶縁膜 ７７ ドレイン配線 ８３ パッシベーション膜 １０１ 積層構造 １０３ 側壁 １０５ 側壁絶縁膜 １０７ トレンチ溝の底面 １１１ コンタクトホール ４０１ ＷＳｉ層 ４０５ Ｗ層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板部と、 該半導体基板部上に形成される絶縁層と、 該絶縁層上に所定の間隔をあけて形成された行方向に延
    在するストライプ状の第一導電型半導体層と、 隣接する前記第一導電型半導体層間に形成され、行方向
    に延在するトレンチ溝と、 各トレンチ溝内に行方向に断続的にかつ列方向に全体と
    して整合して形成され絶縁層が充填された複数の絶縁層
    充填部と、 列方向に隣接する前記絶縁層充填部間で前記絶縁層中に
    形成された開口部と、 少なくとも、前記第一導電型半導体層上に形成された第
    一ゲート絶縁膜と、 該第一のゲート絶縁膜上に複数列形成され、前記絶縁層
    充填部上で列方向に分離された複数のフローティングゲ
    ートと、 前記フローティングゲート上に形成された第二のゲート
    絶縁膜と、 該第二のゲート絶縁膜上に形成され、複数の前記フロー
    ティングゲートと同列方向に延在する複数のコントロー
    ルゲートと、 前記フローティングゲートの一方の側、かつ列方向に隣
    接する前記開口部間で前記第一導電型半導体層に形成さ
    れ第二導電型を有するソース領域と、 前記フローティングゲートの他方の側、かつ列方向に隣
    接する絶縁層充填部間で前記第一導電型半導体層に形成
    され第二導電型を有するドレイン領域と、 少なくとも列方向に隣接する複数の前記ソース領域間の
    開口部に形成されているトレンチ溝内において前記半導
    体基板部上に形成され、前記ソース領域に連続し、第二
    導電型を有するソース領域接続用半導体層と、 該ソース領域接続用半導体層および前記ソース領域上と
    で列方向に延在して形成される導電性膜とを含む不揮発
    性半導体記憶装置。
  2. 【請求項２】 前記導電性膜が少なくとも前記ソース領
    域接続用半導体層および前記ソース領域の半導体層と反
    応して形成された金属ケイ化物膜である請求項１記載の
    不揮発性半導体記憶装置。
  3. 【請求項３】 埋め込み絶縁層を有する半導体基板の表
    面側に形成された第一導電型半導体層に行方向に長い複
    数のトレンチ溝を形成して前記第一導電型半導体層を列
    方向に分離する工程と、 前記トレンチ溝中に絶縁層を充填する工程と、 少なくとも前記第一導電型半導体層上に第一ゲート絶縁
    膜を形成する工程と、 該第一のゲート絶縁膜が形成された基板上に導電性の第
    一の多結晶シリコン層を形成する工程と、 該第一の多結晶シリコン層を前記トレンチ溝上において
    所定の間隔をあけて行方向に除去する除去工程と、 少なくとも前記第一の多結晶シリコン層の外周面上に第
    二のゲート絶縁膜を形成する工程と、 前記第二のゲート絶縁膜上に第二の多結晶シリコン層を
    形成する工程と、 少なくとも該第二の多結晶シリコン層、前記第二のゲー
    ト絶縁膜、前記第一の多結晶層を列方向にストライプ状
    にエッチングして積層構造を形成する工程と、 前記積層構造の両側の前記第一導電型半導体層中に、第
    一導電型と逆導電型の第二導電型の不純物を導入し、ソ
    ース領域とドレイン領域とを交互に形成する工程と、 前記積層構造の列方向に沿う両側壁上に側壁絶縁膜を形
    成する工程と、 列方向に隣接する前記ソース領域間のトレンチ溝内に充
    填された絶縁層とその下の前記埋め込み絶縁層とを除去
    して半導体表面を露出する工程と、 少なくとも前記埋め込み絶縁層が除去されて露出した半
    導体表面上にソース領域接続用半導体層を成長させる工
    程と、 少なくとも前記ソース領域接続用半導体層中に第二導電
    型の不純物を導入する工程と、 少なくとも前記ソース領域及び前記ソース領域接続用半
    導体層を含む同列上に延在する導電性膜を形成する工程
    とを含む不揮発性半導体記憶装置の製造方法。
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