KR100725112B1 - 백―바이어스를 이용하여 ｓｏｉ 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 소자의 제조 방법, 그 소거 방법 및 그 구조 - Google Patents

백―바이어스를 이용하여 ｓｏｉ 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 소자의 제조 방법, 그 소거 방법 및 그 구조 Download PDF

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Abstract

본 발명은 플래시 메모리에 관한 것으로, 더욱 상세하게는 백-바이어스(back-bias)를 이용하여 플래시 블록을 소거하는 방법 및 그 구조에 관한 것이다.
본 발명에 따른 SOI 기판상에 형성된 플래시 블록에서 백-바이어스를 이용하여 플래시 블록을 소거할 수 있는 구조 및 그 제작 방법은 실리콘 기판, 하부 절연막 및 실리콘을 순차적으로 형성하는 단계, 실리콘에 플래시 블록(flash block)을 형성한 후, 보호 산화막(passivation oxide)을 증착하는 단계 및 플래시 블록과 대향 되는 상기 실리콘 기판의 백-사이드(Backside)에 보디-전극(body-electrode)을 형성하는 단계를 포함하는 것을 특징으로 한다.
플래시, 백-바이어스, SOI, 보디-전극, 블록 소거

Description

백―바이어스를 이용하여 ＳＯＩ 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 소자의 제조 방법, 그 소거 방법 및 그 구조{STRUCTURE AND METHOD OF MANUFACTURING FLASH MEMORY FOR ERASING FLASH BLOCK FORMED ON SOI SUBSTRATE USING BACK-BIAS, ERASING METHOD THEREOF AND FLASH MEMORY THEREOF}
도 1은 본 발명의 일실시예에 따른 보디-전극(body-electrode)을 이용하여 SOI(Silicon On Insulator) 기판에 형성된 플래시 블록을 소거할 수 있는 구조의 공정 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 back-side에 걸린 바이어스 효과를 높이기 위해서 body-contact implantation과 body-contact을 이용한 SOI 기판에 형성된 플래시 블록을 소거할 수 있는 구조의 공정 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 back-side에 걸린 바이어스 효과를 높이기 위해서 body-contact implantation과 body-contact을 이용한 SOI 기판에 형성된 플래시 블록을 소거할 수 있는 구조의 공정 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
104, 206, 306 : 플래시 블록 210, 310 : 보디-콘택트
106 : 보디 전극
본 발명은 플래시 메모리에 관한 것으로, 더욱 상세하게는 백-바이어스(back-bias)를 이용하여 플래시 블록을 소거하는 방법 및 그 구조에 관한 것이다.
플래시 메모리(Flash Memory)는 전원을 끄면 데이터를 상실하는 D램, S램과는 다르게, 전원이 끊겨도 저장된 데이터를 보존하는 롬(ROM)의 장점과 정보의 입출력이 자유로운 램(RAM)의 장점을 모두 지니고 있기 때문에 비휘발성 메모리라고 한다.
비휘발성 메모리는 D램과 같이 고집적이 가능하고, 전원이 꺼진 후에도 비휘발성으로 데이터 보존성이 우수하기 때문에 시스템 내에서 보조 메모리로서 대체가 가능하며, 이동성이 요구되고 휴대할 수 있는 개인용 전자 통신기기나 디지털 카메라, MP3 플레이어, 메모리카드 등의 데이터 저장장치에 광범위하게 쓰일 수 있다.
이러한 플래시 소자를 SOI 기판에 형성하는 경우 소자간의 isolation을 쉽게 형성할 수 있고 그 면적을 줄일 수 있으며, 소자의 채널 길이가 축소됨에 따라 나타나는 단채널 효과(short-channel effect)를 줄일 수 있다는 장점이 있다.
특히 FinFET과 같은 이중 게이트, 삼중 게이트, 전면 게이트 등과 같은 초극소형 트랜지스터 제작을 가능하게 하는 SOI 기술은 sub-40nm 급을 넘어서는 테라비트급 플래시 소자 제작에 필수적이다.
그러나, SOI 기판은 채널과 연결된 실리콘 기판이 존재하지 않기에 기존의 블록 소거 및 섹터 소거를 통한 데이터의 일괄 소거를 위하여 웰(well)에 고전압을 인가하여 F-N 터널링(Fowler-Nordheim tunneling)을 이용하는 방법을 이용할 수 없다는 단점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은, 공정이 간단하고 재현성이 높으며 리플래시(Re-flash)가 가능한 플래시 소자를 SOI 기판을 이용하여 제작하는 방법을 제공하는 데 있다.
플래시 소자의 크기를 소형으로 제작하기 위하여 SOI 기판을 이용하여 제작하는 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위한 본 발명의 일실시예에 따른 SOI 기판상에 형성된 플래시 블록에서 백-바이어스를 이용하여 플래시 블록을 소거하기 위한 플래시 메모리 제조 방법은 (a) 실리콘 기판, 하부 절연막 및 실리콘을 순차적으로 형성하여 SOI 기판을 형성하는 단계; (b) 상기 실리콘에 플래시 블록(flash block)을 형성한 후, 보호 산화막(passivation oxide)을 증착하는 단계; 및 (c) 상기 플래시 블록과 대향 되는 상기 실리콘 기판의 백-사이드(Backside)에 보디-전극(body-electrode)을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 백-바이어스에 의한 플래시 블록 소거 전압을 낮게 하기 위하여 상기 (a)단계에서의 실리콘 기판을 높은 농도로 도핑 하는 것이 바람직하다.
여기서, 상기 도핑농도는 1017cm-3 이상인 것이 바람직하다.
여기서, 백-바이어스에 의한 플래시 블록 소거 전압을 낮게 하기 위하여 상기 (a)단계에서의 하부 절연막의 두께를 얇게 형성하는 것이 바람직하다.
여기서, 상기 하부 절연막의 두께는 0.1μm 이하인 것이 바람직하다.
또한, 본 발명의 일실시예에 따른 플래시 메모리는 본 발명의 일실시예에 따른 플래시 메모리 제조 방법으로 제조되며, SOI 기판에 백-바이어스를 인가하여 SOI 기판 상에 형성된 플래시 블록을 소거하기 위하여 SOI 기판의 백-사이드(Backside)에 보디-전극을 형성한 SOI 기판에 백-바이어스를 인가하여 플래시 블록을 소거하는 것을 특징으로 한다.
또한, 본 발명의 일실시예에 따른 플래시 메모리 소거 방법은 본 발명의 일실시예에 따른 플래시 메모리 제조 방법으로 제조된 플래시 메모리를 소거하기 위한 것이며, 상기 보디-전극에 +전압, 상기 SOI 기판 전면의 제어 게이트에 0V를 걸어 줌으로써, 게이트 산화막에 F-N 터널 전류가 발생하게 하여 전자가 부유 게이트에서 실리콘 기판으로 흐르게 하여 상기 SOI 기판에 형성된 플래시 블록을 소거하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 백-바이어스를 이용하여 SOI 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 제조 방법은 (a) 실리콘 기판, 하부 절연막, 실리콘 및 B.C.I(body-contact implantation) 마스크를 순차적으로 형성하는 단계; (b) 상기 B.C.I 마스크 패턴을 이용하여, P-웰(well)에 보디-콘택트(Body-contact)을 위한 N+ 불순물을 주입하는 단계; (c) 상기 B.C.I 마스크 패턴을 제거한 후 어닐링을 하는 단계; (d) 상기 실리콘 위에 플래시 블록을 형성한 후, 보호 산화막을 증착하는 단계; (e) 상기 보호 산화막 위에 B.C(Body-contact) 마스크를 형성한 후, 상기 B.C 마스크를 이용하여 콘택트-홀(contact hole)을 형성하는 단계; 및 (f) 상기 콘택트-홀에 금속 증착 또는 패터닝을 이용하여 보디-콘택트(body-contact)를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 백-바이어스에 의한 플래시 블록 소거 전압을 낮게 하기 위하여 상기 (a)단계에서의 하부 절연막의 두께를 얇게 형성하는 것이 바람직하다.
여기서, 상기 하부 절연막의 두께는 0.1μm 이하인 것이 바람직하다.
여기서, 상기 (a)단계에서의 B.C.I 마스크는 포토레지스트(photoresist)를 이용하는 것이 바람직하다.
또한, 본 발명의 또 다른 실시예에 따른 백-바이어스를 이용하여 SOI 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 제조 방법은 (a) 실리콘 기판, 하부 절연막, 실리콘 및 B.C.I 마스크를 순차적으로 형성하는 단계; (b) 상기 B.C.I 마스크 패턴을 이용하여, N-웰에 보디-콘택트를 위한 P+ 불순물을 주입하는 단계; (c) 상기 B.C.I 마스크 패턴을 제거한 후 어닐링을 하는 단계; (d) 상기 실리콘 위에 플래시 블록을 형성한 후, 보호 산화막을 증착하는 단계; (e) 상기 보호 산화막 위에 B.C 마스크를 형성한 후, 상기 B.C 마스크를 이용하여 콘택트-홀을 형성하는 단계; 및 (f) 상기 콘택트-홀에 금속 증착 또는 패터닝을 이용하여 보디-콘택트를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 백-바이어스에 의한 플래시 블록 소거 전압을 낮게 하기 위하여 상기 (a)단계에서의 하부 절연막의 두께를 얇게 형성하는 것이 바람직하다.
여기서, 상기 하부 절연막의 두께는 0.1μm 이하인 것이 바람직하다.
여기서, 상기 (a)단계에서의 B.C.I 마스크는 포토레지스트를 이용하는 것이 바람직하다.
또한, 본 발명의 다른 실시예에 따른 플래시 메모리는 본 발명의 다른 실시예에 따른 플래시 메모리 제조 방법으로 제조되며, SOI 기판에 백-바이어스를 인가하여 SOI 기판 상에 형성된 플래시 블록을 소거하기 위하여, 실리콘 기판, 하부 절연막 및 실리콘이 순차적으로 형성된 SOI 기판의 실리콘 기판과 실리콘 간의 보디-콘택트 전극이 형성된 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 플래시 메모리 소거 방법은 본 발명의 다른 실시예에 따른 플래시 메모리 제조 방법으로 제조된 플래시 메모리를 소거하기 위한 것이며, 실리콘 기판, 하부 절연막 및 실리콘이 순차적으로 형성된 SOI 기판의 실리콘 기판과 실리콘 간의 보디-콘택트 전극이 형성된 플래시 메모리 소자를 이용하여, 상기 보디-콘택트 전극에 +전압, 상기 SOI 기판 전면의 제어 게이트에 0V를 걸어 줌으로써, 게이트 산화막에 F-N 터널 전류가 발생하게 하여 전자가 부유 게이트에서 실리콘 기판으로 흐르게 하여 상기 SOI 기판에 형성된 플래시 블록을 소거하는 것을 특징으로 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 보디-전극(body-electrode)을 이용하여 SOI(Silicon On Insulator) 기판에 형성된 플래시 블록을 소거할 수 있는 구조의 공정 단면도이다.
도시된 바와 같이, 실리콘 기판(101), 하부 절연막(102) 및 실리콘(103)을 순차적으로 형성하는 한다(100A).
여기서, 실리콘 기판(101)은 높은 농도로 도핑 되었을 경우 백-바이어스에 의한 플래시 블록 소거 전압이 낮아지게 되며, 하부 절연막은 두께가 얇을수록 백-바이어스에 의한 플래시 블록 소거 전압이 낮아지게 된다.
여기서, 가장 바람직한 도핑농도는 1017cm-3 이상이다.
즉, 농도에 따른 전압 감소는 저항이 낮아지기에 생기는 것이며, 두께가 얇 은 하부절연막의 경우 낮출 수 있는 전압은 실리콘 기판에 걸어준 전압이 하부절연막에서 전압강하를 한 후 실리콘에 미치는 전압의 크기를 의미하기에 하므로 하부 절연막은 두께가 얇을수록 백-바이어스에 의한 플래시 블록 소거 전압이 낮아진다.
여기서, 가장 바람직한 하부 절연막의 두께는 0.1μm 이하이다.
다음으로, 플래시 블록(104)을 형성한다(100B).
여기서, 플래시 블록(104)은 플로팅-타입(Floating-Type), SONOS(Silicon-Oxide-Nitride-Oxide-Silicon), MONOS(Metal Oxide Nitride Oxide Silicon) 등 다양한 구조의 플래시 블록이다.
다음으로, 보호 산화막(105)을 증착한다(100C).
다음으로, 웨이퍼 뒷면에 보디-전극(106)을 형성한다(100D).
이와 같은 과정에 의해, 본 발명의 일실시예에 따른 보디-전극을 이용하여 SOI 기판에 형성된 플래시 블록을 소거할 수 있는 구조의 플래시 메모리를 제작하는 것이 가능하고, 웨이퍼 뒷면의 백-사이드에 형성된 보디-전극에 높은 전압의 백-바이어스를 걸어주고, 제어 게이트에 0(V)을 인가하고, 게이트 산화막에 F-N(Fowler-Nordheim) 터널 전류가 발생하여 전자가 부유 게이트에서 실리콘 기판으로 흐르게 하는 것으로 SOI 기판에 형성된 플래시 블록을 소거하게 된다.
도 2는 본 발명의 다른 실시예에 따른 back-side에 걸린 바이어스 효과를 높이기 위해서 body-contact implantation과 body-contact을 이용한 SOI 기판에 형성된 플래시 블록을 소거할 수 있는 구조의 공정 단면도이다.
도시된 바와 같이, 실리콘 기판(201), 하부 절연막(202), 실리콘(203) 및 B.C.I(body-contact implantation) 마스크 패턴(204)을 순차적으로 형성한다(200A).
여기서, B.C.I 마스크 패턴(204)은 포토레지스트를 이용한다.
여기서, 하부 절연막은 두께가 얇을수록 백-바이어스에 의한 플래시 블록 소거 전압이 낮아지게 된다.
여기서, 가장 바람직한 하부 절연막의 두께는 0.1μm 이하이다.
즉, 두께가 얇은 하부절연막의 경우 낮출 수 있는 전압은 실리콘 기판에 걸어준 전압이 하부절연막에서 전압강하를 한 후 실리콘에 미치는 전압의 크기를 의미하기에 하므로 하부 절연막은 두께가 얇을수록 백-바이어스에 의한 플래시 블록 소거 전압이 낮아진다.
다음으로, B.C.I 마스크 패턴(204)을 이용하여, P-웰에 body-contact을 위한 높은 에너지의 N+ 불순물을 주입한다(200B).
여기서, 높은 에너지의 N+ 불순물 주입은 하부절연막 아래의 실리콘 기판의 P-웰에 불순물을 주입할 수 있는 정도의 에너지를 의미하며, 그 에너지의 크기는 주입되는 불순물의 종류, 실리콘과 하부절연막의 두께에 따라 그 크기가 달라진다.
또한, body-contact implantation 마스크(204)와 실리콘(203) 간의 단차에 의하여 주입된 영역(205)이 서로 격리(isolation)된다.
다음으로, B.C.I 마스크 패턴(204)을 제거한 후, anneal 공정을 수행한다(200C).
다음으로, 플래시 블록(206)을 형성한다(200D).
여기서, 플래시 블록(206)은 플로팅-타입, SONOS, MONOS 등 다양한 형태로 구성될 수 있는 플래시 블록이다.
다음으로, 보호 산화막(207)을 증착한다(200E).
다음으로, B.C(body-contact) 마스크(208)를 이용하여 contact hole(209)을 형성한다(200F).
다음으로, 금속 증착 및 패터닝을 이용하여 body-contact(210)을 형성한다(200G).
이와 같은 과정에 의해, 본 발명의 다른 실시예에 따른 back-side에 걸린 바이어스 효과를 높이기 위해서 body-contact implantation과 body-contact을 이용한 SOI 기판에 형성된 플래시 블록을 소거할 수 있는 구조의 플래시 메모리 소자를 제작하는 것이 가능하고, body-contact에 높은 전압의 백-바이어스를 인가하고, 제어 게이트에 0(V)을 인가하고, 백-바이어스가 하부 절연막 뒤에 형성되어 있는 body-contact implantation 영역에 인가하고, 게이트 산화막에 F-N 터널 전류가 발생하여 전자가 부유 게이트에서 실리콘 기판으로 흐르게 하는 것으로 SOI 기판에 형성된 플래시 블록을 소거하게 된다.
도 3은 본 발명의 또 다른 실시예에 따른 back-side에 걸린 바이어스 효과를 높이기 위해서 body-contact implantation과 body-contact을 이용한 SOI 기판에 형성된 플래시 블록을 소거할 수 있는 구조의 공정 단면도이다.
도시된 바와 같이, 실리콘 기판(301), 하부 절연막(302), 실리콘(303) 및 B.C.I(body-contact implantation) 마스크 패턴(304)을 순차적으로 형성한다 (300A).
여기서, B.C.I 마스크 패턴(304)은 포토레지스트를 이용한다.
여기서, 하부 절연막은 두께가 얇을수록 백-바이어스에 의한 플래시 블록 소거 전압이 낮아지게 된다.
여기서, 가장 바람직한 하부 절연막의 두께는 0.1μm 이하이다.
즉, 두께가 얇은 하부절연막의 경우 낮출 수 있는 전압은 실리콘 기판에 걸어준 전압이 하부절연막에서 전압강하를 한 후 실리콘에 미치는 전압의 크기를 의미하기에 하므로 하부 절연막은 두께가 얇을수록 백-바이어스에 의한 플래시 블록 소거 전압이 낮아진다.
다음으로, B.C.I 마스크 패턴(304)을 이용하여, N-웰에 body-contact을 위한 높은 에너지의 P+ 불순물을 주입한다(300B).
여기서, 높은 에너지의 P+ 불순물 주입은 하부절연막 아래의 실리콘 기판의 N-웰에 불순물을 주입할 수 있는 정도의 에너지를 의미하며, 그 에너지의 크기는 주입되는 불순물의 종류, 실리콘과 하부절연막의 두께에 따라 그 크기가 달라진다.
또한, body-contact implantation 마스크(304)와 실리콘(303) 간의 단차에 의하여 주입된 영역(305)이 서로 격리된다.
다음으로, B.C.I 마스크 패턴(304)을 제거한 후, anneal 공정을 수행한다(300C).
다음으로, 플래시 블록(306)을 형성한다(300D).
여기서, 플래시 블록(306)은 플로팅-타입, SONOS, MONOS 등 다양한 형태로 구성될 수 있는 플래시 블록이다.
다음으로, 보호 산화막(307)을 증착한다(300E).
다음으로, B.C 마스크(308)를 이용하여 contact hole(309)을 형성한다(300F).
다음으로, 금속 증착 및 패터닝을 이용하여 body-contact(310)을 형성한다(300G).
이와 같은 과정에 의해, 본 발명의 다른 실시예에 따른 back-side에 걸린 바이어스 효과를 높이기 위해서 body-contact implantation과 body-contact을 이용한 SOI 기판에 형성된 플래시 블록을 소거할 수 있는 구조의 플래시 메모리 소자를 제작하는 것이 가능하고, body-contact에 높은 전압의 백-바이어스를 인가하고, 제어 게이트에 0(V)을 인가하고, 백-바이어스가 하부 절연막 뒤에 형성되어 있는 body-contact implantation 영역에 인가하고, 게이트 산화막에 F-N 터널 전류가 발생하여 전자가 부유 게이트에서 실리콘 기판으로 흐르게 하는 것으로 SOI 기판에 형성된 플래시 블록을 소거하게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허 청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 본 발명의 구성에 따르면, SOI 기판을 이용하여 공정이 간단하고 재현성이 높으며 리플래시(reflash)가 가능한 플래시 소자를 제작할 수 있다.
또한, SOI 기판을 이용하여 플래시 메모리 소자의 크기를 소형으로 제작할 수 있다.

Claims (17)

  1. (a) 실리콘 기판, 하부 절연막 및 실리콘을 순차적으로 형성하여 SOI 기판을 형성하는 단계;
    (b) 상기 실리콘에 플래시 블록(flash block)을 형성한 후, 보호 산화막(passivation oxide)을 증착하는 단계; 및
    (c) 상기 플래시 블록과 대향 되는 상기 실리콘 기판의 백-사이드(Backside)에 보디-전극(body-electrode)을 형성하는 단계;
    를 포함하고,
    상기 (a)단계에서의 실리콘 기판은 1017cm-3 이상 1020cm-3 이하의 도핑농도로 도핑되는, 백-바이어스를 이용하여 SOI 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 (a)단계에서의 하부 절연막의 두께를 0.05μm 이상 0.1μm 이하로 형성하는, 백-바이어스를 이용하여 SOI 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 제조 방법.
  5. 삭제
  6. 제1항의 백-바이어스를 이용하여 SOI 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 제조 방법으로 제조된, 플래시 메모리.
  7. 제1항의 백-바이어스를 이용하여 SOI 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 제조 방법으로 제조된 플래시 메모리 소거 방법에 있어서,
    상기 보디-전극에 +전압, 상기 SOI 기판 전면의 제어 게이트에 0V를 걸어 줌으로써, 게이트 산화막에 F-N 터널 전류가 발생하게 하여 전자가 부유 게이트에서 실리콘 기판으로 흐르게 하여 상기 SOI 기판에 형성된 플래시 블록을 소거하는, 플래시 메모리 소거 방법.
  8. (a) 실리콘 기판, 하부 절연막, 실리콘 및 B.C.I(body-contact implantation) 마스크를 순차적으로 형성하는 단계;
    (b) 상기 B.C.I 마스크 패턴을 이용하여, P-웰(well)에 보디-콘택트(Body-contact)을 위한 N+ 불순물을 주입하는 단계;
    (c) 상기 B.C.I 마스크 패턴을 제거한 후 어닐링을 하는 단계;
    (d) 상기 실리콘 위에 플래시 블록을 형성한 후, 보호 산화막을 증착하는 단계;
    (e) 상기 보호 산화막 위에 B.C(Body-contact) 마스크를 형성한 후, 상기 B.C 마스크를 이용하여 콘택트-홀(contact hole)을 형성하는 단계; 및
    (f) 상기 콘택트-홀에 금속 증착 또는 패터닝을 이용하여 보디-콘택트(body-contact)를 형성하는 단계;
    를 포함하는, 백-바이어스를 이용하여 SOI 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 제조 방법.
  9. 제8항에 있어서,
    상기 (a)단계에서의 하부 절연막의 두께를 0.05μm 이상 0.1μm 이하로 형성하는, 백-바이어스를 이용하여 SOI 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 제조 방법.
  10. 삭제
  11. 제8항에 있어서,
    상기 (a)단계에서의 B.C.I 마스크는 포토레지스트(photoresist)를 이용하는, 백-바이어스를 이용하여 SOI 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 제조 방법.
  12. (a) 실리콘 기판, 하부 절연막, 실리콘 및 B.C.I 마스크를 순차적으로 형성하는 단계;
    (b) 상기 B.C.I 마스크 패턴을 이용하여, N-웰에 보디-콘택트를 위한 P+ 불순물을 주입하는 단계;
    (c) 상기 B.C.I 마스크 패턴을 제거한 후 어닐링을 하는 단계;
    (d) 상기 실리콘 위에 플래시 블록을 형성한 후, 보호 산화막을 증착하는 단계;
    (e) 상기 보호 산화막 위에 B.C 마스크를 형성한 후, 상기 B.C 마스크를 이용하여 콘택트-홀을 형성하는 단계; 및
    (f) 상기 콘택트-홀에 금속 증착 또는 패터닝을 이용하여 보디-콘택트를 형성하는 단계;
    를 포함하는, 백-바이어스를 이용하여 SOI 기판에 형성된 플래시 블록을 소 거하기 위한 플래시 메모리 제조 방법.
  13. 제12항에 있어서,
    상기 (a)단계에서의 하부 절연막의 두께를 0.05μm 이상 0.1μm 이하로 형성하는, 백-바이어스를 이용하여 SOI 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 제조 방법.
  14. 삭제
  15. 제12항에 있어서,
    상기 (a)단계에서의 B.C.I 마스크는 포토레지스트를 이용하는, 백-바이어스를 이용하여 SOI 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 제조 방법.
  16. 제8항의 백-바이어스를 이용하여 SOI 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 제조 방법으로 제조된, 플래시 메모리.
  17. 제8항의 백-바이어스를 이용하여 SOI 기판에 형성된 플래시 블록을 소거하기 위한 플래시 메모리 제조 방법으로 제조된 플래시 메모리 소거 방법에 있어서,
    상기 보디-콘택트 전극에 +전압, 상기 SOI 기판 전면의 제어 게이트에 0V를 걸어 줌으로써, 게이트 산화막에 F-N 터널 전류가 발생하게 하여 전자가 부유 게이트에서 실리콘 기판으로 흐르게 하여 상기 SOI 기판에 형성된 플래시 블록을 소거하는, 플래시 메모리 소거 방법.
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