KR950003241B1 - 플래쉬 eeprom 셀과 일체로 형성되는 주변회로 트랜지스터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래기술에 의해 제조된 플래쉬 EEPROM 셀 단면도.
제2도는 본 발명에 의해 제조된 플래쉬 EEPROM 셀 단면도.
제3a도 내지 제5g도는 본 발명에 의해 제조된 플래쉬 EEPROM 셀과 고전압용트랜지스터 및 읽기용 트랜지스터의 제조공정 단면도.
제3a도 내지 제3g도는 플래쉬 EEPROM 셀의 제조공정 단면도.
제4a도 내지 제4g도는 고전압용 트랜지스터의 제조공정 단면도.
제5a도 내지 제5g도는 읽기용 트랜지스터의 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 산화막
2' : 터널 산화막 2" : 제1게이트 산화막
3 : 제1다결정실리콘 3" : 부유게이트
3' : 고전압용 트랜지스터의 게이트 4 : 제2게이트 산화막
5 : 제2다결정실리콘막 5' : 제어게이트
5" : 일기용트랜지스터의 게이트 6 : 소오스
7 : 드레인
본 발명은 반도체 메모리 소자 제조방법에 관한것으로, 특히, 플래쉬 EEPROM 셀과 그 주변회로인 고전압용 트랜지스터와 읽기용 트랜지스터를 일련의 공정순서에 의해 제조하는 방법에 관한 것이다.
종래의 플래쉬 EEPROM 셀에 있어서는 동일한 두께를 갖는 게이트 산화막으로 주변회로 트랜지스터까지 형성하므로, 즉, 상기 트랜지스터가 "소거"및 "써넣기"시에 사용되는 고전압용 트랜지스터 및 읽기용 트랜지스터에 의해 반도체소자의 동작속도가 정해지는데 게이트 산화막의 두께가 두꺼워서 동작전압이 올라가야 함으로 인하여 함으로 인하여 동작속도가 저하되는 문제 발생된다. 그로인하여 가능한 얇은 게이트 산화막이 요구된다.
또한, 상기 단점을 해소하기 위해 2가지 타입의 게이트 산화막을 형성하여, 반도체소자의 동작속도를 향상시킬 수 있으나, 제3다결정 실리콘에 의해 또 다른 트랜지스터를 추가제작해야 하므로, 공정이 추가되며, 제조단가가 상승하는 단점을 가진다.
따라서, 본 발명은 상기의 문제점을 해소하기 위하여, 게이트 산화막의 두께를 다르게 하되 공정순서에 의해 일련의 과정으로 형성함으로써 제품의 동작속도를 향상시킬 수 있을 뿐 아니라, 추가의 제조공정도 필요로 하지 않는 플래쉬 EEPROM 셀과 일체로 주변회로 트랜지스터를 제공하는 것을 그 목적으로 한다.
이하, 첨부된 도면으로 본 발명을 더욱 상세하게 설명하기로 한다.
제1도는 종래의 방법에 의해 제조된 플래쉬 EEPROM 셀의 단면도이다.
여기에서, 상기 플래쉬 EEPROM 셀은 고전압용 트랜지스터가 필요하다. 왜냐하면, "소거"를 하기 위하여 소스(36)에 고전압을 인가하여야 하며, 또한 프로그램을 하기 위해서는, 제어게이트(35) 및 드레인(37)에 고전압을 인가하여 드레인(37) 부근에서 발생하는 고에너지를 가진 열전자를 게이트 산화막의 전위 장벽을 넘게 하여 부유게이트(33)에 주입시키며, 주입된 전자의 전하량에 의하여 스레시홀드 값이 변화하여 프로그램되기 때문이다.
그러나, 터널 산화막(32)으로 사용되는 게이트 산화막은 "소거"시 터널링 현상을 이용하기 위하여 100Å 정도로 얇게 제조되어야 하기 때문에 고전압용 트랜지스터의 게이트 산화막으로 사용하기에는 부적당하다. 따라서, 통상 중간 절연막(34)을 성장시킬대 주변회로 지역에서 함께 성장하는 산화막을 이용하여 게이트 산화막의 두께가 250-300Å이며 채널길이가 2μm 이상인 게이트 산화막을 사용한다. 그러나, 상술한 타입의 플래쉬 EEPROM 셀은 한가지 종류의 게이트 산화막으로 트랜지스터를 형성하여야 하므로, 읽기용 트랜지스터로는 게이트 산화막의 두께가 너무 두꺼워 반도체소자의 동작속도가 떨어지는 단점이 있다.
제2도는 본 발명의 공정에 의해 제조되는 플래쉬 EEPROM 셀의 단면도를 나타낸다. 여기에서 소스(36)편의 터널산화막(32)과 드레인(37)편의 게이트 산화막(32')의 두께를 다르게 하여 프로그램할 때와 소거할 때에 각각 이용하게 하였다.
제3a도 내지 제5g도는 본 발명의 EEPROM 셀과 일체로 형성되는 주변회로 트랜지스터 제조공정 순서도이다. 여기서, 제3a도 내지 제3g도는 읽기용 트랜지스터의 제조공정을 나타낸다. 제3a도, 제4a도 및 제5a도는 소자분리후 실리콘기판(1)상에 산화막(2)을 형성한 상태를 나타낸다. 상기 산화막(2)은 150-250Å 정도로 형성한다. 종래의 플래쉬 EEPROM 셀의 제조공정에 있어서는 터널 산화막을 게이트 산화막보다 먼저 형성하지만, 본 발명에 따른 공정에 있어서는 산화막(2)을 터널산화막(2')보다 먼저 형성한다. 여기서, 소자 분리방법은 어떠한 방법을 사용하여도 무관하다.
제3b도, 제4b도 및 제5b도에 있어서, 제3b도는 사진식각공정으로 터널 산화막이 형성될 부분이 노출되도록 하는 감광막(8)을 형성하고, 노출된 산화막(2)을 식각한 단면도로서, 제4b도 및 제5b도는 실리콘기판(1)상에 감광막(8)이 도포되어 있는 상태를 나타낸다.
제3c도, 제4c도 및 제5c도에 있어서는, 상기 감광막(8)을 제거한 후, 제3c도에 도시된 바와 같이, 전체구조상부에 100Å 정도의 터널산화막(2')이 형성된 상태를 나타내며, 이때 상기 산화막(2)에도 함께 산화막이 성장되어 제1게이트 산화막(2")를 형성한 단면도이다.
따라서, 고전압용 트랜지스터와 플래쉬 EEPROM의 드레인 쪽에 형성되는 제1게이트 산화막(2")의 두께는 통상 250-350Å 정도가 된다.
제3d도, 제4d도 및 제5d도에 있어서, 제3d도는 상기 제1게이트 산화막(2") 및 터널산화막(2')상에 제1다결정실리콘(3)을 형성시킨 상태를 나타내며 동시에 제4d도는 제1게이트 산화막(2")상에 제1다결정실리콘(3)을 형성시킨후, 사진식각공정으로 제1다결정실리콘막(3)을 식각하여 고전압용 트랜지스터의 게이트(3')을 형성시킨 상태를 나타내며, 제5d도는 실리콘기판(1)상에 제1게이트 산화막(2")이 성장되어 있는 상태를 나타낸다.
제3e도, 제4e도 및 제5e도에 있어서, 제5d도에 도시된 잔존 제1게이트 산화막(2")을 제거한후 제5e도에 도시된 실리콘기판(1)상에 제2게이트 산화막(4)을 성장시킨다. 이때, 제3e도에 도시된 바와 같이 제1다결정실리콘(3)상에도 제2게이트 산화막(4)이 성장되어 중간 절연막으로 사용된다. 한편 제4e도에 도시된 바와 같이, 고전압용 트랜지스터의 게이트(3')상에도 제2게이트 산화막(4)이 형성됨을 알수있다.
제3f도, 제4f도 및 제5f도에 있어서, 상기 제2게이트 산화막(4)상에 제2다결정 실리콘(5)을 증착시킨후, 포토레지스트층(18)을 도포한 상태를 나타낸다. 상기 포토레지스트(18)는 플래쉬 EEPROM의 게이트마스크와 읽기용 트랜지스터의 게이트 마스크에 의해 제조된 것이다.
제3g도, 제4g도 및 제5g도에 있어서, 사진식각공정에 의해 제3g도는 제2다결정실리콘(5), 제2게이트 산화막(4) 및 제1다결정실리콘(3)을 순차적으로 식각하여 제어게이트(5') 및 부유게이트(3")를 형성하고, 기판과 다른 타입의 불순물을 주입시켜 소스(6) 및 드레인(7)이 형성된 플래쉬 EEPROM 셀을 나타내며, 제4g도는 노출된 제2다결정실리콘(5)과 제2게이트 산화막(4)을 식각하여 게이트전극(3')와 제1게이트 산화막(2"), 소스(6) 및 드레인(7)으로 이루어진 고전압용 트랜지스터가 형성됨을 도시하며, 제5g도는 제2다결정실리콘(5)과 제2게이트 산화막(4)을 식각하여 게이트전극(5")과 제2게이트 산화막(4), 소스(6) 및 드레인(7)으로 이루어진 읽기용 트랜지스터가 구비됨을 나타낸다. 여기서, 식각공정은 통상 SAE(Self-Aligned Etch) 방법으로 이행되며, 소스(6) 및 드레인(7)은 고전압에 견디기 위해 As 75와 P31 불순물의 2중구조인 DDD(double Diffused Drain) 구조로 형성한다.
상기 공정에서 문턱전압조절을 위한 불순물의 이온주입공정은 통상 제3c도, 제4c도 및 제5c도의 공정과 제3e도, 제4e도 및 제5e도의 공정전후에 이행되며, 금속층 및 보호막형성공정은 상술한 제3g도, 제4g도 및 제5g도에 도시된 공정이 끝난후에 통상적으로 이행된다. 또한, 제4a도 내지 제4g도에 도시된 공정으로 형성되는 고전압용 트랜지스터 제조공정과, 제5a도 내지 제5g도에 도시된 공정으로 형성되는 읽기용 트랜지스터는 서로 위치를 바꾸어 형성시킬 수도 있다. 즉, 제1게이트 산화막으로 읽기용 트랜지스터를 제조할 수 있으며, 제2게이트 산화막으로 고전압용 트랜지스터를 제조할 수 있다.
통상, 고전압용 트랜지스터의 게이트 산화막의 두께는 250-350Å이 사용되며, 채널길이는 2μm이상이 사용되어, 소스 및 드레인의 이중구조와 함께 10V이상의 접합 및 절연파괴전압을 견디는 것에 유의해야 한다.
또한, 회로가 고집적화가 될수록, 제3e도의 제2게이트 산화막을 ONO(Oxide, Nitride-Oxide)층으로 사용하는데, 이때에는 질화막까지 형성시킨 후 사진식각공정으로 주변회로지역을 식각한 후 제3층인 ONO3산화막층을 이용하여 주변회로의 게이트 산화막을 성장시킨다.
이상에서 살펴본 바와 같이 본 발명의 제조공정에 따르면, 플래쉬 EEPROM 셀의 제조공정시, 고전압용 트랜지스터와 읽기용 트랜지스터의 2가지 종류를 동시에 제조할 수 있으므로, "써넣기"와 "소거"동작시 필요로 하는 충분히 높은 고전압을 발생시켜 이용할 수 있으며, 또한 읽기용 트랜지스터를 고속소자용에 적합하게 제조할 수 있으므로, 종래의 플래쉬 EEPROM 셀에 비해, 동작속도 및 신뢰성을 향상시킬 뿐 아니라, 읽기용 트랜지스터의 크기도 축소되므로 전체 기판면적도 축소되는 양호한 효과를 가진다.
또한 본 발명은 플래쉬 EEPROM 셀 뿐만 아니라, 이를 포함 할 수 있는 PLD(Programmable Logic Device) 및 FPGA(Field Programmable Gate Array)와 같은 소자들에도 적용될 수 있다.
Claims (7)
- 플래쉬 EEPROM 셀과 주변회로인 고전압용 트랜지스터와 읽기동작용 트랜지스터를 제조하는 방법에 있어서, 실리콘 기판(1)상에 일정두께의 산화막(2)을 형성하는 단계와, 터널산화막이 형성될 부분의 산화막(2)을 식각하는 단계와, 제1게이트 산화막(2)이 제거된 지역에는 터널산화막(2')을 형성하고 남아있는 산화막(2)에는 터널산화막의 두께만큼 더 두껍게 되는 제1게이트 산화막(2")을 형성하는 단계와, 상기 터널산화막(2') 및 제1게이트 산화막(2')상에 제1다결정실리콘(3)을 증착시킨후, 사진식각공정으로 상기 제1게이트 산화막(2') 상부에 고전압용 트랜지스터의 게이트(3')를 형성하는 동시에 읽기용 트랜지스터의 위치에 있는 상기 제1다결정실리콘(3)을 제거하는 단계와, 노출되는 제1게이트 산화막(2")을 식각하고, 전체 구조상부에 제2게이트 산화막(4)으로 형성하는 단계와, 상기 제2게이트 산화막(4)상에 제2다결정실리콘(5)을 증착하는 단계와, 사진식각공정으로 예정된 부분의 제2다결실리콘(5) 및 제2게이트 산화막(4), 제1다결정실리콘(3)을 식각하여 EEPROM의 구조가 터널산화막(2')와 제1게이트 산화막(2"), 부유게이트(3"), 제2게이트 산화막(4), 제어게이트(5')가 적층되도록 형성하는 동시에 제2게이트 산화막(4)상부에 읽기용 트랜지스터의 게이트(5")를 형성하는 단계와, 기판과 다른 타입의 불순물을 주입시켜 상기 플레쉬 EEPROM, 고전압용 트랜지스터 및 읽기용 트랜지스터의 소스(6) 및 드레인(7)을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 EEPROM 셀과 일체로 형성되는 주변회로 트랜지스터 제조방법.
- 제1항에 있어서, 상기 플레쉬 EEPROM의 제2게이트 산화막(4)은 ONO층(산화막-질화막-산화막)으로 형성하는 특징으로 하는 플래쉬 EEPROM 셀과 일체로 형성되는 주변회로 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1게이트 산화막(2') 상부에 읽기용 트랜지스터의 게이트를 형성하고 제2게이트 산화막(4) 상부에 고전압용 트랜지스터의 게이트를 형성하는 것을 특징으로 하는 플래쉬 EEPROM 셀과 일체로 형성되는 주변회로 트랜지스터 제조방법.
- 제1항에 있어서, 터널 산화막(2')의 두께가 100Å 정도인 것을 특징으로 하는 플래쉬 EEPROM 셀과 일체로 형성되는 주변회로 트랜지스터 제조방법.
- 제1항에 있어서, 상기 실리콘기판(1)상에 형성하는 제1게이트 산화막(2")은 두께가 250-350Å 정도로 형성하는 것을 특징으로 하는 플래쉬 EEPROM 셀과 일체로 형성되는 주변회로 트랜지스터 제조방법.
- 제1항에 있어서, 상기 고전압용 트랜지스터의 채널길이가 2μm 이상인 것을 특징으로 하는 플래쉬 EEPROM 셀과 일체로 형성되는 주변회로 트랜지스터 제조방법.
- 제9항에 있어서, 상기 소스(6)와 드레인(7)을 형성할때 불순물을 AS75 및 P31을 사용하여 2중확산구조(DDD)로 형성하는 것을 특징으로 하는 플래쉬 EEPROM 셀과 일체로 형성되는 주변회로 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910022065A KR950003241B1 (ko) | 1991-12-03 | 1991-12-03 | 플래쉬 eeprom 셀과 일체로 형성되는 주변회로 트랜지스터 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019910022065A KR950003241B1 (ko) | 1991-12-03 | 1991-12-03 | 플래쉬 eeprom 셀과 일체로 형성되는 주변회로 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930015017A KR930015017A (ko) | 1993-07-23 |
| KR950003241B1 true KR950003241B1 (ko) | 1995-04-06 |
Family
ID=19324084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910022065A KR950003241B1 (ko) | 1991-12-03 | 1991-12-03 | 플래쉬 eeprom 셀과 일체로 형성되는 주변회로 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950003241B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7462904B2 (en) | 2004-10-08 | 2008-12-09 | Samsung Electronics, Co., Ltd. | Non-volatile memory devices and methods of forming the same |
-
1991
- 1991-12-03 KR KR1019910022065A patent/KR950003241B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7462904B2 (en) | 2004-10-08 | 2008-12-09 | Samsung Electronics, Co., Ltd. | Non-volatile memory devices and methods of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930015017A (ko) | 1993-07-23 |
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