JPH0685283A - 多結晶シリコントンネルスペーサを備えた高密度ｅｅｐｒｏｍセル及び製造方法 - Google Patents
多結晶シリコントンネルスペーサを備えた高密度ｅｅｐｒｏｍセル及び製造方法Info
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- JPH0685283A JPH0685283A JP5128617A JP12861793A JPH0685283A JP H0685283 A JPH0685283 A JP H0685283A JP 5128617 A JP5128617 A JP 5128617A JP 12861793 A JP12861793 A JP 12861793A JP H0685283 A JPH0685283 A JP H0685283A
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Classifications
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Abstract
(57)【要約】 （修正有）
【目的】メモリセルの単一行の選択を可能にする一方
で、他の行にあるメモリに対する書き込み又は消去を行
うことなしに、選択したセルのデータを変更できる。 【構成】ＥＥＰＲＯＭセルが、フィールド酸化膜領域１
６の間にＰ型アクティブデバイス領域を画定し、隣接す
るビットライン１８の間のチャネル領域上の別の酸化膜
領域２０の間にあるゲート酸化膜層上に多結晶シリコン
層を、チャネル領域の一部上にのみ延在するように形成
し、フローティングゲート２４の端部に重なるトンネル
ウィンドウ２６を画定し、酸化膜を除去後トンネル酸化
膜２８を形成し、２４の端部に重なるスペーサ／接点ウ
ィンドウ３０を画定し、端部を２４に接触する多結晶シ
リコンのトンネルスペーサ３２を形成後、成長させたＯ
ＮＯ層３３の上の別の多結晶シリコン層からコントロー
ルゲートを形成してチャネル領域に載置して内部アクセ
ストランジスタのゲート３６を画定することで形成され
る。
で、他の行にあるメモリに対する書き込み又は消去を行
うことなしに、選択したセルのデータを変更できる。 【構成】ＥＥＰＲＯＭセルが、フィールド酸化膜領域１
６の間にＰ型アクティブデバイス領域を画定し、隣接す
るビットライン１８の間のチャネル領域上の別の酸化膜
領域２０の間にあるゲート酸化膜層上に多結晶シリコン
層を、チャネル領域の一部上にのみ延在するように形成
し、フローティングゲート２４の端部に重なるトンネル
ウィンドウ２６を画定し、酸化膜を除去後トンネル酸化
膜２８を形成し、２４の端部に重なるスペーサ／接点ウ
ィンドウ３０を画定し、端部を２４に接触する多結晶シ
リコンのトンネルスペーサ３２を形成後、成長させたＯ
ＮＯ層３３の上の別の多結晶シリコン層からコントロー
ルゲートを形成してチャネル領域に載置して内部アクセ
ストランジスタのゲート３６を画定することで形成され
る。
Description
【０００１】
【産業上の利用分野】本出願は、本出願の基礎となる米
国特許出願と同日に出願され、ナショナル・セミコンダ
クタ・コーポレイションに譲渡された以下の二つの出願
に関連している。（１）新規なプログラミング方式の高
密度ＥＥＰＲＯＭセル及び製造方法についてAlbert Ber
gemontにより出願された米国特許出願第８９１７０５
号、及び（２）トンネル酸化膜ストライプを備えた高密
度ＥＥＰＲＯＭセルについてMichael Hartらにより出願
された米国特許出願第８９１７６４号である。本発明に
関する付加的な背景情報を提供するために、ここで参照
することによりこれらの関連出願の両者の内容を、本明
細書中に取り込むものとする。
国特許出願と同日に出願され、ナショナル・セミコンダ
クタ・コーポレイションに譲渡された以下の二つの出願
に関連している。（１）新規なプログラミング方式の高
密度ＥＥＰＲＯＭセル及び製造方法についてAlbert Ber
gemontにより出願された米国特許出願第８９１７０５
号、及び（２）トンネル酸化膜ストライプを備えた高密
度ＥＥＰＲＯＭセルについてMichael Hartらにより出願
された米国特許出願第８９１７６４号である。本発明に
関する付加的な背景情報を提供するために、ここで参照
することによりこれらの関連出願の両者の内容を、本明
細書中に取り込むものとする。
【０００２】本発明は、高密度電気的消去可能／プログ
ラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）デバイス
に関し、特に、Ｐ型ウェル上に製造され、プログラミン
グ及び消去のためにファウラー・ノルドハイムのトンネ
リングを容易にすべく、多結晶シリコンのフローティン
グゲートスペーサを用いる高密度ＥＥＰＲＯＭセルに関
するものである。
ラム可能読み出し専用メモリ（ＥＥＰＲＯＭ）デバイス
に関し、特に、Ｐ型ウェル上に製造され、プログラミン
グ及び消去のためにファウラー・ノルドハイムのトンネ
リングを容易にすべく、多結晶シリコンのフローティン
グゲートスペーサを用いる高密度ＥＥＰＲＯＭセルに関
するものである。
【０００３】
【従来の技術】電気的消去可能／プログラム可能読み出
し専用メモリ（ＥＥＰＲＯＭ）セルを創造するについて
の根本的な、基礎的な挑戦は、十分な非線形性を有する
制御可能で再現可能な電気的効果を用い、プログラムさ
れたデータに何の変更も行うことなしに１０年以上にも
わたって、メモリセルが１ｍｓ未満でもってある一つの
電圧において書き込み又は消去可能なようにし、また別
の電圧において読み出し可能なようにすることにある。
１９２８年にFowler及びNordheimにより初めて記述され
たファウラー・ノルドハイムのトンネリングは、必要と
される非線形性を示し、ＥＥＰＲＯＭメモリに広く用い
られている。
し専用メモリ（ＥＥＰＲＯＭ）セルを創造するについて
の根本的な、基礎的な挑戦は、十分な非線形性を有する
制御可能で再現可能な電気的効果を用い、プログラムさ
れたデータに何の変更も行うことなしに１０年以上にも
わたって、メモリセルが１ｍｓ未満でもってある一つの
電圧において書き込み又は消去可能なようにし、また別
の電圧において読み出し可能なようにすることにある。
１９２８年にFowler及びNordheimにより初めて記述され
たファウラー・ノルドハイムのトンネリングは、必要と
される非線形性を示し、ＥＥＰＲＯＭメモリに広く用い
られている。
【０００４】シリコン（Ｓｉ）においては、伝導バンド
と価電子バンドの間のエネルギー差は１．１ｅＶであ
る。二酸化ケイ素（ＳｉＯ2）においては、これらのバ
ンドの間のエネルギー差は約８．１ｅＶであり、ＳｉＯ
2の伝導バンドはＳｉの伝導バンドよりも３．２ｅＶ上
にある。電子のエネルギーは室温熱においては約０．０
２５ｅＶであるから、Ｓｉ中の電子がＳｉ−ＳｉＯ2障
壁を乗り越えるに十分な熱エネルギーを獲得し、ＳｉＯ
2の伝導バンドに入る可能性は非常に僅かである。電子
がＳｉＯ2により囲まれた多結晶シリコンのフローティ
ングゲート上に置かれれば、このバンド図はそれ自体
で、データの保持を確実なものとする。
と価電子バンドの間のエネルギー差は１．１ｅＶであ
る。二酸化ケイ素（ＳｉＯ2）においては、これらのバ
ンドの間のエネルギー差は約８．１ｅＶであり、ＳｉＯ
2の伝導バンドはＳｉの伝導バンドよりも３．２ｅＶ上
にある。電子のエネルギーは室温熱においては約０．０
２５ｅＶであるから、Ｓｉ中の電子がＳｉ−ＳｉＯ2障
壁を乗り越えるに十分な熱エネルギーを獲得し、ＳｉＯ
2の伝導バンドに入る可能性は非常に僅かである。電子
がＳｉＯ2により囲まれた多結晶シリコンのフローティ
ングゲート上に置かれれば、このバンド図はそれ自体
で、データの保持を確実なものとする。
【０００５】金属から真空中への電子放出の場合につい
て今世紀初頭に観測されたファウラー・ノルドハイム放
出はまた、１９６９年にLenzliger及びSnowによって、
シリコンから二酸化ケイ素への電子放出についても観測
された。Ｓｉ−ＳｉＯ2界面における高電界の存在下に
あってはエネルギーバンドは歪められ、Ｓｉの伝導バン
ドにある電子が量子力学的にエネルギー障壁を越えて突
き抜け、ＳｉＯ2の伝導バンドに現れる僅かな、しかし
限られた可能性がある。
て今世紀初頭に観測されたファウラー・ノルドハイム放
出はまた、１９６９年にLenzliger及びSnowによって、
シリコンから二酸化ケイ素への電子放出についても観測
された。Ｓｉ−ＳｉＯ2界面における高電界の存在下に
あってはエネルギーバンドは歪められ、Ｓｉの伝導バン
ドにある電子が量子力学的にエネルギー障壁を越えて突
き抜け、ＳｉＯ2の伝導バンドに現れる僅かな、しかし
限られた可能性がある。
【０００６】トンネル電流は、以下の一般的な電流密度
の式に従って、印加電界と共に指数的に増大する。式中
Ａ及びＢは定数であり、ＥはＳｉ−ＳｉＯ2界面におけ
る電界である。
の式に従って、印加電界と共に指数的に増大する。式中
Ａ及びＢは定数であり、ＥはＳｉ−ＳｉＯ2界面におけ
る電界である。
【０００７】Ｊ＝（ＡＥ2）ｅｘｐ（−Ｂ／Ｅ） Ｓｉ−ＳｉＯ2界面における電界が約１０ＭＶ／ｃｍで
ある場合、この電流は１０Ｅ-6Ａ／ｃｍ2の電流密度で
観察され得る。超小型電子回路において用いるのに実用
可能な電圧での、この大きさの局所電界は、バルクシリ
コン上に成長された薄い（約１００Å）酸化膜の両端、
或いは多結晶シリコン上に成長されたより厚い（約５０
０Å）酸化膜の両端の何れかに電圧を印加することによ
って得られる。後者の場合、構造化された多結晶シリコ
ンの組成から、電界の増大が生ずる。即ち多結晶シリコ
ン−酸化多結晶シリコンの界面における正に湾曲した領
域は、前者の場合と同様の電圧でのトンネリング増大と
いう結果をもたらす。
ある場合、この電流は１０Ｅ-6Ａ／ｃｍ2の電流密度で
観察され得る。超小型電子回路において用いるのに実用
可能な電圧での、この大きさの局所電界は、バルクシリ
コン上に成長された薄い（約１００Å）酸化膜の両端、
或いは多結晶シリコン上に成長されたより厚い（約５０
０Å）酸化膜の両端の何れかに電圧を印加することによ
って得られる。後者の場合、構造化された多結晶シリコ
ンの組成から、電界の増大が生ずる。即ち多結晶シリコ
ン−酸化多結晶シリコンの界面における正に湾曲した領
域は、前者の場合と同様の電圧でのトンネリング増大と
いう結果をもたらす。
【０００８】理論的に理想的なＥＥＰＲＯＭメモリセル
は、メモリアレイ行列の特定の行及び特定の列に電気信
号を印加することによってアドレス可能な、単一のトラ
ンジスタからなる。例えばこの「理想」セル中のセルへ
と論理「１」又は論理「０」を書き込むためには、選択
されたセルの行（ワードライン）に対応するコントロー
ルゲートに電圧が印加され、一方で「１」又は「０」の
何れかに対応する電圧が、選択されたセルの列（ビット
ライン）に対応するソース又はドレーンへと印加され
る。
は、メモリアレイ行列の特定の行及び特定の列に電気信
号を印加することによってアドレス可能な、単一のトラ
ンジスタからなる。例えばこの「理想」セル中のセルへ
と論理「１」又は論理「０」を書き込むためには、選択
されたセルの行（ワードライン）に対応するコントロー
ルゲートに電圧が印加され、一方で「１」又は「０」の
何れかに対応する電圧が、選択されたセルの列（ビット
ライン）に対応するソース又はドレーンへと印加され
る。
【０００９】
【発明が解決しようとする課題】この「理想」セルの実
現にあたって遭遇する重要な問題は、メモリセルの単一
行の選択を可能にする一方で、他の行にあるメモリに対
する偶然の書き込み又は消去を行うことなしに、選択し
たセルのデータを変更するために、各々のメモリセルに
付加的な個別のアクセストランジスタを設ける必要があ
ることである。残念ながら、各々のメモリセルにある付
加的なアクセストランジスタの存在により、セルの大き
さは増大し、高密度メガビットメモリアレイのためのチ
ップサイズは非現実的なものとなる。
現にあたって遭遇する重要な問題は、メモリセルの単一
行の選択を可能にする一方で、他の行にあるメモリに対
する偶然の書き込み又は消去を行うことなしに、選択し
たセルのデータを変更するために、各々のメモリセルに
付加的な個別のアクセストランジスタを設ける必要があ
ることである。残念ながら、各々のメモリセルにある付
加的なアクセストランジスタの存在により、セルの大き
さは増大し、高密度メガビットメモリアレイのためのチ
ップサイズは非現実的なものとなる。
【００１０】従って、データの変更のために単一のセル
の確実な選択をもたらすについて各々のメモリセルに個
別のアクセストランジスタを必要とせず、その一方で非
選択セルにおける偶発的な同時プログラミング又は消去
を排除するＥＥＰＲＯＭセルを提供することが一つの目
標である。
の確実な選択をもたらすについて各々のメモリセルに個
別のアクセストランジスタを必要とせず、その一方で非
選択セルにおける偶発的な同時プログラミング又は消去
を排除するＥＥＰＲＯＭセルを提供することが一つの目
標である。
【００１１】周知のＦＬＯＴＯＸ ＥＥＰＲＯＭメモリ
セルの基本的な概念を図１に示す。ＦＬＯＴＯＸセルに
おいては、典型的には１００Å未満の厚みであるトンネ
ル誘電膜が、ドレーン領域（又は埋込Ｎ+と呼ばれるド
レーン領域の延長）にホトリソグラフィにより画定され
た領域上に成長される。セルをプログラムするためにフ
ローティングゲートを充電することは、ソース及びドレ
ーンを接地し、コントロールゲートに高電圧を印加する
ことによって達成される。このセルは、印加された電圧
の大部分がトンネル酸化膜の両端に結合され、その結
果、ドレーンからフローティングゲートへと電子が輸送
されるように設計されている。セルを消去するためにフ
ローティングゲートを放電させることは、コントロール
ゲートを接地させ、ソースを浮動させ、ドレーンに高電
圧を印加することによって達成される。この場合、印加
電圧の殆どはトンネル酸化膜の両端に結合されるが電界
は反転され、その結果電子はフローティングゲートから
ドレーンへと通り抜けることになる。ソースが浮動させ
られるのは連続的な電流経路が存在しないようにするた
めであり、これは≦５Ｖの電源から高電圧を生成するた
めに内部電荷ポンプが用いられる場合には重要な要素で
ある。
セルの基本的な概念を図１に示す。ＦＬＯＴＯＸセルに
おいては、典型的には１００Å未満の厚みであるトンネ
ル誘電膜が、ドレーン領域（又は埋込Ｎ+と呼ばれるド
レーン領域の延長）にホトリソグラフィにより画定され
た領域上に成長される。セルをプログラムするためにフ
ローティングゲートを充電することは、ソース及びドレ
ーンを接地し、コントロールゲートに高電圧を印加する
ことによって達成される。このセルは、印加された電圧
の大部分がトンネル酸化膜の両端に結合され、その結
果、ドレーンからフローティングゲートへと電子が輸送
されるように設計されている。セルを消去するためにフ
ローティングゲートを放電させることは、コントロール
ゲートを接地させ、ソースを浮動させ、ドレーンに高電
圧を印加することによって達成される。この場合、印加
電圧の殆どはトンネル酸化膜の両端に結合されるが電界
は反転され、その結果電子はフローティングゲートから
ドレーンへと通り抜けることになる。ソースが浮動させ
られるのは連続的な電流経路が存在しないようにするた
めであり、これは≦５Ｖの電源から高電圧を生成するた
めに内部電荷ポンプが用いられる場合には重要な要素で
ある。
【００１２】単一のトランジスタからなるメモリセル
が、ドレーンが金属製の列に接続され、ゲートが共通の
多結晶シリコンワードラインに接続されている典型的な
アレイ中に配置される場合、ワードラインを接地しての
セルの消去を行うことは、共通の列にある全てのドレー
ンに高電圧が印加されるということを意味している。非
選択ワードラインを高電圧にすることにより、非選択セ
ルにおいて消去を禁止することが可能である。しかしな
がらこのことは、同じワードラインに沿った非選択セル
がプログラムされるかも知れないことを意味している。
そのような厄介な状況を回避するために、図１に示され
ているようにＦＬＯＴＯＸセルは個別のアクセストラン
ジスタを用いて、ドレーンを列ビットラインから分離す
るようになっている。このアクセストランジスタは、選
択されていない行についてはオフとされる。
が、ドレーンが金属製の列に接続され、ゲートが共通の
多結晶シリコンワードラインに接続されている典型的な
アレイ中に配置される場合、ワードラインを接地しての
セルの消去を行うことは、共通の列にある全てのドレー
ンに高電圧が印加されるということを意味している。非
選択ワードラインを高電圧にすることにより、非選択セ
ルにおいて消去を禁止することが可能である。しかしな
がらこのことは、同じワードラインに沿った非選択セル
がプログラムされるかも知れないことを意味している。
そのような厄介な状況を回避するために、図１に示され
ているようにＦＬＯＴＯＸセルは個別のアクセストラン
ジスタを用いて、ドレーンを列ビットラインから分離す
るようになっている。このアクセストランジスタは、選
択されていない行についてはオフとされる。
【００１３】図２は図１のＦＬＯＴＯＸセルのレイアウ
トを示すものであり、図１の断面はワードライン（コン
トロールゲート）に対して垂直に、且つトンネル酸化膜
ウィンドウを通って取られたものである。
トを示すものであり、図１の断面はワードライン（コン
トロールゲート）に対して垂直に、且つトンネル酸化膜
ウィンドウを通って取られたものである。
【００１４】E.K. Sheltonの「低電力ＥＥＰＲＯＭは高
速再プログラミング可能」、Electronics, 1980年７月3
1日、pp. 89-92は、上述したＦＬＯＴＯＸの概念に類似
した基本的なＥＥＰＲＯＭの概念を開示している。しか
しながら図３に示すように、ドレーン（埋込Ｎ+）上に
ホトリソグラフィにより画定されたトンネル酸化膜領域
の代わりに、Sheltonのセルの有するそのトンネル領域
は、多結晶シリコンのフローティングゲートの下側のチ
ャネルに画定されている。多結晶シリコンのフローティ
ングゲートはこのチャネルのドレーン側に部分的に広が
り、一方でチャネルの残りの部分（ソース側）の上には
アルミニウムのコントロールゲートが広がっている。ア
ルミニウムのコントロールゲートは薄い窒化シリコン層
により、多結晶シリコンのフローティングゲートから絶
縁されている。
速再プログラミング可能」、Electronics, 1980年７月3
1日、pp. 89-92は、上述したＦＬＯＴＯＸの概念に類似
した基本的なＥＥＰＲＯＭの概念を開示している。しか
しながら図３に示すように、ドレーン（埋込Ｎ+）上に
ホトリソグラフィにより画定されたトンネル酸化膜領域
の代わりに、Sheltonのセルの有するそのトンネル領域
は、多結晶シリコンのフローティングゲートの下側のチ
ャネルに画定されている。多結晶シリコンのフローティ
ングゲートはこのチャネルのドレーン側に部分的に広が
り、一方でチャネルの残りの部分（ソース側）の上には
アルミニウムのコントロールゲートが広がっている。ア
ルミニウムのコントロールゲートは薄い窒化シリコン層
により、多結晶シリコンのフローティングゲートから絶
縁されている。
【００１５】さらにまた、SheltonのメモリセルはＮ型
基板上のＰ型ウェルに形成されている。Ｐ型ウェルの電
位を制御することで、各々のメモリセルにある個別のア
クセストランジスタを排除することが可能になる。Ｐ型
ウェル及び選択されていないセルのソース及びドレーン
の電位はプログラム作業に際して、個々の選択されたフ
ローティングゲートがプログラミングされることを可能
にする一方で、少数キャリヤが何れかのフローティング
ゲートを基板へと放電することを阻止するように選択さ
れる。
基板上のＰ型ウェルに形成されている。Ｐ型ウェルの電
位を制御することで、各々のメモリセルにある個別のア
クセストランジスタを排除することが可能になる。Ｐ型
ウェル及び選択されていないセルのソース及びドレーン
の電位はプログラム作業に際して、個々の選択されたフ
ローティングゲートがプログラミングされることを可能
にする一方で、少数キャリヤが何れかのフローティング
ゲートを基板へと放電することを阻止するように選択さ
れる。
【００１６】図３のセルのプログラミングは、Ｐ型ウェ
ルを接地し、メモリセルのドレーンを負荷抵抗を介して
プログラミング電圧へと接続することによって達成され
る。「１」又は「０」の何れが格納されるかに応じて、
ソースはプログラミング電圧又は接地の何れかに接続さ
れる。プログラミングを開始するためには、アルミニウ
ムのコントロールゲートが高電圧に接続される。ソース
電位もまた高電圧に接続されたならば、内部アクセスト
ランジスタはターンオンせず、フローティングゲートの
下側のＰ型ウェルの表面は電子空乏状態となる。Ｐ型ウ
ェルの表面とフローティングゲートとの間には、僅かな
電位差しか存在しない。従って、ゲートへと通り抜ける
電子はなく、セルは０状態に留まる。ソース端子が接地
へと接続されたならば（１をプログラムするために）、
内部アクセストランジスタはターンオンし、フローティ
ングゲートの下側の表面の電位は０Ｖ近くへと降下し、
反転層からの電子が薄い酸化膜を通してフローティング
ゲートへと通り抜ける。
ルを接地し、メモリセルのドレーンを負荷抵抗を介して
プログラミング電圧へと接続することによって達成され
る。「１」又は「０」の何れが格納されるかに応じて、
ソースはプログラミング電圧又は接地の何れかに接続さ
れる。プログラミングを開始するためには、アルミニウ
ムのコントロールゲートが高電圧に接続される。ソース
電位もまた高電圧に接続されたならば、内部アクセスト
ランジスタはターンオンせず、フローティングゲートの
下側のＰ型ウェルの表面は電子空乏状態となる。Ｐ型ウ
ェルの表面とフローティングゲートとの間には、僅かな
電位差しか存在しない。従って、ゲートへと通り抜ける
電子はなく、セルは０状態に留まる。ソース端子が接地
へと接続されたならば（１をプログラムするために）、
内部アクセストランジスタはターンオンし、フローティ
ングゲートの下側の表面の電位は０Ｖ近くへと降下し、
反転層からの電子が薄い酸化膜を通してフローティング
ゲートへと通り抜ける。
【００１７】図３のセルは、コントロールゲートを接地
し、次いでＰ型ウェルをプログラミング電圧へと持ち上
げることによって消去される。このことは、電子をフロ
ーティングゲート酸化膜からＰ型ウェルへと、トンネル
酸化膜を介して通り抜けさせる。電子がトンネル酸化膜
を通して通り抜けるにつれ、フローティングゲートは正
の実効電荷を獲得する。
し、次いでＰ型ウェルをプログラミング電圧へと持ち上
げることによって消去される。このことは、電子をフロ
ーティングゲート酸化膜からＰ型ウェルへと、トンネル
酸化膜を介して通り抜けさせる。電子がトンネル酸化膜
を通して通り抜けるにつれ、フローティングゲートは正
の実効電荷を獲得する。
【００１８】図３のSheltonのセルは、別個のアクセス
トランジスタを用いていないという点において図１のＦ
ＬＯＴＯＸセルと相違しているが、内部アクセストラン
ジスタはやはり必要とされており、従って比較的大きな
セル寸法を必要とする。
トランジスタを用いていないという点において図１のＦ
ＬＯＴＯＸセルと相違しているが、内部アクセストラン
ジスタはやはり必要とされており、従って比較的大きな
セル寸法を必要とする。
【００１９】新規なプログラミング方式の高密度ＥＥＰ
ＲＯＭセル及び製造方法についての前述の関連する米国
特許出願第８９１７０５号は、内部アクセストランジス
タを排除し、また埋込Ｎ+ビットラインをフィールド酸
化膜の下側に形成してチャネル長を短くすることによ
り、セルの大きさを減少したＥＥＰＲＯＭセルを開示し
ている。このセルは従来技術のＥＥＰＲＯＭセルに対し
て大いなる改良をもたらすものであるが、それはセルの
トンネル酸化膜を画定するために在来の技術を用いてい
る。かかる在来の技術は、セルの大きさをさらに減少す
ることに対する妨げとなっている。
ＲＯＭセル及び製造方法についての前述の関連する米国
特許出願第８９１７０５号は、内部アクセストランジス
タを排除し、また埋込Ｎ+ビットラインをフィールド酸
化膜の下側に形成してチャネル長を短くすることによ
り、セルの大きさを減少したＥＥＰＲＯＭセルを開示し
ている。このセルは従来技術のＥＥＰＲＯＭセルに対し
て大いなる改良をもたらすものであるが、それはセルの
トンネル酸化膜を画定するために在来の技術を用いてい
る。かかる在来の技術は、セルの大きさをさらに減少す
ることに対する妨げとなっている。
【００２０】
【課題を解決するための手段】本発明の好ましい実施例
においては、まずＮ型基板にあるＰ型ウェルに第一及び
第二の第一フィールド酸化膜（ＦＯＸ１）領域を形成
し、それらの間にＰ型アクティブデバイス領域を画定す
ることによって製造される、電気的消去可能／プログラ
ム可能読み出し専用メモリ（ＥＥＰＲＯＭ）セルが提供
される。次いで、第一及び第二の埋込Ｎ+ビットライン
が、第一及び第二のＦＯＸ１領域のそれぞれに隣接して
Ｐ型ウェルに形成され、これらの第一及び第二のＮ+ビ
ットラインがそれらの間にＰ型チャネル領域を画定する
ようにされる。次に、第一及び第二の第二フィールド酸
化膜（ＦＯＸ２）領域が、第一及び第二のＦＯＸ１領域
のそれぞれに隣接し、且つ第一及び第二の埋込Ｎ+ビッ
トラインのそれぞれの上に横たわるよう形成される。次
いで３００−５００Åの厚みのゲート酸化膜層が、第一
及び第二のＦＯＸ２領域の間で、Ｐ型ウェル上に形成さ
れる。次いで多結晶シリコンの層がゲート酸化膜上に、
Ｐ型チャネル領域の第一の部分上にのみ延在するように
形成される。それからトンネルウィンドウが、Ｐ型チャ
ネル領域上でゲート酸化膜に画定され、フローティング
ゲートの端部に重畳される。ゲート酸化膜はこのウィン
ドウから除去され、約８０−１００Åの厚みのトンネル
酸化膜がウィンドウに成長される。次いでスペーサ／接
点ウィンドウがフィールド酸化膜上に画定され、フィー
ルド酸化膜上に形成されたフローティングゲートの端部
に重畳される。トンネル酸化膜の成長に際してｐｏｌｙ
１フローティングゲートの端部上に成長された酸化膜
は、この第二のウィンドウから除去される。次いで多結
晶シリコンのトンネルスペーサがトンネル酸化膜上に、
且つ第二のウィンドウにおいてフローティングゲートと
電気的に接触するフローティングゲートの外周の周り
で、即ちフィールド酸化膜上のフローティングゲートの
端部において形成される。次に、酸化膜がｐｏｌｙ１フ
ローティングゲートプレートの上から除去され、またフ
ローティングゲートに隣接したチャネル領域上で基板か
ら除去される。次いでＯＮＯが、フローティングゲー
ト、多結晶シリコンのトンネルスペーサ、及びフローテ
ィングゲートに隣接する露出されたチャネル領域上に成
長される。最後に、多結晶シリコンの第二の層及びその
上に横たわるタングステンシリサイドがＯＮＯ上に形成
されてＥＥＰＲＯＭセルのコントロールゲートが形成さ
れ、多結晶シリコンの第二の層はチャネル領域の第二の
部分の上に横たわるＯＮＯ上に直接に形成されるように
されて、それによりＥＥＰＲＯＭセルの内部アクセスト
ランジスタのゲートが画定される。
においては、まずＮ型基板にあるＰ型ウェルに第一及び
第二の第一フィールド酸化膜（ＦＯＸ１）領域を形成
し、それらの間にＰ型アクティブデバイス領域を画定す
ることによって製造される、電気的消去可能／プログラ
ム可能読み出し専用メモリ（ＥＥＰＲＯＭ）セルが提供
される。次いで、第一及び第二の埋込Ｎ+ビットライン
が、第一及び第二のＦＯＸ１領域のそれぞれに隣接して
Ｐ型ウェルに形成され、これらの第一及び第二のＮ+ビ
ットラインがそれらの間にＰ型チャネル領域を画定する
ようにされる。次に、第一及び第二の第二フィールド酸
化膜（ＦＯＸ２）領域が、第一及び第二のＦＯＸ１領域
のそれぞれに隣接し、且つ第一及び第二の埋込Ｎ+ビッ
トラインのそれぞれの上に横たわるよう形成される。次
いで３００−５００Åの厚みのゲート酸化膜層が、第一
及び第二のＦＯＸ２領域の間で、Ｐ型ウェル上に形成さ
れる。次いで多結晶シリコンの層がゲート酸化膜上に、
Ｐ型チャネル領域の第一の部分上にのみ延在するように
形成される。それからトンネルウィンドウが、Ｐ型チャ
ネル領域上でゲート酸化膜に画定され、フローティング
ゲートの端部に重畳される。ゲート酸化膜はこのウィン
ドウから除去され、約８０−１００Åの厚みのトンネル
酸化膜がウィンドウに成長される。次いでスペーサ／接
点ウィンドウがフィールド酸化膜上に画定され、フィー
ルド酸化膜上に形成されたフローティングゲートの端部
に重畳される。トンネル酸化膜の成長に際してｐｏｌｙ
１フローティングゲートの端部上に成長された酸化膜
は、この第二のウィンドウから除去される。次いで多結
晶シリコンのトンネルスペーサがトンネル酸化膜上に、
且つ第二のウィンドウにおいてフローティングゲートと
電気的に接触するフローティングゲートの外周の周り
で、即ちフィールド酸化膜上のフローティングゲートの
端部において形成される。次に、酸化膜がｐｏｌｙ１フ
ローティングゲートプレートの上から除去され、またフ
ローティングゲートに隣接したチャネル領域上で基板か
ら除去される。次いでＯＮＯが、フローティングゲー
ト、多結晶シリコンのトンネルスペーサ、及びフローテ
ィングゲートに隣接する露出されたチャネル領域上に成
長される。最後に、多結晶シリコンの第二の層及びその
上に横たわるタングステンシリサイドがＯＮＯ上に形成
されてＥＥＰＲＯＭセルのコントロールゲートが形成さ
れ、多結晶シリコンの第二の層はチャネル領域の第二の
部分の上に横たわるＯＮＯ上に直接に形成されるように
されて、それによりＥＥＰＲＯＭセルの内部アクセスト
ランジスタのゲートが画定される。
【００２１】本発明の特徴及び利点のより良い理解は、
以下の本発明の詳細な説明、及び本発明の原理が用いら
れている例示的な実施例が示されている添付図面を参照
することによって得られる。
以下の本発明の詳細な説明、及び本発明の原理が用いら
れている例示的な実施例が示されている添付図面を参照
することによって得られる。
【００２２】
【実施例】図４から図１２は、本発明によるＥＥＰＲＯ
Ｍセルを製造するための工程を示すものである。
Ｍセルを製造するための工程を示すものである。
【００２３】図４を参照すると、製造工程は、Ｎ型の導
電性を有するシリコン基板１０から始まる。在来の初期
製造工程において、最初の酸化膜層（図示せず）が基板
１０上に成長される。次いでこの最初の酸化膜層上にホ
トレジストマスクが形成され、Ｎ型基板１０に選択表面
領域を画定するようにパターン形成される。次いでこの
表面領域にＰ型ドーパントが注入されて、基板１０にＰ
型ウェル領域１２が形成される。次に酸化膜の表面から
ホトレジストマスクが剥ぎ取られ、Ｐ型ウェル領域１２
をさらに画定するために熱ドライブイン工程が実行され
る。
電性を有するシリコン基板１０から始まる。在来の初期
製造工程において、最初の酸化膜層（図示せず）が基板
１０上に成長される。次いでこの最初の酸化膜層上にホ
トレジストマスクが形成され、Ｎ型基板１０に選択表面
領域を画定するようにパターン形成される。次いでこの
表面領域にＰ型ドーパントが注入されて、基板１０にＰ
型ウェル領域１２が形成される。次に酸化膜の表面から
ホトレジストマスクが剥ぎ取られ、Ｐ型ウェル領域１２
をさらに画定するために熱ドライブイン工程が実行され
る。
【００２４】最初の酸化膜層は次いで基板１０から除去
され、別の酸化膜層（図示せず）が基板１０上に成長さ
れる。基板１０はホトレジストで再度マスクされ、最終
的にＥＥＰＲＯＭメモリセルアレイ用の周辺回路を含む
ようになるＰ型ウェル領域１２内に基板表面領域を画定
するために、ホトレジストのパターン形成が行われる。
Ｎ型のドーパントが周辺のＰ型ウェル領域１２へと注入
されて、Ｎ型ウェル領域１４が画定される。次いでホト
レジストが剥ぎ取られ、Ｎ型ウェル領域１４及びＰ型ウ
ェル領域１２の両者についてさらにドライブイン工程が
行われる。ドライブイン工程に続いて、上記別の酸化膜
層が除去され、結果的に図４に示す構造が得られる。
され、別の酸化膜層（図示せず）が基板１０上に成長さ
れる。基板１０はホトレジストで再度マスクされ、最終
的にＥＥＰＲＯＭメモリセルアレイ用の周辺回路を含む
ようになるＰ型ウェル領域１２内に基板表面領域を画定
するために、ホトレジストのパターン形成が行われる。
Ｎ型のドーパントが周辺のＰ型ウェル領域１２へと注入
されて、Ｎ型ウェル領域１４が画定される。次いでホト
レジストが剥ぎ取られ、Ｎ型ウェル領域１４及びＰ型ウ
ェル領域１２の両者についてさらにドライブイン工程が
行われる。ドライブイン工程に続いて、上記別の酸化膜
層が除去され、結果的に図４に示す構造が得られる。
【００２５】かくして初期製造工程の結果、３ウェル構
造が形成される。これは、ＥＥＰＲＯＭメモリセルアレ
イ及びその周辺回路の形成のための基板１０を画定する
ものである。周辺回路用のＮ型ウェル領域１４は、低電
圧（ＬＶ）ＰＭＯＳデバイスの製造のために用いられ
る。周辺回路用のＰ型ウェル領域１２は、周辺回路用の
ＮＭＯＳデバイスの形成のために用いられる。基板１０
のメモリセルアレイ部分にあるＰ型ウェル領域１２は、
ＥＥＰＲＯＭ記憶セルデバイスの形成のために用いられ
る。中間の基板領域は、高電圧（ＨＶ）ＰＭＯＳデバイ
スの形成のために用いられる。
造が形成される。これは、ＥＥＰＲＯＭメモリセルアレ
イ及びその周辺回路の形成のための基板１０を画定する
ものである。周辺回路用のＮ型ウェル領域１４は、低電
圧（ＬＶ）ＰＭＯＳデバイスの製造のために用いられ
る。周辺回路用のＰ型ウェル領域１２は、周辺回路用の
ＮＭＯＳデバイスの形成のために用いられる。基板１０
のメモリセルアレイ部分にあるＰ型ウェル領域１２は、
ＥＥＰＲＯＭ記憶セルデバイスの形成のために用いられ
る。中間の基板領域は、高電圧（ＨＶ）ＰＭＯＳデバイ
スの形成のために用いられる。
【００２６】さて図５を参照すると、上述した３ウェル
構造の形成の後に、フィールド酸化膜の形成のために基
板１０に領域を画定するために、在来の製造技術が用い
られる。即ち、最初にパッド酸化膜が基板１０の表面上
に成長され、次いでその上に横たわる窒化膜層が堆積さ
れる。パッド酸化膜／窒化膜複合体はホトレジストでマ
スクされ、次いでこのホトレジストは、最終的に第一フ
ィールド酸化膜（ＦＯＸ１）領域を画定することにな
る、下側の窒化膜領域を露出するようにパターン形成さ
れる。窒化膜は次いでエッチングされ、ホトレジストが
剥ぎ取られて、露出されたパッド酸化膜領域を通してＰ
型のフィールド注入が行われる。このフィールド注入マ
スクは次いで剥ぎ取られ、図５に示すように第一フィー
ルド酸化膜（ＦＯＸ１）領域１６が形成される。
構造の形成の後に、フィールド酸化膜の形成のために基
板１０に領域を画定するために、在来の製造技術が用い
られる。即ち、最初にパッド酸化膜が基板１０の表面上
に成長され、次いでその上に横たわる窒化膜層が堆積さ
れる。パッド酸化膜／窒化膜複合体はホトレジストでマ
スクされ、次いでこのホトレジストは、最終的に第一フ
ィールド酸化膜（ＦＯＸ１）領域を画定することにな
る、下側の窒化膜領域を露出するようにパターン形成さ
れる。窒化膜は次いでエッチングされ、ホトレジストが
剥ぎ取られて、露出されたパッド酸化膜領域を通してＰ
型のフィールド注入が行われる。このフィールド注入マ
スクは次いで剥ぎ取られ、図５に示すように第一フィー
ルド酸化膜（ＦＯＸ１）領域１６が形成される。
【００２７】次に、図５にさらに示されているように、
メモリセルアレイにあるＰ型ウェル領域１２が部分的に
マスクされ、窒化膜／酸化膜複合体がエッチングされ、
ヒ素のイオン注入が行われて、ＦＯＸ１のフィールド酸
化膜領域１６に隣接してＮ+埋込ビットライン１８が画
定される。任意に、ヒ素イオン注入に続いてリンイオン
注入を行って、勾配のあるＮ+／Ｎ-ビットライン１８を
形成し、それによりＥＥＰＲＯＭセルの消去の際のなだ
れ降伏に対する抵抗を最適化することができる。
メモリセルアレイにあるＰ型ウェル領域１２が部分的に
マスクされ、窒化膜／酸化膜複合体がエッチングされ、
ヒ素のイオン注入が行われて、ＦＯＸ１のフィールド酸
化膜領域１６に隣接してＮ+埋込ビットライン１８が画
定される。任意に、ヒ素イオン注入に続いてリンイオン
注入を行って、勾配のあるＮ+／Ｎ-ビットライン１８を
形成し、それによりＥＥＰＲＯＭセルの消去の際のなだ
れ降伏に対する抵抗を最適化することができる。
【００２８】図６に示されているように、ホトレジスト
は次いで剥ぎ取られ、Ｎ+／Ｎ-ビットライン１８上に第
二フィールド酸化膜（ＦＯＸ２）領域２０を形成するこ
とにより、フィールド酸化膜の成長が完了される。ビッ
トライン１８はフィールド酸化膜（ＦＯＸ１／ＦＯＸ
２）１６／２０の下側に形成されているから、デバイス
のアクティブ領域の大きさを減少させることができ、そ
の結果アレイ全体の寸法を減少させることができる。
は次いで剥ぎ取られ、Ｎ+／Ｎ-ビットライン１８上に第
二フィールド酸化膜（ＦＯＸ２）領域２０を形成するこ
とにより、フィールド酸化膜の成長が完了される。ビッ
トライン１８はフィールド酸化膜（ＦＯＸ１／ＦＯＸ
２）１６／２０の下側に形成されているから、デバイス
のアクティブ領域の大きさを減少させることができ、そ
の結果アレイ全体の寸法を減少させることができる。
【００２９】フィールド酸化膜の成長の完了後、即ちＦ
ＯＸ１領域１６及びＦＯＸ２領域２０の形成の後に、酸
化膜／窒化膜／酸化膜（ＯＮＯ）層は除去され、犠牲酸
化膜層（図示せず）が形成される。しきい値電圧マスク
が次いで形成され、アレイのＮ型チャネルデバイスのチ
ャネル領域を露出するようにパターン形成される。次に
しきい値イオン注入が行われて、記憶用セルトランジス
タのしきい値電圧が特徴付けられ、そしてホトレジスト
マスクは剥ぎ取られる。次いで、犠牲酸化膜が除去され
る。
ＯＸ１領域１６及びＦＯＸ２領域２０の形成の後に、酸
化膜／窒化膜／酸化膜（ＯＮＯ）層は除去され、犠牲酸
化膜層（図示せず）が形成される。しきい値電圧マスク
が次いで形成され、アレイのＮ型チャネルデバイスのチ
ャネル領域を露出するようにパターン形成される。次に
しきい値イオン注入が行われて、記憶用セルトランジス
タのしきい値電圧が特徴付けられ、そしてホトレジスト
マスクは剥ぎ取られる。次いで、犠牲酸化膜が除去され
る。
【００３０】次に、約３００−５００Åの厚みのゲート
酸化膜２２が、Ｐ型ウェル領域１２の露出領域上に成長
される。それから多結晶シリコンの第一の層が下側に来
るゲート酸化膜２２の上へと約１５００Åの厚みで堆積
され、リンでドーピングされる。この多結晶シリコン
（ｐｏｌｙ１）は次いでエッチングされて、アレイのＥ
ＥＰＲＯＭセルのフローティングゲート２４が画定され
る。図６に示されているように、ｐｏｌｙ１のフローテ
ィングゲート２４は、それがフィールド酸化膜１６及び
２０から、Ｐ型チャネル領域の一部の上にのみ延びるよ
うにエッチングされている。
酸化膜２２が、Ｐ型ウェル領域１２の露出領域上に成長
される。それから多結晶シリコンの第一の層が下側に来
るゲート酸化膜２２の上へと約１５００Åの厚みで堆積
され、リンでドーピングされる。この多結晶シリコン
（ｐｏｌｙ１）は次いでエッチングされて、アレイのＥ
ＥＰＲＯＭセルのフローティングゲート２４が画定され
る。図６に示されているように、ｐｏｌｙ１のフローテ
ィングゲート２４は、それがフィールド酸化膜１６及び
２０から、Ｐ型チャネル領域の一部の上にのみ延びるよ
うにエッチングされている。
【００３１】次に図７に示すように、トンネルウィンド
ウマスクが、ゲート酸化膜２２及びフローティングゲー
ト２４上に形成されて、チャネル上でフローティングゲ
ート２４の端部に重畳されたトンネルウィンドウ２６が
画定される。トンネルウィンドウ２６内のゲート酸化膜
は次いで、Ｐ型ウェル領域１２の表面に至るまで貫通し
てエッチングされる。トンネルマスクが剥ぎ取られた
後、約８０−１００Åの厚みのトンネル酸化膜２８が、
トンネルウィンドウ内で成長される。この酸化工程はま
た結果的に、ｐｏｌｙ１のフローティングゲート２４の
側壁及び上面の両方における酸化膜２９の成長をもたら
す。製造工程のこの段階における構造を図８に示す。
ウマスクが、ゲート酸化膜２２及びフローティングゲー
ト２４上に形成されて、チャネル上でフローティングゲ
ート２４の端部に重畳されたトンネルウィンドウ２６が
画定される。トンネルウィンドウ２６内のゲート酸化膜
は次いで、Ｐ型ウェル領域１２の表面に至るまで貫通し
てエッチングされる。トンネルマスクが剥ぎ取られた
後、約８０−１００Åの厚みのトンネル酸化膜２８が、
トンネルウィンドウ内で成長される。この酸化工程はま
た結果的に、ｐｏｌｙ１のフローティングゲート２４の
側壁及び上面の両方における酸化膜２９の成長をもたら
す。製造工程のこの段階における構造を図８に示す。
【００３２】次に図９を参照すると、スペーサ／接点ウ
ィンドウ３０が、フローティングゲート２４の反対側の
端部、即ちフィールド酸化膜上のフローティングゲート
２４の端部において画定される。このスペーサ／接点ウ
ィンドウ３０はフローティングゲート２４に重畳されて
いて、これから形成される多結晶シリコンのスペーサが
ｐｏｌｙ１のフローティングゲート２４と電気的に接触
するようになる領域をもたらす。
ィンドウ３０が、フローティングゲート２４の反対側の
端部、即ちフィールド酸化膜上のフローティングゲート
２４の端部において画定される。このスペーサ／接点ウ
ィンドウ３０はフローティングゲート２４に重畳されて
いて、これから形成される多結晶シリコンのスペーサが
ｐｏｌｙ１のフローティングゲート２４と電気的に接触
するようになる領域をもたらす。
【００３３】トンネル酸化膜の成長に際してｐｏｌｙ１
のフローティングゲート２４上に成長された端部の酸化
膜をスペーサ／接点ウィンドウ３０から除去した後に、
スペーサマスクが剥ぎ取られ、多結晶シリコンの層が堆
積される。この多結晶シリコンの層は次いでエッチング
されて、多結晶シリコンのトンネルスペーサ３２が画定
される。これはトンネル酸化膜２８上に横たわり、フロ
ーティングゲート２４の外周の周りに延在して、フィー
ルド酸化膜（ＦＯＸ１／ＦＯＸ２）１６／２０上におい
てｐｏｌｙ１のフローティングゲート２４と接触する。
製造工程のこの段階における構造を、図１０に示す。
のフローティングゲート２４上に成長された端部の酸化
膜をスペーサ／接点ウィンドウ３０から除去した後に、
スペーサマスクが剥ぎ取られ、多結晶シリコンの層が堆
積される。この多結晶シリコンの層は次いでエッチング
されて、多結晶シリコンのトンネルスペーサ３２が画定
される。これはトンネル酸化膜２８上に横たわり、フロ
ーティングゲート２４の外周の周りに延在して、フィー
ルド酸化膜（ＦＯＸ１／ＦＯＸ２）１６／２０上におい
てｐｏｌｙ１のフローティングゲート２４と接触する。
製造工程のこの段階における構造を、図１０に示す。
【００３４】図１１に最もよく示されているように、多
結晶シリコンのトンネルスペーサ３２は、スペーサ接触
領域３２ａの部分を除き、端部の酸化膜によりフローテ
ィングゲート２４から隔てられている。
結晶シリコンのトンネルスペーサ３２は、スペーサ接触
領域３２ａの部分を除き、端部の酸化膜によりフローテ
ィングゲート２４から隔てられている。
【００３５】このようにして、トンネル酸化膜２８を形
成し、またｐｏｌｙ１のフローティングゲートと多結晶
シリコンのトンネルスペーサとの組み合わせを形成する
ことは、Ｐ型チャネル領域上でフローティングゲートが
延在する長さに対する製造上の制御を改善することを可
能にし、それによりチャネル長、従ってアレイ寸法を減
少させることを可能にする。
成し、またｐｏｌｙ１のフローティングゲートと多結晶
シリコンのトンネルスペーサとの組み合わせを形成する
ことは、Ｐ型チャネル領域上でフローティングゲートが
延在する長さに対する製造上の制御を改善することを可
能にし、それによりチャネル長、従ってアレイ寸法を減
少させることを可能にする。
【００３６】フローティングゲート２４の上面から、及
びフローティングゲート２４に隣接するチャネル領域か
ら酸化膜を除去した後、酸化膜／窒化膜／酸化膜の複合
体の層３３が、フローティングゲート２４、多結晶シリ
コンのトンネルスペーサ３２、及びチャネル領域３５の
露出された部分３５ａの上に成長されて、次に形成され
る多結晶シリコンのワードラインからの絶縁をもたら
す。
びフローティングゲート２４に隣接するチャネル領域か
ら酸化膜を除去した後、酸化膜／窒化膜／酸化膜の複合
体の層３３が、フローティングゲート２４、多結晶シリ
コンのトンネルスペーサ３２、及びチャネル領域３５の
露出された部分３５ａの上に成長されて、次に形成され
る多結晶シリコンのワードラインからの絶縁をもたら
す。
【００３７】次に、アレイ保護マスクが基板１０のメモ
リセルアレイ部分上に形成され、周辺におけるデバイス
の形成が進められる。
リセルアレイ部分上に形成され、周辺におけるデバイス
の形成が進められる。
【００３８】最初に、周辺の基板アクティブデバイス領
域から酸化膜がエッチングされ、ゲート酸化膜がアクテ
ィブデバイス領域上に成長される。しきい値マスクが次
いで形成され、Ｐ型のイオン注入が行われて、周辺のＰ
ＭＯＳデバイスのしきい値が設定される。次いでしきい
値ホトレジストマスクが剥ぎ取られ、メモリセルアレイ
用のワードライン及び周辺のＭＯＳデバイス用のゲート
の両方を形成するための製造が開始される。
域から酸化膜がエッチングされ、ゲート酸化膜がアクテ
ィブデバイス領域上に成長される。しきい値マスクが次
いで形成され、Ｐ型のイオン注入が行われて、周辺のＰ
ＭＯＳデバイスのしきい値が設定される。次いでしきい
値ホトレジストマスクが剥ぎ取られ、メモリセルアレイ
用のワードライン及び周辺のＭＯＳデバイス用のゲート
の両方を形成するための製造が開始される。
【００３９】即ち、多結晶シリコンの第二の層（ｐｏｌ
ｙ２）がデバイス全体の表面上に堆積され、在来の手法
によりドーピングされる。これに続いて、タングステン
シリサイドのオーバレイ層の堆積が行われる。このｐｏ
ｌｙ２／タングステンシリサイドの複合体は次いでマス
クされ、エッチングされて、記憶セルアレイにあるワー
ドライン３４及び周辺のＭＯＳデバイスのゲート電極が
画定される。ワードライン３４は、アレイ中のＯＮＯ／
ｐｏｌｙ１ラインの上に横たわり、且つこれと平行に走
る。
ｙ２）がデバイス全体の表面上に堆積され、在来の手法
によりドーピングされる。これに続いて、タングステン
シリサイドのオーバレイ層の堆積が行われる。このｐｏ
ｌｙ２／タングステンシリサイドの複合体は次いでマス
クされ、エッチングされて、記憶セルアレイにあるワー
ドライン３４及び周辺のＭＯＳデバイスのゲート電極が
画定される。ワードライン３４は、アレイ中のＯＮＯ／
ｐｏｌｙ１ラインの上に横たわり、且つこれと平行に走
る。
【００４０】次いで残りのホトレジストがデバイスから
剥ぎ取られ、デバイスの周辺領域において側壁の酸化が
行われる。
剥ぎ取られ、デバイスの周辺領域において側壁の酸化が
行われる。
【００４１】この時点から、周辺と記憶セルアレイの間
のＮ型基板１０に高電圧ＰＭＯＳトランジスタを形成す
るために特別のマスクを用いて、製造工程の流れは標準
的なＣＭＯＳ製造技術に従って進められる。結果的に得
られるセルの構造を図１２に示す。
のＮ型基板１０に高電圧ＰＭＯＳトランジスタを形成す
るために特別のマスクを用いて、製造工程の流れは標準
的なＣＭＯＳ製造技術に従って進められる。結果的に得
られるセルの構造を図１２に示す。
【００４２】図１２のセルに対応するレイアウトを図１
３に示す。図１２の断面図は、図１３のレイアウトのワ
ードライン３４に沿って取ったものである。
３に示す。図１２の断面図は、図１３のレイアウトのワ
ードライン３４に沿って取ったものである。
【００４３】図１２に戻ると、上述したように、ＥＥＰ
ＲＯＭメモリセルは、Ｎ+埋込ビットライン１８の間の
Ｐ型ウェルチャネル領域上に端部を有するよう中断され
たｐｏｌｙ１のフローティングゲート２４のプレートを
用いている。従ってその上にオーバレイされたｐｏｌｙ
２のワードライン３４は、前述したSheltonのセルに類
似の形態において、内部アクセストランジスタのゲート
３６を形成している。しかしながら、上述した製造技術
によりもたらされる利点の故に、特にチャネル長を減ず
るための多結晶シリコンのトンネルスペーサの実施の故
に、図７のセルはSheltonのセルよりも小さなものであ
る。同時に、内部アクセストランジスタは、アレイにお
ける過剰消去をも防止する。
ＲＯＭメモリセルは、Ｎ+埋込ビットライン１８の間の
Ｐ型ウェルチャネル領域上に端部を有するよう中断され
たｐｏｌｙ１のフローティングゲート２４のプレートを
用いている。従ってその上にオーバレイされたｐｏｌｙ
２のワードライン３４は、前述したSheltonのセルに類
似の形態において、内部アクセストランジスタのゲート
３６を形成している。しかしながら、上述した製造技術
によりもたらされる利点の故に、特にチャネル長を減ず
るための多結晶シリコンのトンネルスペーサの実施の故
に、図７のセルはSheltonのセルよりも小さなものであ
る。同時に、内部アクセストランジスタは、アレイにお
ける過剰消去をも防止する。
【００４４】表１は、図１２及び図１３のセルにおける
プログラミング方式を示している。本発明によれば、そ
してまた図１４に示されているように、表１のプログラ
ミング方式は、Ｐ型ウェル領域又は空間電荷層において
熱的に生成された何らかの少数キャリヤ（即ち電子）
が、Ｎ型基板／Ｐ型ウェル領域及びビットライン／Ｐ型
ウェル領域の反転バイアス接合によって「吸い上げ」ら
れるようにすることにより、プログラミングに際して深
い空乏層を形成することを指向している。
プログラミング方式を示している。本発明によれば、そ
してまた図１４に示されているように、表１のプログラ
ミング方式は、Ｐ型ウェル領域又は空間電荷層において
熱的に生成された何らかの少数キャリヤ（即ち電子）
が、Ｎ型基板／Ｐ型ウェル領域及びビットライン／Ｐ型
ウェル領域の反転バイアス接合によって「吸い上げ」ら
れるようにすることにより、プログラミングに際して深
い空乏層を形成することを指向している。
【００４５】
【表１】
【００４６】より詳しくは、図１５を参照すると、プロ
グラム条件は次の如くである。セルＡをプログラムする
には、ワードラインＷＬ１をプログラミング電圧Ｖppに
保持する。ビットラインＢＬn及びビットラインＢＬn'
は、低電源電圧Ｖssに保持される。Ｐ型ウェル領域もま
た、Ｖssに保持される。このことはチャネルにおいて少
数キャリヤの反転層を作り出し、電子がフローティング
ゲートへと通り抜けるようにさせる。
グラム条件は次の如くである。セルＡをプログラムする
には、ワードラインＷＬ１をプログラミング電圧Ｖppに
保持する。ビットラインＢＬn及びビットラインＢＬn'
は、低電源電圧Ｖssに保持される。Ｐ型ウェル領域もま
た、Ｖssに保持される。このことはチャネルにおいて少
数キャリヤの反転層を作り出し、電子がフローティング
ゲートへと通り抜けるようにさせる。
【００４７】この動作の間、ワードラインＷＬ２をＶss
に保持し、またビットラインＢＬｎ及びＢＬｎ’をＶss
に、Ｐ型ウェル領域をＶssに保持することにより、セル
Ｃはプログラム禁止とされる。さらにまた、ワードライ
ンＷＬ１をＶppに保持し、ビットラインＢＬn+1及びＢ
Ｌn'+1をプログラミング電圧へと持ち上げ、その一方で
Ｐ型ウェル領域をＶssに保持することにより、セルＢは
プログラム禁止とされる。このことは、フローティング
ゲートの下側のＰ型ウェル領域の表面において何らかの
少数キャリヤが発生することを回避させる。唯一の少数
キャリヤの発生は熱的なものであり、それらの電子は全
て、ソース及びドレーン並びに反転バイアス接合によっ
て、Ｐ型ウェル領域から吸い出される。
に保持し、またビットラインＢＬｎ及びＢＬｎ’をＶss
に、Ｐ型ウェル領域をＶssに保持することにより、セル
Ｃはプログラム禁止とされる。さらにまた、ワードライ
ンＷＬ１をＶppに保持し、ビットラインＢＬn+1及びＢ
Ｌn'+1をプログラミング電圧へと持ち上げ、その一方で
Ｐ型ウェル領域をＶssに保持することにより、セルＢは
プログラム禁止とされる。このことは、フローティング
ゲートの下側のＰ型ウェル領域の表面において何らかの
少数キャリヤが発生することを回避させる。唯一の少数
キャリヤの発生は熱的なものであり、それらの電子は全
て、ソース及びドレーン並びに反転バイアス接合によっ
て、Ｐ型ウェル領域から吸い出される。
【００４８】続けて図１５を参照すると、上述のセルに
ついての消去条件は次の如くである。セルＡ及びそれに
関連するビット又はワードラインを消去するためには、
ワードラインＷＬ１がＶssに保持され、その一方でビッ
トラインＢＬn、ＢＬn '、ＢＬn+1、ＢＬn'+1、及びＰ型
ウェル領域はプログラミング電圧Ｖppに保持される。こ
の動作の間、ワードラインＷＬ２をプログラミング電圧
に維持することにより、セルＣ及びＤは消去禁止とされ
る。
ついての消去条件は次の如くである。セルＡ及びそれに
関連するビット又はワードラインを消去するためには、
ワードラインＷＬ１がＶssに保持され、その一方でビッ
トラインＢＬn、ＢＬn '、ＢＬn+1、ＢＬn'+1、及びＰ型
ウェル領域はプログラミング電圧Ｖppに保持される。こ
の動作の間、ワードラインＷＬ２をプログラミング電圧
に維持することにより、セルＣ及びＤは消去禁止とされ
る。
【００４９】本発明を実施するにあたっては、本明細書
に記載した実施例に対する種々の設計変更を行い得るこ
とが理解されねばならない。特許請求の範囲は本発明の
範囲を規定することを意図したものであり、請求項の範
囲内にある方法及び構造、並びにそれらの均等物は、特
許請求の範囲によってカバーされるものである。
に記載した実施例に対する種々の設計変更を行い得るこ
とが理解されねばならない。特許請求の範囲は本発明の
範囲を規定することを意図したものであり、請求項の範
囲内にある方法及び構造、並びにそれらの均等物は、特
許請求の範囲によってカバーされるものである。
【００５０】
【発明の効果】以上の如く本発明によれば、メモリセル
の単一行の選択を可能にする一方で、他の行にあるメモ
リに対する偶然の書き込み又は消去を行うことなしに、
選択したセルのデータを変更することの可能な、小さな
チップサイズのＥＥＰＲＯＭセル及びその新規な製造方
法が提供される。
の単一行の選択を可能にする一方で、他の行にあるメモ
リに対する偶然の書き込み又は消去を行うことなしに、
選択したセルのデータを変更することの可能な、小さな
チップサイズのＥＥＰＲＯＭセル及びその新規な製造方
法が提供される。
【図１】個別のアクセストランジスタを用いている在来
のＥＥＰＲＯＭセル構造を示す断面図である。
のＥＥＰＲＯＭセル構造を示す断面図である。
【図２】図１のセル構造を示すレイアウトである。
【図３】Ｐ型ウェル上に製造され、内部アクセストラン
ジスタを用いている従来技術のＥＥＰＲＯＭセルを示す
断面図である。
ジスタを用いている従来技術のＥＥＰＲＯＭセルを示す
断面図である。
【図４】本発明によるＥＥＰＲＯＭセルアレイの製造に
用いることのできる３ウェル構造を示す断面図である。
用いることのできる３ウェル構造を示す断面図である。
【図５】セルのＮ+／Ｎ-ビットラインの画定の後の、本
発明によるＥＥＰＲＯＭセルの製造工程を示す断面図で
ある。
発明によるＥＥＰＲＯＭセルの製造工程を示す断面図で
ある。
【図６】セルのフローティングゲートの画定の後の、本
発明によるＥＥＰＲＯＭセルの製造工程を示す断面図で
ある。
発明によるＥＥＰＲＯＭセルの製造工程を示す断面図で
ある。
【図７】トンネルウィンドウマスクの画定の後の、本発
明によるＥＥＰＲＯＭセルの製造工程を示す断面図であ
る。
明によるＥＥＰＲＯＭセルの製造工程を示す断面図であ
る。
【図８】セルのトンネル酸化膜の成長の後の、本発明に
よるＥＥＰＲＯＭセルの製造工程を示す断面図である。
よるＥＥＰＲＯＭセルの製造工程を示す断面図である。
【図９】セルのスペーサ／接点マスクの画定の後の、本
発明によるＥＥＰＲＯＭセルの製造工程を示す断面図で
ある。
発明によるＥＥＰＲＯＭセルの製造工程を示す断面図で
ある。
【図１０】多結晶シリコンのよるセルのトンネルスペー
サの形成の後の、本発明によるＥＥＰＲＯＭセルの製造
工程を示す断面図である。
サの形成の後の、本発明によるＥＥＰＲＯＭセルの製造
工程を示す断面図である。
【図１１】図１０のセル構造を示すレイアウトである。
【図１２】セルのワードラインの形成の後の、本発明に
よるＥＥＰＲＯＭセルの断面図である。
よるＥＥＰＲＯＭセルの断面図である。
【図１３】図１２のセル構造を示すレイアウトである。
【図１４】図１２及び図１３のセルのプログラミングに
際しての禁止状態を示す断面図である。
際しての禁止状態を示す断面図である。
【図１５】本発明による高密度ＥＥＰＲＯＭセルアレイ
の一部を示す概略図である。
の一部を示す概略図である。
１０ 基板 １２ Ｐ型ウェル領域 １４ Ｎ型ウェル領域 １６ 第一フィールド酸化膜（ＦＯＸ１）領域 １８ ビットライン ２０ 第二フィールド酸化膜（ＦＯＸ２）領域 ２２ ゲート酸化膜 ２４ フローティングゲート ２６ トンネルウィンドウ ２８ トンネル酸化膜 ２９ 酸化膜 ３０ スペーサ／接点ウィンドウ ３２ トンネルスペーサ ３３ ＯＮＯ層 ３４ ワードライン ３５ チャネル領域 ３６ ゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図１５】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (14)
- 【請求項１】 Ｐ型導電性の半導体材料に電気的消去可
能／プログラム可能読み出し専用メモリ（ＥＥＰＲＯ
Ｍ）セルを製造する方法であって、 （ａ）Ｐ型半導体材料に第一及び第二の間隔を置いた第
一フィールド酸化膜（ＦＯＸ１）領域を形成してそれら
の間にＰ型アクティブデバイス領域を画定し、 （ｂ）第一及び第二のＦＯＸ１領域のそれぞれに隣接し
て、Ｐ型半導体材料にＮ型導電性の第一及び第二の間隔
を置いたビットラインを形成して、第一及び第二のビッ
トラインがそれらの間にＰ型チャネル領域を画定するよ
うにし、 （ｃ）第一及び第二のＦＯＸ１領域のそれぞれに隣接
し、また第一及び第二のビットラインのそれぞれの上に
横たわって第一及び第二の間隔を置いた第二フィールド
酸化膜（ＦＯＸ２）領域を形成し、 （ｄ）第一及び第二のＦＯＸ２領域の間のＰ型半導体材
料上にゲート誘電体材料の層を形成し、 （ｅ）第一の導電性材料の層をゲート誘電体材料上に形
成してＥＥＰＲＯＭセルのフローティングゲートを画定
し、そこにおいて第一の導電性材料の層がＰ型チャネル
領域の第一の部分上にのみ延在するように形成し、 （ｆ）トンネル誘電体材料をゲート誘電体材料中におい
てＰ型チャネル領域上に画定し、トンネル誘電体材料の
厚みがゲート誘電体材料の厚みよりも少ないようにし、 （ｇ）第一の導電性材料のトンネルスペーサをトンネル
誘電体材料上に、フローティングゲートと電気的に接触
するように形成し、 （ｈ）中間誘電体材料の層をフローティングゲート上に
形成し、及び （ｉ）第二の導電性材料の層を中間誘電体材料の層上に
形成してＥＥＰＲＯＭセルのコントロールゲートを画定
し、第二の導電性材料の層がチャネル領域の第二の部分
の上に横たわる中間誘電体材料の層上に直接に形成され
るようにして、ＥＥＰＲＯＭセルの内部アクセストラン
ジスタのゲートを画定することからなる方法。 - 【請求項２】 トンネル誘電体材料及びゲート誘電体材
料が二酸化ケイ素からなる、請求項１の方法。 - 【請求項３】 第一の導電性材料が多結晶シリコンから
なる、請求項２の方法。 - 【請求項４】 中間誘電体材料が酸化膜／窒化膜／酸化
膜複合体からなる、請求項３の方法。 - 【請求項５】 第二の導電性材料が多結晶シリコンから
なる、請求項４の方法。 - 【請求項６】 第二の導電性材料が多結晶シリコン及び
その上に横たわるタングステンシリサイドからなる、請
求項５の方法。 - 【請求項７】 Ｐ型半導体材料が、Ｎ型導電性のシリコ
ン基板に形成されたＰ型導電性のウェルからなる、請求
項１の方法。 - 【請求項８】 Ｐ型導電性の半導体材料に形成された電
気的消去可能／プログラム可能読み出し専用メモリ（Ｅ
ＥＰＲＯＭ）セルであって、該ＥＥＰＲＯＭセルが、 （ａ）Ｐ型半導体材料に形成された第一及び第二の間隔
を置いた第一フィールド酸化膜（ＦＯＸ１）領域と、そ
れらの間に画定されたＰ型アクティブデバイス領域と、 （ｂ）第一及び第二のＦＯＸ１領域のそれぞれに隣接し
て、Ｐ型半導体材料に形成されたＮ型導電性の第一及び
第二の間隔を置いたビットラインと、第一及び第二のビ
ットラインの間に画定されたＰ型チャネル領域と、 （ｃ）第一及び第二のＦＯＸ１領域のそれぞれに隣接
し、また第一及び第二のビットラインのそれぞれの上に
横たわって形成された、第一及び第二の間隔を置いた第
二フィールド酸化膜（ＦＯＸ２）領域と、 （ｄ）第一及び第二のＦＯＸ２領域の間でＰ型半導体材
料上に形成されたゲート誘電体材料の層であって、ゲー
ト誘電体材料中に形成されたトンネル誘電体材料の領域
を有し、トンネル誘電体材料の厚みがゲート誘電体材料
の厚みより小さく、トンネル誘電体材料がＰ型チャネル
領域上に形成されており、 （ｅ）ゲート誘電体材料上に形成されＥＥＰＲＯＭセル
のフローティングゲートを画定する第一の導電性材料の
層であって、Ｐ型チャネル領域の第一の部分上にのみ延
在するように形成された第一の導電性材料の層と、 （ｆ）トンネル誘電体材料上に、フローティングゲート
と電気的に接触するように形成された第一の導電性材料
のトンネルスペーサと、 （ｇ）フローティングゲート上に形成された中間誘電体
材料の層と、及び （ｈ）中間誘電体材料の層上に形成されてＥＥＰＲＯＭ
セルのコントロールゲートを画定する第二の導電性材料
の層であって、チャネル領域の第二の部分の上に横たわ
る中間誘電体材料の層上に直接に形成されて、ＥＥＰＲ
ＯＭセルの内部アクセストランジスタのゲートを画定す
る第二の導電性材料の層からなるＥＥＰＲＯＭセル。 - 【請求項９】 ゲート誘電体材料及びトンネル誘電体材
料が二酸化ケイ素からなる、請求項８のＥＥＰＲＯＭセ
ル。 - 【請求項１０】 第一の導電性材料が多結晶シリコンか
らなる、請求項９のＥＥＰＲＯＭセル。 - 【請求項１１】 中間誘電体材料が酸化膜／窒化膜／酸
化膜複合体からなる、請求項１０のＥＥＰＲＯＭセル。 - 【請求項１２】 第二の導電性材料が多結晶シリコンか
らなる、請求項１１のＥＥＰＲＯＭセル。 - 【請求項１３】 第二の導電性材料が多結晶シリコン及
びその上に横たわるタングステンシリサイドからなる、
請求項１２のＥＥＰＲＯＭセル。 - 【請求項１４】 Ｐ型半導体材料が、Ｎ型導電性のシリ
コン基板に形成されたＰ型導電性のウェルからなる、請
求項８のＥＥＰＲＯＭセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/891,710 US5225362A (en) | 1992-06-01 | 1992-06-01 | Method of manufacturing a full feature high density EEPROM cell with poly tunnel spacer |
| US891710 | 1992-06-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685283A true JPH0685283A (ja) | 1994-03-25 |
Family
ID=25398688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5128617A Pending JPH0685283A (ja) | 1992-06-01 | 1993-05-31 | 多結晶シリコントンネルスペーサを備えた高密度ｅｅｐｒｏｍセル及び製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5225362A (ja) |
| EP (1) | EP0573164B1 (ja) |
| JP (1) | JPH0685283A (ja) |
| KR (1) | KR100316089B1 (ja) |
| DE (1) | DE69319384T2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
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