KR20010015540A

KR20010015540A - 반도체 장치의 제조 방법

Info

Publication number: KR20010015540A
Application number: KR1020007000031A
Authority: KR
Inventors: 베르하르로베르투스디제이; 가르베조아크임씨에이치; 도르만스구이도제이엠
Original assignee: 롤페스 요하네스 게라투스 알베르투스; 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 1998-05-04
Filing date: 1999-04-22
Publication date: 2001-02-26
Also published as: TW420874B; WO1999057750A3; JP2002509652A; DE69918636D1; EP0996971A2; KR100560270B1; DE69918636T2; EP0996971B1; US6174759B1; WO1999057750A2

Abstract

개선된 비휘발성 메모리를 구비하는 집적 회로의 제조에 있어서, 먼저 메모리의 대부분을 형성하고 나서 표준 CMOS 제조 공정의 일련의 공정으로 CMOS 논리 회로를 형성하는 방법이 알려져 있다. 이 분리된 처리 공정의 장점에 의해서, 실질적으로 논리 외로의 열화없이 비 휘발성 메모리를 최적화할 수 있다. 본 발명에 따르면, 이 처리 과정은 특히 메모리의 주변에 대해서 메모리 트랜지스터(21, 24, 27)와 동시에 논리 회로의 트랜지스터보다 높은 전압을 극복할 수 있는 트랜지스터를 제조해서 더 최적화하는 데 특징이 있다. EEPROM의 경우에, 각 메모리 셀은 선택 트랜지스터(22, 24)로서 그와 같은 고전압 트랜지스터를 구비하도록 형성된다. p 채널형 고전압 트랜지스터는, n형 웰 주입(5)으로부터 분리해서 논리 회로의 p 채널형 트랜지스터와 동일한 처리 공정에 의해서 대부분 제조되어, 처리 공정 수를 제한한다. 또한, 단일 마스크를 부가해서, 플래쉬 또는 OTP(one time programmable) 메모리를 구비하는 회로가 제공된다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}

설명

본 발명은 그 표면에서 저전압 전계 효과 트랜지스터 및 플로팅 게이트를 갖는 전계 효과 트랜지스터 형태의 비휘발성 메모리를 구비하는 반도체 몸체가 형성되는 반도체 장치를 제조하는 방법으로서, 메모리 셀이 형성될 위치에서 패터닝되는 제 1 다결정 또는 비정질 실리콘층(이하, '폴리'라고 칭함)이 그 상부에 증착될 유전체 층을 갖는 표면을 준비한 다음, 저전압 트랜지스터가 형성될 영역이 도핑에 대해서 폴리층으로 마스킹된 상태에서 제 1 도핑 공정으로 상기 메모리 셀의 소오스 및 드레인 구역을 형성하고 나서, 저전압 트랜지스터 영역에서 폴리 층을 패터닝한 후, 제 2 도핑 공정으로 저전압 트랜지스터의 소오스 및 드레인 구역을 형성하는 반도체 장치의 제조 방법에 관한 것이다. 그 방법은 미국 특허 출원 제 5,395,778호에 개시되어 있다.

마이크로컨트롤러나 칩 카드와 같은 특정 용도에 대해서, 요즘에는 집적 회로 내에서 통상적인 데이터를 처리할 논리 회로가 데이터 저장용 비휘발성 메모리 공간과 결합되도록 요구된다. 논리 회로에 관해서, 최적 특성을 갖는 트랜지스터를 제조하는데 표준 CMOS 제조 공정이 사용되는 것이 바람직하다. 일반적으로, 이들 트랜지스터는 상대적으로 낮은 전압―보다 낮은 전압, 예를 들어, 5V―에서 작동하도록 설계된다. 메모리는 각각 플로팅 게이트를 구비하는 트랜지스터를 포함하는 메모리 셀로 이루어진다. 대개, 중간 절연층에 의해서 플로팅 게이트로부터 전기적으로 분리되는 제어 게이트는, 이 플로팅 게이트 위에 정렬된다. 기록된 정보는 트랜지스터의 문턱 전압을 결정하는 플로팅 게이트의 전하 상태로 표시된다. 주어진 전압에서 제어 게이트를 가로질러 트랜지스터를 통해서 흐르는 전류 전도를 측정해서 정보를 읽을 수 있다.

상기 미국 특허 출원 제5,395,778호에는, 최소 부가 공정 수로 표준 CMOS 제조 공정으로 만들어진 CMOS 회로가 일반 실리콘 몸체의 비휘발성 메모리와 결합되는 방법이 개시되어 있다. 그러한 비휘발성 메모리의 제조는 표준 CMOS 제조 공정과 양립할 수 없으므로, 상기 미국 특허 출원 제5,395,778호에서는, 먼저 메모리를 제조하기 위한 일련의 필수 공정―예를 들어, 다결정 실리콘 층(폴리 실리콘)으로부터 프로팅 게이트의 한정하는 공정, 소오스/드레인용 도핑 공정 및 플로팅 게이트의 측벽을 산화시키기 위한 산화 공정―이 수행된다. 이들 공정이 수행되는 동안, 논리 회로가 마련된 반도체 몸체의 활성 영역이 폴리 층에 의해서 전체적으로 마스킹된다. 메모리가 제공되는 필수 단계가 수행된 경우, 처리 과정은 논리 회로에 대한 표준 CMOS 처리 과정을 사용해서 처리 과정이 계속될 수 있다.

어떤 유형의 비휘발성 메모리에 있어서, 5V보다 높은 전압(예를 들어 9∼20V)를 사용하는 것이 바람직하다. 이 경우, 기록 및 또는 삭제되는 동안 EEPROM형 메모리 내에서 포울러-노드하임 터널 메카니즘(Fowler-Nordheim tunnel mechanism)이 사용된다. 그와 같이 상대적으로 고전압을 충족하기 위해서, 메모리의 주변 전자 장치는 이들 고전압을 극복할 수 있는 트랜지스터를 요구하고, 따라서, 그 트랜지스터는 대략 14V의 항복 전압을 갖어야만 한다. 또한, 본 명세서에서 고전압 트랜지스터라 칭하는 이들 트랜지스터 외에도, EEPROM의 각 셀은 보통 메모리 셀을 다른 메모리 셀과 전기적으로 절연하고 플로팅 게이트 트랜지스터를 비트라인에 접속하며 상기 고전압을 극복할 수 있어야만 하는 접근 트랜지스터를 구비하도록 제공된다. 이 트랜지스터는 메모리 트랜지스터로서 동일한 도전형 트랜지스터이다.

특히, 본 발명의 목적은 본 명세서의 시작 단락에서 설명한 유형의 방법―비휘발성 메모리가 표준 CMOS 제조 공정과 결합될 수 있고, 고전압 트랜지스터가 논리 회로의 저전압 트랜지스터의 질을 전혀 악화 시키지 않고 인식될 수 있는 방법―을 제공하는 데 있다. 본 발명의 또 다른 목적은, 최소의 임시 처리 공정 수로 이들 고전압 트랜지스터를 실현하는 데 있다.

본 발명에 따르면, 시작 단락에서 설명한 유형의 방법은, 메모리 셀의 플로팅 게이트와 동시에 패터닝되는 게이트를 갖는 고전압 전계 효과 트랜지스터도 구비되는 반도체 몸체가 제공되는 한편, 제 1 도핑 공정동안, 고전압 트랜지스터의 소오스 및 드레인 구역 범위에서도 도핑된 후, 이 트랜지스터의 게이트의 모서리에 스페이서가 구비되도록 제공되고, 이어지는 제 2 도핑 공정동안, 고전압 트랜지스터의 소오스 및 드레인 구역의 마스킹 되지 않은 부분에서 고농도로 도핑된 부분이 형성되는 것을 특징으로 한다. 제 1 도핑 공정이 CMOS 트랜지스터와 별도로 수행되기 때문에, 이 공정은 고전압 트랜지스터에서 알맞은 항복 전압이 얻어지는 방식―농도 및/또는 주입 에너지를 고려하는 것과 같은 방식―으로 수행될 것이다. 고전압 트랜지스터에 대한 소오스/드레인 도핑 공정은 메모리 셀의 소오스/드레인 도핑 공정과 동시에 수행될 수 있기 때문에, 처리 공정의 수를 제한할 수 있다. 논리 회로 영역이 폴리로 피복되기 때문에, 논리 회로의 특성에 영향을 미치지 않고, 처리 과정의 이들 부분―특히, 항복 전압과 연관된 부분―에 대해서 최적화되는 산화 공정으로 플로팅 게이트의 벽과 산화층을 구비하는 고전압 트랜지스터의 게이트를 피복할 수 있다.

본 발명에 다른 방법의 바람직한 실시예는, 유전체 층이, 저전압 트랜지스터 영역에서보다 고전압 트랜지스터 영역 두께가 두꺼운 실리콘 산화물 층의 형태로 제공되는 데 특징이 있다. 대부분의 실시예에서, 고전압 트랜지스터의 게이트 산화막은 플로팅 게이트 트랜지스터의 게이트 산화막과 동시에 형성될 수 있다.

비휘발성 메모리는, EEPROM, 플래쉬 EPROM 등으로서 구현될 것이다. 상술한 바와 같이 메모리가 EEPROM 형태인 경우 특히 효과적이다. 따라서, 본 발명에 따른 방법의 중요한 실시예는, 폴리 실리콘 층을 증착하기 전에, 실리콘 산화물 층이 메모리 셀 위치에서 국부적으로 터널 산화막을 구비하도록 제공되고, 그 터널 산화막은 데이터를 기록 및/또는 삭제하는 동안 플로팅 게이트와 반도체 몸체 사이의 터널 효과에 의해서 전하 캐리어가 이동할 수 있는 두께를 갖는 데 특징이 있다. 그러한 방법의 바람직한 실시예는, 터널 산화막의 형성과 동시에 저전압 트랜지스터가 터널 산화막의 두께와 동일하거나 거의 동일한 두께를 갖는 게이트 산화막을 구비하도록 제공함으로써, 처리 공정 수를 제한할 수 있는 데 특징이 있다.

셀이 기록 또는 삭제되는 경우, 대개 메모리 트랜지스터의 드레인에 고전압이 제공된다. 중요한 실시예는, 메모리 셀의 선택 또는 접근 트랜지스터로 구성되는 고전압 트랜지스터와 상기 저전압 트랜지스터가 플로팅 게이트를 구비하는 트랜지스터로서 동일한 도전형의 트랜지스터로서 제공되는 데 특징이 있다. EEPROM 주변 전자 장치의 동일한 도전형 고전압 트랜지스터는 메모리 셀의 접근 트랜지스터와 동시에 제조된다. 따라서, 본 발명에 따른 장치의 바람직하고 중요한 실시예는, 먼저 언급한 저전압 트랜지스터의 게이트와 동시에 제 1 실리콘 층으로부터 형성되는 게이트를 구비하되, 상반되고 상호 보완적인 도전형의 고전압 트랜지스터와 저전압 트랜지스터가 더 제공되는 데 특징이 있다. 가능한한 처리 공정 수를 최소화하기 위해서, 상호보완적인 도전형의 고전압 트랜지스터 및 저전압 트랜지스터이 제 2 도전형 소오스 및 드레인 구역과 공통 도핑 공정으로 제공되는 것이 바람직하다. 이 점에 있어서, 상호보완적인 도전형의 나중에 언급된 고전압 트랜지스터―대개 p형―는 먼저 언급한 고전압 트랜지스터―통상적으로 n형으로 구현됨―보다 낮은 항복 전압을 갖는 점에 유의해야 한다. p 채널형 고전압 트랜지스터가 주변에서만 존재하기 때문에 이 항복 전압의 차이는 용인될 수 있다. 처리될 고전압과 연관해서, 만일 p 채널형 고전압에 대해서 높은 항복전압이 요구되면, 그 높은 항복전압은 두 개 이상의 트랜지스터를 직렬로 정렬해서 달성할 수 있다. n 채널형 고전압 트랜지스터는 주변에만 존재하지는 않고 셀당 선택 트랜지스터가 요구되는 메모리 부분에도 존재한다. 결과적으로 메모리가 차지하는 공간을 확대하게 될 두 개 이상의 트랜지스터를 직렬로 정렬하는 재배치는 많은 경우에 있어서 허용될 수 없다. 본발명의 이러한 변경에 따라서, CMOS 논리 회로의 제조 공정으로부터 n 채널형 고전압 트랜지스터의 필수 제조 공정을 분리하고, CMOS 논리 회로와 동시에 p 채널형 고전압 트랜지스터를 부분적으로 제조함으로써, 점유 공간을 현저히 확대하지 않으면서 전체 처리 공정 수를 제한 할 수 있다.

EEPROM에 있어서, 고전압 트랜지스터로서 제조될 수 있는 접근 트랜지스터를 구비하는 각 메모리 셀이 상술한 방식으로 준비된다. 특히, 여러번 셀을 기록 및 삭제할 수 있는 효과가 있다. 또한, 그 셀은 임의로 선택될 수 있다. 그러나, 상대적으로 점유 면적이 큰 두 개의 트랜지스터가 메모리 셀마다 요구된다. 실제로, 소정 저장 데이터를 저장하는데 충분한 한번 또는 몇번만 기록할 수 있는/삭제할 수 있는 보다 간단하고 따라서 보다 작은 메모리 셀(예를 들어, OTP) 이나 고작해야 블록 당 선택될 수 있는 셀(플래쉬)이 종종 존재한다. 본 발명에 따른 방법의 다른 실시예는, 상기 메모리 셀(이하, '제 1 메모리 셀'이라 칭함) 외에도 플로팅 게이트를 구비하는 트랜지스터 형태의 비휘발성 메모리(이하, '제 2 메모리 셀'이라 칭함)가 제공되고, 작동되는 동안 기록이나 소거를 트랜지스터의 채널에서 발생되는 핫 전자로 대신하고, 저전압 트랜지스터 영역이 제 2 메모리 셀의 플로팅 게이트는 폴리 실리콘 층으로 피복되는 단계에서 한정되고, 동일한 단계에서 제 3 도핑 공정이 수행되어 제 2 메모리 셀의 소오스 및 드레인 구역이 형성되고, 제 3 도핑 공정은 제 1 도핑 공정보다 높은 도즈로 수행되어, 상대적으로 적은 임시 공정 단계로 회로에 그와 같은 메모리 셀을 집적할 수 있다는 데 특징이 있다. 보다 바람직한 실시예는 플로팅 게이트 및 제 1 메모리 셀의 플로팅 게이트 및 고전압 트랜지스터의 게이트가 한정되기 전에 제 3 도핑 공정이 한정되는 데 특징이 있다.

본 발명의 이들 및 다른 변형은 하기의 실시예를 참조해서 설명될 것이고, 그 설명으로부터 명확해 질 것이다.

도면에 있어서,

도 1∼14는 본 발명의 제 1 실시예에 따른 일련의 단계를 도시한 도면이고,

도 15∼18은 본 발명의 제 2 실시예에 따른 일련의 단계를 도시한 도면이다.

이 도면은 단지 개략적으로 도시한 것으로서 비율이 고려되지 않은 점에 유의해야 한다. 또한, A, B 및 C로 표시된 세 개의 영역은 단면도에서 구별될 수 있다. 영역 A에는 연관된 접근 트랜지스터 또는 선택 트랜지스터를 구비한 EEPROM 셀이 형성되고, 영역 B에는 p 채널형 고전압 트랜지스터가 형성되며, 영역 C는 논리 회로(n 채널형 트랜지스터 및 p 채널형 트랜지스터)용으로 사용된다. n 채널형 고전압 트랜지스터는 EEPROM 셀의 접근 트랜지스터와 동일한 방식으로 형성된다.

본 방법은 반도체 몸체(1)의 표시된 표면 영역에서 P형 도핑하는 단계에서부터 시작한다. 전통적인 방식에 있어서, A, B, C 등의 다양한 활성 영역을 한정하는 소정 두께(예를 들어, 500㎚의 두께)의 필드 산화물 패턴(2)이 국부 산화(local oxidation)와 같은 기법에 의해서 반도체 몸체(1)에 형성된다. 산화 단계가 완료된 후, 산화 마스크가 제거되고 그 대신 대략 40㎚ 두께의 산화물층(3)이 형성된다. p 채널형 고전압 트랜지스터 위치에서 잔류 반도체 몸체(1)를 노출시키는 주입 마스크(4)가 전통적인 방식으로 산화물층(3) 위에 형성된다. 영역 B의 p 채널형 고전압 트랜지스터용 n 채널형 웰(5)에 대해서, 마스크(4)로 한정된 위치에서 P 이온이 반도체 몸체(1)에 주입(도면에서는 화살표로 개략적으로 도시함)된다. 고전압 p 채널형 트랜지스터의 n웰 주입은 CMOS 논리 회로의 p 채널형 트랜지스터에 대한 n웰 주입과 동시에 수행되지 않는다. 그 결과, 특정 고전압 요구―특히, 고전압 p 채널형 트랜지스터의 항복 전압을 고려한 요구―에 맞추어 고전압 p 채널형 트랜지스터의 n 웰의 도핑 프로파일을 변경할 수 있다. 다른 방법으로는, 하기와 같이 고전압 p 채널형 트랜지스터가 동일한 단계에 의해서 CMOS 논리 회로의 p 채널형 트랜지스터로서 제조된다. 주입 공정이 완료된 후, 마스크(4)가 제거되고 나서, 영역 B 및 영역 C는 마스킹하고 메모리 셀의 영역 A는 노출시키는 주입 마스크(6)(도 2에 도시됨)가 형성된다. 또한, 마스크(6)는 실리콘 몸체(1)의 다른 장소에서는 EEPROM의 주변 전자 장치에서 요구되는 n 채널형 고전압 트랜지스터가 형성될 영역을 노출시킨다. 반도체 몸체(1)의 마스킹되지 않은 부분―즉, 영역 A와 n 채널형 고전압 트랜지스터가 더 형성될 영역―은 붕소 이온의 주입에 의해서 p형 도핑되어, p형 고전압 웰(7)이 형성된다. 이어서, 마스크(6)가 제거된다.

다음 단계에서, 도 3에 도시된 바와 같이, EEPROM 셀에 형성될 터널 영역에서 개구(9)를 갖는 주입 마스크(8)가 형성된다. 이 개구를 통해서 P 이온이 반도체 몸체에 주입되어 n형 주입 영역(10)이 형성된 후, 마스크(8)가 제거될 수 있다. 이 단계에서, 산화물층(3)이 제거되고 소정 두께(예를 들어, 25㎚)를 갖는 새로운 산화물층(12)이 열 산화 공정에 의해서 형성될 수 있다. 산화물층(12)은 고전압 트랜지스터 및 EEPROM 셀의 게이트 산화막이 될 것이다.

도 4에는 CMOS 논리 회로의 p 채널형 트랜지스터가 형성될 영역에서 표면을 노출시키는 주입 마스크(11)가 형성된 단계가 도시되어 있다. 주입 공정에 의해서, n형 불순물이 주입되어 저전압 n형 웰(13)이 형성된다. 유사하게, 도 5에 도시된 주입 마스크(14)의 개구를 통해서 붕소 이온이 주입되어 저전압 p형 웰(15)이 형성된다. 이 예에서 주의해야 할 점은, 도면에 도시된 바와 같이, 마지막 두 번의 주입 공정이 논리 회로의 영역 C에서만 수행된다는 점이다. 본 공정의 다른 변형예(도시 생략됨)에서, 이들 주입 공정은 고 전압 영역 B 및 필드 산화막(2) 하부의 EEPROM 영역 A에서 필드 산화막 하부에 임시 채널 정지 구역을 형성하도록 수행될 수도 있다.

본 공정의 다음 단계에서, 고전압 트랜지스터 및 주입 영역(10)을 제외한 메모리 셀 위치에서 산화물층(12)을 마스킹하는 식각 마스크(16)가 표면상에 형성된다. 그 다음 논리 회로 및 주입 영역 범위에서 산화물층의 마스킹되지 않은 부분이 식각으로 제거된 후, 다시 식각 마스크(16)가 제거된다. 열 산화 공정에 의해서, 소정 두께(예를 들어, 약 7.5㎚)를 갖는 새로운 실리콘 산화물 층(17)이 산화물층(12)이 제거된 범위에서 형성된다. 이 산화 공정이 수행되는 동안, 산화물층(12)의 두께는 작은 정도로만 감소될 것이다. 이 단계는 도 7에 도시되어 있다. CMOS 영역 C의 산화물층(17)은 n 채널형 트랜지스터 및 p 채널형 트랜지스터의 게이트 산화막을 형성하고, 영역A에서 메모리 셀의 터널 산화막을 형성한다.

대략 250㎚ 두께를 갖는 비정질 또는 다결정의 n 형 도핑된 실리콘층(18)은 주지된 방식으로 형성된다. 이 층(18)은 산화 공정에 대해서 하부 실리콘 층(18)을 마스킹하는 기능―일명, 매립(inter)―을 갖는 소정 두께(25㎚ 두께)의 실리콘 질산화물(silicon oxynitride)층(19)을 구비한다. 이 층들(18, 19)은 식각 마스크(20)에 의해서 도 8에 도시된 바와 같이 패터닝된다. 이 식각 단계가 수행되는 동안, n 채널형 고전압 트랜지스터의 플로팅 게이트(21) 및 게이트(22)가 한정되고, C 영역에 형성된 논리 회로 및 C 영역의 게이트 산화막(17)이 실리콘 층(18) 및 질산화물 층(19)에 의해서 오염되지 않도록 보호된다. 또한, 마스크(20)는 영역 C의 CMOS 논리회로의 p 채널형 트랜지스터와 완전히 병렬로 더 제조되거나 적어도 거의 완전히 병렬로 더 제조되는 고전압 p 채널형 트랜지스터의 영역 B를 마스킹한다. 플로팅 게이트(21)는 터널 산화물(17)을 부분적으로 가로질러 연장된다. 접근 트랜지스터의 게이트(22)는 메모리의 주변 전자 장치(electronics)의 n 채널형 고전압 트랜지스터의 게이트와 동시에 한정된다. 게이트(21, 22)가 한정된 다음, 먼저 포토레지스트 마스크(20)를 제거하가 제거되고, 이어서 가벼운 산화 공정에 의해서 게이트의 측벽이 도 9에 도시된 바와같이 산화 박막층(23)으로 덮인다. 그 다음, 실리콘 패턴(18, 21, 22, 23)을 마스크로 사용해서, 실리콘 몸체의 마스킹되지 않은 표면 부분에 P 이온이 주입되어, 메모리 트랜지스터의 n 형 소오스/드레인 구역 및 고전압 접근 트랜지스터의 n형 LDD 구역이 형성된다. 다른 실시예에서, 산화 주입의 순서를 거꾸로 해서, 마스크(20)가 있는 상태에서 P 이온이 먼저 주입된 다음 마스크(20)가 제거되고나서 산화 공정에 의해서 게이트의 측벽에 산화물이 형성된다.

그 다음 단계에서, 질산화물 층(19)이 제거된 후 조립체가 ONO(산화물-질화물-산화물)층(25)으로 피복된다. 이어서, 도 10에 도시된 바와 같이, 250㎚ 두께의 비정질 또는 다결정 실리콘 층(26)이 증착되고, P 이온과 같은 n형 불순물로 도핑된다. 그 층(26)은 마스크(도시 생략된)에 의해서 식각 처리 되고, ONO층(25)에 의해서 플로팅 게이트(21)로부터 분리된 제어 게이트(27)가 메모리 셀에 형성된다. 고전압 트랜지스터 위와 논리 회로의 C 영역에 형성된 일부 실리콘 층은 제거된다. 이 식각 단계에서 사용된 마스크가 제거된 다음, 게이트(22) 및 폴리 층(18)의 모서리 상에 있는 스페이서 형상(spacer-shaped)의 ONO층(25) 부분만 남고, 나머지 노출된 ONO층(25) 부분은 제거된다. 도 11에는 본 제조 방법의 현 단계에서의 장치가 도시되어 있다.

그 다음 단계에서, 도 12에 도시된 바와 같이, 아직 패터닝되지 않은 영역 B(p 채널형 고전압 트랜지스터) 및 영역 C(CMOS 논리 회로)의 제 1 실리콘 층(18)을 패터닝하기 위해서 마스크(28)가 형성된다. 그 다음, 도 13에 도시된 바와 같이 그 실리콘 층(18)은 시각 공정에 의해서 패터닝되어, 영역 B에서 p 채널형 고전압 트랜지스터의 게이트(29), CMOS 논리 회로의 n 채널형 트랜지스터의 게이트(30) 및 CMOS 트랜지스터의 p 채널형 트랜지스터의 게이트(31)로 형성된다. 마스크(28)가 제거되고 난 다음, 가벼운 산화 공정 단계가 수행되어, 도 13에 도시된 바와 같이 게이트(29, 30, 31)의 모서리 부분이 산화 박막층(32)으로 피복된다. 이어서, 논리 회로의 n 채널형 저전압 트랜지스터의 n 형 LDD 소오스 및 드레인 구역(33)이 이온 주입(예를 들어, 인 이온)에 의해서 p형 웰(15)에 형성된 다음, n형 웰(13)에 붕소 이온이 LDD 주입되어 논리 회로의 p 채널형 저전압 트랜지스터의 p형 LDD 구역(34)이 형성된다. 이어서, 영역 B의 n형 웰(5)에 p 채널형 고전압 트랜지스터의 p형 LDD 구역(35)이 형성된다.

도 14에 도시된 그 다음 단계에서, 증착 및 에치백(etching-back) 기법에 의해서 게이트의 측벽 상에 스페이서(36)가 형성된다. 그 다음, 저전압 CMOS 논리 회로의 n 채널형 트랜지스터의 영역 및 고전압 n 채널형 트랜지스터의 영역을 노출시키는 주입 마스크(도시 생략됨)가 형성된다. 비소 이온의 주입에 의해서, CMOS 논리 회로의 n 채널형 트랜지스터의 고농도로 도핑된 소오스/드레인 영역(37) 및 n 채널형 고전압 트랜지스터의 고농도로 도핑된 n형 소오스/드레인 구역(38)이 형성된다. 마스크가 제거된 다음, 새로운 마스크(도시 생략함)가 형성되고, 붕소 이온의 주입에 의해서 논리 회로의 p 채널형 저전압 트랜지스터의 고농도로 도핑된 p형 소오스/드레인 구역(39) 및 p 채널형 고전압 트랜지스터의 p형 소오스/드레인 구역(40)이 형성된다. 마스크가 제거되고 나면, 도 14에 도시된 단계가 달성된다. 그리고 나서, 그 장치는 실리시데이션(silicidation) 및 금속 접합 설비 그리고 절연층과 관련된 접속과 같은 보다 전통적이고 잘알려진 처리가 수행될 수 있다. 그러한 처리는 일반적으로 잘 알려져 있으므로 보다 상세한 설명은 생략한다.

본 실시예의 설명에서, n형 웰을 제외한 B 영역의 고전압 p 채널형 트랜지스터는 영역 C의 저전압 p 채널형 트랜지스터와 동시에 제조되어, 공정 단계의 수가 한정된 채로 있다. B 영역의 트랜지스터의 항복 전압은 고전압 n 채널형 트랜지스터의 항복 전압보다 약간 낮은 전압(예를 들어, 12V)이 될 것이다. p 채널형 트랜지스터는 주변에서만 형성되고 메모리 부분에서는 형성되지 않기 때문에, 두 개 이상의 이들 트랜지스터를 직렬로 정렬하는 간단한 방법에 의해서 보다 높은 항복전압을 얻을 수 있다. 고전압 n 채널형 트랜지스터는 CMOS 논리 회로보다 먼저 제조되기 때문에, 고전압 n 채널형 트랜지스터가 요구되는 특성―특히, 항복 전압을 고려한 특성―을 갖되 CMOS 논리 회로가 열화되지 않게 공정 매개 변수를 선택할 수 있다. 게이트 산화물의 적절한 두께, 적절한 도핑 프로파일 및 게이트의 측벽 산화에 의해서, 예를 들어, 15V의 항복 전압을 얻을 수 있다.

도 15∼18에는 상술한 처리 과정의 변형된 몇 개의 단계가 도시되어 있다. n 채널형 고전압 트랜지스터에 의해서 형성된 연관된 선택 트랜지스터를 구비한 EEPROM 셀이 A로 표시된 영역에서 형성되고, 다시 고전압 p 채널형 트랜지스터가 B 영역에서 형성되며, 또 영역 C는 저전압 CMOS 논리 회로 용으로 사용된다. 여기에서, 도면이 복잡해지지 않도록, 상술한 예제의 영역 C의 n 채널 트랜지스터와 완전히 동일한 n 채널 트랜지스터는 생략하고, p 채널형 트랜지스터를 구비한 n형 웰(13)만 도면에 도시한 점을 고려해야만 한다.

또한, EEPROM 셀보다 조금 적은 공간을 차지하는 플로팅 게이트를 구비한 비휘발성 메모리 셀―예를 들어, 플래쉬형 또는 OTP(one time programmable)형이 될―이 형성된 영역 D가 도시되어 있다. 이 변형예의 대부분의 처리 단계는 상술한 예제의 공정 단계와 동일하기 때문에, 상술한 처리 과정과의 차이점을 명백히하기 위해서 몇 단계만을 도시한다. 이 장치는 도 1∼7에 도시된 단계와 동일한 처리 단계가 수행되고, 저전압 CMOS 논리 회로의 p형 웰(15)과 동시에 영역 D에 형성될 p형 웰(42)을 구비한다. 표면 상에 다양한 게이트 및 터널 산화물이 형성되고, 제 1 실리콘층(18) 및 질산화층(19)이 증착된 다음, 영역 D에서 플로팅 게이트(44)를 한정하고 영역 A, B 및 C에서 마스킹하는 마스크(43)가 형성된다. 그리고 나서, 식각 공정에 의해서, 메모리 셀의 플로팅 게이트(44)가 더 형성되어 도 15에 도시된 단계가 이루어진다. 고농도 도즈(dose)를 구비한 비소 이온의 주입(도 15에서 화살표로 표시된)에 의해서, 소오스/드레인 구역(45)이 플로팅 게이트(44)에 추가로 형성된다. n 형 소오스/드레인 구역의 주변에 B 이온이 동시에 주입되어 p형 웰의 배경 농도(background concentration)보다 조금 더 고농도를 갖는 p형 도핑 구역이 형성되는 것이 보다 바람직하다. 이와 같이 형성되면, 스티퍼 도핑 프로파일(steeper doping profile)을 갖는 pn 접합을 형성할 수도 있다. 이들 구역의 도핑(LDD 구조를 갖지않는)은 메모리 셀을 기록하기 위해서 요구되는 핫 전자의 발생과 관련이 깊다. 주입 공정이 수행된 후, 마스크(43)는 다시 제거된다.

이어서, 상술한 예제의 도 8∼10에 도시된 바와 같은 공정 단계가 수행된다. 제 2 실리콘 층(26)의 증착 후, 도 16에 도시된 EEPROM 셀의 제어 게이트(27)의 한정과 동시에 영역 D에서 제 2 실리콘 층(26)으로부터 메모리 셀의 제어 게이트(46)가 형성된다. 그 다음 단계에서, 도 17에 도시된 바와 같이, CMOS 논리 회로의 게이트(29)와 영역 B에서의 고전압 p 채널형 트랜지스터의 게이트를 한정하고 EEPROM의 영역 A 및 영역 B를 마스킹하는 마스크(28)가 형성된다. 그 다음, 식각 공정에 의해서 남아있는 (도 18에 도시된)제 1 실리콘 층(18)으로 논리 회로의 게이트(31)와 p 채널형 고전압 트랜지스터의 게이트(29)가 형성될 수 있다. 이어서, 그 장치는 다시 상술한 마스킹 및 도핑 단계가 수행될 수 있다. 따라서, 상술한 예제와 비교해서, 단일 임시 마스크만으로 장치에 플래쉬 형 또는 OTP 형 비휘발성 메모리를 추가할 수 있다.

본 발명이 상술한 실시예로만 한정되지 않고, 본 발명의 사상 범주 내에서 당업자에 의해서 다양한 변경이 고려질 수 있음이 분명하게 될 것이다. 예를 들어, 플로팅 게이트를 p 도전형으로 대신할 수도 있다. p 채널형 트랜지스터의 폴리 게이트를 재도핑에 의해서 편리하게 p형으로 만들 수 있다.

Claims

그 표면에서 저전압 전계 효과 트랜지스터 및 플로팅 게이트를 갖는 전계 효과 트랜지스터 형태의 비휘발성 메모리를 구비하는 반도체 몸체가 형성되는 반도체 장치를 제조하는 방법으로서, 메모리 셀이 형성될 위치에서 패터닝되는 제 1 다결정 또는 비정질 실리콘층(이하, '폴리'라고 칭함)이 그 상부에 증착될 유전체 층을 갖는 표면을 준비한 다음, 저전압 트랜지스터가 형성될 영역이 도핑에 대해서 폴리 층으로 마스킹된 상태에서 제 1 도핑 공정으로 상기 메모리 셀의 소오스 및 드레인 구역을 형성하고 나서, 저전압 트랜지스터 영역에서 폴리 층을 패터닝한 후, 제 2 도핑 공정으로 저전압 트랜지스터의 소오스 및 드레인 구역을 형성하는 반도체 장치의 제조 방법에 있어서,

상기 메모리 셀의 플로팅 게이트와 동시에 패터닝되는 게이트를 갖는 고전압 전게 효과 트랜지스터가 상기 반도체 몸체에 더 구비하면서,

상기 제 1 도핑 공정 동안 고전압 트랜지스터의 소오스 및 드레인 구역의 범위에서 반도체 몸체도 도핑한 다음,

상기 트랜지스터의 게이트 모서리에 스페이서(spacers)를 형성하고 나서,

상기 제 2 도핑 공정 동안 상기 고전압 트랜지스터의 소오스 및 드레인 구역의 노출된 부분(non-masked part)에 고농도로 도핑된 부분을 형성하는 반도체 장치의 제조 방법.
제 1 항에 있어서,

상기 제 2 도핑 단계는,

상기 제 1 도핑 단계보다 높은 불순물 도즈(dose)로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 1 항 또는 2 항에 있어서,

상기 유전체 층은,

상기 저전압 트랜지스터 영역에서보다 상기 고전압 트랜지스터 영역에서 더 두꺼운 실리콘 산화물 층으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 3 항에 있어서,

상기 실리콘 산화물층은,

상기 폴리 실리콘 층이 증착되기 전에, 상기 메모리 셀 위치에서 터널 산화막으로 국부적으로 제공되고, 상기 산화물은 데이터를 기록 및/또는 소거하는 동안 플로팅 게이트와 반도체 몸체 사이의 터널 효과에 의해서 전하 캐리어가 이동될 정도로 얇은 것을 특징으로 하는 반도체 장치의 제조 방법.
제 4 항에 있어서,

상기 저전압 트랜지스터는,

상기 터널 산화막의 형성과 동시에, 상기 터널 산화막의 두께와 동일하거나 적어도 거의 동일한 두께를 갖는 게이트 산화막을 구비하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 4 항 또는 5 항에 있어서,

상기 메모리셀의 선택 또는 접근 트랜지스터로서 구성되는 고전압 트랜지스터와 저전압 트랜지스터는,

플로팅 게이트를 구비하는 트랜지스터로서 동일한 도전형 트랜지스터로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 6 항에 있어서,

고전압 트랜지스터와 저전압 트랜지스터는,

상기 제 1 저전압 트랜지스터의 게이트와 동시에 제 1 실리콘 층으로부터 형성되는 게이트를 구비하되, 적어도 상반되고 상호 보완적인 도전형으로 제공되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 7 항에 있어서,

보완적인 도전형의 상기 고전압 트랜지스터와 상기 저전압 트랜지스터는,

공통 도핑 공정에서 제 2 도전형의 소오스 및 드레인 구역을 갖도록 제공되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 4 내지 8항중 어느 한 항에 있어서,

상기 반도체 장치의 제조 방법은,

상기 메모리 셀(이하, '제 1 메모리 셀'이라 칭함) 외에도 플로팅 게이트를 구비하는 트랜지스터 형태의 비휘발성 메모리(이하, '제 2 메모리 셀'이라 칭함)가 제공되고, 작동되는 동안 기록이나 소거를 상기 트랜지스터의 채널에서 발생되는 핫 전자로 대신하고, 상기 제 2 메모리 셀의 플로팅 게이트는 상기 저전압 트랜지스터 영역이 폴리 실리콘 층으로 피복되는 단계에서 한정되고, 동일한 단계에서 제 3 도핑 공정이 수행되어 제 2 메모리 셀의 소오스 및 드레인 구역이 형성되며, 제 3 도핑 공정은 제 1 도핑 공정보다 높은 도즈로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 9 항에 있어서,

상기 플로팅 게이트 및 제 3 도핑 단계는,

상기 제 1 메모리 셀의 플로팅 게이트와 상기 고전압 트랜지스터의 게이트가 한정되기 전에 한정되는 것을 특징으로 하는 반도체 장치의 제조 방법.