KR100560270B1 - 반도체 장치의 제조 방법 - Google Patents

Abstract

내장된 비휘발성 메모리를 구비하는 집적 회로의 제조에 있어서, 첫 번째로 메모리의 대부분을 형성하고, 그 뒤에 두 번째로 표준 CMOS 제조 공정의 일련의 공정으로 CMOS 논리 회로를 형성하는 것으로 알려져 있다. 이 처리 공정의 분리를 이용하여, 실질적으로 논리 외로를 열화시키지 않으면서 비휘발성 메모리를 최적화할 수 있다. 본 발명에 따르면, 이 제조 공정은 특히 메모리의 주변에 있어서, 메모리 트랜지스터(21, 24, 27)와 동시에 논리 회로의 트랜지스터보다 높은 전압에 대처할 수 있는 트랜지스터를 제조함으로써 보다 더 최적화한다. EEPROM의 경우에, 각 메모리 셀은 선택 트랜지스터(22, 24)와 같은 고전압 트랜지스터를 구비한다. n형 웰 주입(5)과는 별도로, p채널 고전압 트랜지스터를 논리 회로의 p채널 트랜지스터와 동일한 제조 공정 단계를 이용하여 대부분 제조하는 것에 의해서, 제조 공정 단계의 수가 제한된다. 또한, 단일 마스크를 추가함으로써, 회로에 플래쉬 또는 OTP(one time programmable) 메모리를 제공할 수 있다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}

설명

본 발명은 반도체 몸체의 표면에 저전압 전계 효과 트랜지스터와, 부동 게이트(floating gate)를 구비한 전계 효과 트랜지스터의 형태를 갖는 비휘발성 메모리가 제공되어 있는 반도체 장치를 제조하는 방법으로서, 이 방법에 따르면 반도체 몸체의 표면에 유전층(dielectric layer)을 제공하고, 그 위에 제 1 다결정 또는 비정질 실리콘층(이하, '폴리(poly)'로 지칭함)을 증착하고 메모리 셀이 형성될 위치에서 패터닝한 다음, 제 1 도핑(doping) 공정을 수행하여 메모리 셀의 소스(source) 및 드레인(drain) 영역을 형성하는 한편, 상기 도핑 공정 도중에는 폴리층(poly layer)을 이용하여 저전압 트랜지스터가 형성될 영역을 도핑에 대해 마스킹(masking)하며, 후속하는 일련의 공정에서, 저전압 트랜지스터 영역에서 폴리층을 패터닝하고, 제 2 도핑 공정을 이용하여 저전압 트랜지스터의 소스 및 드레인 영역을 형성한다. 이 방법은 특히 미국 특허 출원 제 5,395,778 호에 개시되어 있다.

마이크로컨트롤러 또는 칩 카드(chip cards) 등과 같은 특정 용도에 있어서, 근래의 집적 회로는 종래의 데이터 처리를 위해 의도된 논리 회로(logic)를 데이터 저장용의 비휘발성 메모리 공간과 결합시키는 것을 필요로 한다. 논리 회로에 있어서, 최적 특성을 갖는 트랜지스터를 획득할 수 있는 표준 CMOS 제조 공정을 사용하는 것이 바람직하다. 일반적으로, 이들 트랜지스터는 상대적으로 낮은 전압, 예를 들면, 5V 미만의 전압으로 작동하도록 설계된다. 메모리는 각각 부동 게이트를 갖는 트랜지스터를 포함하는 메모리 셀로 이루어진다. 일반적으로, 중간 절연층에 의해서 부동 게이트로부터 전기적으로 격리되는 제어 게이트(control gate)를 이 부동 게이트 위에 정렬한다. 기록된 정보는 트랜지스터의 문턱 전압(threshold voltage)을 결정하는 부동 게이트의 전하 상태로 표시된다. 제어 게이트 양단의 주어진 전압에서 트랜지스터를 통해서 흐르는 전류 전도를 측정하여 정보를 판독할 수 있다.

상기 미국 특허 출원 제 5,395,778 호는, 최소의 부가적인 제조 공정을 이용하여 표준 CMOS 제조 공정으로 제조된 CMOS 회로를 일반적인 실리콘 몸체의 비휘발성 메모리와 결합시키는 방법을 개시한다. 이러한 비휘발성 메모리의 제조는 표준 CMOS 제조 공정과 양립될 수 없으므로, 상기 미국 특허 출원 제 5,395,778 호에서는, 먼저 메모리를 제조하기 위한 일련의 필수 공정-예를 들면, 다결정 실리콘층(폴리 실리콘)으로 부동 게이트(floating gate)를 한정시키는 공정, 소스/드레인을 위한 도핑 공정 및 부동 게이트의 측벽을 산화시키기 위한 산화 공정-을 수행하는 방법에 대해 제안한다. 이 공정 도중에, 논리 회로가 마련되어 있는 반도체 몸체의 활성 영역 전체를 폴리층으로 마스킹한다. 메모리를 제공하는 필수적인 공정이 수행되면, 논리 회로를 위한 표준 CMOS 제조 공정을 사용하여 제조 공정을 계속 진행할 수 있다.

소정 타입의 비휘발성 메모리에 있어서, 5V 이상의 전압(예를 들면 9∼20V)을 사용하는 것이 바람직하다. 예를 들면, 기록 동작 및/또는 소거 동작 동안에 포울러-노드하임 터널 메커니즘(Fowler-Nordheim tunnel mechanism)을 사용하는 EEPROM형 메모리에서 이러한 상황이 발생된다. 이와 같은 비교적 높은 전압을 공급하기 위해서, 메모리의 주변 전자 장치에는 이러한 고전압에 대처할 수 있고, 그에 따라 대략 14V의 항복 전압(breakdown voltage)을 갖는 트랜지스터가 필요하다. 또한, 본 명세서에서는 고전압 트랜지스터(high-voltage transistors)로서 지칭되는 이들 트랜지스터 외에도, EEPROM 내의 각 셀은 일반적으로 소정의 메모리 셀을 다른 메모리 셀과 전기적으로 절연시키고, 부동 게이트 트랜지스터를 비트 라인(bit line)에 접속시키며, 또한 상기 고전압에 대처할 수 있는 액세스 트랜지스터(access transistor)를 구비하고 있다. 이 트랜지스터는 메모리 트랜지스터와 동일한 도전 타입을 갖는다.
특히, 본 발명의 목적은 본 명세서의 도입 단락에서 설명된 유형의 방법, 즉 비휘발성 메모리와 표준 CMOS 제조 공정을 결합시킬 수 있고, 또한 CMOS 논리 회로의 저전압 트랜지스터에 대한 임의의 현저한 품질 저하없이 고전압 트랜지스터를 실현할 수 있는 방법을 제공하는 것이다. 본 발명의 또 다른 목적은, 가장 작은 수의 부가적인 제조 공정 단계로 이들 고전압 트랜지스터를 실현하고자 하는 것이다.

삭제

본 발명에 따르면, 도입 단락에서 설명된 유형의 방법은, 반도체 몸체에 메모리 셀의 부동 게이트와 동시에 패터닝되는 게이트를 갖는 고전압 전계 효과 트랜지스터를 마련하는 한편, 제 1 도핑 공정 동안에 고전압 트랜지스터의 소스 및 드레인 영역의 범위에서 반도체 몸체를 도핑하고, 그 이후에 이 트랜지스터의 게이트의 에지(edge)에 스페이서(spacer)를 마련하고, 후속되는 제 2 도핑 공정 동안에, 고전압 트랜지스터의 소스 및 드레인 구역의 마스킹되지 않은 부분에 보다 고농도로 도핑된 부분을 형성하는 것을 특징으로 한다. 제 1 도핑 공정이 CMOS 트랜지스터의 제조 공정과는 별도로 수행되기 때문에, 예를 들면 농도 및/또는 주입 에너지(implantation energy)를 고려하여, 고전압 트랜지스터에서 적합한 항복 전압을 획득하는 방식으로 이 공정을 수행할 수 있다. 고전압 트랜지스터에서의 소스/드레인 도핑 공정을 메모리 셀에서의 소스/드레인 도핑 공정과 동시에 수행할 수 있기 때문에, 공정 단계의 수를 제한할 수 있다. 논리 회로 영역은 폴리로 피복되어 있으므로, 논리 회로 특성에 영향을 미치지 않고, 처리 공정의 이러한 부분을 특히, 항복 전압과 관련하여 최적화되는 산화 공정을 이용하여 부동 게이트의 벽과 고전압 트랜지스터의 게이트를 산화층으로 피복할 수 있다.

본 발명에 다른 방법의 바람직한 실시예는, 저전압 트랜지스터 영역에서보다 고전압 트랜지스터의 영역에서 더 두께가 두꺼운 실리콘 산화물 층의 형태로 유전층을 제공하는 것을 특징으로 한다. 대부분의 실시예에서, 고전압 트랜지스터의 게이트 산화막을 부동 게이트 트랜지스터의 게이트 산화막과 동시에 형성할 수 있다.

비휘발성 메모리는, 예를 들면 EEPROM, 플래쉬 EPROM 등으로서 구현될 수 있다. 상술한 바와 같이 메모리가 EEPROM 형태인 경우 특히 유리하다. 따라서, 본 발명에 따른 방법의 중요한 실시예는, 폴리 실리콘층을 증착하기 전에, 메모리 셀의 위치에서 실리콘 산화물층에 국부적으로 터널 산화물(tunnel oxide)을 제공하는데, 이 터널 산화물은 데이터를 기록 및/또는 소거하는 동안에 부동 게이트와 반도체 몸체 사이의 터널 효과에 의해서 전하 캐리어가 이동할 수 있을 정도로 얇은 것을 특징으로 한다. 제조 공정 단계의 수를 제한 할 수 있는 이러한 방법의 바람직한 실시예는, 터널 산화물의 형성과 동시에 저전압 트랜지스터에 터널 산화물의 두께와 같거나 적어도 거의 동일한 두께를 갖는 게이트 산화막을 마련하는 것을 특징으로 한다.

이러한 셀이 기록 또는 소거될 때, 일반적으로 메모리 트랜지스터의 드레인에 고전압이 제공된다. 중요한 실시예는, 고전압 트랜지스터-이 고전압 트랜지스터는 메모리 셀의 선택 트랜지스터 또는 액세스 트랜지스터를 구성함-와 상기 저전압 트랜지스터가 부동 게이트를 구비하는 트랜지스터와 동일한 도전 타입을 갖는 트랜지스터로서 제공된다는 것을 특징으로 한다. EEPROM의 주변 전자 장치 내의 동일한 도전 타입을 갖는 고전압 트랜지스터는 메모리 셀의 액세스 트랜지스터와 동시에 제조된다. 따라서, 본 발명에 따른 장치의 바람직한 주요 실시예는, 서로 반대되고 상보적인 도전 타입을 갖는 적어도 추가적인 고전압 트랜지스터 및 적어도 추가적인 저전압 트랜지스터에, 앞서 언급된 저전압 트랜지스터의 게이트와 동시에 제 1 실리콘층으로 형성되는 게이트를 제공하는 것을 특징으로 한다. 가능한한 공정 단계의 수를 최소화하기 위해서, 상보적인 도전 타입을 갖는 고전압 트랜지스터 및 저전압 트랜지스터에, 공통의 도핑 공정에서 제 2 도전 타입을 갖는 소스 및 드레인 영역을 제공하는 것이 바람직하다. 이 점에 있어서, 상보적인 도전 타입, 일반적으로는 p형인 후술된 고전압 트랜지스터는, n형인 전술된 종래 구현에 있어서의 고전압 트랜지스터에 비해 더 낮은 항복 전압을 갖는다는 것을 유의해야 한다. p채널 고전압 트랜지스터(p-channel HV transistor)는 주변에서만 존재하기 때문에, 일반적으로 이 항복 전압의 차이가 수용될 수 있다. 처리되는 고전압과 관련하여, p-채널 고전압 트랜지스터에 있어서 더 높은 항복 전압이 요구된다면, 두 개 이상의 트랜지스터를 직렬로 배치함으로써 이러한 더 높은 항복 전압을 달성할 수 있다. n채널 고전압 트랜지스터는 주변뿐만 아니라 셀마다 선택 트랜지스터가 요구되는 메모리 부분에도 존재한다. 이 트랜지스터를 2개 이상의 직렬로 정렬된 트랜지스터로 대체하면, 메모리가 차지하는 공간이 확대되는데 이는 대부분의 경우에 허용될 수 없다. 본 발명의 특징에 따라서, CMOS 논리 회로의 제조 공정으로부터 n채널 고전압 트랜지스터의 제조를 위한 필수적인 제조 공정 단계를 분리(decoupling)하고, CMOS 논리 회로와 동시에 p채널 고전압 트랜지스터를 부분적으로 제조함으로써, 점유 공간을 현저히 확대하지 않으면서 전체 제조 공정 단계의 수를 제한할 수 있다.

EEPROM에 있어서, 앞서 설명한 방식으로 고전압 트랜지스터로서 제조될 수 있는 액세스 트랜지스터를 각각의 메모리 셀에 제공한다. 특히, 이러한 셀은 여러번 셀을 기록하고 소거할 수 있다는 이점을 갖는다. 또한, 그 셀을 임의로 선택할 수 있다. 그러나, 메모리 셀마다 비교적 점유 면적이 큰 두 개의 트랜지스터가 필요하다. 실제로, 소정의 데이터를 저장하는데 있어서는, 1회만 또는 수회 기록가능/소거가능한 보다 간단하고 그에 따라 보다 작은 메모리 셀(예를 들면, OTP 등) 또는 블록당 최대한 선택될 수 있는 셀(플래쉬(flash))만으로도 충분하다. 본 발명에 따른 방법의 다른 실시예는, 상기 메모리 셀(이하에서는, '제 1 메모리 셀'로 지칭함)에 추가하여, 부동 게이트를 갖는 트랜지스터 형태의 비휘발성 메모리(이하에서는, '제 2 메모리 셀'로 지칭함)-작동 중에 트랜지스터의 채널 내에서 생성되는 핫 전자(hot electrons)를 이용하여 기록이나 소거를 수행하는 유형임-을 제공하는 것을 특징으로 하는데, 제 2 메모리 셀의 부동 게이트를 저전압 트랜지스터 영역이 폴리 실리콘층으로 피복되는 단계에서 한정하고, 동일한 단계에서 제 3 도핑 공정-제 3 도핑 공정은 제 1 도핑 공정보다 더 높은 도즈(dose)로 수행됨-를 수행하여 제 2 메모리 셀의 소스 및 드레인 영역을 획득함으로써 비교적 소수의 부가적인 제조 공정 단계를 가지고 회로 내에 이러한 메모리 셀을 집적시킬 수 있는 가능성을 제공한다. 바람직한 실시예는 제 1 메모리 셀의 부동 게이트 및 고전압 트랜지스터의 게이트를 한정하기 전에, 부동 게이트 및 제 3 도핑 공정을 규정하는 것을 특징으로 한다.

본 발명의 이들 및 다른 특성은 이하에서 설명되는 실시예를 참조함으로써 명확해지고 명료해질 것이다.

도면에 있어서,

도 1 내지 도 14는 본 발명에 따른 방법의 제 1 실시예에서의 연속적인 단계를 도시한 도면,

도 15 내지 도 18은 본 발명에 따른 방법의 제 2 실시예에서의 연속적인 단계를 도시한 도면.

이 도면은 단지 개략적으로 도시한 것으로서 실제 치수대로 도시되지 않았음을 유의해야 한다. 또한, A, B 및 C로 표시된 세 개의 영역은 단면도에서 구분될 수 있다. 영역 A에는 연관된 액세스 트랜지스터 또는 선택 트랜지스터를 구비한 EEPROM 셀이 마련되어 있다. 영역 B에는 p채널 고전압 트랜지스터가 마련되어 있고, 영역 C는 논리 회로(n채널 트랜지스터 및 p채널 트랜지스터)를 위한 공간을 제공한다. n채널 고전압 트랜지스터는 EEPROM 셀의 액세스 트랜지스터와 동일한 방식으로 형성된다.

본 방법은 반도체 몸체(1)에서, 적어도 p형으로 도핑되도록 표시되는 표면 영역에서부터 시작된다. 예를 들면 국부 산화(local oxidation)를 이용하는 종래의 방식에 있어서, A, B, C 등의 다양한 활성 영역을 한정하는 소정 두께(예를 들면, 500㎚ 등)의 필드 산화물(field oxide) 패턴(2)을 반도체 몸체(1)에 형성한다. 산화 공정이 완료된 후, 산화 마스크를 제거하고, 대략 40㎚ 두께의 산화물층(3)으로 대체한다. 종래의 방식으로, p채널 고전압 트랜지스터 위치에서 반도체 몸체(1)를 노출시키는 주입 마스크(implantation mask)(4)를 이 산화물층(3) 위에 형성한다. 영역 B 내의 p채널 고전압 트랜지스터용 n형 웰(n-type well)(5)을 위해서, 마스크(4)로 한정된 위치에 주입을 이용하여 반도체 몸체(1) 내에 P이온을 공급한다(도면에서는 화살표로 개략적으로 도시함). 고전압 p채널 트랜지스터의 n웰 주입은 CMOS 논리 회로의 p채널 트랜지스터에 대한 n웰 주입과 동시에 수행되지 않으므로, 특정한 고전압 조건, 특히 고전압 p채널 트랜지스터의 항복 전압에 관한 조건에 맞추어 고전압 p채널 트랜지스터의 n웰의 도핑 프로파일(doping profile)을 조절할 수 있다.
이하에서 명확해지듯이, 그 외에도 CMOS 논리 회로 내의 p채널 트랜지스터와 동일한 제조 공정 단계를 이용하여 고전압 p채널 트랜지스터를 제조한다. 주입 공정을 수행한 후, 마스크(4)를 제거하고, 그 이후에 영역 B 및 영역 C를 마스킹하고 메모리 셀의 영역 A는 노출된 상태로 유지하는 주입 마스크(6)(도 2 참조)를 제공한다. 명확하게, 마스크(6)는 EEPROM의 주변 전자 장치에서 n채널 고전압 트랜지스터가 요구되는 실리콘 몸체(1)의 다른 영역도 노출된 상태로 유지한다. 반도체 몸체(1)의 마스킹되지 않은 부분-즉, 영역 A와 이후에 n채널 고전압 트랜지스터가 형성될 영역-을 붕소 이온을 주입하는 것에 의해서 p형으로 도핑하여, p형 고전압 웰(7)을 획득한다. 이어서, 마스크(6)를 제거한다.

다음 공정에서, 도 3에 도시된 바와 같이, EEPROM 셀에 형성되는 터널 영역 내에 개구(aperture)(9)를 갖는 주입 마스크(8)를 제공한다. 이 개구를 통해서 P이온이 반도체 몸체에 주입되어 n형 주입 영역(n-type injection region)(10)이 형성된 후, 마스크(8)를 제거할 수 있다. 이 단계에서, 산화물층(3)을 제거하고 열 산화(thermal oxidation)로 소정 두께(예를 들면, 25㎚ 등)를 갖는 새로운 산화물층(12)을 형성할 수 있다. 산화물층(12)은 고전압 트랜지스터 및 EEPROM 셀의 게이트 산화물일 수 있다.

도 4에는 CMOS 논리 회로의 p채널 트랜지스터가 형성될 영역 내의 표면을 노출시키도록 주입 마스크(11)가 제공되어 있는 단계가 도시되어 있다. 주입 공정을 이용하여, n형 불순물을 주입하여 저전압 n형 웰(13)을 형성한다. 이와 유사하게, 도 5에 도시된 주입 마스크(14)의 개구를 통해서 붕소 이온이 주입함으로써 저전압 p형 웰(15)을 형성한다. 이 예에서 주의해야 할 점은, 도면에 도시된 바와 같이, 마지막 두 번의 주입 공정은 논리 회로의 영역 C에서만 수행된다는 점이다. 본 공정의 다른 변형예(도시하지 않음)에서는, 이들 주입 공정을 다르게 사용하여 필드 산화물(2) 하부의 고전압 영역 B 및 EEPROM 영역 A 내의 필드 산화물 하부에 부가적인 채널 정지 구역(extra channel stopper zones)을 형성할 수 있다.

본 제조 공정의 후속 단계에서는, 고전압 트랜지스터 및 주입 영역(10)을 제외한 메모리 셀 위치에서 산화물층(12)을 마스킹하는 에칭 마스크(etching mask)(16)를 표면 위에 형성한다. 다음에 논리 회로 및 주입 영역 범위에서 산화물층의 마스킹되지 않은 부분을 에칭으로 제거한 후, 다시 에칭 마스크(16)를 제거한다. 열 산화에 의해서, 소정 두께(예를 들면, 대략 7.5㎚)를 갖는 새로운 실리콘 산화물층(17)을 산화물층(12)이 제거된 구역에 형성한다. 이 산화 공정이 수행되는 동안, 산화물층(12)의 두께는 오직 작은 양만큼만 감소될 것이다. 이 단계는 도 7에 도시되어 있다. CMOS 영역 C 내의 산화물층(17)은 n채널 트랜지스터 및 p채널 트랜지스터의 게이트 산화물을 형성하고, 영역 A 내에서 메모리 셀의 터널 산화물을 형성한다는 것을 유의해야 한다.

대략 250㎚의 두께를 갖는 비정질 또는 다결정의 n형으로 도핑된 실리콘층(18)은 알려진 방식으로 형성된다. 이 층(18)은 특히 산화 공정에 대해서 하부 실리콘 층(18)을 마스킹하는 기능을 갖는 소정 두께(예를 들면 25㎚ 두께)의 실리콘 산질화물(silicon oxynitride)층(19)을 구비한다. 이 층들(18, 19)은 에칭 마스크(20)에 의해서 도 8에 도시된 바와 같이 패터닝된다. 부동 게이트(21) 및 n채널 고전압 트랜지스터의 게이트(22)를 한정하는 이 에칭 공정이 수행되는 동안, 실리콘층(18) 및 산질화물층(19)을 이용하여 논리 회로가 형성되는 C 영역 내의 게이트 산화막(17)을 오염으로부터 보호한다. 또한, 마스크(20)는 영역 C 내의 CMOS 논리 회로의 p채널 트랜지스터와 완전히 평행하게, 또는 적어도 거의 완전히 평행하게 추가적으로 제조되는 고전압 p채널 트랜지스터의 영역 B를 마스킹한다. 부동 게이트(21)는 터널 산화물(17)을 부분적으로 가로질러 연장된다. 액세스 트랜지스터의 게이트(22)는 메모리의 주변 전자 장치 내의 n채널 고전압 트랜지스터의 게이트와 동시에 한정된다. 게이트(21, 22)를 한정한 다음, 먼저 포토레지스트 마스크(20)를 제거하고, 이어서 약한 산화 공정을 이용하여 게이트의 측벽을 도 9에 도시된 바와 같이 얇은 산화물층(23)으로 피복한다. 그 다음, 실리콘 패턴(18, 21, 22, 23)을 마스크로 사용하여, 실리콘 몸체의 마스킹되지 않은 표면 부분에 P이온을 주입함으로써, 메모리 트랜지스터의 n형 소스/드레인 영역 및 고전압 액세스 트랜지스터의 n형 LDD 영역을 형성한다. 다른 실시예에서, 산화 주입의 순서를 거꾸로 하고, 또한 마스크(20)가 존재하는 상태에서, 먼저 인(phosphor)을 주입한 후 마스크(20)를 제거하고, 산화 공정에 의해서 게이트의 측벽에 산화물을 형성한다.

후속 공정에서, 산질화물층(19)을 제거하고, 그 후 조립체를 ONO(산화물-질화물-산화물)층(25)으로 코팅한다. 이어서, 도 10에 도시된 바와 같이, 250㎚ 두께의 비정질 또는 다결정 실리콘 층(26)을 증착하고, 예를 들면, 인 등을 이용하여 n형으로 도핑한다. 마스크(도시하지 않음)에 의해서 층(26)을 에칭 처리하고, 그 도중에 ONO층(25)에 의해서 부동 게이트(21)로부터 분리된 제어 게이트(27)를 메모리 셀 내에 형성한다. 고전압 트랜지스터의 상부 및 논리 회로의 영역 C 내부의 실리콘층의 부분을 제거한다. 이 에칭 공정에서 사용된 마스크를 제거한 다음, 게이트(22) 및 폴리층(18)의 에지 위에만 스페이서 형상(spacer-shaped)의 부분을 잔류시키는 한편, ONO층(25)의 노출된 부분을 제거한다. 도 11에는 본 제조 공정의 현 단계에서의 장치가 도시되어 있다.

후속 공정에서는, 도 12에 도시된 바와 같이, 영역 B(p채널 고전압 트랜지스터) 및 영역 C(CMOS 논리 회로) 내의 제 1 실리콘층(18)의 지금까지 패터닝되지 않은 부분을 패터닝하기 위해서 마스크(28)를 제공한다. 다음에, 도 13에 도시된 바와 같이 층(18)의 실리콘을 에칭에 의해서 패터닝하여, 영역 B 내의 게이트(29)(p채널 고전압 트랜지스터), 게이트(30)(CMOS 논리 회로의 n채널 트랜지스터) 및 게이트(31)(CMOS 논리 회로의 p채널 트랜지스터)를 형성한다. 마스크(28)를 제거한 후, 약한 산화 공정을 수행하여, 도 13에 도시된 바와 같이 게이트(29, 30, 31)의 에지를 얇은 산화물층(32)으로 피복한다. 이어서, 예를 들면, 인 이온 등을 주입하는 것에 의해서 p형 웰(15) 내에 논리 회로의 n채널 저전압 트랜지스터의 n형 LDD 소스 및 드레인 영역(33)을 형성한 다음, n형 웰(13) 내에 붕소 이온을 LDD 주입하여 논리 회로의 p채널 저전압 트랜지스터의 p형 LDD 영역(34)을 획득한다. 그와 동시에, 영역 B 내의 n형 웰(5)에 p채널 고전압 트랜지스터의 p형 LDD 영역(35)을 형성한다.

후속 단계에서는, 도 14에 도시된 바와 같이, 증착 및 에치백(etching-back)을 이용하여 게이트의 측벽 상에 스페이서(36)를 형성한다. 다음에, 저전압 CMOS 논리 회로의 n채널 트랜지스터의 영역 및 고전압 n채널 트랜지스터의 영역을 노출시키는 주입 마스크(도시하지 않음)를 형성한다. 비소(As) 이온의 주입에 의해서, CMOS 논리 회로의 n채널 트랜지스터의 고농도로 도핑된 소스/드레인 영역(37) 및 n채널 고전압 트랜지스터의 고농도로 도핑된 n형 소스/드레인 영역(38)을 형성한다. 마스크를 제거한 다음, 새로운 마스크(도시하지 않음)를 제공하고, 붕소 이온의 주입에 의해서 논리 회로의 p채널 저전압 트랜지스터의 고농도로 도핑된 p형 소스/드레인 영역(39) 및 p채널 고전압 트랜지스터의 p형 소스/드레인 영역(40)을 형성한다. 마스크의 제거 후에, 도 14에 도시된 단계에 도달한다. 다음에, 이 장치에는 실리사이드화(silicidation)와, 금속 컨택트(metal contacts) 및 절연층과 연결된 접속부를 제공하는 것 등의 추가적인 종래의 처리 및 알려진 처리를 수행할 수 있다. 그러한 처리는 일반적으로 잘 알려져 있으므로 보다 상세한 설명은 생략한다.

본 실시예의 설명에서, n형 웰을 제외한 B 영역 내의 고전압 p채널 트랜지스터는 영역 C의 저전압 p채널 트랜지스터와 동시에 제조되어, 공정 단계의 개수를 한정된 채로 유지한다. B 영역 내에 있는 트랜지스터의 항복 전압은 고전압 n채널 트랜지스터의 항복 전압보다 약간 낮은 전압(예를 들어, 12V)이 될 것이다. p채널 트랜지스터는 주변에서만 형성되고 메모리 부분에서는 형성되지 않기 때문에, 두 개 이상의 이들 트랜지스터를 직렬로 정렬함으로써 보다 높은 항복 전압을 간단한 방법으로 획득할 수 있다. 고전압 n채널 트랜지스터의 제조는 CMOS 논리 회로를 제조하기 전에 실행되기 때문에, 고전압 n채널 트랜지스터가 요구되는 특성, 특히 항복 전압과 관련된 특성을 갖게 하는 방식으로 CMOS 논리 회로의 열화를 발생시키지 않으면서 공정 매개 변수를 선택할 수 있다. 게이트 산화물의 적절한 두께, 적절한 도핑 프로파일 및 게이트의 측벽 산화에 의해서, 예를 들면, 15V의 항복 전압을 얻을 수 있다.

도 15 내지 도 18에는 앞서 설명된 처리 과정의 변형에 대한 수 개의 단계가 도시되어 있다. n채널 고전압 트랜지스터에 의해서 형성된 연관된 선택 트랜지스터를 구비한 EEPROM 셀을 A로 표시된 영역 내에 형성하고, 고전압 p채널 트랜지스터를 B 영역 내에 다시 형성하며, 영역 C는 저전압 CMOS 논리 회로를 위한 공간을 제공한다. 여기에서는, 도면을 복잡하게 하지 않기 위해 p채널 트랜지스터를 구비한 n형 웰(13)만을 도면에 도시하였고, 상술한 예에서의 영역 C 내에 있는 n채널 트랜지스터와 완전히 동일한 n채널 트랜지스터는 생략하였으나, n채널 트랜지스터도 고려되어야 한다. 또한, EEPROM 셀보다 조금 적은 공간을 차지하는 부동 게이트를 구비한 비휘발성 메모리 셀-예를 들면, 플래쉬형 또는 OTP(one time programmable)형일 수 있음-이 형성되어 있는 영역 D가 도시되어 있다. 이 변형예의 대부분의 제조 공정 단계는 상술한 예의 제조 공정 단계와 동일하기 때문에, 앞서 설명된 공정과의 차이점을 명백히 하기 위해서 도면 내에 오직 수 개의 단계만을 도시한다. 이 장치에는 도 1 내지 도 7에 도시된 단계와 동일한 제조 공정 단계가 수행되고, 영역 D 내에는 저전압 CMOS 논리 회로의 p형 웰(15)과 동시에 p형 웰(42)이 제공된다. 표면 위에 여러 게이트 및 터널 산화물을 성장시키고, 제 1 실리콘층(18) 및 산질화층(19)을 증착한 후, 영역 D에서 부동 게이트(44)를 한정하고 영역 A, B 및 C를 마스킹하는 마스크(43)를 형성한다. 다음에, 도 15에 도시된 단계가 획득되도록 에칭을 이용하여 다른 메모리 셀의 부동 게이트(44)를 형성한다. 높은 도즈(dose)로 비소 이온을 주입(도 15에서 화살표로 표시함)함으로써, 부동 게이트(44)에 추가하여 소스/드레인 영역(45)을 형성한다. n형 소스/드레인 영역 주위에 p형 웰의 배경 농도(background concentration)보다 약간 더 높은 농도를 갖는 p형 도핑 영역이 형성되도록 붕소 이온을 동시에 주입하는 것이 바람직하다. 이는 보다 급격한 도핑 프로파일(doping profile)을 갖는 pn 접합(pn junctions)을 형성할 수 있는 가능성을 제공한다. 이 영역(LDD 구조를 갖지 않음)의 도핑은 메모리 셀을 기록하기 위해서 요구되는 핫 전자의 발생과 관련성이 높다. 주입 공정을 수행한 후, 마스크(43)를 다시 제거한다.

삭제

이어서, 상술한 예에서 도 8 내지 도 10에 도시된 바와 같은 제조 공정 단계를 수행한다. 제 2 실리콘층(26)을 증착한 후, 도 16에 도시된 EEPROM 셀의 제어 게이트(27)를 한정하는 것과 동시에, 영역 D 내의 메모리 셀의 제어 게이트(46)를 제 2 실리콘 층(26)으로 형성한다. 후속 단계에서, 도 17에 도시된 바와 같이, CMOS 논리 회로의 게이트와 영역 B 내에 있는 고전압 p채널 트랜지스터의 게이트를 한정하고, EEPROM의 영역 A 및 영역 B를 마스킹하는 마스크(28)를 형성한다. 다음으로, 에칭을 이용하여 제 1 실리콘층(18)의 잔류 부분(도 18 참조) 내에 논리 회로의 게이트(31)와 p채널 고전압 트랜지스터의 게이트(29)를 형성할 수 있다. 이어서, 그 장치에 다시 앞서 설명된 마스킹 단계 및 도핑 단계를 수행할 수 있다. 그러므로, 상술한 예에 비해서, 단일 부가적인 마스크만을 이용하여 장치에 플래쉬형 또는 OTP형의 비휘발성 메모리를 추가할 수 있다.

당업자라면, 본 발명이 앞서 설명된 실시예에 한정되지 않으며, 본 발명의 범주 내에서 다양한 변경을 고려할 수 있다는 것이 명확할 것이다. 예를 들면, 부동 게이트가 p도전 타입을 갖게 할 수도 있다. p채널 트랜지스터의 폴리 게이트를 재도핑(redoping)함으로써 p형이 되게 하는 것이 유용할 수도 있다.

Claims (10)

1. 반도체 장치를 제조하는 방법으로서,

   반도체 몸체의 표면에는 저전압 전계 효과 트랜지스터 및 부동 게이트(floating gate)를 갖는 전계 효과 트랜지스터 형태의 비휘발성 메모리가 구비되어 있고,

   상기 메모리 셀이 형성되는 위치에서 패터닝되는 제 1 다결정 또는 비정질 실리콘층(이하, '폴리(poly)'로 지칭함)이 그 상부에 증착되어 있는 유전층(dielectric layer)을 표면에 마련한 다음, 제 1 도핑 공정을 수행하여 상기 메모리 셀의 소스 및 드레인 영역을 형성하는 한편, 상기 도핑 단계 도중에, 상기 저전압 트랜지스터가 형성되는 영역을 상기 폴리층(poly layer)을 이용하여 도핑에 대해 마스킹하고, 후속적인 일련의 단계로서 상기 저전압 트랜지스터의 영역에서 상기 폴리층을 패터닝하고, 제 2 도핑 공정을 이용하여 상기 저전압 트랜지스터의 소스 및 드레인 구역을 형성하되,

   상기 반도체 몸체에 상기 메모리 셀의 상기 부동 게이트와 동시에 패터닝되는 게이트를 갖는 고전압 전계 효과 트랜지스터를 제공하는 한편,

   상기 제 1 도핑 공정 동안에, 상기 반도체 몸체를 상기 고전압 트랜지스터의 소스 및 드레인 영역에서 도핑한 다음,

   상기 트랜지스터의 상기 게이트의 에지(edge)에 스페이서(spacers)를 형성하고,

   후속하는 상기 제 2 도핑 공정 동안에, 상기 고전압 트랜지스터의 상기 소스 및 드레인 영역의 마스킹되지 않은 부분(non-masked part)에 보다 높은 농도로 도핑된 부분을 형성하는

   반도체 장치의 제조 방법.
2. 제 1 항에 있어서,

   상기 제 2 도핑 단계는 상기 제 1 도핑 단계보다 높은 불순물 도즈(dose)로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
3. 제 1 항 또는 2 항에 있어서,

   상기 유전층은 상기 저전압 트랜지스터 영역에서보다 상기 고전압 트랜지스터 영역에서 더 두꺼운 형태의 실리콘 산화물층으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 제 3 항에 있어서,

   상기 폴리 실리콘층을 증착하기 전에, 상기 실리콘 산화물층에는 상기 메모리 셀 위치에 국부적으로 터널 산화물(tunnel oxide)이 제공되어 있고,

   상기 산화물은 데이터를 기록 및/또는 소거하는 동안에 상기 부동 게이트와 상기 반도체 몸체 사이의 터널 효과에 의해서 전하 캐리어가 이동될 수 있을 정도로 얇은 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 제 4 항에 있어서,

   상기 저전압 트랜지스터에는 상기 터널 산화물의 형성과 동시에, 상기 터널 산화물의 두께와 동일하거나 적어도 거의 동일한 두께를 갖는 게이트 산화물이 제공되는 것을 특징으로 하는 반도체 장치의 제조 방법.
6. 제 4 항에 있어서,

   상기 고전압 트랜지스터와 상기 저전압 트랜지스터는 상기 부동 게이트를 구비하는 상기 트랜지스터와 동일한 도전 타입을 갖는 트랜지스터로서 제공되고,

   상기 고전압 트랜지스터는 상기 메모리 셀의 선택 트랜지스터 또는 액세스 트랜지스터를 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
7. 제 6 항에 있어서,

   상반되고 상보적인 도전 타입을 갖는 적어도 다른 고전압 트랜지스터와 적어도 다른 저전압 트랜지스터에 상기 제 1 저전압 트랜지스터의 상기 게이트와 동시에 상기 제 1 실리콘 층으로 형성되는 게이트를 제공하는 반도체 장치의 제조 방법.
8. 제 7 항에 있어서,

   상보적인 도전 타입을 갖는 상기 고전압 트랜지스터와 상기 저전압 트랜지스터에는 공통 도핑 공정에서 제 2 도전 타입을 갖는 소스 및 드레인 구역을 제공하는 것을 특징으로 하는 반도체 장치의 제조 방법.
9. 제 4 항에 있어서,

   상기 반도체 장치의 제조 방법은,

   상기 메모리 셀(이하에서, '제 1 메모리 셀'로 지칭함)에 추가하여 부동 게이트를 구비하는 트랜지스터 형태의 비휘발성 메모리 셀(이하에서, '제 2 메모리 셀'로 지칭함)-작동 중에 상기 트랜지스터의 채널에서 생성되는 핫 전자(hot electron)를 이용하여 기록이나 소거를 수행하는 유형임-이 제공되고,

   상기 제 2 메모리 셀의 상기 부동 게이트는 상기 저전압 트랜지스터 영역이 다결정 실리콘층으로 피복되는 단계에서 한정되고,

   상기 단계에서 제 3 도핑 공정을 수행하여 상기 제 2 메모리 셀의 소스 및 드레인 구역을 획득하되,

   상기 제 3 도핑 공정은 상기 제 1 도핑 공정보다 높은 도즈로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
10. 제 9 항에 있어서,

    상기 제 1 메모리 셀의 상기 부동 게이트와 상기 고전압 트랜지스터의 상기 게이트를 한정하기 전에 상기 부동 게이트 및 상기 제 3 도핑 공정을 한정하는 것을 특징으로 하는 반도체 장치의 제조 방법.

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