KR100474631B1 - 반도체디바이스의제조방법 - Google Patents
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Abstract
본 발명은 특히, 한정되는 것은 아니지만, 플로팅 게이트(10)를 갖는 내장된 비휘발성 메모리를 구비한 집적 회로에 관한 것이다. 본 발명에 따르면, 동일하거나 적어도 실질적으로 동일한 두께를 갖는 적어도 두 개의 폴리층이 이 디바이스에 이용된다. 제 1 폴리층, 즉 폴리 A는 플로팅 게이트(10) 및 회로의 로직 부분의 NMOS 및 PMOS의 게이트(22)의 용도로 사용된다. 제 2 폴리층, 즉 폴리 B는 오로지, 플로팅 게이트 위의 제어 전극(21)용으로만 사용된다. 요구될 경우, 제 3 폴리층이 제어 전극 및 로직 게이트 모두의 용도로 증착될 수 있어서, 이들 전극의 두께 및 이에 따른 저항이 바람직한 값으로 주어진다. 살리사이딩(saliciding) 동안 오버에칭 및 브리징과 같은 문제는, 제어 전극 및 로직 게이트가 동일 두께를 가짐으로써 방지된다.
Description
본 발명은, 실리콘으로 제조된 반도체 몸체 표면에, 제 1 MOS 트랜지스터와, 제 2 MOS 트랜지스터의 형태로 된 비휘발성 프로그램 가능한 메모리 소자(a non-volatile programmable memory element)가 제공되는 반도체 디바이스에 관한 것으로, 여기서 제 1 MOS 트랜지스터는 다결정 또는 비정질(amorphous) 실리콘의 절연 게이트를 구비하며, 제 2 MOS 트랜지스터는 다결정 또는 비정질 실리콘의 전기적 플로팅 게이트와, 플로팅 게이트 위에 이와 전기적으로 절연되어 위치하는 다결정 또는 비정질 실리콘의 제어 전극을 갖는다. 본 발명은 또한, 실리콘으로 제조된 반도체 몸체 표면에, 제 1 MOS 트랜지스터와, 제 2 MOS 트랜지스터의 형태로 된 비휘발성 프로그램 가능한 메모리 소자가 제공되는 반도체 디바이스의 제조 방법에 관한 것으로, 여기서 제 1 MOS 트랜지스터는 다결정 또는 비정질 실리콘의 절연 게이트를 구비하며, 제 2 MOS 트랜지스터는 다결정 또는 비정질 실리콘의 전기적 플로팅 게이트와, 플로팅 게이트 위에 이와 전기적으로 절연되어 위치하는 다결정 또는 비정 질 실리콘의 제어 전극을 갖는다.
이하, 기술되는 "폴리(poly)"란 용어는 다결정 실리콘뿐만 아니라 비정질 실리콘도 포함하는 것임에 유의하여야 한다.
이러한 반도체 디바이스 및 그 제조 방법은 미국 특허 제 5,395,778 호에 개시되어 있다.
다수의 유사한 소자와 함께 메모리 소자는, 통상적으로 EEPROM 또는 (플래시) EPROM으로 알려져 있는 비휘발성 메모리의 부분을 형성한다. 이러한 메모리는 독립형일 수 있는데, 이 경우 반도체 디바이스는 주로 메모리와 이에 필요한 주변 전자 장치를 포함한다. 상기 제 1 MOS 트랜지스터는 주변기기로부터의 트랜지스터에 의해 형성될 수도 있지만, 메모리 트랜지스터와 함께 메모리 셀을 형성하는 선택 트랜지스터(a selection transistor)에 의해 형성될 수도 있다. 특히 한정되는 것은 아니지만 본 발명에 특히 중요하게 되는 본 발명의 대안적인 실시예에서는 메모리가 삽입될 수 있으며, 반도체 디바이스는 비휘발성 메모리를 내장한 집적 신호 처리 회로일 수 있다. 신호 처리 부분(이하, 로직이라 칭함) 내의 메모리에 대해 몇몇 부가적인 프로세스 단계와 함께 제공되는 표준 CMOS 프로세스는 이러한 회로를 제조하는데 주로 사용된다. 일반적으로 알려진 바와 같이, 정보는, 플로팅 게이트상에 저장되고, 트랜지스터의 임계 전압을 결정하는 전하의 형태로 기록된다. 제어 전극에 적절한 전압이 주어질 때, 트랜지스터의 도통 여부를 확인함으로써 정보를 판독할 수 있다.
전술한 미국 특허 제 5,395,778 호에는, 로직 게이트를 형성하는데 필요한 폴리 증착이 두 단계로 수행되는 스플리트-폴리 프로세스(split-poly process)로 플로팅 게이트 및 제어 전극을 제공하는 프로세스가 개시되어 있다. 제 1 단계에서는, 플로팅 게이트의 폴리층 뿐만 아니라 로직의 제 1 부분층이 형성되고, 이어서 폴리간 유전체(interpoly dielectric))가 피복된다. 제 2 단계에서는, 나머지 폴리층이 로직 게이트에 대해 제공되고, 이와 동시에 폴리간 유전체에 의해 전기적으로 절연되어, 플로팅 게이트의 폴리층 위에 제어 전극에 대한 폴리층이 형성된다.
이 프로세스에서, 로직의 폴리층의 두께는 메모리의 제어 전극의 폴리층보다 두꺼우며, 그 결과 어떤 상황에 따라 문제점이 야기될 수 있다. 따라서, 제어 전극 및 로직의 절연 게이트를 동시에 규정(define)하고 에칭하는 경우에는, 메모리 부분에 오버에칭(overetching)을 수행하는 것이 필요하다. 산화물층의 증착 및 에칭 백(etching-back)을 통해 제어 전극의 측면 및 절연 게이트의 측면에 스페이서(spacer)가 제공되면, 또다른 문제점이 야기될 수 있다. 이 경우, 메모리 부분내의 산화물층을 비교적 깊게 에칭 백하는 것이 가능하며, 그 결과 폴리층들 사이에 두께차가 발생될 수 있다. 따라서, 공지의 살리사이드 프로세스(salicide process)에서 소스 및 드레인 영역과 게이트에 실리사이드 접점(silicide contacts)이 제공될 때 단락(브리징(bridging))이 야기될 수 있다.
본 발명의 목적은 전술한 문제점들을 실질적으로 해결하는 방안을 제공하는데 있다. 전술한 목적을 달성하기 위해 본 발명에 따른 반도체 디바이스는 절연 게이트의 두께가 플로팅 게이트의 두께보다 두껍거나 동일하고, 제어 전극의 두께와 동일하거나 적어도 실질적으로 동일한 것을 특징으로 한다. 메모리 트랜지스터의 제어 전극의 두께를 MOS 로직 트랜지스터의 절연 게이트와 동일하게 하면, 전술한 문제점들이 해결될 수 있다. 특히 절연 게이트가 단일 폴리층으로 형성되는 이점을 갖는 제 1 실시예에서, 플로팅 게이트 및 절연 게이트는 동일한 두께를 가지며 공통의 제 1 증착된 실리콘층으로부터 제조되고, 제어 전극은 제 2 증착된 실리콘층으로부터 제조되는 것을 특징으로 한다. 특히 플로팅 게이트의 두께를 로직 게이트의 두께에 관계없이 선택할 수 있는 이점을 갖는 제 2 실시예에서는, 절연 게이트 및 제어 전극의 두께가 플로팅 게이트보다 두꺼운 것을 특징으로 한다. 이 실시예에서 제 1 폴리층은 비교적 편평한 구조가 형성되도록 작은 두께를 가질 수 있으며 이는 후속 프로세스 단계 수행을 위해 바람직하다.
낮은 직렬 저항을 획득하는 이점을 갖는 본 발명에 따른 반도체 디바이스의 다른 실시예에서는, 제어 전극과, 절연 게이트와, MOS 트랜지스터의 소스 및 드레인 영역에, 실리콘 및 금속의 합금을 포함하는 비교적 낮은 오믹(low-ohmic) 실리사이드 상부층이 구비되는 것을 특징으로 한다. 실리사이드는 자기 정렬 방식(self-aligned manner)(살리사이드)으로 제공되는 것이 바람직한데, 예를 들어 실리콘과 접촉하여 실리사이드를 형성하고 산화물과 접촉하여 변화되지 않으며 산화물 영역에서 선택적으로 제거될 수 있는 Ti층에 의해 제공되는 것이 바람직하다.
본 발명에 따른 반도체 디바이스의 제조 방법은,
제 1 MOS 트랜지스터에 대한 제 1 활성 영역 및 제 2 MOS 트랜지스터에 대한 제 2 활성 영역 모두를 반도체 몸체의 표면에 규정(define)하는 단계와,
제 1 및 제 2 MOS 트랜지스터 각각의 게이트 유전체를 형성하기 위해 제 1 및 제 2 활성 영역상에 전기적 절연층을 형성하는 단계와,
제 1 및 제 2 활성 영역 위에 절연층에 의해 분리되어 제 1 다결정 또는 비정질 실리콘층을 증착하는 단계와,
제 1 실리콘층상에 유전체층을 형성하는 단계와,
제 1 실리콘층 위에 유전체층에 의해 분리되어 제 2 다결정 또는 비정질 실리콘층을 형성하는 단계로서, 제 2 실리콘층의 두께는 제 1 실리콘층의 두께와 동일하거나 적어도 실질적으로 동일한, 상기 제 2 다결정 또는 비정질 실리콘층 형성 단계와,
제 1 활성 영역에서 제 2 실리콘층을 제거하는 단계와,
증착된 실리콘층으로부터, 플로팅 게이트, 제어 전극 및 절연 게이트를 규정하는 단계를 포함하는 것을 특징으로 한다.
전술한 문제는 이 방법에 따른 간단한 방식으로 해결될 수 있다. 플로팅 게이트 및 메모리 트랜지스터의 소스 및 드레인 영역이 순서대로 제 1 폴리층의 증착후에 형성되고, 로직 영역내에서 표면이 제 1 폴리층에 의해 마스킹되며, 여기서 제 2 일련의 프로세스 단계에서 로직 부분이 제조되도록 프로세스가 또한 실행될 수 있다. 이로 인해, 미국 특허 제 5,395,778 호에 개시된 프로세스의 이점을 또한 얻을 수 있으며, 이 내용은 참조로 본 출원에 포함되는 것으로 한다.
낮은 직렬 저항을 간단한 방식으로 얻을 수 있는 본 발명에 따른 방법의 또다른 중요한 실시예는, MOS 트랜지스터의 소스 및 드레인 영역, 제어 전극, 및 절연 게이트가, 살리사이드 프로세스를 통해 실리콘 및 금속의 합금을 포함하는 실리사이드 상부층을 구비하게 되는 것을 특징으로 한다.
본 발명의 이들 및 그 밖의 다른 관점은, 몇몇 실시예 및 첨부된 도면을 참조하여 더 상세히 설명될 것이다.
도 1 내지 도 8은 반도체 디바이스의 몇몇 제조 단계를 도시하는 단면도이며,
도 9는 이 디바이스의 제조 단계의 변경예를 도시하는 단면도이다.
이하, 폴리 A, B, 및 C로 칭해지는, 다결정 실리콘층으로 된 3 개의 층을 갖는 집적 회로의 제 1 실시예에 대해 도 1 내지 도 7을 참조하여 설명한다. 프로세스는, 이 예에서는 p 타입인 제 1 전도성 타입의 표면 영역(1)을 갖는 실리콘 몸체로부터 개시되며, 이 표면 영역(1)은 표면(2)과 인접한다. 활성 영역은, 필드 산화물(3)의 패턴에 의해 표면 영역에 규정되는데, 이러한 두 개의 영역, 즉 영역(4, 5)이 도시된다. 활성 영역(4)은 메모리 셀에 대한 것이며, 활성 영역(5)은 이하 간단히 MOST로 칭해지는 로직의 MOS 트랜지스터용이다. 필드 산화물은 예를 들어, 실리콘 몸체의 국부 산화와 같은 통상적인 방식으로 제공될 수 있으며, 예를 들어 약 550㎚의 두께를 갖는다. 산화 마스크는 산화 단계후에 제거될 수 있으며, 필요에 따라서 여러가지 주입이 행해질 수 있는데, 예를 들어 형성될 p-채널 트랜지스터에 대해 n-웰 주입이 행해질 수 있다. 다음 단계에서, 예를 들어 12㎚ 두께를 갖는 실리콘 산화물 형태로 게이트 유전체(6)가 표면상에 형성된다. 본 실시예에서 게이트 유전체들은 활성 영역에서 동일한 두께를 가지지만, 이는 이 경우에 반드시 요구되는 것은 아님을 주지해야 한다. 따라서, MOST의 게이트 산화물의 두께는 메모리 트랜지스터의 두께와 다를 수 있다. 이제, 제 1 다결정 또는 비정질 실리콘층(7), 즉 폴리 A가 예를 들어 150㎚의 두께로 증착된다. 증착 동안 혹은 증착후, 이 폴리층은 예를 들어 약 1.3×1019atoms/㎤의 농도의 인으로 n-타입 도핑된다. 이 실시예의 폴리층(7)은, 산화에 대비하여 폴리를 마스킹하며, 산질화물층(oxynitride layer) 또는 실리콘 산화물 및 질화물로 된 복합층을 포함하는 층(8)으로 피복된다. 그 후, 포토레지스트 마스크(9)가 제공되어, 로직 MOST의 활성 영역(5)을 피복하며, 메모리 셀의 활성 영역(4)내의 플로팅 게이트를 규정한다. 층(8) 및 폴리층(7)이 후속하여 패턴 에칭되며, 이로 인해 플로팅 게이트(10)가 활성 영역(4)내에 형성된다. 활성 영역(5)은 전체 표면 위에 폴리 A에 의해 여전히 피복되어 있다. 이 단계는 도 1에 도시된다.
이 단계에서 마스크(9)가 제거될 수 있으며, 이 때 메모리 트랜지스터의 n-타입 소스 및 드레인 영역(11, 12)이, 예를 들어 3×1015/㎠의 도핑 농도와 약 60keV의 에너지로 As 주입을 행함으로써 형성된다. 필요에 따라서는, 예를 들어 OTP(One Time Programmable) 메모리의 경우, 영역(11, 12) 주변의 붕소의 백그라운드(background) 농도는 붕소 이온을 주입함으로써 보강될 수 있는데, 이러한 이온 주입은 1014ions/㎠의 농도 및 20keV의 에너지로 행해질 수 있으며, 이것은 영역(13, 14)으로서 도 2에 개략적으로 도시되어 있다. 이들 p-타입 영역은 도면에 도시되는 후속 단계에서 더 이상 지적되지 않을 것이다. 플래시 메모리의 경우, 이 단계의 p-타입 영역(13) 대신에, 비교적 약하게 도핑된 n-타입 영역이 소스 영역(11) 주위에 형성될 수 있다. 그 후, 산화물(15)이 열적 산화를 통해 폴리의 측면상에 성장하며, 이 동안 폴리의 상부측이 층(8)에 의해 마스킹된다. 도 2는 이 공정 프로세스에서의 디바이스를 도시한다.
다음 단계에서, 층(8)이 제거되며, 메모리 셀내의 플로팅 게이트 및 제어 전극 사이에 폴리간 유전체(IPD)를 형성하는 약 35㎚ 두께의 층(16)이 형성된다. 본 실시예의 이 층은 실리콘 산질화물층이지만, 다른 방법으로서, 약 35㎚ 두께를 갖는 복합 산화물-질화물-산화물층(ONO)에 의해 형성될 수도 있으며, 또 다른 방법으로서, 예를 들어 산화물만을 포함할 수 있음도 명백하다. 제 2 폴리(또는 비정질)층(17), 즉 폴리 B가 층(16) 위에 증착된다. 층(17)은 제 1 폴리층의 두께와 동일하거나 적어도 실질적으로 동일한 두께, 즉 약 150㎚의 두께를 갖는다. 층(17)은 폴리 A의 농도와 동일하거나 실질적으로 동일한 농도를 갖는 P 이온 주입을 통해 n-타입 도핑된다. 그 후, 메모리 영역(4)은 포토마스크(18)에 의해 마스킹된다. 이 단계는 도 3에 도시된다.
이제, 폴리층(17) 및 층(16)은 마스크(18)에 의해 마스킹되지 않은 영역, 즉 활성 영역(5)내에서 제거되어서, 폴리층(17)의 두께와 동일한 두께를 갖는 폴리층(7)만이 활성 영역(5)에 남게 된다. 그 후 포토마스크(18)는 다시 제거된다. 이제, 이 단계의 디바이스는 도 4에 도시된다.
다음 단계에서, 제 3 폴리층(19), 즉 폴리 C가 증착되며, 이전 폴리층의 농도와 동일하거나 실질적으로 동일한 농도로 n-타입 도핑된다. 본 실시예의 폴리층(19)의 두께도 또한 150㎚이어서 폴리층(7, 17)의 두께와 동일하게 된다. 그러나 또한, 폴리층(19)의 두께는 다른 값을 가질 수도 있으며, 예를 들어 형성될 게이트가 적절한 저항값을 가지도록 선택될 수 있다. 후속하여, 도 5를 참조하면, 활성 영역(4)내의 메모리 트랜지스터의 제어 전극을 규정하며, 활성 영역(5)내의 로직의 MOS 트랜지스터의 게이트를 규정하는 새로운 포토마스크(20)가 제공된다. 그 후 마스킹되지 않은 폴리가 에칭되어서, (도 6)의 메모리 트랜지스터의 제어 전극(21) 및 로직 MOST의 절연 게이트(22)가 얻어진다. 게이트(21, 22)는 동일하거나 적어도 실질적으로 동일한 두께를 갖기 때문에, 상이한 두께를 갖는 층을 에칭하는데 종종 필요한 오버에칭이 이제 불필요하게 된다. 마스크(20)는 이후 다시 제거된다.
다음 단계에서, 폴리 게이트(21, 22)의 측면을 산화물로 피복하기 위해 광(light) 산화 단계가 수행될 수 있다. 그 후, 활성 영역(5)에서 LDD 주입이 행해질 수 있다. 다음 단계에서, 게이트(21, 22)의 측면에는, 산화물층의 증착 및 에칭 백(etching back)을 통해 공지된 방식으로 스페이서(23)가 제공된다. 이와 관련하여, 게이트 전극(21, 22)상의 스페이서는 실질적으로 동일한 치수(dimension)이며, 이는 후속하여 수행될 살리사이드 프로세스를 위해 중요함을 유의해야 한다. 후속하여, 스페이서(23)를 마스크로서 사용하여, n-타입 소스 및 드레인 영역(24, 25)이 As 이온 주입을 통해 형성된다. 이들 영역은 LDD 영역(24a, 25a)에 의해 트랜지스터의 채널 영역으로부터 분리된다. 이 용도를 위해 사용된 마스크 및 층(16)과 실리콘층(6)의 노출된 부분이 제거된 후, Ti층(26)이 표면상에 형성되며, 그 결과 도 7에 도시된 상태로 된다. 이 도면에서 알 수 있는 바와 같이, Ti층(26)은 실리콘 몸체(1) 및 폴리 게이트(21, 22)와 국부적으로 접촉되며, 또한 스페이서(23) 및 필드 산화물(3) 영역의 실리콘 산화물과 국부적으로 접촉된다. Ti는 열에 의해 폴리 게이트(21, 22) 및 트랜지스터의 소스 및 드레인 영역상에 티타늄 실리사이드를 형성하지만, 반면에 Ti는 필드 산화물(3)상에서는 변화되지 않는다. 스페이서(23)의 측면에 있어서, Ti는 실리콘의 확산에 의해, 소스 및 드레인 영역과 게이트 전극에 근접한 부분만이 실리사이드로 변화될 뿐이고, 나머지 부분에 있어서는 스페이서는 여전히 Ti로 피복된 채로 유지된다. 메모리 트랜지스터의 제어 전극(21) 및 로직 트랜지스터의 게이트(22)는 실질적으로 동일한 두께를 가지며, 스페이서(23)도 또한 실질적으로 동일한 높이를 가져서 브리징(bridging)의 위험이 감소된다. 남아 있는 Ti는 선택적인 에칭 단계에 의해 필드 산화물(3) 및 스페이서(23)의 측면으로부터 제거될 수 있으며, 이로 인해 Ti가 티타늄 실리사이드보다 빨리 에칭되어서, 도 8에 도시된 바와 같이 서로 분리된 낮은 오믹 실리사이드 접점(27)이 획득된다.
후속하여, 이 디바이스에는, 하나 또는 여러 금속층으로 전도성 접속을 형성하고, 글래스층을 형성하는 것과 같은 통상적인 다른 동작이 수행될 수 있다. 이러한 단계는 일반적으로 알려져 있으며, 이에 따라 더 이상 언급하지 않는다.
본 명세서에 기술한 예에서, 폴리층 A(이로부터 플로팅 게이트(10)가 완성되며, 게이트(22)가 부분적으로 제조됨)에는 두 개 이상의 폴리층이 후속되는데, 즉 폴리층 B(이로부터 제어 전극(21)이 (부분적으로) 제조됨) 및 폴리층 C(이로부터 제어 전극(21) 및 게이트(22)의 나머지가 제조됨)가 후속된다. 이 실시예의 이점은, 플로팅 게이트의 두께를 비교적 매우 자유롭게 선택할 수 있다는 점이다. 존재할 수 있는 단점은, 제어 전극(21) 및 게이트(22)가 복합 폴리층으로부터 형성되어서, 이로 인해 폴리층간의 경계에서 산화물층에 의해 야기되어서, 도핑 동안 도펀트에 대한 장벽을 형성하는 게이트 공핍 문제가 발생될 수 있어서, 폴리층 A가 너무 낮은 도핑 농도로 주어지게 된다는 것이다. 이 단점을 해결하기 위해, 도 9를 참조하여 이하에 기술된 바와 같이 전술한 프로세스를 변경하여 사용할 수 있다. 도 9에 도시된 단계는 제 1 프로세스에 대해 도 7에 도시된 단계에 대응하며, 여기서 Ti층(26)이 증착되었다. 본 변경예에서, 폴리층 A의 두께는 약 300㎚, 즉 제 1 실시예의 두 배이다. 전술한 바와 유사한 방식으로, 메모리 트랜지스터의 플로팅 게이트(10)가 이 폴리층으로부터 규정된다. 로직 트랜지스터의 활성 영역(5)이 폴리층 A에 의해 피복된 채로 있는 동안 도 4에 도시된 단계를 포함하는 프로세스 단계가 수행된다. 폴리층 B(이로부터 메모리 트랜지스터의 제어 전극(21)이 규정됨)도 또한 거의 300㎚의 두께를 갖는다. 후속하여, 메모리 트랜지스터의 제어 전극(21) 및 로직 트랜지스터의 게이트(22)가, 이전 실시예(도 5 참조)의 마스크(20)에 대응하는 마스크에 의해 규정된다. 또다른 프로세스 단계는 이전 실시예의 단계와 동일하다. 제어 전극(21) 및 게이트(22)는 동일한 두께를 갖기 때문에, 프로세스는 전술한 오버에칭 및 브리징 문제를 방지하면서 재현가능한 방식으로 수행될 수 있다. 이전의 실시예와 비교하면, 비교적 많이 두꺼운 플로팅 게이트(10)로 인해 덜 편평한 구조로 되며, 이는 통상 후속 프로세스 단계를 좀 더 어렵게 할 수도 있다. 반면에, 도 9의 구조의 이점은, 게이트 공핍이 방지된다는 것과, 플로팅 게이트가 큰 측표면을 가져서 플로팅 게이트와 그 위를 피복하고 있는 제어 전극(21)간의 캐패시턴스가 비교적 크게 된다는 것이다.
본 발명은 본 명세서에 제시된 실시예에 한정되는 것이 아니라, 본 기술 분야에 통상의 지식을 가진 자에 의해 본 발명의 범주내에서 여러 가지 변경이 가능함은 명백한 것이다. 따라서, 본 발명은 또한, 실리사이드층이 없어도 실시예의 주요 이점을 제공할 수 있다. 전술한 실시예에서 전도성 타입을 바꾸는 것은 가능하다. 필요에 따라, 전술한 프로세스의 제 1 실시예에서 실리콘 산질화물층(8)은 생략될 수 있다.
Claims (4)
- 다결정 또는 비정질 실리콘의 절연 게이트(22)를 갖는 제 1 MOS 트랜지스터와, 다결정 또는 비정질 실리콘의 전기적 플로팅 게이트(10) 및 상기 플로팅 게이트 위에 이와 전기적으로 절연되어 위치하는 다결정 또는 비정질 실리콘의 제어 전극(21)을 갖는 제 2 MOS 트랜지스터의 형태로 된 비휘발성 프로그램 가능한 메모리 소자가 표면에 형성되어 있는 실리콘으로 된 반도체 몸체를 갖는 반도체 디바이스의 제조 방법에 있어서,상기 제 1 MOS 트랜지스터에 대한 제 1 활성 영역(5) 및 상기 제 2 MOS 트랜지스터에 대한 제 2 활성 영역(4) 모두를 상기 반도체 몸체의 표면에 규정하는 단계와,상기 제 1 및 제 2 활성 영역 상에 전기적 절연층(6)을 제공하여 상기 제 1 및 제 2 MOS 트랜지스터 게이트 유전체를 각각 형성하는 단계와,상기 제 1 및 제 2 활성 영역 위에 상기 절연층에 의해 분리되도록 제 1 다결정 또는 비정질 실리콘층(7)을 증착하는 단계와,상기 제 1 실리콘층상에 유전체층(16)을 형성하는 단계와,상기 제 1 실리콘층으로부터 상기 플로팅 게이트를 형성하여 규정하는 단계와,상기 제 1 활성 영역을 도핑에 대해 상기 제 1 실리콘층으로 마스킹하면서, 상기 제 2 MOS 트랜지스터의 소스 및 드레인 영역(11, 12)을 도핑을 통해 형성하는 단계와,상기 제 1 실리콘층 위에 상기 유전체층에 의해 분리되도록 제 2 다결정 또는 비정질 실리콘층(17)을 제공하는 단계- 상기 제 2 실리콘층의 두께는 상기 제 1 실리콘층의 두께와 동일하거나, 적어도 실질적으로 동일함 -와,상기 제 1 활성 영역(5)에서 상기 제 2 실리콘층을 제거하는 단계와,상기 증착된 실리콘층으로부터, 상기 제어 전극(21) 및 상기 절연 게이트(22)를 규정하는 단계를 포함하는 반도체 디바이스의 제조 방법.
- 제 1 항에 있어서,제 3 다결정 또는 비정질 실리콘층(19)이 상기 제 1 활성 영역(5) 위의 상기 제 2 실리콘층이 제거된 후 증착되며, 상기 제어 전극 및 상기 절연 게이트는 상기 결합된 제 2 및 제 3 실리콘층으로부터 형성되는 반도체 디바이스의 제조 방법.
- 제 1 항에 있어서,상기 제 2 실리콘층이 증착되기 전에, 상기 플로팅 게이트의 측면이 열적 산화를 통하여 실리콘 산화물층(15)으로 피복되는 반도체 디바이스의 제조 방법.
- 제 1 항 내지, 3 항 중 어느 한 항에 있어서,상기 MOS 트랜지스터의 소스 및 드레인 영역(11,12; 24,25)과, 상기 제어 전극과, 상기 절연 게이트는 살리사이드 프로세스(salicide process)에 의해, 실리콘 및 금속의 합금을 포함하는 실리사이드 상부층(a silicide top layer)을 구비하는 반도체 디바이스의 제조 방법.
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