JPH04257255A - 不揮発性メモリの製造方法 - Google Patents
不揮発性メモリの製造方法Info
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- JPH04257255A JPH04257255A JP3060910A JP6091091A JPH04257255A JP H04257255 A JPH04257255 A JP H04257255A JP 3060910 A JP3060910 A JP 3060910A JP 6091091 A JP6091091 A JP 6091091A JP H04257255 A JPH04257255 A JP H04257255A
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- gate electrode
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- field oxide
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は高集積なＥＰＲＯＭの如
き不揮発性メモリの製造方法に関する。
き不揮発性メモリの製造方法に関する。
【０００２】
【従来の技術】ＥＰＲＯＭ等の不揮発性メモリのメモリ
セルのゲート電極は、ゲート絶縁膜上にフローティング
ゲート電極が形成され、そのフローティングゲート電極
上に絶縁膜を介してコントロールゲート電極が形成され
る構造とされている。そして、レイアウト上、隣接する
セルとの間には厚いフィールド酸化膜（ＬＯＣＯＳ）が
形成され、ビット線とのコンタクトや接地線（ソース）
はその共通化が行われている。最近の高集積化の要求に
従いパターンルールも縮小化され、隣接する素子間の距
離も狭められてきている。そこで、メモリセルのソース
側の素子分離領域であるフィールド酸化膜を除去して、
ソースの低抵抗化を図る技術がある。
セルのゲート電極は、ゲート絶縁膜上にフローティング
ゲート電極が形成され、そのフローティングゲート電極
上に絶縁膜を介してコントロールゲート電極が形成され
る構造とされている。そして、レイアウト上、隣接する
セルとの間には厚いフィールド酸化膜（ＬＯＣＯＳ）が
形成され、ビット線とのコンタクトや接地線（ソース）
はその共通化が行われている。最近の高集積化の要求に
従いパターンルールも縮小化され、隣接する素子間の距
離も狭められてきている。そこで、メモリセルのソース
側の素子分離領域であるフィールド酸化膜を除去して、
ソースの低抵抗化を図る技術がある。
【０００３】図７〜図９は従来の不揮発性メモリの製造
方法の一例を工程に従って示す断面図である。図７に示
すように、シリコン基板５１上に素子分離領域としての
フィールド酸化膜５２が形成され、そのフィールド酸化
膜５２に分離されるようにメモリセル部５３と周辺回路
部５４が形成される。なお、メモリセル部５３と周辺回
路部５４は、図中隣接しているが実際は基板上の離れた
部分とされる。メモリセル部５３は、フローティングゲ
ート電極５５上にコントロールゲート電極５６が絶縁膜
を介して積層されるゲート電極構造を有する。これに対
し周辺回路部５４は通常ＭＯＳトランジスタ構造のゲー
ト電極５７のみを有する。
方法の一例を工程に従って示す断面図である。図７に示
すように、シリコン基板５１上に素子分離領域としての
フィールド酸化膜５２が形成され、そのフィールド酸化
膜５２に分離されるようにメモリセル部５３と周辺回路
部５４が形成される。なお、メモリセル部５３と周辺回
路部５４は、図中隣接しているが実際は基板上の離れた
部分とされる。メモリセル部５３は、フローティングゲ
ート電極５５上にコントロールゲート電極５６が絶縁膜
を介して積層されるゲート電極構造を有する。これに対
し周辺回路部５４は通常ＭＯＳトランジスタ構造のゲー
ト電極５７のみを有する。
【０００４】周辺回路部５４のゲート電極５７は例えば
ポリシリコン層等の第２層目の配線層からなり、メモリ
セル部５３のコントロールゲート電極５６も同じ第２層
目の配線層からなる。これら第２層目の配線層はレジス
ト層６１，６１をマスクとしてパターニングされる。メ
モリセル部５３のフローティングゲート電極５５は第１
層目の配線層からなり、特にコントロールゲート電極５
６とセルフアラインでパターニングされるため、そのコ
ントロールゲート電極５６のパターニング時には、周辺
回路部５４側がレジスト層５８に覆われる。
ポリシリコン層等の第２層目の配線層からなり、メモリ
セル部５３のコントロールゲート電極５６も同じ第２層
目の配線層からなる。これら第２層目の配線層はレジス
ト層６１，６１をマスクとしてパターニングされる。メ
モリセル部５３のフローティングゲート電極５５は第１
層目の配線層からなり、特にコントロールゲート電極５
６とセルフアラインでパターニングされるため、そのコ
ントロールゲート電極５６のパターニング時には、周辺
回路部５４側がレジスト層５８に覆われる。
【０００５】メモリセル部５３では、図８に示すように
、そのソース側のフィールド酸化膜５２の一部が除去さ
れる。ソース側のフィールド酸化膜５２を除去すること
で、ソース領域が拡大され、接地線を低抵抗化できる。 このフィールド酸化膜５２の一部除去は、レジスト層５
９をマスクとしたＲＩＥ（反応性イオンエッチング）法
等によって行われ、除去された部分ではフィールド酸化
膜５２の底部のシリコン基板の表面６０が露出する。
、そのソース側のフィールド酸化膜５２の一部が除去さ
れる。ソース側のフィールド酸化膜５２を除去すること
で、ソース領域が拡大され、接地線を低抵抗化できる。 このフィールド酸化膜５２の一部除去は、レジスト層５
９をマスクとしたＲＩＥ（反応性イオンエッチング）法
等によって行われ、除去された部分ではフィールド酸化
膜５２の底部のシリコン基板の表面６０が露出する。
【０００６】次に、セルのソース側のフィールド酸化膜
５２の一部除去に用いたレジスト層５９が除去され、各
ゲート電極とセルフアラインでソース・ドレイン領域形
成のためのイオン注入が行われる。
５２の一部除去に用いたレジスト層５９が除去され、各
ゲート電極とセルフアラインでソース・ドレイン領域形
成のためのイオン注入が行われる。
【０００７】以下、ソース・ドレインのアニールや所要
の層間絶縁膜や配線層の形成が行われて、素子が完成す
る。
の層間絶縁膜や配線層の形成が行われて、素子が完成す
る。
【０００８】
【発明が解決しようとする課題】ところが、上述の製造
方法では、メモリセルのソース側の素子分離領域である
フィールド酸化膜を除去する際に、メモリセルのコント
ロールゲート電極の一部も除去されるおそれがある。す
なわち、図８に示すように、メモリセル部５３のレジス
ト層５９の開口部の端部６３が、コントロールゲート電
極５６上までずれた場合では、本来フィールド酸化膜５
２の一部を削るためのエッチングにより、コントロール
ゲート電極５６の一部も同時に除去されてしまう。この
ようなコントロールゲート電極５６の一部が除去された
場合では、該コントロールゲート電極５６の断面積が減
少し、抵抗が上昇する。特に、コントロールゲート電極
５６の材料として、タングステンシリサイド等の高融点
金属シリサイドをポリシリコン層に用いる場合では、そ
のシリサイド層が除去されてしまい、高抵抗なゲート配
線となってしまう。
方法では、メモリセルのソース側の素子分離領域である
フィールド酸化膜を除去する際に、メモリセルのコント
ロールゲート電極の一部も除去されるおそれがある。す
なわち、図８に示すように、メモリセル部５３のレジス
ト層５９の開口部の端部６３が、コントロールゲート電
極５６上までずれた場合では、本来フィールド酸化膜５
２の一部を削るためのエッチングにより、コントロール
ゲート電極５６の一部も同時に除去されてしまう。この
ようなコントロールゲート電極５６の一部が除去された
場合では、該コントロールゲート電極５６の断面積が減
少し、抵抗が上昇する。特に、コントロールゲート電極
５６の材料として、タングステンシリサイド等の高融点
金属シリサイドをポリシリコン層に用いる場合では、そ
のシリサイド層が除去されてしまい、高抵抗なゲート配
線となってしまう。
【０００９】そこで、本発明は上述の技術的な課題に鑑
み、セルのゲート電極のエッチングを防止しながら、セ
ルのソース側の素子分離領域を除去できるような不揮発
性メモリの製造方法の提供を目的とする。
み、セルのゲート電極のエッチングを防止しながら、セ
ルのソース側の素子分離領域を除去できるような不揮発
性メモリの製造方法の提供を目的とする。
【００１０】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明の不揮発性メモリの製造方法は、ゲート電
極上に該ゲート電極を加工するためのレジストパターン
を残したままメモリセルのソース側の素子分離領域をエ
ッチングすることを特徴とする。ここで、本発明の不揮
発性メモリのメモリセルは、フローティングゲート電極
上にコントロールゲート電極が重なるゲート構造を有し
、例えば、フローティングゲート電極とコントロールゲ
ート電極はセルフアラインで形成される。また、上記ソ
ース側の素子分離領域をエッチングするためのレジスト
パターンは、ゲート電極を加工するためのレジストパタ
ーン上に形成され、上記メモリセルのソース側で素子分
離領域をエッチングした領域は例えば接地線の一部とし
て機能する。
めに、本発明の不揮発性メモリの製造方法は、ゲート電
極上に該ゲート電極を加工するためのレジストパターン
を残したままメモリセルのソース側の素子分離領域をエ
ッチングすることを特徴とする。ここで、本発明の不揮
発性メモリのメモリセルは、フローティングゲート電極
上にコントロールゲート電極が重なるゲート構造を有し
、例えば、フローティングゲート電極とコントロールゲ
ート電極はセルフアラインで形成される。また、上記ソ
ース側の素子分離領域をエッチングするためのレジスト
パターンは、ゲート電極を加工するためのレジストパタ
ーン上に形成され、上記メモリセルのソース側で素子分
離領域をエッチングした領域は例えば接地線の一部とし
て機能する。
【００１１】
【作用】ゲート電極上に該ゲート電極を加工するための
レジストパターンを残したままとすることで、そのレジ
ストパターンはマスクの一部として機能する。その結果
、素子分離領域の一部をエッチングする場合でも、ゲー
ト電極がエッチングされることはなく、セルのゲート電
極の高抵抗化を防止できる。
レジストパターンを残したままとすることで、そのレジ
ストパターンはマスクの一部として機能する。その結果
、素子分離領域の一部をエッチングする場合でも、ゲー
ト電極がエッチングされることはなく、セルのゲート電
極の高抵抗化を防止できる。
【００１２】
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。本実施例の不揮発性メモリの製造方法は、第
２のレジスト層が残されたまま第３のレジスト層のパタ
ーンが形成される例である。以下、本実施例をその工程
に従って説明する。
説明する。本実施例の不揮発性メモリの製造方法は、第
２のレジスト層が残されたまま第３のレジスト層のパタ
ーンが形成される例である。以下、本実施例をその工程
に従って説明する。
【００１３】まず、ｐ型の単結晶シリコン基板１０の表
面にｐ型のウェル領域１１が形成される。このｐ型のウ
ェル領域１１は周辺回路部１３用に形成される。次に、
選択酸化により素子分離領域として機能する厚いフィー
ルド酸化膜１４が選択的に形成される。このフィールド
酸化膜１４の底部には、高濃度のｐ型の不純物拡散領域
からなるチャンネル阻止領域１５が設けられる。シリコ
ン基板１０の表面上、フィールド酸化膜１４に囲まれた
領域が活性領域となり、その活性領域の表面には薄いゲ
ート絶縁膜１６が形成される。
面にｐ型のウェル領域１１が形成される。このｐ型のウ
ェル領域１１は周辺回路部１３用に形成される。次に、
選択酸化により素子分離領域として機能する厚いフィー
ルド酸化膜１４が選択的に形成される。このフィールド
酸化膜１４の底部には、高濃度のｐ型の不純物拡散領域
からなるチャンネル阻止領域１５が設けられる。シリコ
ン基板１０の表面上、フィールド酸化膜１４に囲まれた
領域が活性領域となり、その活性領域の表面には薄いゲ
ート絶縁膜１６が形成される。
【００１４】続いて、メモリセル部１２の全面に亘って
第１のゲート配線層１７が形成される。この第１のゲー
ト配線層１７は、例えばポリシリコン層であり、タング
ステン等の高融点金属のシリサイドが用いられるもので
あっても良い。この第１のゲート配線層１７は、パター
ニングによりセルのフローティングゲート電極にされ、
周辺回路部１３には形成されない。なお、図中、メモリ
セル部１２と周辺回路部１３は隣接するが、実際は基板
上の離れた位置にそれぞれ形成される。
第１のゲート配線層１７が形成される。この第１のゲー
ト配線層１７は、例えばポリシリコン層であり、タング
ステン等の高融点金属のシリサイドが用いられるもので
あっても良い。この第１のゲート配線層１７は、パター
ニングによりセルのフローティングゲート電極にされ、
周辺回路部１３には形成されない。なお、図中、メモリ
セル部１２と周辺回路部１３は隣接するが、実際は基板
上の離れた位置にそれぞれ形成される。
【００１５】その第１のゲート配線層１７は薄い絶縁膜
１８に被覆され、さらにメモリセル部１２と周辺回路部
１３の全面を覆うように、第２層目のポリシリコン層等
からなる第２のゲート配線層１９が形成される。従って
、メモリセル部１２では、第１のゲート配線層１７上に
第２のゲート配線層１９が積層されたことになる。続い
て、図１に示すように、ゲート電極をパターニングする
ためのレジスト層が第２のゲート配線層１９上に塗布さ
れて、そのレジスト層が所要の電極パターンに選択露光
・現像され、レジストパターン２０ａ，２０ｂが第２の
ゲート配線層１９上に形成される。レイアウト上、レジ
ストパターン２０ａ，２０ｂは活性領域上からフィール
ド酸化膜１４上に延在されるパターンとされる。
１８に被覆され、さらにメモリセル部１２と周辺回路部
１３の全面を覆うように、第２層目のポリシリコン層等
からなる第２のゲート配線層１９が形成される。従って
、メモリセル部１２では、第１のゲート配線層１７上に
第２のゲート配線層１９が積層されたことになる。続い
て、図１に示すように、ゲート電極をパターニングする
ためのレジスト層が第２のゲート配線層１９上に塗布さ
れて、そのレジスト層が所要の電極パターンに選択露光
・現像され、レジストパターン２０ａ，２０ｂが第２の
ゲート配線層１９上に形成される。レイアウト上、レジ
ストパターン２０ａ，２０ｂは活性領域上からフィール
ド酸化膜１４上に延在されるパターンとされる。
【００１６】次に、そのレジストパターン２０ａ，２０
ｂをマスクとして、第２のゲート配線層１９のパターニ
ングを行う。このパターニングの際は、ＲＩＥ法等の異
方性エッチングが行われる。このパターニングにより、
メモリセル部１２では第２のゲート配線層１９が切断さ
れてコントロールゲート電極１９ａが形成され、周辺回
路部１３では第２のゲート配線層１９が切断されて通常
のＭＯＳトランジスタのゲート電極１９ｂが形成される
。メモリセル部１２では、コントロールゲート電極１９
ａが形成され、その下部の絶縁膜１８が露出したところ
でエッチングが停止する。周辺回路部１３では、基板表
面のゲート絶縁膜１６が露出したところでエッチングが
停止する。この第２のゲート配線層のエッチングの後、
レジストパターン２０ａ，２０ｂを残存させたまま、図
２に示すように、周辺回路部１３側にレジスト層２１を
形成する。レジスト層２１は周辺回路部１３をマスクす
るための膜であり、メモリセル部１２側は開口される。 レジスト層２１はレジストパターン２０ｂ上に重なるよ
うに形成される。
ｂをマスクとして、第２のゲート配線層１９のパターニ
ングを行う。このパターニングの際は、ＲＩＥ法等の異
方性エッチングが行われる。このパターニングにより、
メモリセル部１２では第２のゲート配線層１９が切断さ
れてコントロールゲート電極１９ａが形成され、周辺回
路部１３では第２のゲート配線層１９が切断されて通常
のＭＯＳトランジスタのゲート電極１９ｂが形成される
。メモリセル部１２では、コントロールゲート電極１９
ａが形成され、その下部の絶縁膜１８が露出したところ
でエッチングが停止する。周辺回路部１３では、基板表
面のゲート絶縁膜１６が露出したところでエッチングが
停止する。この第２のゲート配線層のエッチングの後、
レジストパターン２０ａ，２０ｂを残存させたまま、図
２に示すように、周辺回路部１３側にレジスト層２１を
形成する。レジスト層２１は周辺回路部１３をマスクす
るための膜であり、メモリセル部１２側は開口される。 レジスト層２１はレジストパターン２０ｂ上に重なるよ
うに形成される。
【００１７】次に、図３に示すように、フローティング
ゲート電極１７ａをセルフアラインで得るためのエッチ
ングを行う。すなわち、レジストパターン２０ａ及びレ
ジスト層２１をマスクとして用いてエッチングを行い、
メモリセル部１２の不要な絶縁膜１８及び第１のゲート
配線層１７を除去する。レジスト層２１がマスクとなる
ため、周辺回路部１３はエッチングされることがなく、
レジストパターン２０ａによって、フローティングゲー
ト電極１７ａはコントロールゲート電極１９ａの下部に
セルフアラインで形成される。
ゲート電極１７ａをセルフアラインで得るためのエッチ
ングを行う。すなわち、レジストパターン２０ａ及びレ
ジスト層２１をマスクとして用いてエッチングを行い、
メモリセル部１２の不要な絶縁膜１８及び第１のゲート
配線層１７を除去する。レジスト層２１がマスクとなる
ため、周辺回路部１３はエッチングされることがなく、
レジストパターン２０ａによって、フローティングゲー
ト電極１７ａはコントロールゲート電極１９ａの下部に
セルフアラインで形成される。
【００１８】メモリセル部１２にフローティングゲート
電極１７ａとコントロールゲート電極１９ａをセルフア
ラインで形成した後、図４に示すように、そのゲート形
成に用いたレジストパターン２０ａ及びレジスト層２１
を残存させたまま、セルのソース側のフィールド酸化膜
１４のみが露出するパターンのレジスト層２２を形成す
る。このレジスト層２２は、周辺回路部１３にも形成さ
れるが、レジスト層２１が被覆している部分には形成し
なくとも良い。セルのソース側のフィールド酸化膜１４
の除去は、ゲート電極とセルフアラインでシリコン酸化
膜を除去することにより行われる。従って、レジスト層
２２の開口部の端部２３は、ゲート電極上となるが、本
実施例では、特にレジストパターン２０ａ上となる。こ
のようなレジスト層２２をマスクとして、シリコン酸化
膜の選択的なエッチングを行う。このエッチングにより
シリコン酸化膜からなるセルのソース側のフィールド酸
化膜１４が除去され、フィールド酸化膜１４の底部のシ
リコン基板１０の表面が露出する。このエッチングの際
、レジスト層２２が仮に位置ずれした場合でも、コント
ロールゲート電極１９ａ上は確実にレジストパターン２
０ａに覆われているため、コントロールゲート電極１９
ａがエッチングされるようなことはない。
電極１７ａとコントロールゲート電極１９ａをセルフア
ラインで形成した後、図４に示すように、そのゲート形
成に用いたレジストパターン２０ａ及びレジスト層２１
を残存させたまま、セルのソース側のフィールド酸化膜
１４のみが露出するパターンのレジスト層２２を形成す
る。このレジスト層２２は、周辺回路部１３にも形成さ
れるが、レジスト層２１が被覆している部分には形成し
なくとも良い。セルのソース側のフィールド酸化膜１４
の除去は、ゲート電極とセルフアラインでシリコン酸化
膜を除去することにより行われる。従って、レジスト層
２２の開口部の端部２３は、ゲート電極上となるが、本
実施例では、特にレジストパターン２０ａ上となる。こ
のようなレジスト層２２をマスクとして、シリコン酸化
膜の選択的なエッチングを行う。このエッチングにより
シリコン酸化膜からなるセルのソース側のフィールド酸
化膜１４が除去され、フィールド酸化膜１４の底部のシ
リコン基板１０の表面が露出する。このエッチングの際
、レジスト層２２が仮に位置ずれした場合でも、コント
ロールゲート電極１９ａ上は確実にレジストパターン２
０ａに覆われているため、コントロールゲート電極１９
ａがエッチングされるようなことはない。
【００１９】次に、レジスト層２２、レジスト層２１及
びレジストパターン２０ａ，２０ｂが基板上から除去さ
れ、さらに図５に示すように、コントロールゲート電極
１９ａ及びフローティングゲート電極１７ａ、ゲート電
極１９ｂをマスクとして活性領域にｎ型の不純物が打ち
込まれる。この時、セルのソース側のフィールド酸化膜
１４が除去された領域にも不純物が打ち込まれ、結果と
して接地線の低抵抗化がなされる。この時周辺回路部１
３には、ｎＭＯＳトランジスタを形成するためのｎ型の
不純物が導入されるが、周辺回路部１３をＣＭＯＳ構造
とする場合、ｐＭＯＳトランジスタが形成される部分を
覆うレジスト層２３が形成され、レジスト層２３の除去
後、ｐ型の不純物が導入されてｐＭＯＳトランジスタが
形成される。図５では、メモリセル部１２のソース側の
フィールド酸化膜１４が除去されていないが、これは図
５は図４とは異なる断面を示しているためである。
びレジストパターン２０ａ，２０ｂが基板上から除去さ
れ、さらに図５に示すように、コントロールゲート電極
１９ａ及びフローティングゲート電極１７ａ、ゲート電
極１９ｂをマスクとして活性領域にｎ型の不純物が打ち
込まれる。この時、セルのソース側のフィールド酸化膜
１４が除去された領域にも不純物が打ち込まれ、結果と
して接地線の低抵抗化がなされる。この時周辺回路部１
３には、ｎＭＯＳトランジスタを形成するためのｎ型の
不純物が導入されるが、周辺回路部１３をＣＭＯＳ構造
とする場合、ｐＭＯＳトランジスタが形成される部分を
覆うレジスト層２３が形成され、レジスト層２３の除去
後、ｐ型の不純物が導入されてｐＭＯＳトランジスタが
形成される。図５では、メモリセル部１２のソース側の
フィールド酸化膜１４が除去されていないが、これは図
５は図４とは異なる断面を示しているためである。
【００２０】図６に示すように、不純物の打ち込まれた
領域がアニールされて、ソース・ドレイン領域２４が形
成される。また、フローティングゲート電極１７ａの側
壁やコントロールゲート電極１９ａの側壁及び上面、及
び周辺回路部１３のゲート電極１９ｂの側壁及び上面を
覆うように、絶縁膜２５が形成され、さらに全面を覆う
ように層間絶縁膜２６が形成される。
領域がアニールされて、ソース・ドレイン領域２４が形
成される。また、フローティングゲート電極１７ａの側
壁やコントロールゲート電極１９ａの側壁及び上面、及
び周辺回路部１３のゲート電極１９ｂの側壁及び上面を
覆うように、絶縁膜２５が形成され、さらに全面を覆う
ように層間絶縁膜２６が形成される。
【００２１】以下、通常の工程に従って、層間絶縁膜２
６を開口したコンタクトホールの形成工程や、配線形成
工程等を経て所要の不揮発性メモリが完成する。
６を開口したコンタクトホールの形成工程や、配線形成
工程等を経て所要の不揮発性メモリが完成する。
【００２２】上述のように、本実施例の不揮発性メモリ
の製造方法では、セルのソース側のフィールド酸化膜１
４のエッチングの際に、コントロールゲート電極１９ａ
及びフローティングゲート電極１７ａのパターニングに
用いたレジストパターン２０ａが残されて、そのレジス
トパターン２０ａがソース側のフィールド酸化膜１４の
除去用のマスクの一部として機能し得るため、コントロ
ールゲート電極１９ａがエッチングされてしまうような
ことがない。従って、ゲート電極の高抵抗化が防止され
ることになり、特に、ポリシリコン層等からなるゲート
電極のシリサイド化を図る場合に有効である。
の製造方法では、セルのソース側のフィールド酸化膜１
４のエッチングの際に、コントロールゲート電極１９ａ
及びフローティングゲート電極１７ａのパターニングに
用いたレジストパターン２０ａが残されて、そのレジス
トパターン２０ａがソース側のフィールド酸化膜１４の
除去用のマスクの一部として機能し得るため、コントロ
ールゲート電極１９ａがエッチングされてしまうような
ことがない。従って、ゲート電極の高抵抗化が防止され
ることになり、特に、ポリシリコン層等からなるゲート
電極のシリサイド化を図る場合に有効である。
【００２３】
【発明の効果】本発明の不揮発性メモリの製造方法は、
上述のように、メモリセルのソース側の素子分離領域の
エッチングの際に、ゲート電極をパターニングするため
のレジスト層が残される。このためソース側の素子分離
領域のエッチングに伴ってゲート電極の一部がエッチン
グされてしまうような弊害が防止され、ゲート電極の高
抵抗化が防止されることになる。
上述のように、メモリセルのソース側の素子分離領域の
エッチングの際に、ゲート電極をパターニングするため
のレジスト層が残される。このためソース側の素子分離
領域のエッチングに伴ってゲート電極の一部がエッチン
グされてしまうような弊害が防止され、ゲート電極の高
抵抗化が防止されることになる。
【図１】本発明の不揮発性メモリの製造方法の一例にお
ける各ゲート配線層の形成工程を示す工程断面図
ける各ゲート配線層の形成工程を示す工程断面図
【図２
】上記一例におけるコントロールゲート電極等の形成工
程を示す工程断面図
】上記一例におけるコントロールゲート電極等の形成工
程を示す工程断面図
【図３】上記一例におけるフローティングゲート電極等
の形成工程を示す工程断面図
の形成工程を示す工程断面図
【図４】上記一例におけるセルのソース側のフィールド
酸化膜の除去工程を示す工程断面図
酸化膜の除去工程を示す工程断面図
【図５】上記一例におけるイオン注入工程を示す工程断
面図
面図
【図６】上記一例におけるソース・ドレイン領域のアニ
ール及び層間絶縁膜の形成等の工程を示す工程断面図
ール及び層間絶縁膜の形成等の工程を示す工程断面図
【
図７】従来の不揮発性メモリの製造方法の一例における
フローティングゲート電極の形成工程を示す工程断面図
図７】従来の不揮発性メモリの製造方法の一例における
フローティングゲート電極の形成工程を示す工程断面図
【図８】上記従来の一例におけるセルのソース側のフィ
ールド酸化膜の除去工程を示す工程断面図
ールド酸化膜の除去工程を示す工程断面図
【図９】上記
従来の一例におけるイオン注入工程を示す工程断面図
従来の一例におけるイオン注入工程を示す工程断面図
Claims (1)
- 【請求項１】 ゲート電極上に該ゲート電極を加工す
るためのレジストパターンを残したままメモリセルのソ
ース側の素子分離領域をエッチングすることを特徴とす
る不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060910A JPH04257255A (ja) | 1991-02-08 | 1991-02-08 | 不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060910A JPH04257255A (ja) | 1991-02-08 | 1991-02-08 | 不揮発性メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04257255A true JPH04257255A (ja) | 1992-09-11 |
Family
ID=13156005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3060910A Pending JPH04257255A (ja) | 1991-02-08 | 1991-02-08 | 不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04257255A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753222B2 (en) | 2001-10-30 | 2004-06-22 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device |
-
1991
- 1991-02-08 JP JP3060910A patent/JPH04257255A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753222B2 (en) | 2001-10-30 | 2004-06-22 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device |
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