JP2003197781A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】例えばNAND型フラッシュメモリにおいて、周辺
回路トランジスタのチャネル部に所望の不純物プロファ
イルを実現する。 【解決手段】例えばNAND型フラッシュメモリにおいて、
周辺回路トランジスタは、ゲート絶縁膜となる第１の絶
縁膜2 上に形成された第１の電極層3 と、第１の電極層
上および素子分離領域上に形成され、第１の電極層の一
部の表面を露出する開口部を有する第２の絶縁膜6 と、
第２の絶縁膜上に形成された第２の電極層8と、素子領
域のチャネル領域に開口部、第１の電極層および第１の
絶縁膜を介して不純物イオンが注入されることにより形
成されたイオン打ち込み領域20と、素子領域の表面でチ
ャネル領域を挟む位置に形成されたドレイン・ソース領
域12とを具備し、開口部の数、面積、位置の少なくとも
１つが互いに異なる２つのトランジスタが含まれてい
る。
回路トランジスタのチャネル部に所望の不純物プロファ
イルを実現する。 【解決手段】例えばNAND型フラッシュメモリにおいて、
周辺回路トランジスタは、ゲート絶縁膜となる第１の絶
縁膜2 上に形成された第１の電極層3 と、第１の電極層
上および素子分離領域上に形成され、第１の電極層の一
部の表面を露出する開口部を有する第２の絶縁膜6 と、
第２の絶縁膜上に形成された第２の電極層8と、素子領
域のチャネル領域に開口部、第１の電極層および第１の
絶縁膜を介して不純物イオンが注入されることにより形
成されたイオン打ち込み領域20と、素子領域の表面でチ
ャネル領域を挟む位置に形成されたドレイン・ソース領
域12とを具備し、開口部の数、面積、位置の少なくとも
１つが互いに異なる２つのトランジスタが含まれてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に浮遊ゲートを有する不揮発性
メモリにおける周辺回路領域のトランジスタ（周辺回路
トランジスタ）のゲート構造とその形成方法に関するも
ので、例えばNAND型フラッシュメモリに使用されるもの
である。
その製造方法に係り、特に浮遊ゲートを有する不揮発性
メモリにおける周辺回路領域のトランジスタ（周辺回路
トランジスタ）のゲート構造とその形成方法に関するも
ので、例えばNAND型フラッシュメモリに使用されるもの
である。
【０００２】
【従来の技術】浮遊ゲートと制御ゲートとを有するメモ
リトランジスタと、メモリトランジスタに近接して配置
された選択トランジスタと、メモリトランジスタおよび
選択トランジスタを駆動する周辺回路とを、同一チップ
上に備えたフラッシュメモリがある。代表的なフラッシ
ュメモリとしては、NAND型フラッシュメモリと呼ばれる
ものがある。このNAND型フラッシュメモリは、複数個の
メモリトランジスタが直列に接続され、両端部のメモリ
トランジスタに近接させて選択トランジスタが配置さ
れ、メモリトランジスタや選択トランジスタを駆動する
周辺回路トランジスタが搭載されている。尚、メモリト
ランジスタを設けた領域をメモリセルアレイ領域と呼
び、選択トランジスタを設けた領域を選択ゲート領域と
呼び、周辺回路トランジスタを設けた領域を周辺回路領
域と呼ぶ。
リトランジスタと、メモリトランジスタに近接して配置
された選択トランジスタと、メモリトランジスタおよび
選択トランジスタを駆動する周辺回路とを、同一チップ
上に備えたフラッシュメモリがある。代表的なフラッシ
ュメモリとしては、NAND型フラッシュメモリと呼ばれる
ものがある。このNAND型フラッシュメモリは、複数個の
メモリトランジスタが直列に接続され、両端部のメモリ
トランジスタに近接させて選択トランジスタが配置さ
れ、メモリトランジスタや選択トランジスタを駆動する
周辺回路トランジスタが搭載されている。尚、メモリト
ランジスタを設けた領域をメモリセルアレイ領域と呼
び、選択トランジスタを設けた領域を選択ゲート領域と
呼び、周辺回路トランジスタを設けた領域を周辺回路領
域と呼ぶ。
【０００３】従来のNAND型フラッシュメモリの製造方法
として、例えば"S.Aritome, et al,IEDM (1994) pp61-6
4" 、あるいは、"Y.Takeuchi, et al.,1998 VLSI Symp.
OnVLSI Technology,(1998),pp102-103"に示されるメモ
リセル構造および製造方法が知られている。これは、メ
モリセル間の素子分離領域であるSTI(Shallow Trench I
solation）を、メモリセルの浮遊ゲートに対して自己整
合的な構造（SA-STI構造）となるように製作し、高密度
且つ微細なメモリセルを実現するものである。なお、選
択ゲート領域と周辺回路領域の少なくとも一部分には、
メモリセルアレイ領域と同様に、浮遊ゲートと制御ゲー
トとからなる二層のゲート電極層が存在する。この際、
選択トランジスタと周辺回路トランジスタは、二層のゲ
ート電極層を電気的に接続する必要がある。
として、例えば"S.Aritome, et al,IEDM (1994) pp61-6
4" 、あるいは、"Y.Takeuchi, et al.,1998 VLSI Symp.
OnVLSI Technology,(1998),pp102-103"に示されるメモ
リセル構造および製造方法が知られている。これは、メ
モリセル間の素子分離領域であるSTI(Shallow Trench I
solation）を、メモリセルの浮遊ゲートに対して自己整
合的な構造（SA-STI構造）となるように製作し、高密度
且つ微細なメモリセルを実現するものである。なお、選
択ゲート領域と周辺回路領域の少なくとも一部分には、
メモリセルアレイ領域と同様に、浮遊ゲートと制御ゲー
トとからなる二層のゲート電極層が存在する。この際、
選択トランジスタと周辺回路トランジスタは、二層のゲ
ート電極層を電気的に接続する必要がある。
【０００４】前記SA-STI構造を実現する際、ゲート酸化
膜および浮遊ゲート電極（ポリシリコン膜）を形成した
後にSTI を形成する。この場合に、メモリセルおよび周
辺制御系に用いられるトランジスタの閾値電圧は、ゲー
ト酸化膜の形成前にトランジスタのチャネル部に不純物
イオンを注入することで制御している。
膜および浮遊ゲート電極（ポリシリコン膜）を形成した
後にSTI を形成する。この場合に、メモリセルおよび周
辺制御系に用いられるトランジスタの閾値電圧は、ゲー
ト酸化膜の形成前にトランジスタのチャネル部に不純物
イオンを注入することで制御している。
【０００５】この製造方法においては、チャネル部に不
純物イオンを注入した後、ゲート絶縁膜の形成やその後
のSTI 形成工程を通じての熱工程により、前述のチャネ
ル部に注入されている不純物イオンが熱拡散され活性化
される。この際、周辺制御系のトランジスタのチャネル
制御においては、上記熱工程で不純物イオンが十分に拡
散されるので、チャネルの制御が困難になり、トランジ
スタのチャネル長の微細化を阻害する原因となってい
た。
純物イオンを注入した後、ゲート絶縁膜の形成やその後
のSTI 形成工程を通じての熱工程により、前述のチャネ
ル部に注入されている不純物イオンが熱拡散され活性化
される。この際、周辺制御系のトランジスタのチャネル
制御においては、上記熱工程で不純物イオンが十分に拡
散されるので、チャネルの制御が困難になり、トランジ
スタのチャネル長の微細化を阻害する原因となってい
た。
【０００６】この対策の一つとして、例えば特願2000-1
91589では、ゲート酸化膜を形成し、素子分離領域STI
を形成した後、ゲート酸化膜および浮遊ゲートを通して
チャネル部に不純物イオンを注入する製造方法が提案さ
れている。
91589では、ゲート酸化膜を形成し、素子分離領域STI
を形成した後、ゲート酸化膜および浮遊ゲートを通して
チャネル部に不純物イオンを注入する製造方法が提案さ
れている。
【０００７】この方法によれば、素子分離形成工程での
熱工程の影響を受けずに、トランジスタのチャネル領域
の不純物分布を急峻なプロファイルとして制御し、トラ
ンジスタのチャネル長の微細化に対応した制御性を確保
することが可能になる。
熱工程の影響を受けずに、トランジスタのチャネル領域
の不純物分布を急峻なプロファイルとして制御し、トラ
ンジスタのチャネル長の微細化に対応した制御性を確保
することが可能になる。
【０００８】しかし、この製造方法では、メモリセルト
ランジスタに対してもそのゲート絶縁膜を通してチャネ
ル部に不純物イオンを注入することとなり、特に浮遊ゲ
ートを持つ不揮発性メモリの特性劣化を免れないことが
懸念される。
ランジスタに対してもそのゲート絶縁膜を通してチャネ
ル部に不純物イオンを注入することとなり、特に浮遊ゲ
ートを持つ不揮発性メモリの特性劣化を免れないことが
懸念される。
【０００９】即ち、イオン注入によりゲート絶縁膜が劣
化した場合に、周辺制御系トランジスタでは問題になら
ない場合であっても、メモリセルトランジスタとして
は、データ書込み消去特性やデータ保持特性が劣化して
しまう可能性がある。
化した場合に、周辺制御系トランジスタでは問題になら
ない場合であっても、メモリセルトランジスタとして
は、データ書込み消去特性やデータ保持特性が劣化して
しまう可能性がある。
【００１０】また、メモリセル内にはメモリセルトラン
ジスタとそのメモリセルの選択トランジスタが高密度に
配置されており、前記メモリセルの劣化を伴わないよう
に、選択トランジスタに対してのみゲート絶縁膜を通し
てイオンを注入することによりチャネル領域を形成する
ためには、非常に微細なパターンを形成するリソグラフ
ィ技術でイオン注入用のマスク層を形成しなければなら
ず、工程コストの増大を招き、微細化によるチップの製
造コストの低減と相容れない方向である。
ジスタとそのメモリセルの選択トランジスタが高密度に
配置されており、前記メモリセルの劣化を伴わないよう
に、選択トランジスタに対してのみゲート絶縁膜を通し
てイオンを注入することによりチャネル領域を形成する
ためには、非常に微細なパターンを形成するリソグラフ
ィ技術でイオン注入用のマスク層を形成しなければなら
ず、工程コストの増大を招き、微細化によるチップの製
造コストの低減と相容れない方向である。
【００１１】このような問題の解決方法が特願2000-023
973により提案されている。この提案は、主にNAND型フ
ラッシュメモリにおいて、選択ゲートの一方の側面のみ
を露出させるリソグラフィにおいて、選択ゲートの一方
以外とメモリセル部をマスクして、選択ゲートの不純物
拡散層領域に斜めにイオン注入する。これにより、メモ
リセルと選択ゲートで同一のチャネル不純物濃度であっ
ても、選択ゲートの制御性を向上することが可能にな
る。
973により提案されている。この提案は、主にNAND型フ
ラッシュメモリにおいて、選択ゲートの一方の側面のみ
を露出させるリソグラフィにおいて、選択ゲートの一方
以外とメモリセル部をマスクして、選択ゲートの不純物
拡散層領域に斜めにイオン注入する。これにより、メモ
リセルと選択ゲートで同一のチャネル不純物濃度であっ
ても、選択ゲートの制御性を向上することが可能にな
る。
【００１２】しかし、この提案は、NAND型フラッシュメ
モリのように選択ゲートとメモリセルが規則的に配置さ
れた場合のみ有効であり、任意のセル構造に対して、あ
るいは選択ゲート間距離とゲート電極の積層構造の関係
が斜めイオン注入するための幾何学的条件を満たしてい
ることなどの制約を受ける。
モリのように選択ゲートとメモリセルが規則的に配置さ
れた場合のみ有効であり、任意のセル構造に対して、あ
るいは選択ゲート間距離とゲート電極の積層構造の関係
が斜めイオン注入するための幾何学的条件を満たしてい
ることなどの制約を受ける。
【００１３】一方、本願出願人の出願に係る特願2001-2
72224では、浮遊ゲートと制御ゲートを分離しているゲ
ート間絶縁膜を除去する製造方法が提案されている。こ
の提案の方法は、周辺制御系ゲート電極およびメモリセ
ル内の選択ゲート電極に適用される。上記提案は、浮遊
ゲート電極にコンタクトを取るための製造方法に関する
ものであるが、製造工程の途中で、トランジスタの制御
ゲート電極の一部分が開口された時点で、本願出願人の
出願に係る特願2001-158066に示される製造方法を実施
することにより、浮遊ゲートを通してチャネル部のみに
イオン注入することが可能である。
72224では、浮遊ゲートと制御ゲートを分離しているゲ
ート間絶縁膜を除去する製造方法が提案されている。こ
の提案の方法は、周辺制御系ゲート電極およびメモリセ
ル内の選択ゲート電極に適用される。上記提案は、浮遊
ゲート電極にコンタクトを取るための製造方法に関する
ものであるが、製造工程の途中で、トランジスタの制御
ゲート電極の一部分が開口された時点で、本願出願人の
出願に係る特願2001-158066に示される製造方法を実施
することにより、浮遊ゲートを通してチャネル部のみに
イオン注入することが可能である。
【００１４】しかし、上記特願2001-158066に示される
製造方法は、メモリセル領域の選択トランジスタに限定
したものであり、周辺回路領域のトランジスタに制限を
設けるものではない。
製造方法は、メモリセル領域の選択トランジスタに限定
したものであり、周辺回路領域のトランジスタに制限を
設けるものではない。
【００１５】したがって、上記特願2001-158066に示さ
れる製造方法により、メモリセル内の選択トランジスタ
のチャネル部に不純物をイオン注入すると、同時に、意
図しないが、周辺回路トランジスタのチャネル部にも不
純物イオンが注入される。これにより、周辺回路トラン
ジスタのチャンネル領域の不純物濃度が変わり、所望の
プロファイル制御が困難になる要因となる。
れる製造方法により、メモリセル内の選択トランジスタ
のチャネル部に不純物をイオン注入すると、同時に、意
図しないが、周辺回路トランジスタのチャネル部にも不
純物イオンが注入される。これにより、周辺回路トラン
ジスタのチャンネル領域の不純物濃度が変わり、所望の
プロファイル制御が困難になる要因となる。
【００１６】
【発明が解決しようとする課題】上記したようにNAND型
フラッシュメモリの周辺回路トランジスタの製造に際し
て、ゲート間絶縁膜を除去した開口部を通して選択トラ
ンジスタのチャネル部に不純物をイオン注入する方法を
採用した際に、周辺回路トランジスタのチャンネル領域
の所望のプロファイル制御が困難になるという問題があ
った。
フラッシュメモリの周辺回路トランジスタの製造に際し
て、ゲート間絶縁膜を除去した開口部を通して選択トラ
ンジスタのチャネル部に不純物をイオン注入する方法を
採用した際に、周辺回路トランジスタのチャンネル領域
の所望のプロファイル制御が困難になるという問題があ
った。
【００１７】本発明は上記の問題点を解決すべくなされ
たもので、浮遊ゲートと制御ゲートを有する不揮発性メ
モリセルトランジスタのアレイを有するセルアレイ領域
とその周辺回路領域を備えた半導体装置において、周辺
回路トランジスタのチャネル部に所望の不純物プロファ
イルを実現し得る半導体装置を提供することを目的とす
る。
たもので、浮遊ゲートと制御ゲートを有する不揮発性メ
モリセルトランジスタのアレイを有するセルアレイ領域
とその周辺回路領域を備えた半導体装置において、周辺
回路トランジスタのチャネル部に所望の不純物プロファ
イルを実現し得る半導体装置を提供することを目的とす
る。
【００１８】また、本発明は、浮遊ゲートと制御ゲート
を有する不揮発性メモリセルトランジスタのアレイを有
するセルアレイ領域とその周辺回路領域を備えた半導体
装置において、周辺回路トランジスタの第１層のゲート
電極上の絶縁膜の開口部を通してチャネル部に自己整合
的に不純物をイオン注入することにより、開口部の面積
に応じて閾値電圧が互いに異なる周辺回路トランジスタ
を実現し得る半導体装置を提供することにある。
を有する不揮発性メモリセルトランジスタのアレイを有
するセルアレイ領域とその周辺回路領域を備えた半導体
装置において、周辺回路トランジスタの第１層のゲート
電極上の絶縁膜の開口部を通してチャネル部に自己整合
的に不純物をイオン注入することにより、開口部の面積
に応じて閾値電圧が互いに異なる周辺回路トランジスタ
を実現し得る半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】本発明の半導体装置は、
浮遊ゲートと制御ゲートを有する不揮発性メモリセルト
ランジスタのアレイを有するセルアレイ領域とその周辺
回路領域を備えた半導体装置であって、前記周辺回路領
域は、半導体基板内で素子分離領域により分離された素
子領域上に形成されたゲート絶縁膜用の第１の絶縁膜
と、前記第１の絶縁膜上に形成された第１の電極層と、
前記第１の電極層上および素子分離領域上に形成され、
前記第１の電極層の一部の表面を露出する少なくとも１
つの開口部を有する第２の絶縁膜と、前記第２の絶縁膜
上に形成された第２の電極層と、前記第２の電極層上お
よび前記第１の電極層の露出表面上に形成され、前記開
口部を介して前記第２の電極層および第１の電極層と電
気的に接続されてゲート電極となる第３の電極層と、前
記素子領域の表面で前記第１の電極層の下方のチャネル
領域に前記開口部、第１の電極層および第１の絶縁膜を
介して不純物イオンが注入されることにより形成された
少なくとも１つのイオン打ち込み領域と、前記素子領域
の表面で前記チャネル領域を挟む位置に形成されたドレ
イン領域およびソース領域とを具備するトランジスタが
複数存在し、かつ、該複数のトランジスタには、前記開
口部の数、面積、位置の少なくとも１つが互いに異なる
第１のトランジスタおよび第２のトランジスタが含まれ
ていることを特徴とする。
浮遊ゲートと制御ゲートを有する不揮発性メモリセルト
ランジスタのアレイを有するセルアレイ領域とその周辺
回路領域を備えた半導体装置であって、前記周辺回路領
域は、半導体基板内で素子分離領域により分離された素
子領域上に形成されたゲート絶縁膜用の第１の絶縁膜
と、前記第１の絶縁膜上に形成された第１の電極層と、
前記第１の電極層上および素子分離領域上に形成され、
前記第１の電極層の一部の表面を露出する少なくとも１
つの開口部を有する第２の絶縁膜と、前記第２の絶縁膜
上に形成された第２の電極層と、前記第２の電極層上お
よび前記第１の電極層の露出表面上に形成され、前記開
口部を介して前記第２の電極層および第１の電極層と電
気的に接続されてゲート電極となる第３の電極層と、前
記素子領域の表面で前記第１の電極層の下方のチャネル
領域に前記開口部、第１の電極層および第１の絶縁膜を
介して不純物イオンが注入されることにより形成された
少なくとも１つのイオン打ち込み領域と、前記素子領域
の表面で前記チャネル領域を挟む位置に形成されたドレ
イン領域およびソース領域とを具備するトランジスタが
複数存在し、かつ、該複数のトランジスタには、前記開
口部の数、面積、位置の少なくとも１つが互いに異なる
第１のトランジスタおよび第２のトランジスタが含まれ
ていることを特徴とする。
【００２０】本発明の第１の半導体装置の製造方法は、
浮遊ゲートと制御ゲートを有する不揮発性メモリセルト
ランジスタのアレイを有するセルアレイ領域とその周辺
回路領域を備えた半導体装置であって、前記周辺回路領
域は、半導体基板内で素子分離領域により分離された素
子領域上に形成されたゲート絶縁膜用の第１の絶縁膜
と、前記第１の絶縁膜上に形成された第１の電極層と、
前記第１の電極層上および素子分離領域上に形成され、
前記第１の電極層の一部の表面を露出する少なくとも１
つの開口部を有する第２の絶縁膜と、前記第２の絶縁膜
上に形成された第２の電極層と、前記第２の電極層上お
よび前記第１の電極層の露出表面上に形成され、前記開
口部を介して前記第２の電極層および第１の電極層と電
気的に接続されてゲート電極となる第３の電極層と、前
記素子領域の表面で前記第１の電極層の下方のチャネル
領域に前記開口部、第１の電極層および第１の絶縁膜を
介して不純物イオンが注入されることにより形成された
少なくとも１つのイオン打ち込み領域と、前記素子領域
の表面で前記チャネル領域を挟む位置に形成されたドレ
イン領域およびソース領域とを具備するトランジスタが
複数存在し、かつ、該複数のトランジスタには、前記開
口部の数、面積、形状、位置の少なくとも１つが互いに
異なる２つのトランジスタが含まれている半導体装置を
製造する際、前記第２の絶縁膜および第２の電極層を形
成した後に、前記第２の電極層および第２の絶縁膜の一
部を除去して前記第１の電極層の一部の表面を露出させ
るように開口部を形成する工程と、前記開口部を通して
前記チャネル領域に不純物イオンを注入して前記イオン
打ち込み領域を形成する工程とを具備することを特徴と
する。
浮遊ゲートと制御ゲートを有する不揮発性メモリセルト
ランジスタのアレイを有するセルアレイ領域とその周辺
回路領域を備えた半導体装置であって、前記周辺回路領
域は、半導体基板内で素子分離領域により分離された素
子領域上に形成されたゲート絶縁膜用の第１の絶縁膜
と、前記第１の絶縁膜上に形成された第１の電極層と、
前記第１の電極層上および素子分離領域上に形成され、
前記第１の電極層の一部の表面を露出する少なくとも１
つの開口部を有する第２の絶縁膜と、前記第２の絶縁膜
上に形成された第２の電極層と、前記第２の電極層上お
よび前記第１の電極層の露出表面上に形成され、前記開
口部を介して前記第２の電極層および第１の電極層と電
気的に接続されてゲート電極となる第３の電極層と、前
記素子領域の表面で前記第１の電極層の下方のチャネル
領域に前記開口部、第１の電極層および第１の絶縁膜を
介して不純物イオンが注入されることにより形成された
少なくとも１つのイオン打ち込み領域と、前記素子領域
の表面で前記チャネル領域を挟む位置に形成されたドレ
イン領域およびソース領域とを具備するトランジスタが
複数存在し、かつ、該複数のトランジスタには、前記開
口部の数、面積、形状、位置の少なくとも１つが互いに
異なる２つのトランジスタが含まれている半導体装置を
製造する際、前記第２の絶縁膜および第２の電極層を形
成した後に、前記第２の電極層および第２の絶縁膜の一
部を除去して前記第１の電極層の一部の表面を露出させ
るように開口部を形成する工程と、前記開口部を通して
前記チャネル領域に不純物イオンを注入して前記イオン
打ち込み領域を形成する工程とを具備することを特徴と
する。
【００２１】本発明の第２の半導体装置の製造方法は、
浮遊ゲートと制御ゲートを有する不揮発性メモリセルト
ランジスタのアレイを有するセルアレイ領域とその周辺
回路領域を備えた半導体装置であって、前記周辺回路領
域は、半導体基板内で素子分離領域により分離された素
子領域上に形成されたゲート絶縁膜用の第１の絶縁膜
と、前記第１の絶縁膜上に形成された第１の電極層と、
前記第１の電極層上および素子分離領域上に形成され、
前記第１の電極層の一部の表面を露出する少なくとも１
つの開口部を有する第２の絶縁膜と、前記第２の絶縁膜
上に形成された第２の電極層と、前記第２の電極層上お
よび前記第１の電極層の露出表面上に形成され、前記開
口部を介して前記第２の電極層および第１の電極層と電
気的に接続されてゲート電極となる第３の電極層と、前
記素子領域の表面で前記第１の電極層の下方のチャネル
領域に前記開口部、第１の電極層および第１の絶縁膜を
介して不純物イオンが注入されることにより形成された
少なくとも１つのイオン打ち込み領域と、前記素子領域
の表面で前記チャネル領域を挟む位置に形成されたドレ
イン領域およびソース領域とを具備するトランジスタが
複数存在し、かつ、該複数のトランジスタには、前記開
口部の数、面積、形状、位置の少なくとも１つが互いに
異なる２つのトランジスタが含まれている半導体装置を
製造する際、前記第２の絶縁膜および第２の電極層を形
成した後に、前記第２の電極層および第２の絶縁膜の一
部を除去して前記第１の電極層の一部の表面を露出させ
るように開口部を形成すると同時に、前記第２の電極層
および第２の絶縁膜の一部を除去して前記素子分離領域
の一部の表面を露出させるように開口部を形成する工程
と、前記各開口部を通して第１の不純物イオンを注入し
て前記素子分離領域下にチャネルストッパ領域を形成す
る工程と、前記各開口部を通して第２の不純物イオンを
注入して前記イオン打ち込み領域を形成する工程とを具
備することを特徴とする。
浮遊ゲートと制御ゲートを有する不揮発性メモリセルト
ランジスタのアレイを有するセルアレイ領域とその周辺
回路領域を備えた半導体装置であって、前記周辺回路領
域は、半導体基板内で素子分離領域により分離された素
子領域上に形成されたゲート絶縁膜用の第１の絶縁膜
と、前記第１の絶縁膜上に形成された第１の電極層と、
前記第１の電極層上および素子分離領域上に形成され、
前記第１の電極層の一部の表面を露出する少なくとも１
つの開口部を有する第２の絶縁膜と、前記第２の絶縁膜
上に形成された第２の電極層と、前記第２の電極層上お
よび前記第１の電極層の露出表面上に形成され、前記開
口部を介して前記第２の電極層および第１の電極層と電
気的に接続されてゲート電極となる第３の電極層と、前
記素子領域の表面で前記第１の電極層の下方のチャネル
領域に前記開口部、第１の電極層および第１の絶縁膜を
介して不純物イオンが注入されることにより形成された
少なくとも１つのイオン打ち込み領域と、前記素子領域
の表面で前記チャネル領域を挟む位置に形成されたドレ
イン領域およびソース領域とを具備するトランジスタが
複数存在し、かつ、該複数のトランジスタには、前記開
口部の数、面積、形状、位置の少なくとも１つが互いに
異なる２つのトランジスタが含まれている半導体装置を
製造する際、前記第２の絶縁膜および第２の電極層を形
成した後に、前記第２の電極層および第２の絶縁膜の一
部を除去して前記第１の電極層の一部の表面を露出させ
るように開口部を形成すると同時に、前記第２の電極層
および第２の絶縁膜の一部を除去して前記素子分離領域
の一部の表面を露出させるように開口部を形成する工程
と、前記各開口部を通して第１の不純物イオンを注入し
て前記素子分離領域下にチャネルストッパ領域を形成す
る工程と、前記各開口部を通して第２の不純物イオンを
注入して前記イオン打ち込み領域を形成する工程とを具
備することを特徴とする。
【００２２】本発明の第３の半導体装置の製造方法は、
メモリセルアレイ領域の周辺に配置される複数の周辺回
路トランジスタを設けた周辺回路領域における半導体装
置の製造方法であって、半導体基板上に第１の絶縁膜を
形成する工程と、前記第１の絶縁膜上に第１の電極層を
形成する工程と、前記第１の電極層および前記第１の絶
縁膜を貫通し前記半導体層内に至るまで素子分離絶縁膜
からなる素子分離領域を形成し、素子領域を分離する工
程と、前記素子分離領域および前記第１の電極層上に第
２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第
２の電極層を形成する工程と、前記第２の電極層および
前記第２の絶縁膜を選択的に除去し、前記第１の電極層
の表面を露出する開口部を形成する工程と、前記第２の
電極層および前記第１の電極層の露出された前記表面上
に第３の電極層を形成する工程と、前記第１の電極層、
前記第２の絶縁膜、前記第２の電極層および前記第３の
電極層をパターニング加工してゲート電極を形成する工
程とを具備し、前記開口部を形成する工程は、複数のト
ランジスタにおける各開口部の数、面積、位置の少なく
とも１つが互いに異なる２つのトランジスタを含むよう
に行うことを特徴とする。
メモリセルアレイ領域の周辺に配置される複数の周辺回
路トランジスタを設けた周辺回路領域における半導体装
置の製造方法であって、半導体基板上に第１の絶縁膜を
形成する工程と、前記第１の絶縁膜上に第１の電極層を
形成する工程と、前記第１の電極層および前記第１の絶
縁膜を貫通し前記半導体層内に至るまで素子分離絶縁膜
からなる素子分離領域を形成し、素子領域を分離する工
程と、前記素子分離領域および前記第１の電極層上に第
２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第
２の電極層を形成する工程と、前記第２の電極層および
前記第２の絶縁膜を選択的に除去し、前記第１の電極層
の表面を露出する開口部を形成する工程と、前記第２の
電極層および前記第１の電極層の露出された前記表面上
に第３の電極層を形成する工程と、前記第１の電極層、
前記第２の絶縁膜、前記第２の電極層および前記第３の
電極層をパターニング加工してゲート電極を形成する工
程とを具備し、前記開口部を形成する工程は、複数のト
ランジスタにおける各開口部の数、面積、位置の少なく
とも１つが互いに異なる２つのトランジスタを含むよう
に行うことを特徴とする。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００２４】＜第１の実施形態＞第１の実施形態は、特
願2001-272224に記載された半導体装置、例えば図９に
示すようなNAND型フラッシュメモリに適用される。
願2001-272224に記載された半導体装置、例えば図９に
示すようなNAND型フラッシュメモリに適用される。
【００２５】図９に示すNAND型フラッシュメモリは、浮
遊ゲートとして機能する第１の電極層（後述3 ）と、制
御ゲートとして機能する第２の電極層（後述8 ）を有す
るメモリセルトランジスタのアレイを有するセルアレイ
領域と、このセルアレイ領域に近接して配置された複数
の選択トランジスタを備えた選択ゲート領域と、前記セ
ルアレイ領域の周辺に位置する複数の周辺回路トランジ
スタを設けた周辺回路領域とを同一チップ上に搭載して
いる。以下の説明に際し、全図にわたり、共通する部分
には共通する参照符号を付す。
遊ゲートとして機能する第１の電極層（後述3 ）と、制
御ゲートとして機能する第２の電極層（後述8 ）を有す
るメモリセルトランジスタのアレイを有するセルアレイ
領域と、このセルアレイ領域に近接して配置された複数
の選択トランジスタを備えた選択ゲート領域と、前記セ
ルアレイ領域の周辺に位置する複数の周辺回路トランジ
スタを設けた周辺回路領域とを同一チップ上に搭載して
いる。以下の説明に際し、全図にわたり、共通する部分
には共通する参照符号を付す。
【００２６】図１（ａ）は、第１の実施形態に係るNAND
型フラッシュメモリにおける周辺回路領域のトランジス
タ（周辺回路トランジスタ）の１個分を取り出してゲー
ト電極下を見た平面パターンの一例を示している。図１
（ｂ）および（ｃ）は、それぞれ図１（ａ）中のＢ−Ｂ
線、Ｃ−Ｃ線に沿う周辺回路トランジスタの断面構造の
一例を示している。
型フラッシュメモリにおける周辺回路領域のトランジス
タ（周辺回路トランジスタ）の１個分を取り出してゲー
ト電極下を見た平面パターンの一例を示している。図１
（ｂ）および（ｃ）は、それぞれ図１（ａ）中のＢ−Ｂ
線、Ｃ−Ｃ線に沿う周辺回路トランジスタの断面構造の
一例を示している。
【００２７】図１（ａ）乃至（ｃ）において、例えばＰ
型の半導体基板（または半導体層）1 の表層部に選択的
に絶縁膜が埋め込まれてSTI 構造の素子分離領域5 が形
成され、この素子分離領域5 により分離された素子領域
4 上に周辺回路トランジスタが形成されている。
型の半導体基板（または半導体層）1 の表層部に選択的
に絶縁膜が埋め込まれてSTI 構造の素子分離領域5 が形
成され、この素子分離領域5 により分離された素子領域
4 上に周辺回路トランジスタが形成されている。
【００２８】この周辺回路トランジスタは、素子領域4
上にゲート絶縁膜用の第１の絶縁膜2 が形成され、この
第１の絶縁膜2 上に第１の電極層3 が形成され、この第
１の電極層3 上および素子分離領域5 上に第２の絶縁膜
6 が形成されている。この第２の絶縁膜6 は、第１の電
極層3 の一部の表面を露出する少なくとも１つの開口部
7 を有する。
上にゲート絶縁膜用の第１の絶縁膜2 が形成され、この
第１の絶縁膜2 上に第１の電極層3 が形成され、この第
１の電極層3 上および素子分離領域5 上に第２の絶縁膜
6 が形成されている。この第２の絶縁膜6 は、第１の電
極層3 の一部の表面を露出する少なくとも１つの開口部
7 を有する。
【００２９】そして、第２の絶縁膜6 上に第２の電極層
8 が形成され、この第２の電極層8上および第１の電極
層6 の露出表面上にゲート電極となる第３の電極層11が
形成されている。この第３の電極層11は、前記したよう
に第２の電極層8 およびそれと第１の電極層3 との間の
第２の絶縁膜6 の一部に形成されている開口部7 を介し
て第１の電極層3 に電気的に接続されている。
8 が形成され、この第２の電極層8上および第１の電極
層6 の露出表面上にゲート電極となる第３の電極層11が
形成されている。この第３の電極層11は、前記したよう
に第２の電極層8 およびそれと第１の電極層3 との間の
第２の絶縁膜6 の一部に形成されている開口部7 を介し
て第１の電極層3 に電気的に接続されている。
【００３０】さらに、素子領域4 の表面で第１の電極層
3 の下方のチャネル領域に対して、開口部7 、第１の電
極層3 および第１の絶縁膜2 を介して不純物イオンが注
入されることにより例えばＰ+ 型のイオン打ち込み領域
20が形成されている。そして、素子領域4 の表面でチャ
ネル領域を挟む位置にｎ型のドレイン（Ｄ）・ソース
（Ｓ）領域12が形成されている。13は層間絶縁膜用の第
３の絶縁膜である。
3 の下方のチャネル領域に対して、開口部7 、第１の電
極層3 および第１の絶縁膜2 を介して不純物イオンが注
入されることにより例えばＰ+ 型のイオン打ち込み領域
20が形成されている。そして、素子領域4 の表面でチャ
ネル領域を挟む位置にｎ型のドレイン（Ｄ）・ソース
（Ｓ）領域12が形成されている。13は層間絶縁膜用の第
３の絶縁膜である。
【００３１】なお、本例では、第２の電極層8 および第
３の電極層11は、第１の電極層3 よりも低抵抗な層であ
り、例えば高融点金属層または高融点金属シリサイド層
であることが望ましい。また、第２の絶縁膜6 は、例え
ばONO （Oxide Nitride Oxide ）のようなシリコン窒化
膜を含む複合絶縁膜であることが望ましい。この理由
は、後のコンタクトホール（図示せず）の形成工程にお
けるエッチングのダメージやコンタクトホール内に形成
される金属配線用の層がゲート絶縁膜2 へ悪影響を及ぼ
すことを、シリコン窒化膜が有効に防止するためであ
る。
３の電極層11は、第１の電極層3 よりも低抵抗な層であ
り、例えば高融点金属層または高融点金属シリサイド層
であることが望ましい。また、第２の絶縁膜6 は、例え
ばONO （Oxide Nitride Oxide ）のようなシリコン窒化
膜を含む複合絶縁膜であることが望ましい。この理由
は、後のコンタクトホール（図示せず）の形成工程にお
けるエッチングのダメージやコンタクトホール内に形成
される金属配線用の層がゲート絶縁膜2 へ悪影響を及ぼ
すことを、シリコン窒化膜が有効に防止するためであ
る。
【００３２】また、前記素子分離領域5 は、第１の電極
層3 と自己整合的に第１の絶縁膜2を貫通して半導体基
板1 内に至るまで形成された絶縁膜からなり、その上面
は第１の電極層3 の上面と同一平面にある。なお、前記
開口部7 を素子領域4 上からそれに隣接する素子分離領
域5 上まで延在させてもよい。
層3 と自己整合的に第１の絶縁膜2を貫通して半導体基
板1 内に至るまで形成された絶縁膜からなり、その上面
は第１の電極層3 の上面と同一平面にある。なお、前記
開口部7 を素子領域4 上からそれに隣接する素子分離領
域5 上まで延在させてもよい。
【００３３】上記したような周辺回路トランジスタは周
辺回路領域に複数存在し、本実施形態においては、複数
のトランジスタには、前記開口部の数、面積（形状）、
配置の少なくとも１つが互いに異なる少なくとも２つの
トランジスタが含まれている。
辺回路領域に複数存在し、本実施形態においては、複数
のトランジスタには、前記開口部の数、面積（形状）、
配置の少なくとも１つが互いに異なる少なくとも２つの
トランジスタが含まれている。
【００３４】以下、前記２つのトランジスタのうち、便
宜上、例えば図１（ａ）に示したように、チャネル領域
のチャネル長方向中央部に対応して長辺長がチャネル幅
方向に平行になる向きに位置している開口部を有するも
のを第１のトランジスタと称し、この第１のトランジス
タの開口部の数、面積、形状、配置の少なくとも１つを
変えた平面パターンを有するものを第２のトランジスタ
と称する。
宜上、例えば図１（ａ）に示したように、チャネル領域
のチャネル長方向中央部に対応して長辺長がチャネル幅
方向に平行になる向きに位置している開口部を有するも
のを第１のトランジスタと称し、この第１のトランジス
タの開口部の数、面積、形状、配置の少なくとも１つを
変えた平面パターンを有するものを第２のトランジスタ
と称する。
【００３５】なお、前記開口部の形状はほぼ矩形である
ものとし、図１中に示した開口部は、チャネル幅方向が
チャネル長方向よりも長い矩形であり、チャネル領域の
チャネル長方向中央部に対応して長辺長がチャネル幅方
向に平行になる向きに位置している。
ものとし、図１中に示した開口部は、チャネル幅方向が
チャネル長方向よりも長い矩形であり、チャネル領域の
チャネル長方向中央部に対応して長辺長がチャネル幅方
向に平行になる向きに位置している。
【００３６】上記した第１のトランジスタのように開口
部7 をチャネル領域のチャネル長方向中央部に対応して
位置させて不純物イオンを打ち込むと、チャネル領域に
おける開口部7 直下の内縁部の不純物（例えばNMOSトラ
ンジスタの場合はB 、BF2 等）濃度を外縁部より濃くす
ることができる。
部7 をチャネル領域のチャネル長方向中央部に対応して
位置させて不純物イオンを打ち込むと、チャネル領域に
おける開口部7 直下の内縁部の不純物（例えばNMOSトラ
ンジスタの場合はB 、BF2 等）濃度を外縁部より濃くす
ることができる。
【００３７】これにより、チャネル領域中央部の空乏層
の伸びを抑え、ソース・ドレイン領域12間のパンチスル
ーによるショートチャネル効果を抑制することができる
ので、チャネル長の短いトランジスタに有効である。
の伸びを抑え、ソース・ドレイン領域12間のパンチスル
ーによるショートチャネル効果を抑制することができる
ので、チャネル長の短いトランジスタに有効である。
【００３８】図２は、図１に示した周辺回路トランジス
タ（第１のトランジスタ）とは異なる別の周辺回路トラ
ンジスタ（第２のトランジスタ）の一例の平面パターン
を示す。
タ（第１のトランジスタ）とは異なる別の周辺回路トラ
ンジスタ（第２のトランジスタ）の一例の平面パターン
を示す。
【００３９】この第２のトランジスタは、第１のトラン
ジスタと比べて、開口部の数、チャネル長方向の寸法、
配置は同じであるが、開口部（図中のイオン打ち込み領
域20ｂに対応する）のチャネル長方向の寸法が異なる
（長い）。即ち、第２のトランジスタの開口部（イオン
打ち込み領域20b に対応する）は、第１のトランジスタ
の開口部7 よりも面積が広い。
ジスタと比べて、開口部の数、チャネル長方向の寸法、
配置は同じであるが、開口部（図中のイオン打ち込み領
域20ｂに対応する）のチャネル長方向の寸法が異なる
（長い）。即ち、第２のトランジスタの開口部（イオン
打ち込み領域20b に対応する）は、第１のトランジスタ
の開口部7 よりも面積が広い。
【００４０】図３（ａ）、（ｂ）は、第１の実施形態の
NAND型フラッシュメモリの周辺回路領域における例えば
ロウデコーダ部の駆動系回路において、図１に示した第
１のトランジスタと図２に示した第２のトランジスタが
並べて配置されている場合の断面構造およびＢ−Ｂ線に
沿う断面構造を概略的に示している。なお、図１
（ａ）、（ｂ）中と同一部分には同一符号を付してい
る。
NAND型フラッシュメモリの周辺回路領域における例えば
ロウデコーダ部の駆動系回路において、図１に示した第
１のトランジスタと図２に示した第２のトランジスタが
並べて配置されている場合の断面構造およびＢ−Ｂ線に
沿う断面構造を概略的に示している。なお、図１
（ａ）、（ｂ）中と同一部分には同一符号を付してい
る。
【００４１】図３（ａ）、（ｂ）において、第１のトラ
ンジスタの開口部（イオン打ち込み領域20a に対応す
る）は、１本の細長い矩形であり、チャネル領域のチャ
ネル長方向中央部に対応して長辺長がチャネル幅方向に
平行になる向きに位置している。これに対して、第２の
トランジスタの開口部（イオン打ち込み領域20b に対応
する）は、第１のトランジスタの開口部と比べてチャネ
ル長方向の寸法が長い。
ンジスタの開口部（イオン打ち込み領域20a に対応す
る）は、１本の細長い矩形であり、チャネル領域のチャ
ネル長方向中央部に対応して長辺長がチャネル幅方向に
平行になる向きに位置している。これに対して、第２の
トランジスタの開口部（イオン打ち込み領域20b に対応
する）は、第１のトランジスタの開口部と比べてチャネ
ル長方向の寸法が長い。
【００４２】これにより、２つのトランジスタの開口部
の面積が異なっているので、Vth が違う２つのトランジ
スタを同時に（同一工程で）形成することが可能であ
る。
の面積が異なっているので、Vth が違う２つのトランジ
スタを同時に（同一工程で）形成することが可能であ
る。
【００４３】即ち、例えばNMOSトランジスタを形成する
際、不純物イオンとしてAsやP を打ち込むの場合、開口
部の面積が大きい程、閾値電圧Vht は下がり、不純物イ
オンとしてB,BF2 を打ち込む場合には、開口部の面積が
大きい程、Vth は上がる。
際、不純物イオンとしてAsやP を打ち込むの場合、開口
部の面積が大きい程、閾値電圧Vht は下がり、不純物イ
オンとしてB,BF2 を打ち込む場合には、開口部の面積が
大きい程、Vth は上がる。
【００４４】Vth が違う２つのトランジスタを製造する
際、従来はゲート酸化膜の形成直後にリソグラフィ工程
を介して閾値電圧制御用の不純物イオンを注入していた
が、本実施形態を用いることにより、リソグラフィ工程
を介さずに開口部の面積を制御することで可能である。
際、従来はゲート酸化膜の形成直後にリソグラフィ工程
を介して閾値電圧制御用の不純物イオンを注入していた
が、本実施形態を用いることにより、リソグラフィ工程
を介さずに開口部の面積を制御することで可能である。
【００４５】図４は、図２に示した周辺回路トランジス
タ（第２のトランジスタ）の他の例の平面パターンを示
す。
タ（第２のトランジスタ）の他の例の平面パターンを示
す。
【００４６】この第２のトランジスタは、第１のトラン
ジスタと比べて、開口部の数が異なり、個々の開口部の
面積（形状）は同じである。即ち、前記第１のトランジ
スタの開口部の本数は１であるが、この第２のトランジ
スタの開口部（イオン打ち込み領域20a に対応する）の
本数は２である。
ジスタと比べて、開口部の数が異なり、個々の開口部の
面積（形状）は同じである。即ち、前記第１のトランジ
スタの開口部の本数は１であるが、この第２のトランジ
スタの開口部（イオン打ち込み領域20a に対応する）の
本数は２である。
【００４７】図５（ａ）、（ｂ）は、図４に示した周辺
回路トランジスタの変形例の平面パターンおよびＢ−Ｂ
線に沿う断面構造を概略的に示す。ここで、図１乃至図
４中と同一部分には同一符号を付している。
回路トランジスタの変形例の平面パターンおよびＢ−Ｂ
線に沿う断面構造を概略的に示す。ここで、図１乃至図
４中と同一部分には同一符号を付している。
【００４８】図５（ａ）、（ｂ）に示す第２のトランジ
スタは、開口部（イオン打ち込み領域20a に対応する）
をチャネル領域のチャネル長方向両端部に対応して位置
させ、後の熱工程によりチャネル領域の外延部に拡散し
てくるソース・ドレイン拡散層用の不純物イオンに対し
て逆特性の不純物イオン（例えばNMOSトランジスタの場
合はB 、BF2 等）を打ち込んでいる。
スタは、開口部（イオン打ち込み領域20a に対応する）
をチャネル領域のチャネル長方向両端部に対応して位置
させ、後の熱工程によりチャネル領域の外延部に拡散し
てくるソース・ドレイン拡散層用の不純物イオンに対し
て逆特性の不純物イオン（例えばNMOSトランジスタの場
合はB 、BF2 等）を打ち込んでいる。
【００４９】このような構造によれば、後の熱工程によ
りソース・ドレイン拡散層用の不純物イオンの拡散によ
ってトランジスタの実効チャネル長が短くなることを防
止し、カットオフ特性の低下を引き起こす問題を抑制す
ることができる。
りソース・ドレイン拡散層用の不純物イオンの拡散によ
ってトランジスタの実効チャネル長が短くなることを防
止し、カットオフ特性の低下を引き起こす問題を抑制す
ることができる。
【００５０】図６は、図２に示した周辺回路トランジス
タ（第２のトランジスタ）のさらに他の例の平面パター
ンを示す。
タ（第２のトランジスタ）のさらに他の例の平面パター
ンを示す。
【００５１】この第２のトランジスタは、第１のトラン
ジスタと比べて開口部の配置が異なり、開口部の数、面
積（形状）は同じである。
ジスタと比べて開口部の配置が異なり、開口部の数、面
積（形状）は同じである。
【００５２】即ち、前記第１のトランジスタの開口部は
チャネル領域の中央部に対応して長辺長がチャネル幅方
向に平行になる向きに位置しているが、この第２のトラ
ンジスタの開口部（イオン打ち込み領域20a に対応す
る）は、チャネル領域のチャネル幅方向一端部に対応し
て長辺長がチャネル長方向に平行になる向きに位置して
いる。
チャネル領域の中央部に対応して長辺長がチャネル幅方
向に平行になる向きに位置しているが、この第２のトラ
ンジスタの開口部（イオン打ち込み領域20a に対応す
る）は、チャネル領域のチャネル幅方向一端部に対応し
て長辺長がチャネル長方向に平行になる向きに位置して
いる。
【００５３】このように第２のトランジスタの開口部が
チャネル領域のチャネル幅方向一端部に対応して位置し
ていると、同時に形成される他のトランジスタ（例えば
選択ゲートトランジスタ）に対するイオン注入時に開口
部に自己整合的に第２のトランジスタのチャネル領域に
イオン注入される不純物がトランジスタの動作に与える
影響を最小限に抑えたい場合に有効である。
チャネル領域のチャネル幅方向一端部に対応して位置し
ていると、同時に形成される他のトランジスタ（例えば
選択ゲートトランジスタ）に対するイオン注入時に開口
部に自己整合的に第２のトランジスタのチャネル領域に
イオン注入される不純物がトランジスタの動作に与える
影響を最小限に抑えたい場合に有効である。
【００５４】以上説明した第１の実施形態によれば、周
辺回路領域に存在する複数の周辺回路トランジスタの第
２の絶縁膜6 には、チャネル領域上の第１の電極層3 の
一部の表面を露出する少なくとも１つの開口部7 を有す
る。そして、この開口部7 、第１の電極層3 および第１
の絶縁膜2 を介して不純物イオンが注入されることによ
り、チャネル領域にイオン打ち込み領域20が形成されて
いる。
辺回路領域に存在する複数の周辺回路トランジスタの第
２の絶縁膜6 には、チャネル領域上の第１の電極層3 の
一部の表面を露出する少なくとも１つの開口部7 を有す
る。そして、この開口部7 、第１の電極層3 および第１
の絶縁膜2 を介して不純物イオンが注入されることによ
り、チャネル領域にイオン打ち込み領域20が形成されて
いる。
【００５５】このチャネル領域の不純物濃度は、開口部
7 の直下の内縁部とその外縁部で異なり、内縁部の方が
外縁部より濃い。したがって、ゲート絶縁膜2 の形成や
その後のSTI 形成工程を通じての熱工程によって拡散・
活性化されたチャネル領域の不純物を所望のプロファイ
ルに制御することができる。
7 の直下の内縁部とその外縁部で異なり、内縁部の方が
外縁部より濃い。したがって、ゲート絶縁膜2 の形成や
その後のSTI 形成工程を通じての熱工程によって拡散・
活性化されたチャネル領域の不純物を所望のプロファイ
ルに制御することができる。
【００５６】しかも、複数の周辺回路トランジスタは、
開口部の数、面積（形状）、配置の少なくとも１つが互
いに異なる少なくとも２つのトランジスタが含まれてい
る。したがって、チャネル長が同じ複数の周辺回路トラ
ンジスタであっても、開口部7 の面積を制御することに
より、閾値電圧を個々に制御することができる。
開口部の数、面積（形状）、配置の少なくとも１つが互
いに異なる少なくとも２つのトランジスタが含まれてい
る。したがって、チャネル長が同じ複数の周辺回路トラ
ンジスタであっても、開口部7 の面積を制御することに
より、閾値電圧を個々に制御することができる。
【００５７】また、NAND型フラッシュメモリのメモリセ
ルアレイ領域と選択ゲート領域におけるゲートの積層構
造と周辺回路トランジスタのゲートの積層構造を同じに
することにより、各領域のゲート加工を同時に行うこと
が可能となる。
ルアレイ領域と選択ゲート領域におけるゲートの積層構
造と周辺回路トランジスタのゲートの積層構造を同じに
することにより、各領域のゲート加工を同時に行うこと
が可能となる。
【００５８】また、第２の電極層8 および／または第３
の電極層11を素子分離領域5 上まで引き出し、これを介
して第１の電極層3 とそれに信号を与えるための上層配
線との接続が可能である。このような構造により、高抵
抗の第１の電極層3 を素子分離領域5 上まで引き出す必
要がないので、第１の電極層3 の抵抗による遅延の問題
を回避することができ、半導体基板1 と第１の電極層3
との容量結合によるＲＣ遅延の問題も回避できる。
の電極層11を素子分離領域5 上まで引き出し、これを介
して第１の電極層3 とそれに信号を与えるための上層配
線との接続が可能である。このような構造により、高抵
抗の第１の電極層3 を素子分離領域5 上まで引き出す必
要がないので、第１の電極層3 の抵抗による遅延の問題
を回避することができ、半導体基板1 と第１の電極層3
との容量結合によるＲＣ遅延の問題も回避できる。
【００５９】加えて、第２の電極層8 が高融点金属層ま
たは高融点金属シリサイド層であるので、抵抗遅延の問
題をさらに回避でき、低抵抗の一層構造のゲート電極層
で構成されたトランジスタとほぼ同等の動作速度を得る
ことができる。従って、遅延時間の増加によってメモリ
セルの読み出し速度に悪影響を与えてしまうという問題
も回避できる。
たは高融点金属シリサイド層であるので、抵抗遅延の問
題をさらに回避でき、低抵抗の一層構造のゲート電極層
で構成されたトランジスタとほぼ同等の動作速度を得る
ことができる。従って、遅延時間の増加によってメモリ
セルの読み出し速度に悪影響を与えてしまうという問題
も回避できる。
【００６０】次に、図７を参照しながら周辺回路トラン
ジスタの製造工程を説明する。
ジスタの製造工程を説明する。
【００６１】まず、半導体基板1 に第１の絶縁膜2 、第
１の電極層（通常はリンがドーピングされたポリシリコ
ン膜）3 、STI 構造の素子分離領域5 を形成する。この
際、第１の電極層3 の表面が露出するまで平坦化する。
１の電極層（通常はリンがドーピングされたポリシリコ
ン膜）3 、STI 構造の素子分離領域5 を形成する。この
際、第１の電極層3 の表面が露出するまで平坦化する。
【００６２】次に、第２の絶縁膜6 を形成した後、リソ
グラフィおよびエッチングを用いて開口部7 を形成す
る。この際、リソグラフィ工程において、第２の絶縁膜
6 上にマスク層となるレジストを第２の絶縁膜6 上に直
接に形成すると、このレジストと第２の絶縁膜6 とが接
触してしまい、第２の絶縁膜6 の信頼性が劣化する場合
がある。例えば、レジストから第２の絶縁膜6 へ不純物
汚染が侵入する場合や、リソグラフィ工程中の様々な段
階において第２の絶縁膜6 の絶縁性の低下を招く場合が
ある。
グラフィおよびエッチングを用いて開口部7 を形成す
る。この際、リソグラフィ工程において、第２の絶縁膜
6 上にマスク層となるレジストを第２の絶縁膜6 上に直
接に形成すると、このレジストと第２の絶縁膜6 とが接
触してしまい、第２の絶縁膜6 の信頼性が劣化する場合
がある。例えば、レジストから第２の絶縁膜6 へ不純物
汚染が侵入する場合や、リソグラフィ工程中の様々な段
階において第２の絶縁膜6 の絶縁性の低下を招く場合が
ある。
【００６３】この第２の絶縁膜6 の信頼性の劣化を防ぐ
ために、ゲートを２層以上の電極層からなるように形成
することが望ましい。そこで、開口部7 を形成する前
に、第２の絶縁膜（例えばONO 膜）6 上に第２の電極層
（例えば高融点金属層または高融点金属シリサイド層）
8 を形成する。そして、リソグラフィおよびエッチング
により、素子領域上方の第２の電極層8 および第２の絶
縁膜6 を選択的に除去することにより、第１の電極層3
の表面の一部を露出させ、開口部7 を形成する。
ために、ゲートを２層以上の電極層からなるように形成
することが望ましい。そこで、開口部7 を形成する前
に、第２の絶縁膜（例えばONO 膜）6 上に第２の電極層
（例えば高融点金属層または高融点金属シリサイド層）
8 を形成する。そして、リソグラフィおよびエッチング
により、素子領域上方の第２の電極層8 および第２の絶
縁膜6 を選択的に除去することにより、第１の電極層3
の表面の一部を露出させ、開口部7 を形成する。
【００６４】上記リソグラフィおよびエッチングを行う
際、まず、CVD （Chemical Vapor Deposition ）法によ
り、第２の電極層8 上に例えば酸化膜からなる第１のマ
スク層9 を堆積し、第１の電極層3 の一部に対向して溝
を形成し、第２の電極層8 の表面の一部を露出させる。
さらに、第１のマスク層9 および第２の電極層8 上に、
例えば酸化膜からなる第２のマスク層10を堆積する。そ
の後、エッチバックを行うことにより、第１のマスク層
9 上および第２の電極層8 上の第２のマスク層を除去す
る。その結果、第１のマスク層9 の溝の側面に第２のマ
スク層10からなる側壁が形成される。
際、まず、CVD （Chemical Vapor Deposition ）法によ
り、第２の電極層8 上に例えば酸化膜からなる第１のマ
スク層9 を堆積し、第１の電極層3 の一部に対向して溝
を形成し、第２の電極層8 の表面の一部を露出させる。
さらに、第１のマスク層9 および第２の電極層8 上に、
例えば酸化膜からなる第２のマスク層10を堆積する。そ
の後、エッチバックを行うことにより、第１のマスク層
9 上および第２の電極層8 上の第２のマスク層を除去す
る。その結果、第１のマスク層9 の溝の側面に第２のマ
スク層10からなる側壁が形成される。
【００６５】そして、第１のマスク層9 および第２のマ
スク層10をマスクとして、第２の電極層8 および第２の
絶縁膜6 を選択的に除去することにより、チャネル領域
上に開口部7 が形成される。換言すれば、ゲート電極の
一部である第２の電極層8 および第２の絶縁膜6 は、開
口部7 と自己整合的に形成される。この際、第２の電極
層8 が保護層として機能するので、第２の絶縁膜6 への
悪影響の問題を解消できる。
スク層10をマスクとして、第２の電極層8 および第２の
絶縁膜6 を選択的に除去することにより、チャネル領域
上に開口部7 が形成される。換言すれば、ゲート電極の
一部である第２の電極層8 および第２の絶縁膜6 は、開
口部7 と自己整合的に形成される。この際、第２の電極
層8 が保護層として機能するので、第２の絶縁膜6 への
悪影響の問題を解消できる。
【００６６】また、上記したように第１のマスク層9 の
溝の側面に第２のマスク層10からなる側壁を形成して開
口を行うと、リソグラフィの可能寸法より狭い開口部を
ゲート長方向中央部に形成し、周辺回路トランジスタの
ゲート長を微細化することが可能になる。
溝の側面に第２のマスク層10からなる側壁を形成して開
口を行うと、リソグラフィの可能寸法より狭い開口部を
ゲート長方向中央部に形成し、周辺回路トランジスタの
ゲート長を微細化することが可能になる。
【００６７】なお、前述した開口部より狭い幅の開口部
を形成するために、開口部7 の形成時に用いるマスク層
としてフォトレジストを用い、フォトレジストをパター
ニングした後、熱処理によりフォトレジストを膨張させ
てもよい。
を形成するために、開口部7 の形成時に用いるマスク層
としてフォトレジストを用い、フォトレジストをパター
ニングした後、熱処理によりフォトレジストを膨張させ
てもよい。
【００６８】次に、前記開口部7 、第１の電極層3 およ
び第１の絶縁膜2 を介して第１の電極層3 の下方のチャ
ネル領域に不純物イオンを注入し、イオン打ち込み領域
20を形成する。この時、第１のマスク層9 および第２の
マスク層10は、イオン注入された不純物がマスク層中で
減衰してしまう膜厚である。また、イオンが第１の電極
層3 を通って基板1 に届くように、イオン注入の加速エ
ネルギーを調整する。
び第１の絶縁膜2 を介して第１の電極層3 の下方のチャ
ネル領域に不純物イオンを注入し、イオン打ち込み領域
20を形成する。この時、第１のマスク層9 および第２の
マスク層10は、イオン注入された不純物がマスク層中で
減衰してしまう膜厚である。また、イオンが第１の電極
層3 を通って基板1 に届くように、イオン注入の加速エ
ネルギーを調整する。
【００６９】なお、前述の第２の絶縁膜6 を選択的に除
去する前に第２の絶縁膜6 を介して不純物のイオン注入
を行うことも可能であり、第１のマスク層9 を開口した
直後に、第２の電極層8 、第２の絶縁膜6 、第１の電極
層3 および第１の絶縁膜2 を介して不純物のイオン注入
を行うことも可能である。
去する前に第２の絶縁膜6 を介して不純物のイオン注入
を行うことも可能であり、第１のマスク層9 を開口した
直後に、第２の電極層8 、第２の絶縁膜6 、第１の電極
層3 および第１の絶縁膜2 を介して不純物のイオン注入
を行うことも可能である。
【００７０】上記したように不純物のイオン注入を行う
際、チャネル領域上における開口部の数、面積、形状お
よび配置のいずれか１つを変えることにより、周辺回路
トランジスタの閾値電圧などの特性を制御することが可
能になる。
際、チャネル領域上における開口部の数、面積、形状お
よび配置のいずれか１つを変えることにより、周辺回路
トランジスタの閾値電圧などの特性を制御することが可
能になる。
【００７１】次に、第１のマスク層9 および第２のマス
ク層10を除去し、全面（第２の電極層8 上および第１の
電極層3 の露出表面上）に第３の電極層（図１中11）を
形成することにより、第３の電極層11を開口部7 を介し
て第２の電極層8 および第１の電極層3 と直接に接続さ
せる。
ク層10を除去し、全面（第２の電極層8 上および第１の
電極層3 の露出表面上）に第３の電極層（図１中11）を
形成することにより、第３の電極層11を開口部7 を介し
て第２の電極層8 および第１の電極層3 と直接に接続さ
せる。
【００７２】次に、第３の電極層11、第２の電極層8 、
第２の絶縁膜6 および第１の電極層3 をパターニング加
工して、図１に示したゲート電極を形成する。具体的に
は、まず、リソグラフィ工程によりゲートパターンを形
成した後、第３の電極層11および第２の電極層8 を、第
２の絶縁膜6 をストッパとして加工する。次に、第２の
絶縁膜6 を、第１の電極層3 をストッパとして加工す
る。最後に、第１の電極層3 を、第１の絶縁膜2 をスト
ッパとして加工する。このような方法によりゲート電極
を自己整合的に加工することができる。
第２の絶縁膜6 および第１の電極層3 をパターニング加
工して、図１に示したゲート電極を形成する。具体的に
は、まず、リソグラフィ工程によりゲートパターンを形
成した後、第３の電極層11および第２の電極層8 を、第
２の絶縁膜6 をストッパとして加工する。次に、第２の
絶縁膜6 を、第１の電極層3 をストッパとして加工す
る。最後に、第１の電極層3 を、第１の絶縁膜2 をスト
ッパとして加工する。このような方法によりゲート電極
を自己整合的に加工することができる。
【００７３】次に、ドレイン（Ｄ）・ソース（Ｓ）領域
（図１中12）を形成した後、全面に層間絶縁膜用の第３
の絶縁膜（図１中13）を形成し、この第３の絶縁膜13内
の例えば素子分離領域5 の上方に第３の電極層11に達す
るコンタクトホールを形成する。この際、素子領域にお
けるドレイン・ソース領域12に達するコンタクトホール
も同時に形成する。その後、上層配線を形成する。
（図１中12）を形成した後、全面に層間絶縁膜用の第３
の絶縁膜（図１中13）を形成し、この第３の絶縁膜13内
の例えば素子分離領域5 の上方に第３の電極層11に達す
るコンタクトホールを形成する。この際、素子領域にお
けるドレイン・ソース領域12に達するコンタクトホール
も同時に形成する。その後、上層配線を形成する。
【００７４】＜第２の実施形態＞図８は、第２の実施形
態に係る周辺回路トランジスタの構造の一部およびその
製造工程を概略的に示す断面図である。なお、図７中と
同一部分には同一符号を付している。
態に係る周辺回路トランジスタの構造の一部およびその
製造工程を概略的に示す断面図である。なお、図７中と
同一部分には同一符号を付している。
【００７５】第１の実施形態で示した第１のマスク層9
および第１のマスク層10の開口部を素子分離領域5 上に
も形成し、この開口部および素子分離領域5 の絶縁膜を
介して第１の不純物をイオン注入し、素子分離領域5 下
にチャネルストッパ領域14を形成する。
および第１のマスク層10の開口部を素子分離領域5 上に
も形成し、この開口部および素子分離領域5 の絶縁膜を
介して第１の不純物をイオン注入し、素子分離領域5 下
にチャネルストッパ領域14を形成する。
【００７６】この際、素子領域4 内でチャネルストッパ
領域14とほぼ同じ深さ位置にチャネルストッパ領域14と
同じ導電型の不純物イオンが注入された領域（図示せ
ず）が形成されるが、動作上の影響は少ない。
領域14とほぼ同じ深さ位置にチャネルストッパ領域14と
同じ導電型の不純物イオンが注入された領域（図示せ
ず）が形成されるが、動作上の影響は少ない。
【００７７】この後、第１の実施形態で前述したように
不純物（第２の不純物）のイオン注入を行い、素子領域
4 内にイオン打ち込み領域20を形成する。この後の工程
は第１の実施形態と同様である。
不純物（第２の不純物）のイオン注入を行い、素子領域
4 内にイオン打ち込み領域20を形成する。この後の工程
は第１の実施形態と同様である。
【００７８】第２の実施形態によれば、素子分離領域5
下にチャネルストッパ領域14を形成するための不純物の
イオン注入を、特定のリソグラフィ工程を介さずに形成
することが可能になる。
下にチャネルストッパ領域14を形成するための不純物の
イオン注入を、特定のリソグラフィ工程を介さずに形成
することが可能になる。
【００７９】
【発明の効果】上述したように本発明によれば、浮遊ゲ
ートと制御ゲートを有する不揮発性メモリセルトランジ
スタのアレイを有するセルアレイ領域とその周辺回路領
域を備えた半導体装置において、周辺回路トランジスタ
のチャネル部に所望の不純物プロファイルを実現するこ
とができる。
ートと制御ゲートを有する不揮発性メモリセルトランジ
スタのアレイを有するセルアレイ領域とその周辺回路領
域を備えた半導体装置において、周辺回路トランジスタ
のチャネル部に所望の不純物プロファイルを実現するこ
とができる。
【図１】本発明の第１の実施形態に係るNAND型フラッシ
ュメモリにおける周辺回路トランジスタの１個分を取り
出してゲート電極下を見た平面パターンの一例およびＢ
−Ｂ線、Ｃ−Ｃ線に沿う周辺回路トランジスタの断面構
造の一例を示す図。
ュメモリにおける周辺回路トランジスタの１個分を取り
出してゲート電極下を見た平面パターンの一例およびＢ
−Ｂ線、Ｃ−Ｃ線に沿う周辺回路トランジスタの断面構
造の一例を示す図。
【図２】図１に示した周辺回路トランジスタ（第１のト
ランジスタ）とは異なる別の周辺回路トランジスタ（第
２のトランジスタ）の一例の平面パターンを示す図。
ランジスタ）とは異なる別の周辺回路トランジスタ（第
２のトランジスタ）の一例の平面パターンを示す図。
【図３】第１の実施形態のNAND型フラッシュメモリの周
辺回路領域において図１に示した第１のトランジスタと
図２に示した第２のトランジスタが並べて配置されてい
る場合の断面構造およびＢ−Ｂ線に沿う断面構造を概略
的に示す図。
辺回路領域において図１に示した第１のトランジスタと
図２に示した第２のトランジスタが並べて配置されてい
る場合の断面構造およびＢ−Ｂ線に沿う断面構造を概略
的に示す図。
【図４】図２に示した周辺回路トランジスタ（第２のト
ランジスタ）の他の例の平面パターンを示す図。
ランジスタ）の他の例の平面パターンを示す図。
【図５】図４に示した周辺回路トランジスタ（第２のト
ランジスタ）の変形例に係る平面パターンおよび断面構
造を概略的に示す図。
ランジスタ）の変形例に係る平面パターンおよび断面構
造を概略的に示す図。
【図６】図２に示した周辺回路トランジスタ（第２のト
ランジスタ）のさらに他の例の平面パターンを示す図。
ランジスタ）のさらに他の例の平面パターンを示す図。
【図７】図１に示した周辺回路トランジスタの製造工程
を概略的に示す断面図。
を概略的に示す断面図。
【図８】本発明の第２の実施形態に係る周辺回路トラン
ジスタの構造の一部およびその製造工程を概略的に示す
断面図。
ジスタの構造の一部およびその製造工程を概略的に示す
断面図。
【図９】本発明が適用されるNAND型フラッシュメモリの
一部を概略的に示す断面図。
一部を概略的に示す断面図。
1 …半導体基板、
2 …第１の絶縁膜、
3 …第１の電極層、
4 …素子領域、
5 …素子分離領域、
6 …第２の絶縁膜、
7 …開口部、
8 …第２の電極層、
9 …第１のマスク膜、
10…第２のマスク膜、
11…第３の電極層、
12…ドレイン（Ｄ）・ソース（Ｓ）領域、
13…第３の絶縁膜、
20…イオン打ち込み領域。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 杉前 紀久子
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
(72)発明者 松井 法晴
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
(72)発明者 竹内 祐司
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
(72)発明者 佐藤 敦祥
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
Ｆターム(参考） 5F083 EP32 EP55 EP56 EP64 EP69
EP76 ER22 GA02 JA04 JA35
JA39 JA53 LA05 NA01 NA04
PR10 PR29 PR42 PR52 ZA04
ZA05 ZA07 ZA08
5F101 BA29 BD22 BD27 BD34 BD35
BD38 BE07 BH19 BH21
Claims (18)
- 【請求項１】 浮遊ゲートと制御ゲートを有する不揮発
性メモリセルトランジスタのアレイを有するセルアレイ
領域とその周辺回路領域を備えた半導体装置であって、
前記周辺回路領域は、 半導体基板内で素子分離領域により分離された素子領域
上に形成されたゲート絶縁膜用の第１の絶縁膜と、 前記第１の絶縁膜上に形成された第１の電極層と、 前記第１の電極層上および素子分離領域上に形成され、
前記第１の電極層の一部の表面を露出する少なくとも１
つの開口部を有する第２の絶縁膜と、 前記第２の絶縁膜上に形成された第２の電極層と、 前記第２の電極層上および前記第１の電極層の露出表面
上に形成され、前記開口部を介して前記第２の電極層お
よび第１の電極層と電気的に接続されてゲート電極とな
る第３の電極層と、 前記素子領域の表面で前記第１の電極層の下方のチャネ
ル領域に前記開口部、第１の電極層および第１の絶縁膜
を介して不純物イオンが注入されることにより形成され
た少なくとも１つのイオン打ち込み領域と、 前記素子領域の表面で前記チャネル領域を挟む位置に形
成されたドレイン領域およびソース領域 とを具備するトランジスタが複数存在し、かつ、該複数
のトランジスタには、前記開口部の数、面積、位置の少
なくとも１つが互いに異なる第１のトランジスタおよび
第２のトランジスタが含まれていることを特徴とする半
導体装置。 - 【請求項２】 前記第１のトランジスタの開口部は、チ
ャネル長方向よりもチャネル幅方向の寸法が長い矩形状
であることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第２のトランジスタの開口部は、前
記第１のトランジスタの開口部と比べて、チャネル長方
向の寸法が異なることを特徴とする請求項１または２記
載の半導体装置。 - 【請求項４】 前記第２のトランジスタの開口部は、前
記第１のトランジスタの開口部と比べて、数が異なるこ
とを特徴とする請求項１または２記載の半導体装置。 - 【請求項５】 前記第１のトランジスタの開口部は、チ
ャネル領域のチャネル長方向中央部に対応して長辺長が
チャネル幅方向に平行になる向きに位置しており、第２
のトランジスタの開口部はチャネル領域のチャネル長方
向両端部に対応してそれぞれ長辺長がチャネル幅方向に
平行になる向きに位置していることを特徴とする請求項
４記載の半導体装置。 - 【請求項６】 前記第１のトランジスタの開口部は、前
記チャネル領域のチャネル長方向中央部に対応して長辺
長がチャネル幅方向に平行になる向きに位置しており、
前記第２のトランジスタの開口部は、前記チャネル領域
のチャネル幅方向一端部に対応して長辺長がチャネル長
方向に平行になる向きに位置していることを特徴とする
請求項１または２記載の半導体装置。 - 【請求項７】 前記各トランジスタのチャネル領域の不
純物濃度は、前記開口部の直下の内縁部とその外縁部で
異なり、内縁部の方が外縁部より濃いことを特徴とする
請求項１乃至６のいずれか１項に記載の半導体装置。 - 【請求項８】 前記素子分離領域は、前記第１の電極層
と自己整合的に前記第１の絶縁膜を貫通して前記半導体
層内に至るまで形成された絶縁膜からなることを特徴と
する請求項１乃至７のいずれか１項に記載の半導体装
置。 - 【請求項９】 前記第１のトランジスタの開口部は、前
記素子領域上から隣接する前記素子分離領域上まで延在
していることを特徴とする請求項８記載の半導体装置。 - 【請求項１０】 前記素子分離領域上の第２の電極層お
よび第２の絶縁膜の一部を除去し、前記素子分離領域の
一部の表面を露出させるように形成された開口部を通し
て前記素子分離領域の下部の半導体基板内に不純物イオ
ンが注入されることにより形成されたチャネルストッパ
領域をさらに具備することを特徴とする請求項８記載の
半導体装置。 - 【請求項１１】 前記セルアレイ領域は、前記メモリセ
ルトランジスタの複数個が直列に接続され、その両端に
選択トランジスタが接続されてなるNAND型セルのアレイ
を有することを特徴とする請求項１乃至１０のいずれか
１項に記載の半導体装置。 - 【請求項１２】 前記メモリセルトランジスタのゲート
構造は、前記各電極層とそれぞれ同一配線層に形成され
た３つの電極層を有し、かつ、前記３つの電極層のうち
で浮遊ゲートとなる最下層の電極層および制御ゲートと
なる上層の２つの電極層との間に絶縁膜が形成されてい
ることを特徴とする請求項１乃至１１のいずれか１項に
記載の半導体装置。 - 【請求項１３】 前記第２の電極層は、前記第１の電極
層よりも低抵抗な層であり、高融点金属層または高融点
金属シリサイド層であることを特徴とする請求項１乃至
１２のいずれか１項に記載の半導体装置。 - 【請求項１４】 前記第２の電極層および第３の電極層
は、前記第１の電極層よりも低抵抗な層であり、高融点
金属層または高融点金属シリサイド層であることを特徴
とする請求項１乃至１３のいずれか１項に記載の半導体
装置。 - 【請求項１５】 前記第２の絶縁膜は、シリコン窒化膜
を含む複合絶縁膜であることを特徴とする請求項１乃至
１４のいずれか１項に記載の半導体装置。 - 【請求項１６】 浮遊ゲートと制御ゲートを有する不揮
発性メモリセルトランジスタのアレイを有するセルアレ
イ領域とその周辺回路領域を備えた半導体装置であっ
て、前記周辺回路領域は、 半導体基板内で素子分離領域により分離された素子領域
上に形成されたゲート絶縁膜用の第１の絶縁膜と、 前記第１の絶縁膜上に形成された第１の電極層と、 前記第１の電極層上および素子分離領域上に形成され、
前記第１の電極層の一部の表面を露出する少なくとも１
つの開口部を有する第２の絶縁膜と、 前記第２の絶縁膜上に形成された第２の電極層と、 前記第２の電極層上および前記第１の電極層の露出表面
上に形成され、前記開口部を介して前記第２の電極層お
よび第１の電極層と電気的に接続されてゲート電極とな
る第３の電極層と、 前記素子領域の表面で前記第１の電極層の下方のチャネ
ル領域に前記開口部、第１の電極層および第１の絶縁膜
を介して不純物イオンが注入されることにより形成され
た少なくとも１つのイオン打ち込み領域と、 前記素子領域の表面で前記チャネル領域を挟む位置に形
成されたドレイン領域およびソース領域とを具備するト
ランジスタが複数存在し、かつ、該複数のトランジスタ
には、前記開口部の数、面積、形状、位置の少なくとも
１つが互いに異なる２つのトランジスタが含まれている
半導体装置を製造する際、 前記第２の絶縁膜および第２の電極層を形成した後に、
前記第２の電極層および第２の絶縁膜の一部を除去して
前記第１の電極層の一部の表面を露出させるように開口
部を形成する工程と、 前記開口部を通して前記チャネル領域に不純物イオンを
注入して前記イオン打ち込み領域を形成する工程とを具
備することを特徴とする半導体装置の製造方法。 - 【請求項１７】 浮遊ゲートと制御ゲートを有する不揮
発性メモリセルトランジスタのアレイを有するセルアレ
イ領域とその周辺回路領域を備えた半導体装置であっ
て、前記周辺回路領域は、 半導体基板内で素子分離領域により分離された素子領域
上に形成されたゲート絶縁膜用の第１の絶縁膜と、 前記第１の絶縁膜上に形成された第１の電極層と、 前記第１の電極層上および素子分離領域上に形成され、
前記第１の電極層の一部の表面を露出する少なくとも１
つの開口部を有する第２の絶縁膜と、 前記第２の絶縁膜上に形成された第２の電極層と、 前記第２の電極層上および前記第１の電極層の露出表面
上に形成され、前記開口部を介して前記第２の電極層お
よび第１の電極層と電気的に接続されてゲート電極とな
る第３の電極層と、 前記素子領域の表面で前記第１の電極層の下方のチャネ
ル領域に前記開口部、第１の電極層および第１の絶縁膜
を介して不純物イオンが注入されることにより形成され
た少なくとも１つのイオン打ち込み領域と、 前記素子領域の表面で前記チャネル領域を挟む位置に形
成されたドレイン領域およびソース領域とを具備するト
ランジスタが複数存在し、かつ、該複数のトランジスタ
には、前記開口部の数、面積、形状、位置の少なくとも
１つが互いに異なる２つのトランジスタが含まれている
半導体装置を製造する際、 前記第２の絶縁膜および第２の電極層を形成した後に、
前記第２の電極層および第２の絶縁膜の一部を除去して
前記第１の電極層の一部の表面を露出させるように開口
部を形成すると同時に、前記第２の電極層および第２の
絶縁膜の一部を除去して前記素子分離領域の一部の表面
を露出させるように開口部を形成する工程と、 前記各開口部を通して第１の不純物イオンを注入して前
記素子分離領域下に前記チャネルストッパ領域を形成す
る工程と、 前記各開口部を通して第２の不純物イオンを注入して前
記イオン打ち込み領域を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。 - 【請求項１８】 メモリセルアレイ領域の周辺に配置さ
れる複数の周辺回路トランジスタを設けた周辺回路領域
における半導体装置の製造方法であって、 半導体層上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第１の電極層を形成する工程と、 前記第１の電極層および前記第１の絶縁膜を貫通し前記
半導体層内に至るまで素子分離絶縁膜からなる素子分離
領域を形成し、素子領域を分離する工程と、 前記素子分離領域および前記第１の電極層上に第２の絶
縁膜を形成する工程と、 前記第２の絶縁膜上に第２の電極層を形成する工程と、 前記第２の電極層および前記第２の絶縁膜を選択的に除
去し、前記第１の電極層の表面を露出する開口部を形成
する工程と、 前記第２の電極層および前記第１の電極層の露出された
前記表面上に第３の電極層を形成する工程と、 前記第１の電極層、前記第２の絶縁膜、前記第２の電極
層および前記第３の電極層を選択的に除去し、ゲート電
極を形成する工程とを具備し、前記開口部を形成する工
程は、複数のトランジスタにおける各開口部の数、面
積、位置の少なくとも１つが互いに異なる２つのトラン
ジスタを含むように行うことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001398388A JP2003197781A (ja) | 2001-12-27 | 2001-12-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001398388A JP2003197781A (ja) | 2001-12-27 | 2001-12-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197781A true JP2003197781A (ja) | 2003-07-11 |
Family
ID=27603826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001398388A Pending JP2003197781A (ja) | 2001-12-27 | 2001-12-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003197781A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100681993B1 (ko) | 2004-10-04 | 2007-02-15 | 가부시끼가이샤 도시바 | 반도체 메모리 및 그 제조 방법 |
| US8049267B2 (en) | 2008-06-05 | 2011-11-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US8153487B2 (en) | 2006-01-31 | 2012-04-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| CN105226025A (zh) * | 2014-05-29 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
-
2001
- 2001-12-27 JP JP2001398388A patent/JP2003197781A/ja active Pending
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|---|---|---|---|---|
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| US8049267B2 (en) | 2008-06-05 | 2011-11-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| CN105226025A (zh) * | 2014-05-29 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN105226025B (zh) * | 2014-05-29 | 2017-12-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
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