JPH0974145A - マスクｒｏｍ装置とその製造方法 - Google Patents
マスクｒｏｍ装置とその製造方法Info
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- JPH0974145A JPH0974145A JP7255464A JP25546495A JPH0974145A JP H0974145 A JPH0974145 A JP H0974145A JP 7255464 A JP7255464 A JP 7255464A JP 25546495 A JP25546495 A JP 25546495A JP H0974145 A JPH0974145 A JP H0974145A
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- silicon
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Abstract
(57)【要約】
【課題】 金属配線の下地の凹凸を顕著に増大させず、
かつソース・ドレインを低抵抗化し、コンタクト抵抗も
低下させる。 【解決手段】 ゲート電極６の延びる方向と直交する方
向でゲート電極間の基板２にはソース・ドレイン８が形
成されている。ゲート電極６は複数のメモリトランジス
タについて連続しており、ゲート電極６上には耐酸化性
絶縁膜としてシリコン窒化膜１０が形成されている。エ
ンハンスメント型メモリトランジスタ１２ｅではゲート
電極６及びその上のシリコン窒化膜１０のまわりがシリ
コン酸化膜１４で囲まれており、デプレッション型メモ
リトランジスタ１２ｄではシリコン窒化膜１０上に更に
ポリシリコンキャップ層１６が形成され、ゲート電極側
面にはシリコン酸化膜１８を介してポリシリコンサイド
ウォール２０が形成され、ポリシリコンキャップ層１６
上、ポリシリコンサイドウォール２０上及びソース・ド
レイン８上には連続したシリサイド層２２が形成され
て、そのメモリトランジスタ１２ｄのソースとドレイン
を短絡している。
かつソース・ドレインを低抵抗化し、コンタクト抵抗も
低下させる。 【解決手段】 ゲート電極６の延びる方向と直交する方
向でゲート電極間の基板２にはソース・ドレイン８が形
成されている。ゲート電極６は複数のメモリトランジス
タについて連続しており、ゲート電極６上には耐酸化性
絶縁膜としてシリコン窒化膜１０が形成されている。エ
ンハンスメント型メモリトランジスタ１２ｅではゲート
電極６及びその上のシリコン窒化膜１０のまわりがシリ
コン酸化膜１４で囲まれており、デプレッション型メモ
リトランジスタ１２ｄではシリコン窒化膜１０上に更に
ポリシリコンキャップ層１６が形成され、ゲート電極側
面にはシリコン酸化膜１８を介してポリシリコンサイド
ウォール２０が形成され、ポリシリコンキャップ層１６
上、ポリシリコンサイドウォール２０上及びソース・ド
レイン８上には連続したシリサイド層２２が形成され
て、そのメモリトランジスタ１２ｄのソースとドレイン
を短絡している。
Description
【０００１】
【発明の属する技術分野】本発明はマスクＲＯＭ装置と
その製造方法に関し、特にゲート電極に駆動電圧を与え
ない状態でもソース・ドレイン間が導通するデプレッシ
ョン型メモリトランジスタと、ゲート電極に駆動電圧を
与えない状態ではソース・ドレイン間が導通しないエン
ハンスメント型メモリトランジスタとの組み合わせによ
って情報を記憶するＮＡＮＤ型マスクＲＯＭ装置とその
製造方法に関するものである。
その製造方法に関し、特にゲート電極に駆動電圧を与え
ない状態でもソース・ドレイン間が導通するデプレッシ
ョン型メモリトランジスタと、ゲート電極に駆動電圧を
与えない状態ではソース・ドレイン間が導通しないエン
ハンスメント型メモリトランジスタとの組み合わせによ
って情報を記憶するＮＡＮＤ型マスクＲＯＭ装置とその
製造方法に関するものである。
【０００２】
【従来の技術】ＮＡＮＤ型マスクＲＯＭで記憶すべき情
報に従ったプログラムをゲート電極形成以前に行なう方
法では、受注から製品完成までの期間TAT(Turn Around
Time)が長くなる問題がある。そこで、TATを短くするた
めの製造方法として、ゲート電極形成後、メモリセルト
ランジスタのソース・ドレインをゲート電極をまたぐ導
電体層によって短絡することによりデプレッション型と
してプログラムする方法がいくつか提案されている。
報に従ったプログラムをゲート電極形成以前に行なう方
法では、受注から製品完成までの期間TAT(Turn Around
Time)が長くなる問題がある。そこで、TATを短くするた
めの製造方法として、ゲート電極形成後、メモリセルト
ランジスタのソース・ドレインをゲート電極をまたぐ導
電体層によって短絡することによりデプレッション型と
してプログラムする方法がいくつか提案されている。
【０００３】デプレッション型トランジスタの変わりに
ソース・ドレイン間をアルミニウムなどの金属配線で短
絡する方法では、通常の金属配線の下にプログラム用の
金属配線層を作る（特開昭６０−９１５７号公報参
照）。プログラム用の金属配線はソース・ドレインを短
絡させてデプレッション型とするゲート電極のところの
みにその金属配線を残す場合と、全てのメモリトランジ
スタを短絡させておき、エンハンスメント型とするメモ
リトランジスタの所のみその金属配線を断線させる場合
の２通りが紹介されている。全てのメモリトランジスタ
を短絡させておき、エンハンスメント型とする所のみを
断線する方法は特開平２−１９４６４８号公報にも紹介
されている。金属配線に代えて低抵抗化したポリシリコ
ン層やシリサイド層を使用することも示されている（特
開平４−２５７２５９号公報参照）。
ソース・ドレイン間をアルミニウムなどの金属配線で短
絡する方法では、通常の金属配線の下にプログラム用の
金属配線層を作る（特開昭６０−９１５７号公報参
照）。プログラム用の金属配線はソース・ドレインを短
絡させてデプレッション型とするゲート電極のところの
みにその金属配線を残す場合と、全てのメモリトランジ
スタを短絡させておき、エンハンスメント型とするメモ
リトランジスタの所のみその金属配線を断線させる場合
の２通りが紹介されている。全てのメモリトランジスタ
を短絡させておき、エンハンスメント型とする所のみを
断線する方法は特開平２−１９４６４８号公報にも紹介
されている。金属配線に代えて低抵抗化したポリシリコ
ン層やシリサイド層を使用することも示されている（特
開平４−２５７２５９号公報参照）。
【０００４】
【発明が解決しようとする課題】これらの提案されてい
る方法では、ワードラインのゲート電極と通常の金属配
線との間に、記憶すべき情報に応じてデプレッション型
とするメモリトランジスタについては、部分的に更にも
う１層の配線層が必要となる。そのため、デバイス表面
の凹凸が著しくなり、微細化に伴って金属配線の断線や
短絡、パッシベーション膜のクラック発生などの問題が
生じてくる。
る方法では、ワードラインのゲート電極と通常の金属配
線との間に、記憶すべき情報に応じてデプレッション型
とするメモリトランジスタについては、部分的に更にも
う１層の配線層が必要となる。そのため、デバイス表面
の凹凸が著しくなり、微細化に伴って金属配線の断線や
短絡、パッシベーション膜のクラック発生などの問題が
生じてくる。
【０００５】また、エンハンスメント型トランジスタの
ソース・ドレイン領域の表面やビットコンタクト部、デ
プレッション型とする導電体層とソース・ドレインとの
コンタクト部は不純物拡散層のままであるので、微細化
に伴ってシート抵抗やコンタクト抵抗の上昇が顕著とな
り、デバイスの動作速度が低下する問題がある。
ソース・ドレイン領域の表面やビットコンタクト部、デ
プレッション型とする導電体層とソース・ドレインとの
コンタクト部は不純物拡散層のままであるので、微細化
に伴ってシート抵抗やコンタクト抵抗の上昇が顕著とな
り、デバイスの動作速度が低下する問題がある。
【０００６】そこで、本発明はＮＡＮＤ型マスクＲＯＭ
のデプレッション型にすべきメモリトランジスタのソー
ス・ドレインをゲート電極をまたぐ導電体層により短絡
することによりプログラムする点では提案されたものと
同じであるが、その短絡用の導電体層によってその上層
に形成される金属配線の下地の凹凸を顕著に増大させ
ず、かつソース・ドレインを低抵抗化し、コンタクト抵
抗も低下させることのできるＮＡＮＤ型マスクＲＯＭと
その製造方法を提供することを目的とするものである。
のデプレッション型にすべきメモリトランジスタのソー
ス・ドレインをゲート電極をまたぐ導電体層により短絡
することによりプログラムする点では提案されたものと
同じであるが、その短絡用の導電体層によってその上層
に形成される金属配線の下地の凹凸を顕著に増大させ
ず、かつソース・ドレインを低抵抗化し、コンタクト抵
抗も低下させることのできるＮＡＮＤ型マスクＲＯＭと
その製造方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明は、半導体基板上
で互いに平行に延びた複数のゲート電極と、ゲート電極
の延びる方向と直交する方向でゲート電極間の半導体基
板に設けられたソース・ドレイン用不純物領域とにより
直列接続されたＭＯＳメモリトランジスタ列を構成した
ＮＡＮＤ型マスクＲＯＭ装置であり、ゲート電極を挾ん
で隣接するソース・ドレイン間をそのゲート電極をまた
ぐ導電体層により短絡させるか否かによりプログラムが
施されており、かつ、その導電体層は基板のシリコン上
に形成されたシリサイド層、ゲート電極の側面に絶縁膜
を介して形成されたポリシリコンサイドウォール上に形
成されたシリサイド層、及びゲート電極上面に耐酸化性
絶縁層を介して形成されたポリシリコンキャップ層上に
形成されたシリサイド層からなる連続したものである。
で互いに平行に延びた複数のゲート電極と、ゲート電極
の延びる方向と直交する方向でゲート電極間の半導体基
板に設けられたソース・ドレイン用不純物領域とにより
直列接続されたＭＯＳメモリトランジスタ列を構成した
ＮＡＮＤ型マスクＲＯＭ装置であり、ゲート電極を挾ん
で隣接するソース・ドレイン間をそのゲート電極をまた
ぐ導電体層により短絡させるか否かによりプログラムが
施されており、かつ、その導電体層は基板のシリコン上
に形成されたシリサイド層、ゲート電極の側面に絶縁膜
を介して形成されたポリシリコンサイドウォール上に形
成されたシリサイド層、及びゲート電極上面に耐酸化性
絶縁層を介して形成されたポリシリコンキャップ層上に
形成されたシリサイド層からなる連続したものである。
【０００８】このマスクＲＯＭ装置を製造する本発明の
方法は、半導体基板上にゲート酸化膜を介して互いに平
行に延びた複数のゲート電極を形成した後、デプレッシ
ョン型メモリトランジスタとするゲート電極のまわりを
ポリシリコンで被い、エンハンスメント型メモリトラン
ジスタとするゲート電極のまわりをシリコン酸化膜で被
い、ソース・ドレイン領域の基板シリコンを露出させた
状態にした後、高融点金属膜を堆積し、熱処理を施して
ポリシリコン上と基板シリコン上に自己整合的にシリサ
イド層を形成する。
方法は、半導体基板上にゲート酸化膜を介して互いに平
行に延びた複数のゲート電極を形成した後、デプレッシ
ョン型メモリトランジスタとするゲート電極のまわりを
ポリシリコンで被い、エンハンスメント型メモリトラン
ジスタとするゲート電極のまわりをシリコン酸化膜で被
い、ソース・ドレイン領域の基板シリコンを露出させた
状態にした後、高融点金属膜を堆積し、熱処理を施して
ポリシリコン上と基板シリコン上に自己整合的にシリサ
イド層を形成する。
【０００９】
【発明の実施の形態】メモリトランジスタのゲート電極
は、ゲート酸化膜上に形成されたポリシリコン層又はそ
の上層にさらにシリサイド層が形成されたポリサイド層
にてなり、そのゲート電極上には耐酸化性絶縁層を介し
てキャップ層が形成され、そのゲート電極の側面には絶
縁膜を介してサイドウォールが形成されており、ゲート
電極に駆動電圧を与えない状態ではソース・ドレイン間
が導通しないエンハンスメント型のメモリトランジスタ
ではキャップ層とサイドウォールが絶縁体となってお
り、ゲート電極に駆動電圧を与えない状態でもソース・
ドレイン間が導通するデプレッション型のメモリトラン
ジスタではキャップ層とサイドウォールがポリシリコン
で、それらのポリシリコン上にプログラム用の導電体層
としてシリサイド層が形成されている。ソース・ドレイ
ンを低抵抗化し、コンタクト抵抗も低下させるために
は、全てのメモリトランジスタ及び周辺トランジスタの
ソース・ドレイン領域上がシリサイド化されていること
が好ましい。
は、ゲート酸化膜上に形成されたポリシリコン層又はそ
の上層にさらにシリサイド層が形成されたポリサイド層
にてなり、そのゲート電極上には耐酸化性絶縁層を介し
てキャップ層が形成され、そのゲート電極の側面には絶
縁膜を介してサイドウォールが形成されており、ゲート
電極に駆動電圧を与えない状態ではソース・ドレイン間
が導通しないエンハンスメント型のメモリトランジスタ
ではキャップ層とサイドウォールが絶縁体となってお
り、ゲート電極に駆動電圧を与えない状態でもソース・
ドレイン間が導通するデプレッション型のメモリトラン
ジスタではキャップ層とサイドウォールがポリシリコン
で、それらのポリシリコン上にプログラム用の導電体層
としてシリサイド層が形成されている。ソース・ドレイ
ンを低抵抗化し、コンタクト抵抗も低下させるために
は、全てのメモリトランジスタ及び周辺トランジスタの
ソース・ドレイン領域上がシリサイド化されていること
が好ましい。
【００１０】製造方法においては、半導体基板上にゲー
ト酸化膜を介してポリシリコン層、その上に耐酸化性絶
縁層、さらにその上にポリシリコン層を形成した後、ゲ
ート酸化膜上の層をゲート電極形状にパターン化し、ゲ
ート電極表面を酸化膜で被った状態でポリシリコン膜を
形成しエッチバックを施してゲート電極の側面にポリシ
リコンサイドウォールを形成し、デプレッション型メモ
リトランジスタとするゲート電極の表面のみを耐酸化性
絶縁膜で被った状態で酸化処理を施し、ソース・ドレイ
ン領域の基板シリコンが露出するまで酸化膜のエッチバ
ックを施すことによりデプレッション型メモリトランジ
スタとするゲート電極のまわりをポリシリコンで被い、
エンハンスメント型メモリトランジスタとするゲート電
極のまわりをシリコン酸化膜で被い、ソース・ドレイン
領域の基板シリコンを露出させた状態とする。
ト酸化膜を介してポリシリコン層、その上に耐酸化性絶
縁層、さらにその上にポリシリコン層を形成した後、ゲ
ート酸化膜上の層をゲート電極形状にパターン化し、ゲ
ート電極表面を酸化膜で被った状態でポリシリコン膜を
形成しエッチバックを施してゲート電極の側面にポリシ
リコンサイドウォールを形成し、デプレッション型メモ
リトランジスタとするゲート電極の表面のみを耐酸化性
絶縁膜で被った状態で酸化処理を施し、ソース・ドレイ
ン領域の基板シリコンが露出するまで酸化膜のエッチバ
ックを施すことによりデプレッション型メモリトランジ
スタとするゲート電極のまわりをポリシリコンで被い、
エンハンスメント型メモリトランジスタとするゲート電
極のまわりをシリコン酸化膜で被い、ソース・ドレイン
領域の基板シリコンを露出させた状態とする。
【００１１】
【実施例】図１に本発明のＮＡＮＤ型マスクＲＯＭの一
実施例を示す。（Ａ）は概略平面、（Ｂ）は（Ａ）のＸ
−Ｘ’線位置での断面図である。シリコン基板２上にゲ
ート酸化膜４を介して互いに平行に延びた複数のワード
ラインを兼ねるゲート電極６がＮ型不純物導入により低
抵抗化されたポリシリコン層により形成されている。ゲ
ート電極６の延びる方向と直交する方向でゲート電極間
の基板２にはＮ型不純物拡散層によるソース・ドレイン
８が形成されている。ゲート電極６は複数のメモリトラ
ンジスタについて連続しており、ゲート電極６上には耐
酸化性絶縁膜としてシリコン窒化膜１０が形成されてい
る。
実施例を示す。（Ａ）は概略平面、（Ｂ）は（Ａ）のＸ
−Ｘ’線位置での断面図である。シリコン基板２上にゲ
ート酸化膜４を介して互いに平行に延びた複数のワード
ラインを兼ねるゲート電極６がＮ型不純物導入により低
抵抗化されたポリシリコン層により形成されている。ゲ
ート電極６の延びる方向と直交する方向でゲート電極間
の基板２にはＮ型不純物拡散層によるソース・ドレイン
８が形成されている。ゲート電極６は複数のメモリトラ
ンジスタについて連続しており、ゲート電極６上には耐
酸化性絶縁膜としてシリコン窒化膜１０が形成されてい
る。
【００１２】エンハンスメント型メモリトランジスタ１
２ｅではゲート電極６及びその上のシリコン窒化膜１０
のまわりがシリコン酸化膜１４で囲まれている。一方、
デプレッション型メモリトランジスタ１２ｄではシリコ
ン窒化膜１０上に更にポリシリコンキャップ層１６が形
成され、ゲート電極側面にはシリコン酸化膜１８を介し
てポリシリコンサイドウォール２０が形成され、ゲート
電極上のポリシリコンキャップ層１６上、ポリシリコン
サイドウォール２０上及びソース・ドレイン８上には連
続したシリサイド層２２が形成されて、そのメモリトラ
ンジスタ１２ｄのソースとドレインを短絡している。
２ｅではゲート電極６及びその上のシリコン窒化膜１０
のまわりがシリコン酸化膜１４で囲まれている。一方、
デプレッション型メモリトランジスタ１２ｄではシリコ
ン窒化膜１０上に更にポリシリコンキャップ層１６が形
成され、ゲート電極側面にはシリコン酸化膜１８を介し
てポリシリコンサイドウォール２０が形成され、ゲート
電極上のポリシリコンキャップ層１６上、ポリシリコン
サイドウォール２０上及びソース・ドレイン８上には連
続したシリサイド層２２が形成されて、そのメモリトラ
ンジスタ１２ｄのソースとドレインを短絡している。
【００１３】このメモリトランジスタはＬＤＤ構造をな
しており、サイドウォール２０，１４の下部に低濃度不
純物層８ａが形成され、それにつながってその外側に高
濃度不純物層８ｂが形成されている。デプレッション型
メモリトランジスタのシリサイド層２２は自己整合的に
形成されたサリサイド構造であり、短絡のために提案さ
れた方法のような導電体層を別途堆積するのに比べると
工程も簡単であり、膜厚も薄く、その上部の通常の金属
配線が形成される層間絶縁膜の表面の段差も小さくな
る。
しており、サイドウォール２０，１４の下部に低濃度不
純物層８ａが形成され、それにつながってその外側に高
濃度不純物層８ｂが形成されている。デプレッション型
メモリトランジスタのシリサイド層２２は自己整合的に
形成されたサリサイド構造であり、短絡のために提案さ
れた方法のような導電体層を別途堆積するのに比べると
工程も簡単であり、膜厚も薄く、その上部の通常の金属
配線が形成される層間絶縁膜の表面の段差も小さくな
る。
【００１４】次に、この実施例を製造する方法について
図２と図３を参照して説明する。 （Ａ）通常行なわれているように、Ｐ型シリコン基板２
の表面に熱酸化によりゲート酸化膜４を形成し、その上
にゲート電極用のＮ型ポリシリコン層６を形成する。ポ
リシリコン層６は、不純物を含んでいないポリシリコン
層をＣＶＤ法により堆積した後、イオン注入法や拡散法
によりＮ型不純物の砒素やリンを導入したものでもよ
く、ＣＶＤ法によりそのような不純物を含んだポリシリ
コン層として堆積したものであってもよい。ここまでの
工程は通常行なわれているところである。
図２と図３を参照して説明する。 （Ａ）通常行なわれているように、Ｐ型シリコン基板２
の表面に熱酸化によりゲート酸化膜４を形成し、その上
にゲート電極用のＮ型ポリシリコン層６を形成する。ポ
リシリコン層６は、不純物を含んでいないポリシリコン
層をＣＶＤ法により堆積した後、イオン注入法や拡散法
によりＮ型不純物の砒素やリンを導入したものでもよ
く、ＣＶＤ法によりそのような不純物を含んだポリシリ
コン層として堆積したものであってもよい。ここまでの
工程は通常行なわれているところである。
【００１５】ポリシリコン層６上に膜厚約１０００Åの
シリコン窒化膜１０をＣＶＤ法により堆積し、更にその
上にキャップ層となるＮ型ポリシリコン層１６を数１０
０〜２０００Åの厚さに堆積する。ポリシリコン層１６
もポリシリコン層６と同様に、不純物を含んでいないポ
リシリコン層をＣＶＤ法により堆積した後、イオン注入
法や拡散法によりＮ型不純物の砒素やリンを導入したも
のでもよく、ＣＶＤ法によりそのような不純物を含んだ
ポリシリコン層として堆積したものであってもよい。な
お、ここでシリコン窒化膜１０とポリシリコン層１６の
間にストレスを緩和するために更にシリコン酸化膜を形
成しておいてもよい。
シリコン窒化膜１０をＣＶＤ法により堆積し、更にその
上にキャップ層となるＮ型ポリシリコン層１６を数１０
０〜２０００Åの厚さに堆積する。ポリシリコン層１６
もポリシリコン層６と同様に、不純物を含んでいないポ
リシリコン層をＣＶＤ法により堆積した後、イオン注入
法や拡散法によりＮ型不純物の砒素やリンを導入したも
のでもよく、ＣＶＤ法によりそのような不純物を含んだ
ポリシリコン層として堆積したものであってもよい。な
お、ここでシリコン窒化膜１０とポリシリコン層１６の
間にストレスを緩和するために更にシリコン酸化膜を形
成しておいてもよい。
【００１６】（Ｂ）ワードラインを兼ねるゲート電極を
形成するために、互いに平行な帯状のレジストパターン
を形成し、それをマスクとしてポリシリコン層１６、シ
リコン窒化膜１０及びポリシリコン層６を順次エッチン
グすることにより、互いに平行な帯状のゲート電極を形
成する。このとき、ゲート電極間の領域ではゲート酸化
膜４が除去されてシリコン基板２が露出する。
形成するために、互いに平行な帯状のレジストパターン
を形成し、それをマスクとしてポリシリコン層１６、シ
リコン窒化膜１０及びポリシリコン層６を順次エッチン
グすることにより、互いに平行な帯状のゲート電極を形
成する。このとき、ゲート電極間の領域ではゲート酸化
膜４が除去されてシリコン基板２が露出する。
【００１７】次に、熱酸化によりシリコン基板２上で数
１０〜数１００Åの膜厚となるように再酸化を行ないシ
リコン酸化膜１８を形成する。シリコン酸化膜１８はシ
リコン基板２及びゲート電極を被うように形成される。
その後、ソース・ドレインのＬＤＤ構造の低濃度不純物
層とするための砒素又はリンによるイオン注入を行な
う。８ａは注入された不純物イオン層を表している。
１０〜数１００Åの膜厚となるように再酸化を行ないシ
リコン酸化膜１８を形成する。シリコン酸化膜１８はシ
リコン基板２及びゲート電極を被うように形成される。
その後、ソース・ドレインのＬＤＤ構造の低濃度不純物
層とするための砒素又はリンによるイオン注入を行な
う。８ａは注入された不純物イオン層を表している。
【００１８】（Ｃ）全面にポリシリコン膜を１０００〜
３０００Åの厚さになるようにＣＶＤ法により堆積し、
エッチバックを施すことによりゲート電極の側面にシリ
コン酸化膜１８を介してポリシリコンサイドウォール２
０を形成する。
３０００Åの厚さになるようにＣＶＤ法により堆積し、
エッチバックを施すことによりゲート電極の側面にシリ
コン酸化膜１８を介してポリシリコンサイドウォール２
０を形成する。
【００１９】（Ｄ）全面にシリコン窒化膜をＣＶＤ法に
より数１００Å〜２０００Åの厚さに堆積する。デプレ
ッション型にしたいメモリトランジスタ部分のみにその
シリコン窒化膜３０が残るように写真製版とエッチング
によりシリコン窒化膜３０をパターン化する。図３
（Ｄ）で斜線が施されている部分はシリコン窒化膜３０
が残された部分である。エンハンスメント型とすべきメ
モリトランジスタ上のシリコン窒化膜はエッチングによ
り除去されている。この時点ではメモリトランジスタは
全てエンハンスメント型になるように条件を設定してお
く。
より数１００Å〜２０００Åの厚さに堆積する。デプレ
ッション型にしたいメモリトランジスタ部分のみにその
シリコン窒化膜３０が残るように写真製版とエッチング
によりシリコン窒化膜３０をパターン化する。図３
（Ｄ）で斜線が施されている部分はシリコン窒化膜３０
が残された部分である。エンハンスメント型とすべきメ
モリトランジスタ上のシリコン窒化膜はエッチングによ
り除去されている。この時点ではメモリトランジスタは
全てエンハンスメント型になるように条件を設定してお
く。
【００２０】（Ｅ）酸化を行ない、シリコン窒化膜３０
で被われていないメモリトランジスタ、すなわちエンハ
ンスメント型にしておきたいメモリトランジスタのポリ
シリコンサイドウォール２２及びゲート電極上層のポリ
シリコンキャップ層１６を全てシリコン酸化膜１４に変
える。この酸化工程では、ポリシリコンは柱状グレイン
から構成されているので、酸化は基板面に対して垂直方
向に選択的に進み、基板面内方向すなわち横方向への酸
化は抑制され、ほぼシリコン窒化膜３０のパターン通り
に酸化と非酸化が区別される。
で被われていないメモリトランジスタ、すなわちエンハ
ンスメント型にしておきたいメモリトランジスタのポリ
シリコンサイドウォール２２及びゲート電極上層のポリ
シリコンキャップ層１６を全てシリコン酸化膜１４に変
える。この酸化工程では、ポリシリコンは柱状グレイン
から構成されているので、酸化は基板面に対して垂直方
向に選択的に進み、基板面内方向すなわち横方向への酸
化は抑制され、ほぼシリコン窒化膜３０のパターン通り
に酸化と非酸化が区別される。
【００２１】また、ポリシリコンキャップ層１６とポリ
シリコンサイドウォール２２が酸化されるエンハンスメ
ント型メモリトランジスタにおいても、ゲート電極のポ
リシリコン層６上には耐酸化性絶縁膜であるシリコン窒
化膜１０が設けられているので、そのシリコン窒化膜１
０が酸素分子の拡散を阻止し、ゲート電極のポリシリコ
ン層６は酸化されず、上層のポリシリコンキャップ層１
６とポリシリコンサイドウォール２２のみが酸化され
る。
シリコンサイドウォール２２が酸化されるエンハンスメ
ント型メモリトランジスタにおいても、ゲート電極のポ
リシリコン層６上には耐酸化性絶縁膜であるシリコン窒
化膜１０が設けられているので、そのシリコン窒化膜１
０が酸素分子の拡散を阻止し、ゲート電極のポリシリコ
ン層６は酸化されず、上層のポリシリコンキャップ層１
６とポリシリコンサイドウォール２２のみが酸化され
る。
【００２２】その後、シリコン窒化膜３０を除去し、更
にシリコン酸化膜を１部エッチングすることにより、活
性領域のシリコン基板表面と、デプレッション型メモリ
トランジスタの上層のポリシリコンキャップ層１６を露
出させる。図３（Ｅ）の斜線部は、上層のポリシリコン
キャップ層１６及びポリシリコンサイドウォール２０が
残っている部分を表わしている。
にシリコン酸化膜を１部エッチングすることにより、活
性領域のシリコン基板表面と、デプレッション型メモリ
トランジスタの上層のポリシリコンキャップ層１６を露
出させる。図３（Ｅ）の斜線部は、上層のポリシリコン
キャップ層１６及びポリシリコンサイドウォール２０が
残っている部分を表わしている。
【００２３】（Ｆ）ソース・ドレインの高濃度不純物層
８ｂのためのリン又は砒素によるＮ型不純物注入を行な
い、その後不純物層８ａと８ｂの活性化のための熱処理
を行なう。その後、全面にチタン膜を堆積し、アニール
を行なって基板シリコン又はポリシリコン層１６，２０
と接触している部分のチタンとシリコンによるシリサイ
ド化反応を行なわせた後、アルカリ溶液で未反応チタン
のみを除去する。これにより、デプレッション型メモリ
トランジスタのドレイン８−ポリシリコンサイドウォー
ル２０−上層ポリシリコンキャップ層１６−ポリシリコ
ンサイドウォール２０−ソース８間が連続したシリサイ
ド層で接続され、そのメモリトランジスタが短絡された
状態になる。
８ｂのためのリン又は砒素によるＮ型不純物注入を行な
い、その後不純物層８ａと８ｂの活性化のための熱処理
を行なう。その後、全面にチタン膜を堆積し、アニール
を行なって基板シリコン又はポリシリコン層１６，２０
と接触している部分のチタンとシリコンによるシリサイ
ド化反応を行なわせた後、アルカリ溶液で未反応チタン
のみを除去する。これにより、デプレッション型メモリ
トランジスタのドレイン８−ポリシリコンサイドウォー
ル２０−上層ポリシリコンキャップ層１６−ポリシリコ
ンサイドウォール２０−ソース８間が連続したシリサイ
ド層で接続され、そのメモリトランジスタが短絡された
状態になる。
【００２４】また活性領域の不純物拡散層（ソース・ド
レイン）８の表面もシリサイド化されており、ビットラ
インの抵抗及びビットコンタクトの抵抗が低下する。そ
の後、既知の工程に従って層間絶縁膜を形成し、コンタ
クトホールを開け、層間絶縁膜上にメタル配線を形成
し、パッシベーション膜を形成して半導体装置が完成す
る。
レイン）８の表面もシリサイド化されており、ビットラ
インの抵抗及びビットコンタクトの抵抗が低下する。そ
の後、既知の工程に従って層間絶縁膜を形成し、コンタ
クトホールを開け、層間絶縁膜上にメタル配線を形成
し、パッシベーション膜を形成して半導体装置が完成す
る。
【００２５】
【発明の効果】本発明ではデプレッション型メモリトラ
ンジスタとするソースとドレイン間の短絡を、アルミニ
ウムやポリシリコン層のような別途堆積した導電体層に
よるのではなく、サリサイド化プロセスによる導電体層
により形成するので、デバイスの平坦化が実現されて、
その上方に形成されるメタル配線の断線やパッシベーシ
ョン膜のクラック発生を抑えることができる。また本発
明では拡散層上も全てシリサイド化されるため、ビット
拡散層のシート抵抗及びビットコンタクトのコンタクト
抵抗が低減され、デバイスの高速化が可能となる。ソー
ス・ドレイン間の短絡のための導電体層の元になるポリ
シリコン層をゲート電極のまわりにセルフアラインで形
成しているため、微細化、高集積化が可能である。ま
た、シリサイド化させたくない部分のポリシリコン層を
酸化してシリコン酸化膜にしているが、ゲート電極のポ
リシリコン層上には耐酸化層が設けられているので、十
分な酸化を行なってもゲート電極が酸化されることはな
い。
ンジスタとするソースとドレイン間の短絡を、アルミニ
ウムやポリシリコン層のような別途堆積した導電体層に
よるのではなく、サリサイド化プロセスによる導電体層
により形成するので、デバイスの平坦化が実現されて、
その上方に形成されるメタル配線の断線やパッシベーシ
ョン膜のクラック発生を抑えることができる。また本発
明では拡散層上も全てシリサイド化されるため、ビット
拡散層のシート抵抗及びビットコンタクトのコンタクト
抵抗が低減され、デバイスの高速化が可能となる。ソー
ス・ドレイン間の短絡のための導電体層の元になるポリ
シリコン層をゲート電極のまわりにセルフアラインで形
成しているため、微細化、高集積化が可能である。ま
た、シリサイド化させたくない部分のポリシリコン層を
酸化してシリコン酸化膜にしているが、ゲート電極のポ
リシリコン層上には耐酸化層が設けられているので、十
分な酸化を行なってもゲート電極が酸化されることはな
い。
【図１】一実施例のマスクＲＯＭを示す図であり、
（Ａ）は概略平面図、（Ｂ）はそのＸ−Ｘ’線位置での
断面図である。
（Ａ）は概略平面図、（Ｂ）はそのＸ−Ｘ’線位置での
断面図である。
【図２】本発明の製造方法の実施例の工程の前半部を示
す工程断面図である。
す工程断面図である。
【図３】同製造方法の実施例の後半部を示す図であり、
（Ｄ）〜（Ｆ）はそれぞれの工程を平面図として示した
もの、（ｄ）〜（ｆ）はそれぞれの平面図のＸ−Ｘ’線
位置での断面図を表したものである。
（Ｄ）〜（Ｆ）はそれぞれの工程を平面図として示した
もの、（ｄ）〜（ｆ）はそれぞれの平面図のＸ−Ｘ’線
位置での断面図を表したものである。
２ Ｐ型シリコン基板 ４ ゲート酸化膜 ６ ゲート電極のポリシリコン層 ８ ソース・ドレイン １０ シリコン窒化膜 １６ ポリシリコンキャップ層 １８ シリコン酸化膜 ２０ ポリシリコンサイドウォール ２２ シリサイド層 ３０ シリコン窒化膜
Claims (5)
- 【請求項１】 半導体基板上で互いに平行に延びた複数
のゲート電極と、ゲート電極の延びる方向と直交する方
向でゲート電極間の半導体基板に設けられたソース・ド
レイン用不純物領域とにより直列接続されたＭＯＳメモ
リトランジスタ列を構成したＮＡＮＤ型マスクＲＯＭ装
置において、 ゲート電極を挾んで隣接するソース・ドレイン間をその
ゲート電極をまたぐ導電体層により短絡させるか否かに
よりプログラムが施されており、かつ、その導電体層は
基板のシリコン上に形成されたシリサイド層、ゲート電
極の側面に絶縁膜を介して形成されたポリシリコンサイ
ドウォール上に形成されたシリサイド層、及びゲート電
極上面に耐酸化性絶縁層を介して形成されたポリシリコ
ンキャップ層上に形成されたシリサイド層からなる連続
したものであることを特徴とするマスクＲＯＭ装置。 - 【請求項２】 メモリトランジスタの前記ゲート電極
は、ゲート酸化膜上に形成されたポリシリコン層又はそ
の上層にさらにシリサイド層が形成されたポリサイド層
にてなり、そのゲート電極上には耐酸化性絶縁層を介し
てキャップ層が形成され、そのゲート電極の側面には絶
縁膜を介してサイドウォールが形成されており、 ゲート電極に駆動電圧を与えない状態ではソース・ドレ
イン間が導通しないエンハンスメント型のメモリトラン
ジスタでは前記キャップ層とサイドウォールが絶縁体と
なっており、 ゲート電極に駆動電圧を与えない状態でもソース・ドレ
イン間が導通するデプレッション型のメモリトランジス
タでは前記キャップ層とサイドウォールがポリシリコン
で、それらのポリシリコン上に前記プログラム用の導電
体層としてシリサイド層が形成されている請求項１に記
載のマスクＲＯＭ装置。 - 【請求項３】 全てのメモリトランジスタ及び周辺トラ
ンジスタのソース・ドレイン領域上がシリサイド化され
ている請求項１又は２に記載のマスクＲＯＭ装置。 - 【請求項４】 半導体基板上にゲート酸化膜を介して互
いに平行に延びた複数のゲート電極を形成した後、 デプレッション型メモリトランジスタとするゲート電極
のまわりをポリシリコンで被い、 エンハンスメント型メモリトランジスタとするゲート電
極のまわりをシリコン酸化膜で被い、ソース・ドレイン
領域の基板シリコンを露出させた状態にした後、高融点
金属膜を堆積し、熱処理を施してポリシリコン上と基板
シリコン上に自己整合的にシリサイド層を形成すること
を特徴とするマスクＲＯＭ装置の製造方法。 - 【請求項５】 半導体基板上にゲート酸化膜を介してポ
リシリコン層、その上に耐酸化性絶縁層、さらにその上
にポリシリコン層を形成した後、ゲート酸化膜上の層を
ゲート電極形状にパターン化し、ゲート電極表面を酸化
膜で被った状態でポリシリコン膜を形成しエッチバック
を施してゲート電極の側面にポリシリコンサイドウォー
ルを形成し、 デプレッション型メモリトランジスタとするゲート電極
の表面のみを耐酸化性絶縁膜で被った状態で酸化処理を
施し、ソース・ドレイン領域の基板シリコンが露出する
まで酸化膜のエッチバックを施すことによりデプレッシ
ョン型メモリトランジスタとするゲート電極のまわりを
ポリシリコンで被い、エンハンスメント型メモリトラン
ジスタとするゲート電極のまわりをシリコン酸化膜で被
い、ソース・ドレイン領域の基板シリコンを露出させた
状態とする請求項４に記載のマスクＲＯＭ装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25546495A JP3434630B2 (ja) | 1995-09-06 | 1995-09-06 | マスクｒｏｍ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25546495A JP3434630B2 (ja) | 1995-09-06 | 1995-09-06 | マスクｒｏｍ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974145A true JPH0974145A (ja) | 1997-03-18 |
| JP3434630B2 JP3434630B2 (ja) | 2003-08-11 |
Family
ID=17279134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25546495A Expired - Fee Related JP3434630B2 (ja) | 1995-09-06 | 1995-09-06 | マスクｒｏｍ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3434630B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222241B1 (en) * | 1999-10-29 | 2001-04-24 | Advanced Micro Devices, Inc. | Method and system for reducing ARC layer removal by providing a capping layer for the ARC layer |
| KR100683852B1 (ko) * | 2004-07-02 | 2007-02-15 | 삼성전자주식회사 | 반도체 소자의 마스크롬 소자 및 그 형성 방법 |
| KR100719738B1 (ko) * | 2005-06-29 | 2007-05-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 |
| US7750384B2 (en) | 2005-06-29 | 2010-07-06 | Hynix Semiconductor Inc. | Flash memory device having intergated plug |
-
1995
- 1995-09-06 JP JP25546495A patent/JP3434630B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222241B1 (en) * | 1999-10-29 | 2001-04-24 | Advanced Micro Devices, Inc. | Method and system for reducing ARC layer removal by providing a capping layer for the ARC layer |
| KR100683852B1 (ko) * | 2004-07-02 | 2007-02-15 | 삼성전자주식회사 | 반도체 소자의 마스크롬 소자 및 그 형성 방법 |
| US7541653B2 (en) | 2004-07-02 | 2009-06-02 | Samsung Electronics Co., Ltd. | Mask ROM devices of semiconductor devices and method of forming the same |
| KR100719738B1 (ko) * | 2005-06-29 | 2007-05-18 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 |
| US7750384B2 (en) | 2005-06-29 | 2010-07-06 | Hynix Semiconductor Inc. | Flash memory device having intergated plug |
| US8034681B2 (en) | 2005-06-29 | 2011-10-11 | Hynix Semiconductor Inc. | Method of forming flash memory device having inter-gate plug |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3434630B2 (ja) | 2003-08-11 |
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