JPH05136424A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05136424A JPH05136424A JP3299281A JP29928191A JPH05136424A JP H05136424 A JPH05136424 A JP H05136424A JP 3299281 A JP3299281 A JP 3299281A JP 29928191 A JP29928191 A JP 29928191A JP H05136424 A JPH05136424 A JP H05136424A
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Abstract
(57)【要約】
【目的】本発明は、フローティングゲート電極を有する
不揮発性半導体メモリの製造方法に関し、周辺回路部の
ゲート絶縁膜の膜厚の制御を容易に行うことができ、か
つ、パーティクル等による汚染を防止して、フローティ
ングゲート電極を被覆する良質のキャパシタ絶縁膜を形
成することができる半導体装置の製造方法を提供するこ
とを目的とする。 【構成】パターニングされた第１の導電体膜28ａを被覆
してキャパシタ絶縁膜30ａを形成した後、連続して第１
及び第２の素子領域に第２の導電体膜３１を形成し、そ
の後、第１の素子領域の第１の導電体膜28ａ／キャパシ
タ絶縁膜30ａ／第２の導電体膜３１をゲート長方向に所
定の幅でパターニングして第１のゲート部33ａを形成す
るとともに、第２の素子領域に第２のゲート部33ｂを形
成することを含み構成する。
不揮発性半導体メモリの製造方法に関し、周辺回路部の
ゲート絶縁膜の膜厚の制御を容易に行うことができ、か
つ、パーティクル等による汚染を防止して、フローティ
ングゲート電極を被覆する良質のキャパシタ絶縁膜を形
成することができる半導体装置の製造方法を提供するこ
とを目的とする。 【構成】パターニングされた第１の導電体膜28ａを被覆
してキャパシタ絶縁膜30ａを形成した後、連続して第１
及び第２の素子領域に第２の導電体膜３１を形成し、そ
の後、第１の素子領域の第１の導電体膜28ａ／キャパシ
タ絶縁膜30ａ／第２の導電体膜３１をゲート長方向に所
定の幅でパターニングして第１のゲート部33ａを形成す
るとともに、第２の素子領域に第２のゲート部33ｂを形
成することを含み構成する。
Description
【０００１】 （目次） ・産業上の利用分野 ・従来の技術（図７〜図９） ・発明が解決しようとする課題（図１０，図１１） ・課題を解決するための手段 ・作用 ・実施例 （１）第１の実施例（図１〜図４） （２）第２の実施例（図５） （３）第３の実施例（図６） ・発明の効果
【０００２】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しく言えば、フローティングゲート電極
を有する不揮発性半導体メモリの製造方法に関する。
に関し、更に詳しく言えば、フローティングゲート電極
を有する不揮発性半導体メモリの製造方法に関する。
【０００３】近年、不揮発性半導体メモリの大容量化が
要望されている。特に、ＦＬＡＳＨ−ＥＰＲＯＭは、従
来のＥＰＲＯＭの大容量を保持したまま電気的に消去が
可能であるためオンボード上での書換えが可能になるほ
か、一万回以上のデータの書換えが可能である。このた
め、ハードディスクの置き換えとして注目されている。
要望されている。特に、ＦＬＡＳＨ−ＥＰＲＯＭは、従
来のＥＰＲＯＭの大容量を保持したまま電気的に消去が
可能であるためオンボード上での書換えが可能になるほ
か、一万回以上のデータの書換えが可能である。このた
め、ハードディスクの置き換えとして注目されている。
【０００４】
【従来の技術】ＦＬＡＳＨ−ＥＰＲＯＭのうちＦＬＯＴ
ＯＸ（FLOating gate ，Tunnel OXide）型又はＥＴＯＸ
（EPROM Tunnel OXide）型と呼ばれるＦＬＡＳＨ−ＥＰ
ＲＯＭは、フローティングゲート上にコントロールゲー
トが存在し、ＥＰＲＯＭと同様にホットエレクトロンの
注入によるフローティングゲート電極中への電荷蓄積に
よりデータを書き込み、フローティングゲート電極下の
ゲート酸化膜を介して蓄積電荷を取り除くことにより、
データを消去する。
ＯＸ（FLOating gate ，Tunnel OXide）型又はＥＴＯＸ
（EPROM Tunnel OXide）型と呼ばれるＦＬＡＳＨ−ＥＰ
ＲＯＭは、フローティングゲート上にコントロールゲー
トが存在し、ＥＰＲＯＭと同様にホットエレクトロンの
注入によるフローティングゲート電極中への電荷蓄積に
よりデータを書き込み、フローティングゲート電極下の
ゲート酸化膜を介して蓄積電荷を取り除くことにより、
データを消去する。
【０００５】従って、ゲート酸化膜は消去時に蓄積電荷
がトンネルにより通り抜けられるように十分薄くなけれ
ばならない。また、上記の書き込みを行う場合、コント
ロールゲート電極に印加する電圧により容量カップリン
グでフローティングゲート電極の電位をあげている。こ
のため、フローティングゲート電極と半導体基板との間
の容量（Ｃ１）及びフローティングゲート電極とコント
ロールゲート電極との間の容量（Ｃ２）に対するフロー
ティングゲート電極とコントロールゲート電極との間の
容量（Ｃ２）比、即ちＣ２／（Ｃ１＋Ｃ２）を大きくす
る必要がある。従って、フローティングゲート電極とコ
ントロールゲート電極との間の層間絶縁膜を薄く形成す
る必要がある。
がトンネルにより通り抜けられるように十分薄くなけれ
ばならない。また、上記の書き込みを行う場合、コント
ロールゲート電極に印加する電圧により容量カップリン
グでフローティングゲート電極の電位をあげている。こ
のため、フローティングゲート電極と半導体基板との間
の容量（Ｃ１）及びフローティングゲート電極とコント
ロールゲート電極との間の容量（Ｃ２）に対するフロー
ティングゲート電極とコントロールゲート電極との間の
容量（Ｃ２）比、即ちＣ２／（Ｃ１＋Ｃ２）を大きくす
る必要がある。従って、フローティングゲート電極とコ
ントロールゲート電極との間の層間絶縁膜を薄く形成す
る必要がある。
【０００６】以上のように、ゲート酸化膜及び層間絶縁
膜の膜厚をともに薄くすることが必要であり、このた
め、ゲート酸化膜及び層間絶縁膜の膜質の更なる向上が
望まれている。
膜の膜厚をともに薄くすることが必要であり、このた
め、ゲート酸化膜及び層間絶縁膜の膜質の更なる向上が
望まれている。
【０００７】図７（ａ）〜（ｃ），図８（ｄ）〜
（ｆ），図９（ｇ）〜（ｉ）は、従来例のＦＬＯＴＯＸ
型又はＥＴＯＸ型と呼ばれるＦＬＡＳＨ−ＥＰＲＯＭの
製造方法について説明する断面図である。なお、左図は
メモリセル部であって、フローティングゲート電極を有
するＭＯＳトランジスタの形成される部分のゲート長方
向（Ｘ方向）の断面図、中央図は左図と同じ部分のメモ
リセル部であって、Ｘ方向と直角なゲート幅方向（Ｙ方
向）の断面図、右図は周辺回路部のＭＯＳトランジスタ
の断面図である。
（ｆ），図９（ｇ）〜（ｉ）は、従来例のＦＬＯＴＯＸ
型又はＥＴＯＸ型と呼ばれるＦＬＡＳＨ−ＥＰＲＯＭの
製造方法について説明する断面図である。なお、左図は
メモリセル部であって、フローティングゲート電極を有
するＭＯＳトランジスタの形成される部分のゲート長方
向（Ｘ方向）の断面図、中央図は左図と同じ部分のメモ
リセル部であって、Ｘ方向と直角なゲート幅方向（Ｙ方
向）の断面図、右図は周辺回路部のＭＯＳトランジスタ
の断面図である。
【０００８】まず、図７（ａ）に示すように、Si基板１
上の素子分離領域に選択的にフィールド酸化膜２を形成
した後、メモリセル部のＭＯＳトランジスタのゲート絶
縁膜となるSiO2膜３ａを形成する。このとき、同時に周
辺回路部にもSiO2膜３ｂが形成される。
上の素子分離領域に選択的にフィールド酸化膜２を形成
した後、メモリセル部のＭＯＳトランジスタのゲート絶
縁膜となるSiO2膜３ａを形成する。このとき、同時に周
辺回路部にもSiO2膜３ｂが形成される。
【０００９】次いで、メモリセル部のＭＯＳトランジス
タの閾値電圧を制御するため、図７（ｂ）に示すよう
に、周辺回路部をレジスト膜４によりマスクし、ゲート
電極直下のチャネル領域となる領域に導電型不純物をイ
オン注入により導入し、第１の閾値制御層５ａを形成す
る。なお、ゲート絶縁膜となるSiO2膜３ａの形成の後に
閾値電圧を制御するための導電型不純物の導入を行う必
要がある。これは、この工程を逆にした場合、酸化のた
めにSi基板１の表面が下方に移動したり、導電型不純物
の界面での蓄積や酸化膜への吸収が生じたりして、既に
導入されている導電型不純物の表面濃度が変化し、閾値
電圧の制御が困難になるためである。
タの閾値電圧を制御するため、図７（ｂ）に示すよう
に、周辺回路部をレジスト膜４によりマスクし、ゲート
電極直下のチャネル領域となる領域に導電型不純物をイ
オン注入により導入し、第１の閾値制御層５ａを形成す
る。なお、ゲート絶縁膜となるSiO2膜３ａの形成の後に
閾値電圧を制御するための導電型不純物の導入を行う必
要がある。これは、この工程を逆にした場合、酸化のた
めにSi基板１の表面が下方に移動したり、導電型不純物
の界面での蓄積や酸化膜への吸収が生じたりして、既に
導入されている導電型不純物の表面濃度が変化し、閾値
電圧の制御が困難になるためである。
【００１０】次に、図７（ｃ）に示すように、メモリセ
ル部のＭＯＳトランジスタの浮遊電極となる第１のポリ
シリコン膜６を全面に形成する。次いで、第１のポリシ
リコン膜６をパターニングしてメモリセル部のＭＯＳト
ランジスタのフローティングゲート電極６ａを形成する
とともに、周辺回路部の第１のポリシリコン膜６を除去
する。続いて、メモリセル部をレジスト膜７によりマス
クし、周辺回路部のSiO2膜３ｂを除去し、Si基板１を表
出する（図８（ｄ））。
ル部のＭＯＳトランジスタの浮遊電極となる第１のポリ
シリコン膜６を全面に形成する。次いで、第１のポリシ
リコン膜６をパターニングしてメモリセル部のＭＯＳト
ランジスタのフローティングゲート電極６ａを形成する
とともに、周辺回路部の第１のポリシリコン膜６を除去
する。続いて、メモリセル部をレジスト膜７によりマス
クし、周辺回路部のSiO2膜３ｂを除去し、Si基板１を表
出する（図８（ｄ））。
【００１１】次に、熱酸化により、メモリセル部のフロ
ーティングゲート電極６ａを被覆してキャパシタ絶縁膜
８ａを形成するとともに、周辺回路部のSi基板１上にSi
O2膜からなるゲート絶縁膜８ｂを形成する（図８
（ｅ））。
ーティングゲート電極６ａを被覆してキャパシタ絶縁膜
８ａを形成するとともに、周辺回路部のSi基板１上にSi
O2膜からなるゲート絶縁膜８ｂを形成する（図８
（ｅ））。
【００１２】次いで、周辺回路部のＭＯＳトランジスタ
の閾値電圧を制御するため、メモリセル部をレジスト膜
９によりマスクし、ゲート電極直下のチャネル領域とな
る領域に導電型不純物をイオン注入により導入し、第２
の閾値制御層５ｂを形成する（図８（ｆ））。
の閾値電圧を制御するため、メモリセル部をレジスト膜
９によりマスクし、ゲート電極直下のチャネル領域とな
る領域に導電型不純物をイオン注入により導入し、第２
の閾値制御層５ｂを形成する（図８（ｆ））。
【００１３】次に、メモリセル部のＭＯＳトランジスタ
のコントロールゲート電極及び周辺回路部のＭＯＳトラ
ンジスタのゲート電極となる第２のポリシリコン膜１０
を形成する（図９（ｇ））。
のコントロールゲート電極及び周辺回路部のＭＯＳトラ
ンジスタのゲート電極となる第２のポリシリコン膜１０
を形成する（図９（ｇ））。
【００１４】次いで、第２のポリシリコン膜１０をパタ
ーニングして、メモリセル部のＭＯＳトランジスタのフ
ローティングゲート電極６ａ上のキャパシタ絶縁膜８ａ
の上にコントロールゲート電極10ａを形成するととも
に、周辺回路部のゲート電極８ｂ上にＭＯＳトランジス
タのゲート電極10ｂを形成する（図９（ｈ））。
ーニングして、メモリセル部のＭＯＳトランジスタのフ
ローティングゲート電極６ａ上のキャパシタ絶縁膜８ａ
の上にコントロールゲート電極10ａを形成するととも
に、周辺回路部のゲート電極８ｂ上にＭＯＳトランジス
タのゲート電極10ｂを形成する（図９（ｈ））。
【００１５】次に、メモリセル部のフローティングゲー
ト電極６ａ／キャパシタ絶縁膜８ａ／コントロールゲー
ト電極10ａからなるゲート部をマスクとして素子形成領
域のSi基板１に導電型不純物をイオン注入し、Ｓ／Ｄ領
域層12ａ，12ｂを形成するとともに、周辺回路部のゲー
ト電極10ｂをマスクとして素子形成領域のSi基板１に導
電型不純物をイオン注入し、Ｓ／Ｄ領域層13ａ，13ｂを
形成する。続いて、メモリセル部のゲート部11ａ及び周
辺回路部のゲート部11ｂを被覆して層間絶縁膜１４を形
成する。その後、Ｓ／Ｄ領域層12ａ，12ｂ，13ａ，13ｂ
上の層間絶縁膜１４にコンタクトホール15ａ，15ｂ，16
ａ，16ｂを形成した後，Ｓ／Ｄ電極17ａ，17ｂ，18ａ，
18ｂを形成すると、ＦＬＡＳＨ−ＥＰＲＯＭが完成する
（図９（ｉ））。
ト電極６ａ／キャパシタ絶縁膜８ａ／コントロールゲー
ト電極10ａからなるゲート部をマスクとして素子形成領
域のSi基板１に導電型不純物をイオン注入し、Ｓ／Ｄ領
域層12ａ，12ｂを形成するとともに、周辺回路部のゲー
ト電極10ｂをマスクとして素子形成領域のSi基板１に導
電型不純物をイオン注入し、Ｓ／Ｄ領域層13ａ，13ｂを
形成する。続いて、メモリセル部のゲート部11ａ及び周
辺回路部のゲート部11ｂを被覆して層間絶縁膜１４を形
成する。その後、Ｓ／Ｄ領域層12ａ，12ｂ，13ａ，13ｂ
上の層間絶縁膜１４にコンタクトホール15ａ，15ｂ，16
ａ，16ｂを形成した後，Ｓ／Ｄ電極17ａ，17ｂ，18ａ，
18ｂを形成すると、ＦＬＡＳＨ−ＥＰＲＯＭが完成する
（図９（ｉ））。
【００１６】
【発明が解決しようとする課題】ところで、上記のＦＬ
ＡＳＨ−ＥＰＲＯＭの製造方法においては、図８（ｆ）
に示すように、キャパシタ絶縁膜８ａの形成後、コント
ロールゲート電極10ａの形成前に、周辺回路部に選択的
にイオン注入を行っている。従って、メモリセル部を被
覆するためのレジスト膜９から発生するパーティクルや
金属物による汚染を受ける。このため、キャパシタ絶縁
膜８ａの膜質が低下し、キャパシタ絶縁膜８ａを薄膜化
する場合には、蓄積電荷のリークや絶縁耐圧の低下等が
生じるという問題がある。
ＡＳＨ−ＥＰＲＯＭの製造方法においては、図８（ｆ）
に示すように、キャパシタ絶縁膜８ａの形成後、コント
ロールゲート電極10ａの形成前に、周辺回路部に選択的
にイオン注入を行っている。従って、メモリセル部を被
覆するためのレジスト膜９から発生するパーティクルや
金属物による汚染を受ける。このため、キャパシタ絶縁
膜８ａの膜質が低下し、キャパシタ絶縁膜８ａを薄膜化
する場合には、蓄積電荷のリークや絶縁耐圧の低下等が
生じるという問題がある。
【００１７】この問題を解決するため、図７（ｃ）の後
に、図１０（ａ）に示すようにメモリセル部をマスクし
て周辺回路部の第１のポリシリコン膜６／SiO2膜３ｂを
除去した後、所望の膜厚のゲート絶縁膜19ｂを熱酸化に
より形成し（図１０（ｂ））、次いで、閾値制御のため
のイオン注入を行って第２の閾値制御層２０を形成した
（図１０（ｃ））後、メモリセル部の第１のポリシリコ
ン膜６をパターニングしてフローティングゲート電極６
ａを形成し（図１１（ｄ），（ｅ））、次いで、フロー
ティングゲート電極６ａを被覆して熱酸化によりキャパ
シタ絶縁膜21ａを形成した（図１１（ｆ））後、連続し
て、コントロールゲート電極10ａとなる第２のポリシリ
コン膜１０を形成することが考えられる。しかし、図１
１（ｆ）に示すように、キャパシタ絶縁膜21ａを形成す
る際、周辺回路部のゲート絶縁膜19ｂが露出しているた
め、ゲート絶縁膜19ｂの上に更にSiO2膜が形成されるの
で、ゲート絶縁膜19ｂの膜厚の制御が難しくなるという
問題がある。また、図１１（ｄ）に示すように、メモリ
セル部の第１のポリシリコン膜６をパターニングする
際、オーバエッチングを行うと、ゲート絶縁膜19ｂの膜
厚が減ってしまい、上記と同様にゲート絶縁膜19ｂの膜
厚の制御が難しくなるという問題がある。
に、図１０（ａ）に示すようにメモリセル部をマスクし
て周辺回路部の第１のポリシリコン膜６／SiO2膜３ｂを
除去した後、所望の膜厚のゲート絶縁膜19ｂを熱酸化に
より形成し（図１０（ｂ））、次いで、閾値制御のため
のイオン注入を行って第２の閾値制御層２０を形成した
（図１０（ｃ））後、メモリセル部の第１のポリシリコ
ン膜６をパターニングしてフローティングゲート電極６
ａを形成し（図１１（ｄ），（ｅ））、次いで、フロー
ティングゲート電極６ａを被覆して熱酸化によりキャパ
シタ絶縁膜21ａを形成した（図１１（ｆ））後、連続し
て、コントロールゲート電極10ａとなる第２のポリシリ
コン膜１０を形成することが考えられる。しかし、図１
１（ｆ）に示すように、キャパシタ絶縁膜21ａを形成す
る際、周辺回路部のゲート絶縁膜19ｂが露出しているた
め、ゲート絶縁膜19ｂの上に更にSiO2膜が形成されるの
で、ゲート絶縁膜19ｂの膜厚の制御が難しくなるという
問題がある。また、図１１（ｄ）に示すように、メモリ
セル部の第１のポリシリコン膜６をパターニングする
際、オーバエッチングを行うと、ゲート絶縁膜19ｂの膜
厚が減ってしまい、上記と同様にゲート絶縁膜19ｂの膜
厚の制御が難しくなるという問題がある。
【００１８】本発明は、かかる従来の問題点に鑑みてな
されたもので、周辺回路部のゲート絶縁膜の膜厚の制御
を容易に行うことができ、かつ、パーティクル等による
汚染を防止して、フローティングゲート電極を被覆する
良質のキャパシタ絶縁膜を形成することができる半導体
装置の製造方法を提供することを目的とするものであ
る。
されたもので、周辺回路部のゲート絶縁膜の膜厚の制御
を容易に行うことができ、かつ、パーティクル等による
汚染を防止して、フローティングゲート電極を被覆する
良質のキャパシタ絶縁膜を形成することができる半導体
装置の製造方法を提供することを目的とするものであ
る。
【００１９】
【課題を解決するための手段】上記課題は、第１に、第
１のゲート絶縁膜／フローティングゲート電極／キャパ
シタ絶縁膜／コントロールゲート電極からなる第１のゲ
ート部を有する第１の素子領域と、第２のゲート絶縁膜
／ゲート電極からなる第２のゲート部を有する第２の素
子領域とを同一の半導体基板上に形成する半導体装置の
製造方法において、前記第１及び第２の素子領域の半導
体基板上にそれぞれ前記第１及び第２のゲート絶縁膜を
形成した後、前記第１のゲート部となる領域及び前記第
２のゲート部となる領域に閾値電圧を調整する導電型不
純物をそれぞれイオン注入する工程と、前記第１及び第
２の素子領域に第１の導電体膜を形成した後、前記第１
の素子領域の第１の導電体膜を所定の幅でパターニング
する工程と、前記パターニングされた第１の導電体膜を
被覆してキャパシタ絶縁膜を形成した後、連続して前記
第１及び第２の素子領域に第２の導電体膜を形成する工
程と、前記第１の素子領域の第１の導電体膜／キャパシ
タ絶縁膜／第２導電体膜を前記第１のゲート部として所
定の寸法幅になるようにパターニングして前記第１のゲ
ート絶縁膜／フローティングゲート電極／キャパシタ絶
縁膜／コントロールゲート電極からなる第１のゲート部
を形成するとともに、前記第２の素子領域に前記第２の
ゲート絶縁膜／ゲート電極からなる第２のゲート部を形
成する工程とを有することを特徴とする半導体装置の製
造方法によって達成され、第２に、前記第２の素子領域
のゲート電極は第１の導電体膜からなり、前記第２の導
電体膜及びキャパシタ絶縁膜を選択的に除去した後に残
存する前記第１の導電体膜をパターニングすることによ
り前記ゲート電極を形成することを特徴とする第１の発
明に記載の半導体装置の製造方法によって達成され、第
３に、前記第２の素子領域のゲート電極は前記第１の導
電体膜／キャパシタ絶縁膜／第２導電体膜からなり、少
なくとも前記第２の導電体膜／キャパシタ絶縁膜を貫通
する開口部を形成した後、該開口部内に第３の導電体膜
を埋め込んで前記第１の導電体膜及び第２導電体膜を電
気的にショートすることことにより前記ゲート電極を形
成することを特徴とする第１の発明に記載の半導体装置
の製造方法によって達成され、第４に、前記第１及び第
２の導電体膜は半導体膜であることを特徴とする第１，
第２又は第３の発明に記載の半導体装置の製造方法によ
って達成され、第５に、前記第１及び第２の導電体膜の
うち上層の該第１又は第２の導電体膜上に高融点金属膜
からなる第４の導電体膜が形成されていることを特徴と
する第４の発明に記載の半導体装置の製造方法によって
達成され、第６に、前記第３及び第４の導電体膜は共通
の高融点金属膜であることを特徴とする第５の発明に記
載の半導体装置の製造方法によって達成される。
１のゲート絶縁膜／フローティングゲート電極／キャパ
シタ絶縁膜／コントロールゲート電極からなる第１のゲ
ート部を有する第１の素子領域と、第２のゲート絶縁膜
／ゲート電極からなる第２のゲート部を有する第２の素
子領域とを同一の半導体基板上に形成する半導体装置の
製造方法において、前記第１及び第２の素子領域の半導
体基板上にそれぞれ前記第１及び第２のゲート絶縁膜を
形成した後、前記第１のゲート部となる領域及び前記第
２のゲート部となる領域に閾値電圧を調整する導電型不
純物をそれぞれイオン注入する工程と、前記第１及び第
２の素子領域に第１の導電体膜を形成した後、前記第１
の素子領域の第１の導電体膜を所定の幅でパターニング
する工程と、前記パターニングされた第１の導電体膜を
被覆してキャパシタ絶縁膜を形成した後、連続して前記
第１及び第２の素子領域に第２の導電体膜を形成する工
程と、前記第１の素子領域の第１の導電体膜／キャパシ
タ絶縁膜／第２導電体膜を前記第１のゲート部として所
定の寸法幅になるようにパターニングして前記第１のゲ
ート絶縁膜／フローティングゲート電極／キャパシタ絶
縁膜／コントロールゲート電極からなる第１のゲート部
を形成するとともに、前記第２の素子領域に前記第２の
ゲート絶縁膜／ゲート電極からなる第２のゲート部を形
成する工程とを有することを特徴とする半導体装置の製
造方法によって達成され、第２に、前記第２の素子領域
のゲート電極は第１の導電体膜からなり、前記第２の導
電体膜及びキャパシタ絶縁膜を選択的に除去した後に残
存する前記第１の導電体膜をパターニングすることによ
り前記ゲート電極を形成することを特徴とする第１の発
明に記載の半導体装置の製造方法によって達成され、第
３に、前記第２の素子領域のゲート電極は前記第１の導
電体膜／キャパシタ絶縁膜／第２導電体膜からなり、少
なくとも前記第２の導電体膜／キャパシタ絶縁膜を貫通
する開口部を形成した後、該開口部内に第３の導電体膜
を埋め込んで前記第１の導電体膜及び第２導電体膜を電
気的にショートすることことにより前記ゲート電極を形
成することを特徴とする第１の発明に記載の半導体装置
の製造方法によって達成され、第４に、前記第１及び第
２の導電体膜は半導体膜であることを特徴とする第１，
第２又は第３の発明に記載の半導体装置の製造方法によ
って達成され、第５に、前記第１及び第２の導電体膜の
うち上層の該第１又は第２の導電体膜上に高融点金属膜
からなる第４の導電体膜が形成されていることを特徴と
する第４の発明に記載の半導体装置の製造方法によって
達成され、第６に、前記第３及び第４の導電体膜は共通
の高融点金属膜であることを特徴とする第５の発明に記
載の半導体装置の製造方法によって達成される。
【００２０】
【作用】本発明の半導体装置の製造方法においては、第
１の素子領域のパターニングされた第１の導電体膜を被
覆してキャパシタ絶縁膜を形成した後、連続して第１及
び第２の素子領域に第２の導電体膜を形成し、そのまま
パターニングして第１のゲート絶縁膜／フローティング
ゲート電極／キャパシタ絶縁膜／コントロールゲート電
極からなる第１のゲート部を形成している。従って、キ
ャパシタ絶縁膜は形成後に終始第１及び第２の導電体膜
により保護されているので、パーティクル等による汚染
を防止して、フローティングゲート電極を被覆する良質
のキャパシタ絶縁膜を形成することができる。
１の素子領域のパターニングされた第１の導電体膜を被
覆してキャパシタ絶縁膜を形成した後、連続して第１及
び第２の素子領域に第２の導電体膜を形成し、そのまま
パターニングして第１のゲート絶縁膜／フローティング
ゲート電極／キャパシタ絶縁膜／コントロールゲート電
極からなる第１のゲート部を形成している。従って、キ
ャパシタ絶縁膜は形成後に終始第１及び第２の導電体膜
により保護されているので、パーティクル等による汚染
を防止して、フローティングゲート電極を被覆する良質
のキャパシタ絶縁膜を形成することができる。
【００２１】また、第２の領域素子の第２のゲート絶縁
膜は、形成後に終始第１の導電体膜により被覆されてい
るので、第２のゲート絶縁膜は初期に形成時の膜厚が保
持される。このため、第２のゲート絶縁膜の膜厚の制御
を容易に行うことができるとともに、閾値電圧の制御の
ための導電型不純物の濃度の調整も容易に行うことがで
きる。
膜は、形成後に終始第１の導電体膜により被覆されてい
るので、第２のゲート絶縁膜は初期に形成時の膜厚が保
持される。このため、第２のゲート絶縁膜の膜厚の制御
を容易に行うことができるとともに、閾値電圧の制御の
ための導電型不純物の濃度の調整も容易に行うことがで
きる。
【００２２】更に、特に、第１及び第２の導電体膜は半
導体膜の場合、第１及び第２の導電体膜のうち上層の該
第１又は第２の導電体膜上に高融点金属膜からなる第４
の導電体膜が形成されているので、電気抵抗値を一層低
減することができる。
導体膜の場合、第１及び第２の導電体膜のうち上層の該
第１又は第２の導電体膜上に高融点金属膜からなる第４
の導電体膜が形成されているので、電気抵抗値を一層低
減することができる。
【００２３】また、第２の素子領域のゲート電極部は第
１の素子領域と同じ構造の第１の導電体膜／キャパシタ
絶縁膜／第２導電体膜からなるので、第１の素子領域を
形成する際に同時に第２の素子領域を形成することがで
き、製造工程が簡単になる。
１の素子領域と同じ構造の第１の導電体膜／キャパシタ
絶縁膜／第２導電体膜からなるので、第１の素子領域を
形成する際に同時に第２の素子領域を形成することがで
き、製造工程が簡単になる。
【００２４】
【実施例】（１）第１の実施例 図１（ａ）〜（ｃ），図２（ｄ）〜（ｆ），図３（ｇ）
〜（ｉ）は、本発明の第１の実施例のＦＬＯＴＯＸ型又
はＥＴＯＸ型と呼ばれるＦＬＡＳＨ−ＥＰＲＯＭの製造
方法について説明する断面図で、左図はメモリセル部
（第１の素子領域）であって、フローティングゲート電
極を有するＭＯＳトランジスタの形成される部分のゲー
ト幅方向（Ｘ方向）の断面図、中央図は左図と同じ部分
のメモリセル部であって、Ｘ方向と直角なゲート長方向
（Ｙ方向）の断面図、右図は周辺回路部（第２の素子領
域）のＭＯＳトランジスタの断面図である。また、図４
（ａ），（ｂ）は、図２（ｄ），図３（ｇ）の上面図を
示す。図４（ａ）のＡ−Ａ線断面図はＸ方向の断面図と
対応し、Ｂ−Ｂ線断面図はＹ方向の断面図と対応する。
〜（ｉ）は、本発明の第１の実施例のＦＬＯＴＯＸ型又
はＥＴＯＸ型と呼ばれるＦＬＡＳＨ−ＥＰＲＯＭの製造
方法について説明する断面図で、左図はメモリセル部
（第１の素子領域）であって、フローティングゲート電
極を有するＭＯＳトランジスタの形成される部分のゲー
ト幅方向（Ｘ方向）の断面図、中央図は左図と同じ部分
のメモリセル部であって、Ｘ方向と直角なゲート長方向
（Ｙ方向）の断面図、右図は周辺回路部（第２の素子領
域）のＭＯＳトランジスタの断面図である。また、図４
（ａ），（ｂ）は、図２（ｄ），図３（ｇ）の上面図を
示す。図４（ａ）のＡ−Ａ線断面図はＸ方向の断面図と
対応し、Ｂ−Ｂ線断面図はＹ方向の断面図と対応する。
【００２５】まず、図１（ａ）に示すように、ｐ型のSi
基板２２上の素子分離領域に選択的にSiO2膜からなるフ
ィールド酸化膜２３を形成した後、膜厚１００〜３００
ÅのSiO2膜からなる、メモリセル部（第１の素子領域）
のＭＯＳトランジスタの第１のゲート絶縁膜24ａと、膜
厚１００〜５００ÅのSiO2膜からなる、周辺回路部（第
２の素子領域）のＭＯＳトランジスタの第２のゲート絶
縁膜24ｂとを別々の工程で熱酸化により形成する。な
お、同一の膜厚の第１及び第２のゲート絶縁膜24ａ，24
ｂを形成する場合には同一の工程で同時に酸化膜を形成
してもよい。
基板２２上の素子分離領域に選択的にSiO2膜からなるフ
ィールド酸化膜２３を形成した後、膜厚１００〜３００
ÅのSiO2膜からなる、メモリセル部（第１の素子領域）
のＭＯＳトランジスタの第１のゲート絶縁膜24ａと、膜
厚１００〜５００ÅのSiO2膜からなる、周辺回路部（第
２の素子領域）のＭＯＳトランジスタの第２のゲート絶
縁膜24ｂとを別々の工程で熱酸化により形成する。な
お、同一の膜厚の第１及び第２のゲート絶縁膜24ａ，24
ｂを形成する場合には同一の工程で同時に酸化膜を形成
してもよい。
【００２６】次いで、メモリセル部にｎ型ディプレショ
ンタイプのチャネルを有するＭＯＳトランジスタを形成
すべく、閾値電圧を制御するため、周辺回路部をレジス
ト膜２６によりマスクし、フローティングゲート電極直
下のチャネル領域となる領域にｎ型不純物としてドーズ
量１×１０11〜１×１０14ｃｍ-2のリン（Ｐ）又は砒素
（Ａｓ）をイオン注入により導入し、第１の閾値制御層
25ａを形成する。このとき、ドーズ量及び不純物の導電
型はディプレッションタイプにするかアキュミレーショ
ンタイプにするかにより調整する。
ンタイプのチャネルを有するＭＯＳトランジスタを形成
すべく、閾値電圧を制御するため、周辺回路部をレジス
ト膜２６によりマスクし、フローティングゲート電極直
下のチャネル領域となる領域にｎ型不純物としてドーズ
量１×１０11〜１×１０14ｃｍ-2のリン（Ｐ）又は砒素
（Ａｓ）をイオン注入により導入し、第１の閾値制御層
25ａを形成する。このとき、ドーズ量及び不純物の導電
型はディプレッションタイプにするかアキュミレーショ
ンタイプにするかにより調整する。
【００２７】次に、周辺回路部にｎ型ディプレションタ
イプのチャネルを有するＭＯＳトランジスタを形成すべ
く、閾値電圧を制御するため、メモリセル部をレジスト
膜２７によりマスクし、ゲート電極直下のチャネル領域
となる領域にｎ型不純物としてドーズ量１×１０11〜１
×１０14ｃｍ-2のリン（Ｐ）又は砒素（Ａｓ）をイオン
注入により導入し、第２の閾値制御層25ｂを形成する
（図１（ｂ））。
イプのチャネルを有するＭＯＳトランジスタを形成すべ
く、閾値電圧を制御するため、メモリセル部をレジスト
膜２７によりマスクし、ゲート電極直下のチャネル領域
となる領域にｎ型不純物としてドーズ量１×１０11〜１
×１０14ｃｍ-2のリン（Ｐ）又は砒素（Ａｓ）をイオン
注入により導入し、第２の閾値制御層25ｂを形成する
（図１（ｂ））。
【００２８】次いで、メモリセル部のＭＯＳトランジス
タのフローティングゲート電極及び周辺回路部のＭＯＳ
トランジスタのゲート電極となる膜厚５００〜2000Åの
第１のポリシリコン膜（第１の導電体膜）２８を全面に
形成する（図１（ｃ））。
タのフローティングゲート電極及び周辺回路部のＭＯＳ
トランジスタのゲート電極となる膜厚５００〜2000Åの
第１のポリシリコン膜（第１の導電体膜）２８を全面に
形成する（図１（ｃ））。
【００２９】次に、レジスト膜２９をマスクとして第１
のポリシリコン膜２８をパターニングしてメモリセル部
のＭＯＳトランジスタのフローティングゲート電極28ａ
を形成する（図２（ｄ））。このとき、図４（ａ）に示
すように、Ｘ方向の幅が最終的な寸法になるようにパタ
ーニングし、Ｙ方向のパターニングは行わず、Ｓ／Ｄ領
域層となる領域は被覆されたままにしておく。
のポリシリコン膜２８をパターニングしてメモリセル部
のＭＯＳトランジスタのフローティングゲート電極28ａ
を形成する（図２（ｄ））。このとき、図４（ａ）に示
すように、Ｘ方向の幅が最終的な寸法になるようにパタ
ーニングし、Ｙ方向のパターニングは行わず、Ｓ／Ｄ領
域層となる領域は被覆されたままにしておく。
【００３０】次いで、レジスト膜２９を除去した後、熱
酸化によりフローティングゲート電極28ａを被覆して、
膜厚約２００〜５００ÅのSiO2膜からなるキャパシタ絶
縁膜30ａを形成する。このとき、周辺回路部の第１のポ
リシリコン膜２８上にもSiO2膜30ｂが形成される。な
お、キャパシタ絶縁膜としてSiO2膜／Si3N4 膜を含む２
〜３層の膜を形成してもよい。続いて、フローティング
ゲート電極28ａ及びキャパシタ絶縁膜30ａを被覆して、
コントロールゲート電極となる膜厚５００〜2000Åの第
２のポリシリコン膜（第２の導電体膜）３１を形成する
（図２（ｅ））。
酸化によりフローティングゲート電極28ａを被覆して、
膜厚約２００〜５００ÅのSiO2膜からなるキャパシタ絶
縁膜30ａを形成する。このとき、周辺回路部の第１のポ
リシリコン膜２８上にもSiO2膜30ｂが形成される。な
お、キャパシタ絶縁膜としてSiO2膜／Si3N4 膜を含む２
〜３層の膜を形成してもよい。続いて、フローティング
ゲート電極28ａ及びキャパシタ絶縁膜30ａを被覆して、
コントロールゲート電極となる膜厚５００〜2000Åの第
２のポリシリコン膜（第２の導電体膜）３１を形成する
（図２（ｅ））。
【００３１】次に、メモリセル部をレジスト膜３２によ
りマスクし、周辺回路部の第２のポリシリコン膜３１及
びSiO2膜30ｂを順次除去し、第１のポリシリコン膜２８
を表出する（図２（ｆ））。
りマスクし、周辺回路部の第２のポリシリコン膜３１及
びSiO2膜30ｂを順次除去し、第１のポリシリコン膜２８
を表出する（図２（ｆ））。
【００３２】次いで、メモリセル部の第２のポリシリコ
ン膜３１，SiO2膜30ｂ及びＸ方向だけパターニングされ
ている第１のポリシリコン膜28ａに対してレジスト膜３
２をマスクとして、最終的な第１のゲート部33ａの寸法
となるようにＹ方向のパターニングを行い、Ｙ方向の幅
約１μｍのコントロールゲート電極31ａ／キャパシタ絶
縁膜30ｃ／フローティングゲート電極28ｃを形成すると
ともに、周辺回路部の第１のポリシリコン膜２８に対し
てレジスト膜３２をマスクとして、最終的な第２のゲー
ト部33ｂの寸法となるようにパターニングを行い、幅約
１μｍのゲート電極28ｂを形成する（図３（ｇ），図４
（ｂ））。
ン膜３１，SiO2膜30ｂ及びＸ方向だけパターニングされ
ている第１のポリシリコン膜28ａに対してレジスト膜３
２をマスクとして、最終的な第１のゲート部33ａの寸法
となるようにＹ方向のパターニングを行い、Ｙ方向の幅
約１μｍのコントロールゲート電極31ａ／キャパシタ絶
縁膜30ｃ／フローティングゲート電極28ｃを形成すると
ともに、周辺回路部の第１のポリシリコン膜２８に対し
てレジスト膜３２をマスクとして、最終的な第２のゲー
ト部33ｂの寸法となるようにパターニングを行い、幅約
１μｍのゲート電極28ｂを形成する（図３（ｇ），図４
（ｂ））。
【００３３】次に、メモリセル部のコントロールゲート
電極31ａ／キャパシタ絶縁膜30ａ／フローティングゲー
ト電極28ａをマスクとして素子形成領域のSi基板２２に
ドーズ量１×１０14〜１×１０16ｃｍ-2のリン（Ｐ）又
は砒素（Ａｓ）をイオン注入により導入し、ｎ型のＳ／
Ｄ領域層35ａ，35ｂを形成するとともに、周辺回路部の
ゲート電極28ｂをマスクとして素子形成領域のSi基板２
２にｎ型不純物としてドーズ量１×１０14〜１×１０16
ｃｍ-2のリン（Ｐ）又は砒素（Ａｓ）をイオン注入し、
Ｓ／Ｄ領域層36ａ，36ｂを形成する（図３（ｈ））。
電極31ａ／キャパシタ絶縁膜30ａ／フローティングゲー
ト電極28ａをマスクとして素子形成領域のSi基板２２に
ドーズ量１×１０14〜１×１０16ｃｍ-2のリン（Ｐ）又
は砒素（Ａｓ）をイオン注入により導入し、ｎ型のＳ／
Ｄ領域層35ａ，35ｂを形成するとともに、周辺回路部の
ゲート電極28ｂをマスクとして素子形成領域のSi基板２
２にｎ型不純物としてドーズ量１×１０14〜１×１０16
ｃｍ-2のリン（Ｐ）又は砒素（Ａｓ）をイオン注入し、
Ｓ／Ｄ領域層36ａ，36ｂを形成する（図３（ｈ））。
【００３４】次いで、メモリセル部の第１のゲート部33
ａ及び周辺回路部の第２のゲート部33ｂを被覆して膜厚
約5000ÅのＰＳＧ膜からなる層間絶縁膜３７を形成す
る。その後、Ｓ／Ｄ領域層35ａ，35ｂ，36ａ，36ｂ上の
層間絶縁膜３７にコンタクトホール38ａ，38ｂ，39ａ，
39ｂを形成した後，Ｓ／Ｄ電極40ａ，40ｂ，41ａ，41ｂ
を形成すると、ＦＬＡＳＨ−ＥＰＲＯＭが完成する（図
３（ｉ））。
ａ及び周辺回路部の第２のゲート部33ｂを被覆して膜厚
約5000ÅのＰＳＧ膜からなる層間絶縁膜３７を形成す
る。その後、Ｓ／Ｄ領域層35ａ，35ｂ，36ａ，36ｂ上の
層間絶縁膜３７にコンタクトホール38ａ，38ｂ，39ａ，
39ｂを形成した後，Ｓ／Ｄ電極40ａ，40ｂ，41ａ，41ｂ
を形成すると、ＦＬＡＳＨ−ＥＰＲＯＭが完成する（図
３（ｉ））。
【００３５】以上のように、本発明の第１の実施例にお
いては、図２（ｅ）に示すように、メモリセル部のパタ
ーニングされた第１のポリシリコン膜28ａを被覆してキ
ャパシタ絶縁膜30ａを形成した後、連続してメモリセル
部及び周辺回路部に第２のポリシリコン膜３１を形成
し、図３（ｇ）に示すように、そのままパターニングし
て第１のゲート絶縁膜24ａ／フローティングゲート電極
28ｃ／キャパシタ絶縁膜30ｃ／コントロールゲート電極
31ａからなる第１のゲート部33ａを形成している。
いては、図２（ｅ）に示すように、メモリセル部のパタ
ーニングされた第１のポリシリコン膜28ａを被覆してキ
ャパシタ絶縁膜30ａを形成した後、連続してメモリセル
部及び周辺回路部に第２のポリシリコン膜３１を形成
し、図３（ｇ）に示すように、そのままパターニングし
て第１のゲート絶縁膜24ａ／フローティングゲート電極
28ｃ／キャパシタ絶縁膜30ｃ／コントロールゲート電極
31ａからなる第１のゲート部33ａを形成している。
【００３６】従って、キャパシタ絶縁膜30ｃは、形成後
に終始第１及び第２のポリシリコン膜28ａ，３１により
保護されている（図２（ｅ），（ｆ））ので、パーティ
クル等による汚染を防止して、フローティングゲート電
極28ｃを被覆する良質のキャパシタ絶縁膜30ｃを形成す
ることができる。
に終始第１及び第２のポリシリコン膜28ａ，３１により
保護されている（図２（ｅ），（ｆ））ので、パーティ
クル等による汚染を防止して、フローティングゲート電
極28ｃを被覆する良質のキャパシタ絶縁膜30ｃを形成す
ることができる。
【００３７】また、周辺回路部の第２のゲート絶縁膜24
ｂは、形成後に終始第１のポリシリコン膜２８により被
覆されている（図１（ｃ）〜図２（ｆ））ので、第２の
ゲート絶縁膜24ｂは初期に形成された時の膜厚が保持さ
れる。このため、第２のゲート絶縁膜24ｂの膜厚の制御
を容易に行うことができるとともに、閾値電圧の制御の
ための導電型不純物の濃度の調整も容易に行うことがで
きる。
ｂは、形成後に終始第１のポリシリコン膜２８により被
覆されている（図１（ｃ）〜図２（ｆ））ので、第２の
ゲート絶縁膜24ｂは初期に形成された時の膜厚が保持さ
れる。このため、第２のゲート絶縁膜24ｂの膜厚の制御
を容易に行うことができるとともに、閾値電圧の制御の
ための導電型不純物の濃度の調整も容易に行うことがで
きる。
【００３８】なお、第１の実施例では、第１のゲート部
33ａを形成するのに、まずゲート幅方向に所定の幅でパ
ターニングした後にゲート長方向にパターニングして最
終的なゲート幅となるようにしているが、まずゲート長
方向に所定の幅でパターニングした後にゲート幅方向に
パターニングして最終的なゲート幅となるようにしても
よい。
33ａを形成するのに、まずゲート幅方向に所定の幅でパ
ターニングした後にゲート長方向にパターニングして最
終的なゲート幅となるようにしているが、まずゲート長
方向に所定の幅でパターニングした後にゲート幅方向に
パターニングして最終的なゲート幅となるようにしても
よい。
【００３９】（２）第２の実施例 図５（ａ）〜（ｃ）は、本発明の第２の実施例のＦＬＯ
ＴＯＸ型又はＥＴＯＸ型と呼ばれるＦＬＡＳＨ−ＥＰＲ
ＯＭの製造方法について説明する断面図である。なお、
左図はメモリセル部であって、フローティングゲート電
極を有するＭＯＳトランジスタの形成される部分のゲー
ト長方向（Ｘ方向）の断面図、中央図は左図と同じ部分
のメモリセル部であって、Ｘ方向と直角なゲート幅方向
（Ｙ方向）の断面図、右図は周辺回路部のＭＯＳトラン
ジスタの断面図である。
ＴＯＸ型又はＥＴＯＸ型と呼ばれるＦＬＡＳＨ−ＥＰＲ
ＯＭの製造方法について説明する断面図である。なお、
左図はメモリセル部であって、フローティングゲート電
極を有するＭＯＳトランジスタの形成される部分のゲー
ト長方向（Ｘ方向）の断面図、中央図は左図と同じ部分
のメモリセル部であって、Ｘ方向と直角なゲート幅方向
（Ｙ方向）の断面図、右図は周辺回路部のＭＯＳトラン
ジスタの断面図である。
【００４０】第２の実施例において、第１の実施例と異
なるところは、第１の実施例の図２（ｆ）の工程の後、
図５（ａ）に示すように、周辺回路部の第１のポリシリ
コン膜２８及びメモリセル部の第２のポリシリコン膜３
１上に例えば膜厚約2000ÅのＷ膜又はＴｉ膜からなる高
融点金属膜（第４の導電体膜）４２を形成し、ポリサイ
ド膜としていることである。なお、以下、図３（ｇ）〜
（ｉ）と同様の工程を経て、ＦＬＡＳＨ−ＥＰＲＯＭが
完成する。即ち、高融点金属膜４２，第２のポリシリコ
ン膜３１，SiO2膜30ｂ及びＸ方向だけパターニングされ
ている第１のポリシリコン膜28ａに対してレジスト膜４
３をマスクとして、最終的な第１のゲート部44ａの寸法
となるようにＹ方向のパターニングを行い、メモリセル
部にＹ方向の幅約１μｍのコントロールゲート電極42ａ
及び31ａ，キャパシタ絶縁膜30ｃ及びフローティングゲ
ート電極28ｃを形成するとともに、高融点金属膜４２及
び第１のポリシリコン膜２８に対してレジスト膜４３を
マスクとして、最終的な第２のゲート部44ｂの寸法とな
るようにパターニングを行い、周辺回路部に幅約１μｍ
のゲート電極42ｂ及び28ｂを形成する（図５（ｂ））。
なるところは、第１の実施例の図２（ｆ）の工程の後、
図５（ａ）に示すように、周辺回路部の第１のポリシリ
コン膜２８及びメモリセル部の第２のポリシリコン膜３
１上に例えば膜厚約2000ÅのＷ膜又はＴｉ膜からなる高
融点金属膜（第４の導電体膜）４２を形成し、ポリサイ
ド膜としていることである。なお、以下、図３（ｇ）〜
（ｉ）と同様の工程を経て、ＦＬＡＳＨ−ＥＰＲＯＭが
完成する。即ち、高融点金属膜４２，第２のポリシリコ
ン膜３１，SiO2膜30ｂ及びＸ方向だけパターニングされ
ている第１のポリシリコン膜28ａに対してレジスト膜４
３をマスクとして、最終的な第１のゲート部44ａの寸法
となるようにＹ方向のパターニングを行い、メモリセル
部にＹ方向の幅約１μｍのコントロールゲート電極42ａ
及び31ａ，キャパシタ絶縁膜30ｃ及びフローティングゲ
ート電極28ｃを形成するとともに、高融点金属膜４２及
び第１のポリシリコン膜２８に対してレジスト膜４３を
マスクとして、最終的な第２のゲート部44ｂの寸法とな
るようにパターニングを行い、周辺回路部に幅約１μｍ
のゲート電極42ｂ及び28ｂを形成する（図５（ｂ））。
【００４１】次に、メモリセル部のコントロールゲート
電極42ａ及び31ａ／キャパシタ絶縁膜30ａ／フローティ
ングゲート電極28ａをマスクとして素子形成領域のSi基
板２２にドーズ量１×１０14〜１×１０16ｃｍ-2のリン
（Ｐ）又は砒素（Ａｓ）をイオン注入により導入し、ｎ
型のＳ／Ｄ領域層45ａ，45ｂを形成するとともに、周辺
回路部のゲート電極42ｂ及び28ｂをマスクとして素子形
成領域のSi基板２２にｎ型不純物としてドーズ量１×１
０14〜１×１０16ｃｍ-2のリン（Ｐ）又は砒素（Ａｓ）
をイオン注入し、Ｓ／Ｄ領域層46ａ，46ｂを形成する。
電極42ａ及び31ａ／キャパシタ絶縁膜30ａ／フローティ
ングゲート電極28ａをマスクとして素子形成領域のSi基
板２２にドーズ量１×１０14〜１×１０16ｃｍ-2のリン
（Ｐ）又は砒素（Ａｓ）をイオン注入により導入し、ｎ
型のＳ／Ｄ領域層45ａ，45ｂを形成するとともに、周辺
回路部のゲート電極42ｂ及び28ｂをマスクとして素子形
成領域のSi基板２２にｎ型不純物としてドーズ量１×１
０14〜１×１０16ｃｍ-2のリン（Ｐ）又は砒素（Ａｓ）
をイオン注入し、Ｓ／Ｄ領域層46ａ，46ｂを形成する。
【００４２】次いで、メモリセル部の第１のゲート部44
ａ及び周辺回路部の第２のゲート部44ｂを被覆して膜厚
約5000ÅのＰＳＧ膜からなる層間絶縁膜４７を形成す
る。その後、Ｓ／Ｄ領域層45ａ，45ｂ，46ａ，46ｂ上の
層間絶縁膜４７にコンタクトホール48ａ，48ｂ，49ａ，
49ｂを形成した後，Ｓ／Ｄ電極50ａ，50ｂ，51ａ，51ｂ
を形成すると、ＦＬＡＳＨ−ＥＰＲＯＭが完成する（図
５（ｃ））。なお、他の符号について第１の実施例の説
明に用いた符号で示すものと同じものは第１の実施例と
同じものを示す。
ａ及び周辺回路部の第２のゲート部44ｂを被覆して膜厚
約5000ÅのＰＳＧ膜からなる層間絶縁膜４７を形成す
る。その後、Ｓ／Ｄ領域層45ａ，45ｂ，46ａ，46ｂ上の
層間絶縁膜４７にコンタクトホール48ａ，48ｂ，49ａ，
49ｂを形成した後，Ｓ／Ｄ電極50ａ，50ｂ，51ａ，51ｂ
を形成すると、ＦＬＡＳＨ−ＥＰＲＯＭが完成する（図
５（ｃ））。なお、他の符号について第１の実施例の説
明に用いた符号で示すものと同じものは第１の実施例と
同じものを示す。
【００４３】このような本発明の第２の実施例によれ
ば、コントロールゲート電極42ａ及び31ａ，ゲート電極
42ｂ及び28ｂとしてポリシリコン膜上に高融点金属膜
（第４の導電体膜）42ａ，42ｂを有するので、電気抵抗
値を一層低減することができる。
ば、コントロールゲート電極42ａ及び31ａ，ゲート電極
42ｂ及び28ｂとしてポリシリコン膜上に高融点金属膜
（第４の導電体膜）42ａ，42ｂを有するので、電気抵抗
値を一層低減することができる。
【００４４】なお、第２の実施例では、ポリシリコン膜
上の第４の導電体膜として高融点金属膜42ａ，42ｂを用
いているが、チタンシリサイド（ＴｉＳｉ）膜等の高融
点金属シリサイド膜を用いてもよい。
上の第４の導電体膜として高融点金属膜42ａ，42ｂを用
いているが、チタンシリサイド（ＴｉＳｉ）膜等の高融
点金属シリサイド膜を用いてもよい。
【００４５】（３）第３の実施例 図６（ａ）〜（ｃ）は、本発明の第３の実施例のＦＬＯ
ＴＯＸ型又はＥＴＯＸ型と呼ばれるＦＬＡＳＨ−ＥＰＲ
ＯＭの製造方法について説明する断面図である。なお、
左図はメモリセル部であって、フローティングゲート電
極を有するＭＯＳトランジスタの形成される部分のゲー
ト長方向（Ｘ方向）の断面図、中央図は左図と同じ部分
のメモリセル部であって、Ｘ方向と直角なゲート幅方向
（Ｙ方向）の断面図、右図は周辺回路部のＭＯＳトラン
ジスタの断面図である。
ＴＯＸ型又はＥＴＯＸ型と呼ばれるＦＬＡＳＨ−ＥＰＲ
ＯＭの製造方法について説明する断面図である。なお、
左図はメモリセル部であって、フローティングゲート電
極を有するＭＯＳトランジスタの形成される部分のゲー
ト長方向（Ｘ方向）の断面図、中央図は左図と同じ部分
のメモリセル部であって、Ｘ方向と直角なゲート幅方向
（Ｙ方向）の断面図、右図は周辺回路部のＭＯＳトラン
ジスタの断面図である。
【００４６】第３の実施例において、第１の実施例と異
なるところは、周辺回路部（第２の素子領域）の第２の
ゲート部33ｃもメモリセル部（第１の素子領域）の第１
のゲート部33ａと同様に第１のポリシリコン膜（第１の
導電体膜）28ｂ／SiO2膜（キャパシタ絶縁膜）30ｄ／第
２のポリシリコン膜（第２の導電体膜）31ｂという構成
にし、図６（ｂ）又は図６（ｃ）に示すような方法で、
第１及び第２のポリシリコン膜28ｂ及び31ｂをショート
してゲート電極となしていることである。
なるところは、周辺回路部（第２の素子領域）の第２の
ゲート部33ｃもメモリセル部（第１の素子領域）の第１
のゲート部33ａと同様に第１のポリシリコン膜（第１の
導電体膜）28ｂ／SiO2膜（キャパシタ絶縁膜）30ｄ／第
２のポリシリコン膜（第２の導電体膜）31ｂという構成
にし、図６（ｂ）又は図６（ｃ）に示すような方法で、
第１及び第２のポリシリコン膜28ｂ及び31ｂをショート
してゲート電極となしていることである。
【００４７】即ち、図６（ｂ）において、上層の第２の
ポリシリコン膜31ｂ／SiO2膜30ｄ／下層の第１のポリシ
リコン膜28ｂを貫通する開口部52ａを、例えば図６
（ａ）に示す第２のゲート部33ｃとは別の箇所、例えば
絶縁膜５４上に形成し、開口部52ａ内に第３の導電体
膜、例えばＷ膜又はＴｉ膜等の高融点金属膜53ａを埋め
込むことよにり、第１及び第２のポリシリコン膜28ｂ及
び31ｂをショートしている。
ポリシリコン膜31ｂ／SiO2膜30ｄ／下層の第１のポリシ
リコン膜28ｂを貫通する開口部52ａを、例えば図６
（ａ）に示す第２のゲート部33ｃとは別の箇所、例えば
絶縁膜５４上に形成し、開口部52ａ内に第３の導電体
膜、例えばＷ膜又はＴｉ膜等の高融点金属膜53ａを埋め
込むことよにり、第１及び第２のポリシリコン膜28ｂ及
び31ｂをショートしている。
【００４８】又は、図６（ｃ）において、上層の第２の
ポリシリコン膜31ｂ／SiO2膜30ｄを貫通する開口部52ｂ
を形成して開口部52ｂの底部に下層の第１のポリシリコ
ン膜28ｂを表出した後、開口部52ｂ内に第３の導電体
膜、例えばＷ膜又はＴｉ膜等の高融点金属膜53ｂを埋め
込むことよにり、第１及び第２のポリシリコン膜28ｂ及
び31ｂをショートしている。
ポリシリコン膜31ｂ／SiO2膜30ｄを貫通する開口部52ｂ
を形成して開口部52ｂの底部に下層の第１のポリシリコ
ン膜28ｂを表出した後、開口部52ｂ内に第３の導電体
膜、例えばＷ膜又はＴｉ膜等の高融点金属膜53ｂを埋め
込むことよにり、第１及び第２のポリシリコン膜28ｂ及
び31ｂをショートしている。
【００４９】このような本発明の第３の実施例によれ
ば、周辺回路部の第２のゲート部33ｃはメモリセル部の
第１のゲート部33ａと同じ構造となっているので、メモ
リセル部を形成する際に同時に周辺回路部を形成するこ
とができ、製造工程が簡単になる。
ば、周辺回路部の第２のゲート部33ｃはメモリセル部の
第１のゲート部33ａと同じ構造となっているので、メモ
リセル部を形成する際に同時に周辺回路部を形成するこ
とができ、製造工程が簡単になる。
【００５０】なお、第３の実施例の第３の導電体膜53ａ
又は53ｂと第２の実施例の第４の導電体膜４２とはそれ
ぞれ別々に形成しているが、共通の高融点金属膜として
同時に形成してもよい。
又は53ｂと第２の実施例の第４の導電体膜４２とはそれ
ぞれ別々に形成しているが、共通の高融点金属膜として
同時に形成してもよい。
【００５１】
【発明の効果】以上のように、本発明の半導体装置の製
造方法においては、キャパシタ絶縁膜は形成後に終始第
１及び第２の導電体膜により保護されているので、パー
ティクル等による汚染を防止して、フローティングゲー
ト電極を被覆する良質のキャパシタ絶縁膜を形成するこ
とができる。また、第２の素子領域の第２のゲート絶縁
膜は、形成後に終始第１の導電体膜により被覆されてい
るので、第２のゲート絶縁膜は初期に形成された時の膜
厚が保持され、このため、第２のゲート絶縁膜の膜厚の
制御を容易に行うことができるとともに、閾値電圧の制
御のための導電型不純物の濃度の調整も容易に行うこと
ができる。
造方法においては、キャパシタ絶縁膜は形成後に終始第
１及び第２の導電体膜により保護されているので、パー
ティクル等による汚染を防止して、フローティングゲー
ト電極を被覆する良質のキャパシタ絶縁膜を形成するこ
とができる。また、第２の素子領域の第２のゲート絶縁
膜は、形成後に終始第１の導電体膜により被覆されてい
るので、第２のゲート絶縁膜は初期に形成された時の膜
厚が保持され、このため、第２のゲート絶縁膜の膜厚の
制御を容易に行うことができるとともに、閾値電圧の制
御のための導電型不純物の濃度の調整も容易に行うこと
ができる。
【００５２】更に、特に、第１及び第２の導電体膜が半
導体膜の場合、第１及び第２の導電体膜のうち上層の該
第１又は第２の導電体膜上に高融点金属膜からなる第４
の導電体膜が形成されているので、電気抵抗値を一層低
減することができる。
導体膜の場合、第１及び第２の導電体膜のうち上層の該
第１又は第２の導電体膜上に高融点金属膜からなる第４
の導電体膜が形成されているので、電気抵抗値を一層低
減することができる。
【００５３】また、第２の素子領域のゲート電極は第１
の素子領域と同じ構造の第１の導電体膜／キャパシタ絶
縁膜／第２の導電体膜からなるので、第１の素子領域を
形成する際に同時に第２の素子領域を形成することがで
き、製造工程が簡単になる。
の素子領域と同じ構造の第１の導電体膜／キャパシタ絶
縁膜／第２の導電体膜からなるので、第１の素子領域を
形成する際に同時に第２の素子領域を形成することがで
き、製造工程が簡単になる。
【図１】本発明の第１の実施例のＥＰＲＯＭの製造方法
について説明する断面図（その１）である。
について説明する断面図（その１）である。
【図２】本発明の第１の実施例のＥＰＲＯＭの製造方法
について説明する断面図（その２）である。
について説明する断面図（その２）である。
【図３】本発明の第１の実施例のＥＰＲＯＭの製造方法
について説明する断面図（その３）である。
について説明する断面図（その３）である。
【図４】本発明の第１の実施例のＥＰＲＯＭの製造方法
について説明する上面図である。
について説明する上面図である。
【図５】本発明の第２の実施例のＥＰＲＯＭの製造方法
について説明する断面図である。
について説明する断面図である。
【図６】本発明の第３の実施例のＥＰＲＯＭの製造方法
について説明する断面図である。
について説明する断面図である。
【図７】従来例のＥＰＲＯＭの製造方法について説明す
る断面図（その１）である。
る断面図（その１）である。
【図８】従来例のＥＰＲＯＭの製造方法について説明す
る断面図（その２）である。
る断面図（その２）である。
【図９】従来例のＥＰＲＯＭの製造方法について説明す
る断面図（その３）である。
る断面図（その３）である。
【図１０】他の従来例のＥＰＲＯＭの製造方法について
説明する断面図（その１）である。
説明する断面図（その１）である。
【図１１】他の従来例のＥＰＲＯＭの製造方法について
説明する断面図（その２）である。
説明する断面図（その２）である。
２２ Si基板（半導体基板）、 ２３ フィールド酸化膜、 24ａ 第１のゲート絶縁膜、 24ｂ 第２のゲート絶縁膜、 25ａ 第１の閾値制御層、 25ｂ 第２の閾値制御層、 ２６，２７，２９，３２，３４，４３ レジスト膜、 ２８，28ａ 第１のポリシリコン膜（第１の導電体
膜）、 28ｂ ゲート電極（第１のポリシリコン膜）、 28ｃ フローティングゲート電極、 30ａ，30ｃ キャパシタ絶縁膜、 30ｂ，30ｄ SiO2膜、 ３１，31ｂ 第２のポリシリコン膜（第２の導電体
膜）、 31ａ コントロールゲート電極、 33ａ，44ａ 第１のゲート部、 33ｂ，33ｃ，44ｂ 第２のゲート部、 35ａ，35ｂ，36ａ，36ｂ，45ａ，45ｂ，46ａ，46ｂ Ｓ
／Ｄ領域層、 ３７，４７ 層間絶縁膜、 38ａ，38ｂ，39ａ，39ｂ，48ａ，48ｂ，49ａ，49ｂ コ
ンタクトホール、 40ａ，40ｂ，41ａ，41ｂ，50ａ，50ｂ，51ａ，51ｂ Ｓ
／Ｄ電極、 ４２ 高融点金属膜（第４の導電体膜）、 42ａ コントロールゲート電極（高融点金属膜；第４の
導電体膜）、 42ｂ ゲート電極（高融点金属膜；第４の導電体膜）、 52ａ，52ｂ 開口部、 53ａ，53ｂ 高融点金属膜（第３の導電体膜）、 ５４ 絶縁膜。
膜）、 28ｂ ゲート電極（第１のポリシリコン膜）、 28ｃ フローティングゲート電極、 30ａ，30ｃ キャパシタ絶縁膜、 30ｂ，30ｄ SiO2膜、 ３１，31ｂ 第２のポリシリコン膜（第２の導電体
膜）、 31ａ コントロールゲート電極、 33ａ，44ａ 第１のゲート部、 33ｂ，33ｃ，44ｂ 第２のゲート部、 35ａ，35ｂ，36ａ，36ｂ，45ａ，45ｂ，46ａ，46ｂ Ｓ
／Ｄ領域層、 ３７，４７ 層間絶縁膜、 38ａ，38ｂ，39ａ，39ｂ，48ａ，48ｂ，49ａ，49ｂ コ
ンタクトホール、 40ａ，40ｂ，41ａ，41ｂ，50ａ，50ｂ，51ａ，51ｂ Ｓ
／Ｄ電極、 ４２ 高融点金属膜（第４の導電体膜）、 42ａ コントロールゲート電極（高融点金属膜；第４の
導電体膜）、 42ｂ ゲート電極（高融点金属膜；第４の導電体膜）、 52ａ，52ｂ 開口部、 53ａ，53ｂ 高融点金属膜（第３の導電体膜）、 ５４ 絶縁膜。
Claims (6)
- 【請求項１】 第１のゲート絶縁膜／フローティングゲ
ート電極／キャパシタ絶縁膜／コントロールゲート電極
からなる第１のゲート部を有する第１の素子領域と、第
２のゲート絶縁膜／ゲート電極からなる第２のゲート部
を有する第２の素子領域とを同一の半導体基板上に形成
する半導体装置の製造方法において、 前記第１及び第２の素子領域の半導体基板上にそれぞれ
第１及び第２のゲート絶縁膜を形成した後、前記第１の
ゲート部となる領域及び前記第２のゲート部となる領域
に閾値電圧を調整する導電型不純物をそれぞれイオン注
入する工程と、 前記第１及び第２の素子領域に第１の導電体膜を形成し
た後、前記第１の素子領域の第１の導電体膜を所定の幅
でパターニングする工程と、 前記パターニングされた第１の導電体膜を被覆してキャ
パシタ絶縁膜を形成し後、連続して前記第１及び第２の
素子領域に第２の導電体膜を形成する工程と前記第１の
素子領域の第１の導電体膜／キャパシタ絶縁膜／第２導
電体膜を前記第１のゲート部として所定の幅寸法になる
ようにパターニングして前記第１のゲート絶縁膜／フロ
ーティングゲート電極／キャパシタ絶縁膜／コントロー
ルゲート電極からなる第１のゲート部を形成するととも
に、前記第２の素子領域に前記第２のゲート絶縁膜／ゲ
ート電極からなる第２のゲート部を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２の素子領域のゲート電極は前記
第１の導電体膜からなり、前記第２の導電体膜及びキャ
パシタ絶縁膜を選択的に除去した後に残存する前記第１
の導電体膜をパターニングすることにより前記ゲート電
極を形成することを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】 前記第２の素子領域のゲート電極は前記
第１の導電体膜／キャパシタ絶縁膜／第２の導電体膜か
らなり、少なくとも前記第２の導電体膜／キャパシタ絶
縁膜を貫通する開口部を形成した後、該開口部内に第３
の導電体膜を埋め込んで前記第１の導電体膜及び第２の
導電体膜を電気的にショートすることことにより前記ゲ
ート電極を形成することを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項４】 前記第１及び第２の導電体膜は半導体膜
であることを特徴とする請求項１，請求項２又は請求項
３記載の半導体装置の製造方法。 - 【請求項５】 前記第１及び第２の導電体膜のうち上層
の該第１又は第２の導電体膜上に高融点金属膜からなる
第４の導電体膜が形成されていることを特徴とする請求
項４記載の半導体装置の製造方法。 - 【請求項６】 前記第３及び第４の導電体膜は共通の高
融点金属膜であることを特徴とする請求項５記載の半導
体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29928191A JP3548984B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体装置の製造方法 |
| US07/974,721 US5449629A (en) | 1991-11-14 | 1992-11-13 | Method for fabricating a semiconductor memory device having a floating gate with improved insulation film quality |
| DE69225198T DE69225198T2 (de) | 1991-11-14 | 1992-11-13 | Verfahren zur Herstellung einer Halbleiterspeicheranordnung, die ein schwebendes Gate mit verbesserter Isolierschicht enthält |
| EP92310402A EP0542575B1 (en) | 1991-11-14 | 1992-11-13 | Method for fabricating a semiconductor memory device having a floating gate with improved insulation film quality |
| KR1019920021517A KR100189092B1 (ko) | 1991-11-14 | 1992-11-14 | 개량된 절연막과 함께 플로팅 게이트를 갖는 반도체 메모리 장치를 제조하기 위한 방법 |
| US08/297,552 US5497018A (en) | 1991-11-14 | 1994-08-31 | Semiconductor memory device having a floating gate with improved insulation film quality |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29928191A JP3548984B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体装置の製造方法 |
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