DE69225198T2

DE69225198T2 - Verfahren zur Herstellung einer Halbleiterspeicheranordnung, die ein schwebendes Gate mit verbesserter Isolierschicht enthält

Info

Publication number: DE69225198T2
Application number: DE69225198T
Authority: DE
Inventors: Tatsuya Kajita
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-11-14
Filing date: 1992-11-13
Publication date: 1998-08-13
Anticipated expiration: 2012-11-14
Also published as: US5497018A; KR100189092B1; JPH05136424A; EP0542575B1; EP0542575A3; US5449629A; JP3548984B2; DE69225198D1; EP0542575A2

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft allgemein die Herstellung von Halbleiterspeichervorrichtungen und spezieller ein Verfahren zur Herstellungeiner nichtflüchtigen Halbleiterspeichervorrichtung, die eine schwebende Gateelektrode besitzt.
In Verbindung mit der Speichervorrichtung für Computer existiert ein fortlaufender Bedarf nach einer nichtflüchtigen Halbleiterspeichervorrichtung mit einer großen Kapazität, Informationen zu speichern. Speziell wurde der sog. flash-löschbare EPROM oder einfach Flash-EPROM intensiv in den letzten Jahren studiert, und zwar als eine Alternative von Festplattenvorrichtungen. Bei Flash-EPROMs ist ein Wiederbeschreiben von Daten möglich, ähnlich den herkömmlichen Speichern mit wahlfreiem Zugriff, während die Vorrichtung eingeschriebene Informationen selbst dann speichern kann, wenn die elektrische Stromversorgung ausgeschaltet wird. Somit ist die Vorrichtung ideal als eine externe Speichervorrichtung für Computer, beispielsweise als Festplatte. Ferner wurde die Anwendung von Speicherkarten studiert. In Verbindung mit vielfältigen Anwendungen des Flash-EPROM's sind intensive Anstrengungen im Gange, um die Zuverlässigkeit und die Lebensdauer der Vorrichtung zu verbessern als auch die Herstellungskosten zu reduzieren.
Ein Flash-EPROM besitzt eine Struktur ähnlich dem herkömmlichen MOS-Transistor und speichert Informationen in einem isolierten schwebenden Gate in Form von elektrischen Ladungen. Speziell ist die Vorrichtung, die als FLOTOX(schwebendes Gate, Tunneloxid)-Typ oder ETOX(EPROM-Tunneloxid) -Typ bezeichnet wird, gekennzeichnet durch ein Steuergate, welches an dem schwebenden Gate vorgesehen ist, und zwar mit einer Trennung von demselben durch einen Kondensator-Isolierfilm. Wenn Informationen eingeschrieben werden, werden heiße Elektronen in die schwebende Gateelektrode injiziert, und zwar von einer Drainzone, die in einem Halbleitersubstrat ausgebildet ist und über einen Gateisolierfilm, der unterhalb des schwebenden Gates gelegen ist, was mit Hilfe des Tunneleffekts erfolgt, wobei der Tunneleffekt durch Anlegen einer Steuerspannung an die Steuerelektrode verursacht wird. Das Löschen von Informationen wird andererseits dadurch ausgeführt, indem ein Tunnelvorgang der Elektronen durch den Gateoxidfilm bewirkt wird, um die Elektronen in eine Sourcezone, welche in dem Substrat ausgebildet ist, zu zerstreuen. Um den Tunnelvorgang der Elektronen zu vereinfachen, ist der Gateoxidfilm in der Weise ausgebildet, daß er eine reduzierte Dicke besitzt, und zwar verglichen mit den herkömmlichen MOS-Transistoren. Um eine effiziente Steuerung des zuvor erwähnten Tunnelvorganges der Elektronen durch das Steuergate zu erzielen, muß man ein großes Verhältnis für den Parameter C&sub2;/(C&sub1; + C&sub2;) sicherstellen, worin der Ausdruck C&sub1; den Kapazitätswert darstellt, der zwischen der schwebenden Gateelektrode und dem Halbleitersubstrat ausgebildet ist, während der Parameter C&sub2; den Kapazitätswert darstellt, der zwischen der schwebenden Gateelektrode und der Steuer-Gateelektrode ausgebildet ist. Die oben angesprochene Forderung erfordert ihrerseits, daß der Isolierfilm, der das schwebende Gate umgibt, so dünn wie möglich ausgebildet ist. Es ist daher ein Prozeß erforderlich, um solch einen Isolierfilm mit verbesserter Qualität herzustellen. Es sei darauf hingewiesen, daß kein Leckstrom durch den Isolierfilm auftreten sollte. Mit anderen Worten ist es für einen erfolgreichen Betrieb des Flash-EPROM's kritisch, den Isolierfilm auszubilden, der das schwebende Gate umgibt, und zwar so dünn wie möglich, und gleichzeitig mit einer hohen Qualität, derart, daß der Isolierfilm im wesentlichen frei von Verunreinigungen ist.
In herkömmlicher Weise wurde der Flash-EPROM vom FLOTEX-Typ gemäß dem Prozeß hergestellt, der in den Fig. 1(A) - 1(I) gezeigt ist, wobei die gezeigte Vorrichtung auf der linken Seite der Zeichnungen den Speicherzellentransistor wiedergibt, und zwar in einer Querschnittsansicht entlang der Gatelängenrichtung (X-Richtung), während die Vorrichtung im mittleren Bereich den gleichen Speicherzellentransistor wiedergibt, und zwar in einer Schnittansicht gemäß der Gatebreitenrichtung (Y-Richtung). Es sei darauf hingewiesen, daß der Speicherzellentransistor eine Struktur besitzt ähnlich derjenigen eines MOS-Transistors. Andererseits zeigt die Zeichnung auf der rechten Seite einen MOS- Transistorf der in einer peripheren Zone als eine periphere Vorrichtung vorgesehen ist.
Um zunächst auf Fig. 1(A) einzugehen, so ist auf einem Siliziumsubstrat 1 ein Feldoxidfilm 2 selektiv ausgebildet, und zwar um eine Vorrichtungsisolation durch einen Oxidationsprozeß zu erreichen, der in einer feuchten O&sub2;-Umgebung durchgeführt wird, während die Vorrichtungszone geschützt ist, auf der ein Speicherzellentransistor oder ein peripherer Transistor auszubilden ist, wobei der Schutz mit Hilfe einer Maske realisiert ist, wie beispielsweise aus Siliziumnitrid, was nicht gezeigt ist. Nach dem Entfernen der Maske wird ein Siliziumoxidfilm 3a mit Hilfe eines Oxidationsprozesses ausgebildet, der in einer trockenen O&sub2;-Umgebung ausgeführt wird, und zwar als ein Gateisolierfilm des Speicherzellentransistors, der in der Speicherzellenzone auszubilden ist. Gleichzeitig wird ein Siliziumoxidfilm 3b auf der peripheren Zone ausgebildet.
Als nächstes wird eine erste Kanalzone 5a ausgebildet, wie dies in Fig. 1(B) gezeigt ist, und zwar mit Hilfe eines Ionenimplantationsprozesses zur Steuerung der Schwellenwertspannung des MOS-Transistors, der die Speicherzelle bildet. Dadurch wird die periphere Zone mit einem Photoresistmaterial 4 maskiert und es wird das Fremdstoffelement selektiv in die Kanalzone über den Gateisolierfilm 3a injiziert. Es sei darauf hingewiesen, daß die lonenimplantation des Fremdstoffelements durchgeführt werden sollte, nachdem der Gateisolierfilm 3a ausgebildet ist, da die thermische Behandlung, die der Ausbildung des Gateisolierfilms 3a zugeordnet ist, dazu neigt, eine Diffusion der Fremdstoffelemente in das Innere des Substrats 1 zu bewirken oder eine Abscheidung des Fremdstoffelements an der Zwischenschicht zwischen dem Gateisolierfilm 3a und dem Substrat 1 zu bewirken, wenn die zuvor erläuterten Prozesse umgekehrt werden.
Als nächstes wird eine erste Polysiliziumschicht 6 auf der gesamten Oberfläche des Siliziumsubstrats 1 ausgebildet, wie dies in Fig. 1(C) gezeigt ist, wobei darauf hingewiesen sei, daß die Schicht 6 die schwebende Gateelektrode des Flash-EPROM's in dem nachfolgenden Musterausbildungsprozeß bildet. Somit wird bei dem Schritt nach Fig. 1(D) die erste Polysiliziumschicht 6 in ein Muster gebracht, um ein isoliertes Elektrodenmuster 6a entsprechend einer Gateelektrode des MOS-Transistors auszubilden, der den Speicherzellentransistor bildet. Andererseits wird die erste Polysiliziumschicht 6 von der peripheren Zone entfernt. Ferner wird die Speicherzellenzone durch ein Resistmaterial 7 geschützt und es wird der Siliziumoxidfilm 3b, der auf der peripheren Zone ausgebildet ist, entfernt, so daß das Si-Substrat 1 freigelegt wird.
Als nächstes wird das Photoresistmaterial 7 entfernt und die Struktur nach Fig. 1(D) wird einem thermischen Oxidationsprozeß unterworfen, der in einer trockenen O&sub2;-Umgebung durchgeführt wird, derart, daß die Elektrode 6a durch einen Siliziumoxidfilm 8a bedeckt wird, der später als Kondensatorisolierfilm wirkt. Gleichzeitig wird ein Siliziumoxidfilm 8b in der peripheren Zone ausgebildet, wie dies in Fig. 1(E) gezeigt ist, und zwar als Gateisolierfilm des peripheren MOS-Transistors, der ausgebildet werden soll. Dadurch wird die Gateelektrode 6a durch Siliziumoxid bedeckt, und zwar in ihrer Gesamtheit, und wird von der Umgebung isoliert. Mit anderen Worten bildet die Elektrode 6a ein schwebendes Gate des Flash-EPROM's.
Nachdem der Siliziumoxidfilm 8a in der oben erläuterten Weise ausgebildet wurde, wird ein Ionenimplantationsprozeß erneut durchgeführt, um eine zweite Kanalzone 5b auszubilden, um die Schwellenwertspannung des peripheren MOS-Transistors zu steuern, wie dies in Fig. 1(F) gezeigt ist. Es sei hier darauf hingewiesen, daß der Speicherzellentransistor, welcher den Kondensatorisolierfilm 8a des schwebenden Gates 6a enthält, mit einem Resistmaterial 9 bedeckt ist, und zwar derart, daß keine Ionenimplantation in der Speicherzellenzone auftritt.
Als nächstes wird das Resistmaterial 9 entfernt und es wird eine zweite Polysiliziumschicht 10 auf der Gesamtheit der Oberfläche des Substrats 1 niedergeschlagen, welches die Speicherzellenzone und die periphere Zone enthält, wie in Fig. 1(G) gezeigt ist, und es wird dann die auf diese Weise niedergeschlagene Polysiliziumschicht 10 in ein Muster gebracht, wie dies in Fig. 1(H) gezeigt ist, und zwar durch Verwenden eines Resistmusters 101 als eine Maske, um eine Steuerelektrode 10a auszubilden, die über der schwebenden Gateelektrode 6a gelegen ist. Ferner wird die Polysiliziumschicht 10 dadurch in ein Muster gebracht, indem das Resistmuster 102 als eine Maske verwendet wird, um eine Gateelektrode 10b des peripheren MOS-Transistors herzustellen.
Als nächstes wird ein Ionenimplantationsprozeß erzielt, um das Fremdstoffelement in das Substrat 1 in Entsprechung zum Sourceanschluß und Drainanschluß des Speicherzellentransistors einzubauen als auch in Entsprechung zum Sourceanschluß und Drainanschluß des peripheren Transistors einzubauen gemäß einem Selbstausrichtungsprozeß, der die schwebende Elektrode 6a und die Steuerelektrode 10a in der Speicherzellenzone und die Gateelektrode 10b in der peripheren Zone als eine Maske verwendet. Dadurch werden Diffusionszonen 12a und 12b als Sourceanschluß und Drainanschluß des Speicherzellentransistors ausgebildet. Ferner werden Diffusionszonen 13a und 13b als Sourceanschluß und Drainanschluß des peripheren Transistors ausgebildet.
Ferner wird ein Zwischenschicht-Isolierfilm 14 auf der Gesamtheit der in dieser Weise hergestellten Struktur niedergeschlagen und es werden Kontaktöffnungen 50a und 50b auf beiden Seiten einer Gatestruktur 11a ausgebildet, die die schwebende Elektrode 3a und die Steuerelektrode 10a, eingegraben unter dem Isolierfilm 14, enthält, um die obere Hauptfläche der Diffusionszonen 12a und 12b freizulegen. In ähnlicher Weise werden Kontaktöffnungen 16a und 16b in dem Isolierfilm 14 auf beiden Seiten einer Gatestruktur 11b ausgebildet, die ihrerseits die Gateelektrode 10b, bedeckt durch den Isolierfilm 14, enthält, um die obere Hauptfläche der Diffusionszonen 13a und 13b freizulegen. Ferner wird eine Polysiliziumschicht niedergeschlagen, um die Kontaktöffnungen 15a und 15b in dem Speicherzellentransistor zu füllen und diese wird in ein Muster gebracht, um eine Sourceelektrode 17a und eine Drainelektrode 17b auszubilden. Gleichzeitig füllt die Polysiliziumschicht die Kontaktöffnungen 18a und 18b in Entsprechung zu der peripheren Zone, um eine Sourceelektrode 13a und eine Drainelektrode 13b auszubilden. Dadurch wird der Flash-EPROM in der gezeigten Weise, dargestellt in Fig. 1(I), vervollständigt.
Es sei in Verbindung mit dem vorausgegangen geschilderten Herstellungsprozeß darauf hingewiesen, daß das Photoresistmaterial 9 sich in direktem Kontakt mit dem Kondensatorisolierfilm 8 bei dem Schritte nach Fig. 1(F) befindet. Es ergibt sich somit ein Problem dahingehend, daß der Kondensatorisolierfilm 8a durch die Fremdstoffe verunreinigt wird, die aus dem Resistmaterial 9 freigesetzt werden und daß solche Fremdstoffelemente eine Verschlechterung der Qualität des Isolierfilms 8a bewirken. Solch eine Verschlechterung des Kondensatorisolierfilms führt zu verschiedenen Problemen, wie beispielsweise einem Lecken der angesammelten elektrischen Ladungen, einer Verschlechterung der dielektrischen Festigkeit des Films 9a und ähnlichem. Dadurch wird die Betriebsweise des Flash-EPROM's unstabil. Ferner wird die Lebensdauer der Vorrichtung für ein wiederholtes Einschreiben von Informationen verschlechtert.
Um das zuvor erläuterte Problem zu vermeiden, wird ein alternatives Verfahren vorgeschlagen, um den Kontakt zwischen dem Kondensatorisolierfilm 8a und dem Photoresistmaterial 9 zu vermeiden, wie in den Fig. 2(A) - 2(F) gezeigt ist, wobei der Schritt nach Fig. 2(A) dem Schritt nach Fig. 1(C) folgt.
Gemäß Fig. 2(A) wird eine Photoresistschicht auf der Struktur nach Fig. 1(C) niedergeschlagen und wird nachfolgend in ein Muster gebracht, um ein Resistmuster 61 herzustellen, welches die obere Hauptfläche der Polysiliziumschicht 6 in Entsprechung zu der peripheren Zone freilegt. Indem man ferner das Resistmuster 6&sub1; als Maske verwendet, wird die Polysiliziumschicht 6 einem reaktiven Ionenätzprozeß unterworfen, derart, daß die obere Hauptfläche des Substrats 1 in Entsprechung zu der peripheren Zone freigelegt wird. Dadurch wird die in Fig. 2(A) gezeigte Struktur erhalten.
Nachdem das Resistmuster 6&sub1; entfernt wurde, wird die Struktur nach Fig. 2(A) einem thermischen Oxidationsprozeß unterworfen, um eine Siliziumoxidschicht 19a in solcher Weise auszubilden, daß die Schicht 19a die obere Hauptfläche der Polysiliziumschicht 6 bedeckt. Gleichzeitig wird eine Siliziumoxidschicht 19b auf der freigelegten oberen Hauptfläche des Substrats 1 in Entsprechung zu der peripheren Zone ausgebildet. Dadurch wird eine Struktur nach Fig. 2(B) erhalten.
Als nächstes wird eine Resistschicht 19&sub1;&sub1; auf der oberen Hauptfläche der Siliziumoxidschicht 19a in Entsprechung zu der Speicherzellenzone vorgesehen und es wird ein 10nenimplantationsprozeß in solcher Weise durchgeführt, daß die Fremdstoffelemente in das Substrat 1 in Entsprechung zu der peripheren Zone über die Siliziumoxidschicht 19b eingeführt werden. Dadurch wird eine Kanalzone 20 ausgebildet, wie dies in Fig. 2(C) gezeigt ist.
Ferner wird die Resistschicht 19&sub1;&sub1; bei einem Schritt nach Fig. 2(D) in ein Muster gebracht, um ein Resistmuster 19&sub1; in Entsprechung zu der schwebenden Gateelektrode auszu bilden, die auf der Speicherzellenzone herzustellen ist. Indem ferner ein reaktiver Ionenätzprozeß eingeleitet wird, und zwar unter Verwendung des Resistmusters 19&sub1; als Maske, wird die Polysiliziumschicht 6 zusammen mit der Siliziumoxidschicht 19a, die auf dieser ausgebildet ist, in ein Muster gebracht, um die Polysiliziumelektrode 6a in der in Fig. 2(D) gezeigten Weise herzustellen.
Als nächstes wird das Pesistmuster 19&sub1; bei dem Schritt 2(E) entfernt und es wird der Siliziumoxidfilm 19a auf der als Muster ausgebildeten Polysiliziumelektrode 6a mit Hilfe des reaktiven Ionenätzprozesses entfernt, während der Siliziumoxidfilm 19b auf der peripheren Zone durch ein anderes Resistmuster 192 geschützt ist. Nachdem das Resistmuster 19&sub2; entfernt worden ist und die Polysiliziumelektrode 6a freigelegt ist, wird die Struktur nach Fig. 2(E) einem thermischen Oxidationsprozeß unterzogen, um einen Siliziumoxidfilm 21a in solcher Weise auszubilden, daß der Film 21a die Gesamtheit der Elektrode 6a bedeckt, wie dies in Fig. 2(F) gezeigt ist. Dadurch bildet die Elektrode 6a die schwebende Gateelektrode.
Nach dem Schritt gemäß Fig. 2(F) wird der Prozeß nach Fig. 1(G) ausgeführt, um die schwebende Gateelektrode 6a durch die Polysiliziumschicht 10 zu bedecken. Indem ferner die unter Hinweis auf die Fig. 1(H) und 1(I) beschriebenen Prozesse angewendet werden, erhält man den Flash-EPROM, wie in Fig. 1(I) gezeigt ist.
Bei dem oben erläuterten alternativen Prozeß sei erwähnt, daß die Polysiliziumschicht 10 den Kondensatorisolierfilm 61 direkt bedeckt, und zwar unmittelbar nachdem der Film 6a mit Hilfe des thermischen Oxidationsprozesses ausgebildet wurde. Dadurch wird das Problem, daß das Photoresistmaterial in Berührung mit dem kritischen Kondensatorisolierfilm 6a gelangt, beseitigt.
Andererseits ist der oben erläuterte alternative Prozeß mit einem Problem behaftet, dahingehend, daß ein Wachstum des Isolierfilms 19b bei dem Schritt nach Fig. 2(F) stattfindet. Es sei darauf hingewiesen, daß der Isolierfilm 19b bei dem Oxidationsschritt von Fig. 2(D) ausgebildet wird und daß der Oxidationsprozeß, der bei dem Schritt nach Fig. 2(F) erreicht wird, die Dicke des Films 19b erhöht. Dadurch neigt die Schwellenwertspannung des peripheren MOS- Transistors, der in der peripheren Zone ausgebildet ist, dazu, von dem gewünschten Wert abzuweichen. Es sei darauf hingewiesen, daß der Isolierfilm 19 als ein Gateisolierfilm des peripheren MOS-Transistors wirkt und daß die Schwankung in der Dicke des Films 19b in Verbindung mit den Schwellenwerteigenschaften des pheripheren MOS-Transistors kritisch ist.
Ein weiterer Prozeß ist aus der EP-A-0 305 741 bekannt, der dem Oberbegriff des Anspruches 1 entspricht.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist demzufolge eine allgemeine Aufgabe der vorliegenden Erfindung, einen neuartigen und nützlichen Herstellungsprozeß für einen Flash-EPROM anzugeben, bei dem die zuvor erläuterten Probleme beseitigt sind.
Ein anderes und spezifischeres Ziel der vorliegenden Erfindung besteht darin, einen Prozeß zur Herstellung eines Flash-EPROM's anzugeben, bei dem der Kontakt zwischen dem Kondensatorisolierfilm, welcher das schwebende Gate des Flash-EPROM's bedeckt, und dem Photoresistmaterial beseitigt ist, um die Qualität des Kondensatorisolierfilms zu verbessern.
Ein anderes Ziel der vorliegenden Erfindung besteht darin, einen Herstellungsprozeß für einen Flash-EPROM anzugeben, bei dem eine präzise Steuerung der Schwellenwerteigenschaften für die peripheren MOS-Transistoren erreicht wird.
Die Erfindung ist im Anspruch 1 wiedergegeben.
Es wird ein Prozeß für die Herstellung eines Flash- EPROM's geschaffen, der einen Speicherzellentransistor jeweils auf einer ersten Vorrichtungszone bzw. einer zweiten Vorrichtungszone umfaßt, die auf dem Halbleitersubstrat festgelegt sind, wobei der Speicherzellentransistor eine schwebende Gateelektrode enthält, die durch einen Kondensatorisolierfilm isoliert ist, und eine Steuergateelektrode enthält, die auf der schwebenden Gateelektrode vorgesehen ist, und zwar mit einem Trennungsabstand von derselben gemäß dem Kondensatorisolierfilm, wobei der periphere Transistor eine Gateelektrode aufweist und wobei das Verfahren die folgenden Schritte umfaßt: Ausbilden eines ersten Gateisolierfilms und eines zweiten Gateisolierfilms auf dem Halbleitersubstrat, um jeweils die erste und die zweite Vorrichtungszone zu bedecken; Vorsehen einer ersten Leiterschicht, um sowohl die erste Vorrichtungszone, die mit dem ersten Gateisolierfilm bedeckt ist, als auch die zweite Vorrichtungszone, die mit dem zweiten Gateisolierfilm bedeckt ist, zu bedecken; in ein Muster bringen der ersten Leiterschicht, um die schwebende Gateelektrode auf dem ersten Gateisolierfilm auszubilden, wobei der Schritt der Mu sterherstellung derart ausgeführt wird, daß die erste Leiterschicht auf dem zweiten Gateisolierfilm verbleibt; Oxidieren einer Oberfläche der ersten Leiterschicht, um den genannten Kondensatorisolierfilm derart auszubilden, daß der Kondensatorisolierfilm die schwebende Gateelektrode bedeckt; Vorsehen einer zweiten Leiterschicht auf der ersten Leiterschicht, um den Kondensatorisolierfilm darunter zu begraben; in ein Muster bringen der zweiten Leiterschicht auf der ersten Vorrichtungszone, um die Steuergateelektrode herzustellen; Freilegen der ersten Leiterschicht in Entsprechung zu der zweiten Vorrichtungszone; und in ein Muster bringen der ersten Leiterschicht, die auf der zweiten Elementzone verblieben ist, um die Gateelektrode des peripheren Transistors auszubilden. Erfindungsgemäß wird der Schritt der Ausbildung der zweiten Leiterschicht unmittelbar nach dem Schritt der Ausbildung des Kondensatorisolierfilms ausgeführt und es wird dadurch der Kondensatorisolierfilm durch die zweite Leiterschicht gegen jegliche externe Verunreinigung geschützt. Dadurch wird die Qualität des Kondensatorisolierfilms verbessert und ein zuverlässiger Betrieb des Flash-EPROM's wird selbst dann erreicht, wenn die Dicke des Kondensatorisolierfilms wesentlich reduziert wird. Ferner ist der zweite Gateisolierfilm, der auf der zweiten Vorrichtungszone ausgebildet wurde, gegen eine Oxidation oder ein Ätzen durch die erste Leiterschicht geschützt und es kann eine ausgezeichnete Steuerung der Filmdicke für den zweiten Isolierfilm erzielt werden. Dadurch kann man die Schwellenwerteigenschaften des peripheren Transistors exakt auf einen gewünschten Wert steuern. Zusätzlich schafft der Prozeß nach der vorliegenden Erfindung ein Merkmal dahingehend, daß keine zusätzliche Wärmebehandlung bei der Vorrichtung angewendet werden muß, nachdem der Kondensatorisolierfilm ausgebildet wurde. Es sei darauf hingewiesen, daß der zweite Gateisolierfilm, der als Gateelektrode des peripheren Transistors wirkt, bereits bei dem Schritt der Ausbildung des ersten Isolierfilms des Speicherzellentransistors ausgebildet wurde. Dadurch wird eine Verschlechterung der Qualität des Kondensatorisolier films und des ersten Isolierfilms aufgrund einer übermäßigen Wärmebehandlung beseitigt und die Betriebseigenschaften der Vorrichtungen werden wesentlich stabilisiert.
Andere Ziele und weitere Merkmale der vorliegenden Erfindung ergeben sich aus den folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1(A) - 1(I) sind Diagramme, die einen typischen herkömmlichen Herstellungsprozeß eines Flash-EPROM's wiedergeben;
Fig. 2(A) - 2(F) sind Diagramme, die einen alternativen Herstellungsprozeß eines Flash-EPROM's zeigen;
Fig. 3(A) - 3(I) sind Diagramme, die einen Herstellungsprozeß eines Flash-EPROM's gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigen;
Fig. 4(A) und 4(B) sind Diagramme, die einen Speicherzellentransistor und einen peripheren Transistor des Flash- EPROM's zeigen, die gemäß der ersten Ausführungsforrn der vorliegenden Erfindung hergestellt wurden, wobei es sich um eine Draufsicht handelt;
Fig. 5(A) - 5(C) sind Diagramme, die einen Herstel lungsprozeß eines Flash-EPROM's gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigen;
Fig. 6(A) - 6(C) sind Diagramme, die einen Herstellungsprozeß eines Flash-EPROM's gemäß einer dritten Ausführungsform der vorliegenden Erfindung wiedergeben; und
Fig. 7(A) - 7(C) sind Diagramme, die einen Herstellungsprozeß eines Flash-EPROM's gemäß einer vierten Ausführungsform nach der vorliegenden Erfindung veranschaulichen.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die Fig. 3(A) - 3(I) zeigen den Herstellungsprozeß eines Flash-EPROM's vom sog. FLOTEX- oder ETOX-Typ gemäß einer ersten Ausführungsforrn der vorliegenden Erfindung, wobei die Vorrichtung, die auf der linken Seite gezeigt ist, einen Speicherzellentransistor, der in Entsprechung zu einer Speicherzellenzone ausgebildet ist, in einer Querschnittsansicht entlang einer Richtung wiedergibt, welche den Sourceanschluß und den Drainanschluß des Speicherzellentransistors verbindet, während die im mittleren Teil gezeigte Vorrichtung den gleichen Speicherzellentransistor wiedergibt, und zwar einer Querschnittsdarstellung senkrecht zu der Wiedergabe der linken Seite desselben. Ferner bildet die Vorrichtung auf der rechten Seite einen MOS- Transistor, der einen Teil der peripheren Schaltung bildet, in einem Querschnitt entlang der Richtung, welche den Sourceanschluß und den Drainanschluß desselben verbindet. Ferner geben die Fig. 4(A) und 4(B) den Speicherzellentransistor in einer Draufsicht wieder. Es sei dabei darauf hingewiesen, daß die Fig. 4(A) und 4(B) den Speicherzellentransistor wiedergeben, der gemäß den Schritten der Fig. 3(D) und 3(G) hergestellt wurde, wobei die Darstellung auf der linken Seite von Fig. 3(D) den Speicherzellentransistor von Fig. 4(A) im Querschnitt entlang einer Linie A-A zeigt, während die Zeichnung im mittleren Bereich von Fig. 3(D) die gleiche Vorrichtung im Querschnitt entlang der Linie B-B zeigt. In ähnlicher Weise zeigt die Zeichnung auf der linken Seite von Fig. 3(G) den Speicherzellentransistor von Fig. 4(B) im Querschnitt, und zwar gemäß der Linie A-A, während die Zeichnung im mittleren Bereich die gleiche Vorrichtung im Querschnitt zeigt, und zwar gemäß der Linie B-B. In den Fig. 4(A) und 4(B) sind Diffusionszonen 35a und 35b, die noch nicht ausgebildet sind, zur Vereinfachung des Verständnisses veranschaulicht.
Um zunächst auf Fig. 3(A) einzugehen, ist eine Feldoxidzone 23 in der feuchten O&sub2;-Umgebung in einer Dicke von 4000 - 6000 Å (1 Å = 10&supmin;¹&sup0; m) selektiv in Entsprechung zu der Isolierzone ausgebildet, die auf einem Siliziumsubstrat 22 festgelegt ist, die mit dem p-leitenden Fremdstoff dotiert ist, während die Vorrichtungszone für den Speicherzellentransistor und der periphere Transistor durch eine Maske geschützt sind, wie beispielsweise einem Siliziumnitridfilm. Als nächstes wird die schützende Maske von der Vorrichtungszone des Speicherzellentransistors entfernt und es wird ein Siliziumoxidfilm 24a in Entsprechung zu der Vorrichtungszone, auf welcher der Speicherzellentransistor auszubilden ist, wachsengelassen, und zwar mit einer Dicke von ca. 100 Å. Ferner wird ein Siliziumoxidfilm 24b in Entsprechung zu der Vorrichtungszone des peripheren Transistors in einer Dicke von 100 - 300 Å ausgebildet, und zwar nach dem Entfernen des Schutzfilms von der peripheren Vorrichtungszone. Dabei wirkt der Siliziumoxidfilm 24a als ein Gateisolierfilm des Speicherzellentransistors, während der Siliziumoxidfilm 24b als ein Gateisolierfilm des peripheren Transistors wirkt. Da die Siliziumoxidfilme 24a und 24b getrennt voneinander ausgebildet werden, kann man die Siliziumoxidfilme 24a und 24b mit unterschiedlichen Dicken herstellen, so daß der Film 24a eine kleinere Dicke verglichen mit dem Oxidfilm 24b hat. Natürlich kann man die Reihenfolge der Ausbildung der Oxidfilme 24a und 24b umkehren. Es ist ferner möglich, die Oxidfilme 24a und 24b gleichzeitig auszubilden.
Nachdem die Siliziumoxidfilme 24a und 24b ausgebildet worden sind, wird die Vorrichtungszone für den peripheren Transistor durch ein Resistmaterial 26 geschützt und es wird ein Ionenimplantationsprozeß eines p-leitenden Dotierungsmittels, wie beispielsweise B, in das Substrat 22 se lektiv durch den Siliziumoxidfilm 24a durchgeführt, um eine Kanalzone 25a mit einer Dicke von 0,1 - 0,2 um auszubilden, um die Schwellenwertspannung des Speicherzellentransistors zu steuern, der darauf auszubilden ist. In typischer Weise wird eine Dosis von 1 x 10 - 1 x 10 cm bei einer Beschleunigungsenergie von 40 - 60 eV verwendet. Die Dosis und der Leitfähigkeitstyp des Fremdstoffelements werden natürlich geändert abhängig davon, ob der herzustellende Transistor vom Verarmungstyp oder vom Anreicherungstyp sein soll.
Als nächstes wird bei dem Schritt nach Fig. 3(B) eine zweite Kanalzone 25b in dem Substrat 22 in Entsprechung zu der Vorrichtungszone des peripheren Transistors ausgebildet, um die Schwellenwertspannung desselben zu steuern, indem eine Ionenimplantation von B mit einer Dosis von 1 x 10¹² - 1 x 10¹³ cm durchgeführt wird. Während dieses Prozesses wird die Vorrichtungszone des Speicherzellentransistors durch ein Resistmaterial 27 geschützt. Dadurch wird die zweite Kanalzone 25b in einer Dicke von etwa 0,1 - 0,2 um ähnlich der Kanalzone 25a ausgebildet.
Als nächstes wird das Resistmaterial 27 von der Struktur von Fig. 3(B) entfernt und es wird eine erste Polysiliziumschicht 28 auf der so erhaltenen Struktur bei einer Temperatur von 600 - 700ºC, wie in Fig. 3(C) gezeigt ist, mit einer Dicke von etwa 1500 Å niedergeschlagen. Andererseits kann man anstelle des Polysiliziums amorphes Silizium (amorphous silicon) verwenden, wenn die Schicht 28 ausgebildet wird. In diesem Fall wird die Niederschlagstemperatur auf 400 - 600ºC eingestellt. In der folgenden Beschreibung wird die Bezeichnung Polysilizium für eine Zusammensetzung der Schicht 28 verwendet, und zwar in einem solchen Sinn, daß der Ausdruck auch amorphes Silizium (amorphous silicon) umfaßt.
Nach dem Schritt von Fig. 3(C) wird die Polysiliziumschicht 28 in ein Muster gebracht in Entsprechung zu der Speicherzellenzone, und zwar unter Verwendung eines in ein Muster gebrachten Resistmaterials 29&sub1;, während die periphere Zone durch ein Resistmaterial 292 geschützt ist. Dadurch wird ein Polysiliziummuster 28a ausgebildet, wie dies in Fig. 3(D) gezeigt ist, und auch in einer Draufsicht nach Fig. 4(A) angezeigt ist.
Als nächstes werden das Resistmaterial 29&sub1; als auch das Resistmaterial 29&sub2; entfernt und die dadurch erhaltene Struktur wird einem thermischen Oxidationsprozeß unterworfen, der bei etwa 900 - 1100ºC in einer HCl-Umgebung durchgeführt wird. Dadurch entwickelt sich ein Siliziumoxidfilm 30a, der das Polysiliziummuster 28a bedeckt, und zwar typischerweise mit einer Dicke von 200 - 300 Å, wie dies in Fig. 3(E) gezeigt ist, und der auf diese Weise hergestellte Siliziumoxidfilm 30a wirkt als ein Kondensatorisolierfilm des schwebenden Gates, welches den Speicherzellentransistor des Flash-EPROM's in der an späterer Stelle zu beschreibenden Weise charakterisiert. Gleichzeitig wird ein Siliziumoxidfilm 30b auf der oberen Hauptfläche der Polysiliziurmschicht 28 in Entsprechung zu der peripheren Vorrichtungszone ausgebildet. Nachdem der Siliziumoxidfilm 30a in dieser Weise hergestellt worden ist, wird eine Polysiliziumschicht 31 unmittelbar niedergeschlagen, um das Polysiliziummuster 28a darunter einzugraben. Dadurch wird der Siliziumoxidfilm 30a durch die Polysiliziumschicht 31 von jeglicher Verschmutzung geschützt.
Es sei darauf hingewiesen, daß der Kondensatorisolierfilm 30a eine laminierte Struktur aus zwei oder drei Schichten haben kann, die sich einander an dem Siliziumoxidfilm, der in dem vorhergehenden thermischen Oxidationsprozeß ausgebildet worden ist, überlappen. In diesem Fall wird ein Siliziumnitridfilm auf dem Siliziumoxidfilm durch einen CVD-Prozeß niedergeschlagen, der bei 700 -800ºC ausgeführt wird, und zwar in einer Dicke von ca. 100 - 200 Å. Ferner wird ein anderer Siliziumoxidfilm auf dem Siliziumnitridfilm mit Hilfe eines thermischen Oxidationsprozesses ausgebildet, der bei etwa 900 - 1000ºC in einer feuchten O&sub2;-Umgebung durchgeführt wird, und zwar in einer Dicke von etwa 10 - 50 Å. Als ein Ergebnis der Verwendung solch einer laminierten Struktur für den Kondensatorisolierfilm, kann man die Zuverlässigkeit des Kondensatorisolierfilms in signifikanter Weise verbessern. Es sei darauf hingewiesen, daß der Siliziumoxidfilm, der direkt auf einer Polysiliziumschicht ausgebildet ist, dazu neigt, zu ermüden, und zwar aufgrund des Effektes einer Korngrenze, die in dem Polysilizium existiert, und dieses Problem wird speziell dann gravierend, wenn die Dicke des Siliziumoxidfilms, wie im vorliegenden Fall, reduziert wird. Dadurch können Defekte, wie beispielsweise Pinholes, in dem dünnen Siliziumoxidfilm auftreten. Die Ausführungsform vermeidet dieses Problem, indem der Siliziumoxidfilm durch einen Siliziumnitridfilm bedeckt wird und ferner indem ein stabiler Siliziumoxidfilm auf dem Siliziumnitrid ausgebildet wird, indem die Struktur einem thermischen Oxidationsprozeß un terzogen wird, der in einer feuchten O&sub2;-Umgebung durchgeführt wird.
Nach dem Schritt von Fig. 3(E) wird die Polysiliziumschicht 31 durch ein Resistmaterial 32 bedeckt, und zwar in Entsprechung zu der Speicherzellenzone, während die Schicht 31 in Entsprechung zu der peripheren Zone freigelegt wird und es wird die freigelegte Polysiliziumschicht 31 selektiv mit Hilfe eines reaktiven Ionenätzprozesses entfernt. Ferner wird die Siliziumoxidschicht 30b, die unterhalb der Polysiliziumschicht 31 gelegen ist, entfernt, wie dies in Fig. 3(F) gezeigt ist. Es sei dabei darauf hingewiesen, daß der Siliziumoxidfilm 30a durch die Polysiliziumschicht 31 geschützt ist, die ihrerseits durch das Resistmaterial 32 geschützt ist. Mit anderen Worten entsteht kein Kontakt zwischen dem Oxidfilm 30a und dem Photoresistmaterial 32.
Als nächstes wird das Resistmaterial 32 von der Struktur nach Fig. 3(F) entfernt und es wird ein anderes Resistmaterial darauf aufgetragen. Ferner wird das so aufgetragene Resistmaterial in ein Muster gebracht, um ein erstes Resistmaterial 34&sub1; herzustellen, welches in Entsprechung zu der Gatestruktur des Speicherzellentransistors ausgebildet ist, und ein zweites Resistmaterial 34&sub2; herzustellen, welches in Entsprechung zu der Gatestruktur des peripheren Transistors ausgebildet ist. Indem ferner die Resistmaterial 34&sub1; und 34&sub2; als Maske verwendet werden, werden die Polysiliziumschicht 31 als auch die Schichten 28a und 31, die unter der Schicht 31 gelegen sind, und die Polysiliziumschicht 28 durch einen reaktiven Ionenätzprozeß in ein Muster gebracht. Als ein Ergebnis wird eine Gatestruktur 33a, die eine Gateelektrode 28c und eine Polysilizium-Gateelektrode 31a besitzt, in Entsprechung zu dem Speicherzellentransistor ausgebildet, und zwar mit einer Trennung, die durch einen Siliziumoxidfilm 30c gegeben ist. Ferner wird eine Gateelektrode 28b in Entsprechung zu dem Gate des peripheren Transistors ausgebildet. Siehe die Struktur von Fig. 3 (G).
Als nächstes wird bei dem Schritt nach Fig. 3(H) eine lonenimplantation von P oder As in das Substrat erzielt, und zwar in Entsprechung zu sowohl der Speicherzellenzone als auch der peripheren Vorrichtungszone, und zwar unter Verwendung der Gatestruktur als ein Maske, mit einer Dosis von 1 x 10¹&sup5; - 1 x 10¹&sup6; cm . Dadurch werden in dem Substrat 22 auf beiden Seiten der Gatestruktur des Speicherzellentransistors eine Sourcezone 35a und eine Drainzone 35b ausgebildet, die beide n&spplus;-leitend sind. In ähnlicher Weise werden eine Sourcezone 36a und eine Drainzone 36b, die beide n&spplus;-leitend sind, in dem Substrat 22 auf beiden Seiten der Gatestruktur des peripheren Transistors ausgebildet.
Ferner ist die Struktur von Fig. 3(H) durch einen PSG- Film 37 mit einer Dicke von 4000 - 8000 A bedeckt und die Kontaktöffnungen 38a, 38b, 39a und 39b sind in den PSG-Film 37 in Entsprechung zu den Zonen 35a, 35b, 36a und 36b durch einen reaktiven Ionenätzprozeß ausgebildet. Ferner wird eine Polysiliziumschicht auf der Struktur, die in dieser Weise erhalten wurde, niedergeschlagen, derart, daß das Poly silizium die Kontaktöffnungen 38a - 39b ausfüllt und es wird dann die auf diese Weise niedergeschlagene Polysiliziumschicht anschließend in ein Muster gebracht, um die Elektroden 40a, 40b, 41a und 41b jeweils als Source- und Drainelektroden des Speicherzellentransistors und als Source und Drainelektroden des peripheren Transistors auszubilden, wie in Fig. 3(1) gezeigt ist. Dadurch ist dann der Flash- EPROM vervollständigt.
Bei der Struktur nach Fig. 3(I) sei erwähnt, daß das Polysiliziummuster 38c als ein schwebendes Gate wirkt, wel ches durch den Gateisolierfilm 24a als auch durch den Kondensatorisolierfilm 30c umgeben ist, während das Polysiliziummuster 28b als eine übliche Gateelektrode des peripheren MOS-Transistors wirkt. Wie dies auf dem vorliegenden Gebiet gut bekannt ist, werden Träger von dem schwebenden Gate 28c zur Sourcezone 35a dadurch entfernt, indem ein Tunnelvorgang durch den Gateisolierfilm 24a verursacht wird, und zwar nach Anlegen einer Sourcespannung an die Sourceelektrode 40a. Zu diesem Zweck besitzt der Gateisolierfilm 24a eine reduzierte Dicke verglichen mit dem Gateisolierfilm 24b, wie dies bei dem Flash-EPROM üblich ist, was bereits erwähnt wurde.
Gemäß dem oben beschriebenen Prozeß bedeckt die Polysiliziumschicht 31 die Struktur der Speicherzellenzone un mittelbar, wenn der Siliziumoxidfilm 30a ausgebildet wird. Dadurch wird eine Verunreinigung des Films 30a, der als der Kondensatorisolierfilm wirkt, vermieden und ein zuverlässiger Betrieb der Vorrichtung kann erzielt werden, selbst wenn die Dicke des Films 30a auf die Größenordnung von 200 - 300 Å in der oben beschriebenen Weise reduziert wird. In Zuordnung zu der reduzierten Dicke des Kondensatorisolierfilms wird der Grad der kapazitiven Kopplung zwischen der Steuerelektrode 31a und der schwebenden Gateelektrode, wie dies ausgedrückt ist durch die Gleichung C&sub2;/(C&sub1; + C&sub2;) erhöht und ein effizienter Betrieb der Vorrichtung wird erzielt. Es sei ferner darauf hingewiesen, daß der zuvor erläuterte Prozeß eine exakte Steuerung der Dicke des ersten und des zweiten Gateisolierfilms 24a und 24b erlaubt, da der kritische Teil der Filme 24a und 24b durch die Polysiliziumschicht 28 oder das Polysiliziummuster 28a und 28b in der früheren Stufe des Herstellungsprozesses bedeckt ist. Beispielsweise sind bei dem Schritt von Fig. 3(E), um den Siliziumoxidfilm 30a auszubilden, die Filme 24a und 24b be reits unter den Polysiliziummustern 28a und 28b geschützt. Dadurch kann man die Dicke des Gateisolierfilms 24a in spezieller Weise reduzieren und der Wirkungsgrad der Injektion von Trägern in die schwebende Gateelektrode 28c wird wesentlich verbessert. Ferner führt solch eine Stabilität in der Schichtdicke der Gateisolierfilme 24a und 24b zu einem verbesserten Verteilungsprofil der Fremdstoffelemente in den Kanalzonen 25a und 25b.
Es sei in Verbindung mit dem vorangegangen erläuterten Prozeß darauf hingewiesen, daß der Schritt nach Fig. 3(D) zum Festlegen der Gatebreite und der Schritt nach Fig. 3(G) zum Festlegen der Gatelänge umgekehrt werden können. Ferner brauchen die Mustergestaltungsprozesse nach Fig. 3 (G), um die Polysiliziumschicht 31 in ein Muster zu bringen, um die Steuergateelektrode 31a in der Speicherzellenzone auszubilden, und um die Gateelektrode 28b in der peripheren Zone auszubilden, nicht notwendigerweise gleichlaufend ausgeführt werden, sondern können auch getrennt realisiert werden, derart, daß die Steuerelektrode 31a vor der Gateelektrode 28b oder umgekehrt ausgebildet wird. Ferner kann man die Polysiliziumschicht 31 als auch die Siliziumoxidschicht 30b in der peripheren Zone bei dem Schritt nach Fig. 3(F) ungeätzt belassen und man kann den Mustergestaltungsprozeß der Steuergateelektrode 31a und der darunterliegenden Schichten 30c und 28c, wie in Fig. 3(G) gezeigt ist, ausführen. Danach wird die verbliebene Polysiliziumschicht 31 als auch die Siliziumoxidschicht 30b von der peripheren Zone entfernt, um die erste Polysiliziumschicht 28 freizulegen, wie dies in der Darstellung auf der rechten Seite von Fig. 3(F) gezeigt ist, und es kann der Mustergestaltungsprozeß zum Ausbilden des Polysiliziumgates 28b in ähnlicher Weise ausgeführt werden, wie dies auf der rechten Seite von Fig. 3(G) veranschaulicht ist. Alternativ kann man die Polysiliziumschicht 31 bei dem Schritt nach Fig. 3(F) in Entsprechung zu der Speicherzellenzone in ein Muster bringen und kann gleichlaufend die Polysiliziumschicht 31 als auch die darunterliegende Siliziumoxidschicht 30b von der peripheren Zone entfernen. Danach wird die freigelegte Polysiliziumschicht 28 in der peripheren Zone in ein Muster gebracht, um die Gateelektrode 28b auszubilden, während gleichlaufend die schwebende Gateelektrode 28c in ein Muster gebracht wird. Es geht somit hervor, daß vielfältige verschiedene Sequenzen zur Herstellung der Struktur von Fig. 3(H) möglich sind, wenn die zweite Polysiliziumschicht 31 einmal bei dem Schritt nach Fig. 3(E) niedergeschlagen ist. Es sei zusätzlich darauf hingewiesen, daß der Kondensatorisolierfilm 30c in ein Muster gebracht wird unter Verwendung der als Muster ausgebildeten Steuerelektrode 31a als eine Selbstausrichtmaske.
Es soll nun als nächstes eine zweite Ausführungsform der vorliegenden Erfindung unter Hinweis auf die Fig. 5(A) - 5(C) beschrieben werden, wobei die Darstellung auf der linken Seite und im mittleren Teil den Herstellungsprozeß des Speicherzellentransistors wiedergibt, während die Darstellung auf der rechten Seite den Herstellungsprozeß der peripheren Transistors wiedergibt, ähnlich den Diagrammen, die in den Fig. 3(A) - 3(I) gezeigt sind. In den Fig. 5(A) - 5(C) werden die in diesen Zeichnungen wiedergegebenen Prozesse nach dem Schritt von Fig. 3(E) durchgeführt. Mit anderen Worten ersetzen die Schritte, die in den Fig. 5(A) - 5(C) gezeigt sind, die Schritte nach den Fig. 3(F) -3(I).
Gemäß den Fig. 5(A) - 5(C) wird eine Schicht 42 aus einem hochschmelzenden Leiter, wie beispielsweise WSI oder TiSi auf der Polysiliziumschicht bei dem Schritt von Fig. 5(A) unter Anwendung eines CVD- oder PVD-Prozesses niedergeschlagen, und zwar mit einer Dicke von etwa 2000 Å in Entsprechung zu der Speicherzellenzone. In ähnlicher Weise wird die Schicht 42 zu dem Zweck niedergeschlagen, um die Polysiliziumschicht 28 in Entsprechung zu der peripheren Vorrichtungszone zu bedecken. Als nächstes wird ein Resistmaterial 43 auf der Schicht 42 niedergeschlagen und nachfolgend in ein Muster gebracht, um ein Resistmuster 43&sub1; und ein Resistmuster 43&sub2; herzustellen, und es wird die beschichtete Struktur, die unterhalb der Schicht 42 gelegen ist, in ein Muster gebracht, und zwar unter Verwendung der Resistmuster 43&sub1; und 43&sub2; als eine Maske, wie dies in Fig. 5(B) gezeigt ist. Bei der Struktur nach Fig. 5(B) sei erwähnt, daß die Schicht 42 in ein Leitermuster 42a in Entsprechung zu dem Speicherzellentransistor gebracht wurde, während die gleiche Schicht 42 in ein Muster gebracht wurde, um ein Leitermuster 42b in Entsprechung zu dem peripheren Transistor auszubilden. Dabei bedeckt das Leitermuster 42a die Polysilizium-Steuergateelektrode 31a, während das Leitermuster 42b die Gateelektrode 28b bedeckt.
Als nächstes werden die Resistmuster 43&sub1; und 43&sub2; von der Struktur nach Fig. 5(B) entfernt und es wird ein Ionenimplantationsprozeß ausgeführt, um eine Sourcezone 45a und eine Drainzone 45b in Entsprechung zu dem Speicherzel lentransistor auszubilden als auch eine Sourcezone 46a und eine Drainzone 46b in Entsprechung zu dem peripheren Transistor auszubilden. Ferner wird ein PSG-Film 47, der dem PSG-Film 37 entspricht, auf der Struktur niedergeschlagen, die auf diese Weise bei dem Schritt nach Fig. 5(C) erhalten wurde. Es werden ferner Kontaktöffnungen 48a und 48b in dem PSG-Film 47 in Entsprechung zu den Source- und Drainzonen des Speicherzellentransistors ausgebildet und es werden Kontaktöffnungen 49a und 49b in den PSG-Film 47 in Entsprechung zu der Source- und Drainzone des peripheren Transi stors ausgebildet. Ferner werden die Kontaktöffnungen 48a -49b durch die Polysiliziumelektroden 50a - 50b ähnlich dem Schritt nach Fig. 3(I) gefüllt.
Gemäß der vorliegenden Ausführungsform werden die Polysiliziumelektroden 31a und 28b geshuntet, und zwar durch das hochschmelzende Polycide 42 mit niedrigem spezifischen Widerstand, und man kann den Fremdstoffkonzentrationswert in den Polysiliziumelektroden ohne eine Verschlechterung in den Betriebseigenschaften der Flash-EPROM-Vorrichtung in Kauf nehmen zu müssen, reduzieren. Mit dem reduzierten Fremdstoffkonzentrationswert ist es möglich, die Möglichkeit, daß der Kondensatorisolierfilm 30c durch die Fremdstoffelemente verunreinigt wird, die in die Polysiliziumschicht 31 eindotiert wurden, zu reduzieren.
Als nächstes wird eine dritte Ausführungsform der vorliegenden Erfindung unter Hinweis auf die Fig. 6(A) - 6(C) beschrieben. Ähnlich den früheren Zeichnungen gibt die Darstellung auf der linken Seite und im mittleren Bereich den Speicherzellentransistor in zwei zueinander senkrechten Schnittdarstellungen wieder, während die Darstellung auf der rechten Seite den peripheren Transistor zeigt.
Gemäß Fig. 6(A), die dem Schritt entspricht, der nach dem Schritt von Fig. 3(E) ausgeführt wird, wird eine Polysiliziumschicht 60 auf der Struktur von Fig. 3(E) niedergeschlagen und es wird die Silizidschicht 42, die in Verbindung mit der früheren Ausführungsform beschrieben wurde, ferner darauf niedergeschlagen. Dadurch bildet die Schicht 42 ein Polycid an der Zwischenschicht zu der darunterhe genden Polysiliziumschicht 60. Als nächstes wird eine Resistschicht auf der Schicht 42 niedergeschlagen und nachfolgend in ein Muster gebracht, um die Resistmuster 63&sub1; und 63&sub2; auszubilden und es werden die Schicht 60 als auch die darunter gelegenen Schichten mit Hilfe eines reaktiven Ionenätzprozesses in ein Muster gebracht, der durchgeführt wird unter Verwendung der Resistmuster 63&sub1; und 63&sub2; als eine Maske. Dadurch wird die in Fig. 6(B) gezeigte Struktur erhalten. Bei der Struktur nach Fig. 6(B) sei erwähnt, daß die Polysiliziumschicht 60 in Entsprechung zu dem Speicherzellentransistor in ein Polysiliziummuster 60a gebracht wird, welche über der Steuergateelektrode 31a ausgebildet ist, und daß die Polycidschicht 42 in ein Leitermuster 42a gebracht wird, und zwar in Entsprechung zu dem Polysiliziummuster 60a. In ähnlicher Weise wird die Polysilizium schicht 60 in Entsprechung zu dem peripheren Transistor in ein Polysiliziummuster 60b gebracht, welches über der Gateelektrode 28a ausgebildet wird und es wird die Polycidschicht 42 in ein Muster 42b gebracht, welches über dem Muster 60b ausgebildet wird.
Es wird ferner nach einem Ionenimplantationsprozeß, um eine Sourcezone 65a und eine Drainzone 65b des Speicherzel lentransistors auszubilden als auch eine Sourcezone 66a und eine Drainzone 66b des peripheren MOS-Transistors auszubilden, ein PSG-Film 67 niedergeschlagen, wie dies in Fig. 6(C) gezeigt ist, und es werden Kontaktöffnungen 68a, 68b, 69a und 69b ähnlich den vorausgegangenen Ausführungsformen ausgebildet. Ferner werden die Kontaktöffnungen mit Polysiliziumelektroden 70a, 70b, 71a und 71b gefüllt und der Flash-EPROM ist dann vervollständigt, wie in Fig. 6(C) gezeigt ist.
Es sei in Verbindung mit der vorliegenden Ausführungsform darauf hingewiesen, daß man im wesentlichen ein von Dotierungsmittel freies Polysilizium für die Polysiliziumschicht 31 verwenden kann, indem man für die Schicht 60 ein dotiertes Polysilizium verwendet. Zusätzlich wird der hohe spezifische Widerstand der Polysiliziumschicht 31 und damit der Schicht 31a durch die dotierte Polysiliziumschicht 60 und die Polycidschicht 42 kompensiert. Dadurch wird die Verunreinigung des Kondensatorisolierfilms 30c minimiert.
Als nächstes wird eine vierte Ausführungsform der vorliegenden Erfindung unter Hinweis auf die Fig. 7(A) - 7(C) beschrieben. Ähnlich den vorangegangenen Zeichnungen zeigt die Darstellung auf der linken Seite und in der Mitte den Speicherzellentransistor bei der Herstellung, während die Darstellung auf der rechten Seite den peripheren Transistor bei der Herstellung zeigt.
Gemäß Fig. 7(A) wird die Polysiliziumschicht, die bei dem Schritt nach Fig. 3(E) niedergeschlagen worden war, ungeätzt belassen und somit besitzt der periphere Transistor der vorliegenden Erfindung Ausführungsform eine Struktur ähnlich der früheren Ausführungsforrn, dahingehend, daß die Gateelektrode eine Polysiliziumelektrode 31b zusätzlich zu der Polysiliziumelektrode 28b enthält. Dort ist die Elektrode 31b von der Elektrode 28b durch einen Siliziumoxidfilm 30b getrennt, der seinerseits aus dem Siliziumoxidfilm 30b als Ergebnis der Musterausbildung ausgebildet ist.
Um bei der vorliegenden Ausführungsform zu verhindern, daß die Gateelektrode 28b eine schwebende Elektrode bildet, werden die Elektroden 28b und 31b geshuntet, und zwar bei einer Kontaktöffnung 52a, die in Fig. 7(B) gezeigt ist, wobei solch eine Kontaktöffnung 52a an einer Stelle ausgebildet sein kann, die von der Ebene der Fig. 7(A) in der Aufwärtsrichtung oder Abwärtsrichtung versetzt ist. Bei der Ausführungsform nach Fig. 7(B) ist die Kontaktöffnung 52a dafür ausgebildet, um die obere Hauptfläche der Feldoxidzone, angegeben durch eine Bezugszahl 54, freizulegen. Es sei darauf hingewiesen, daß die Feldoxidzone 54 der Feldoxidzone 23 entspricht, die bei dem Schritt nach Fig. 3(A) zum Zwecke der vorrichtungsisolierung ausgebildet wurde. Dadurch wird die Kontaktöffnung 52a mit einem Polysilizium- Verdrahtungsmuster 53b gefüllt und die Elektroden 28b und 31b werden elektrisch miteinander verbunden. Mit anderen Worten arbeiten die Elektroden 28b und 31b als eine einzelne Gateelektrode.
Fig. 7(C) zeigt eine Abwandlung der Konstruktion von Fig. 7(A), wobei darauf hingewiesen sei, daß die Polysiliziumelektrode 31b über eine Kontaktöffnung 52b mit der Polysiliziumelektrode 28b verbunden ist, welche Kontaktöffnung die Elektrode 28b freilegt. Auch bei dieser abgewandelten Ausführung sind die Elektrode 31b und die Elektrode 28b geshuntet, und zwar durch ein Polysilizium-Verdrahtungsmuster 53b, welches die Kontaktöffnung 52b füllt.

Claims

1. Prozeß für die Herstellung eines Flash-EPROM's, mit einem Speicherzellentransistor und einem peripheren Transistor, die auf einer ersten Vorrichtungszone bzw. einer zweiten Vorrichtungszone vorgesehen sind, welche auf einem Halbleitersubstrat festgelegt sind, wobei der Speicherzellentransistor eine schwebende Gateelektrode enthält, die durch einen Kondensatorisolierfilm isoliert ist, und eine Steuergateelektrode enthält, die auf der schwebenden Gateelektrode angeordnet ist und von dieser durch den Kondensatorisolierfim beabstandet ist, und wobei der periphere Transistor eine Gateelektrode enthält, welches Verfahren die folgenden Schritte umfaßt:

(a) Ausbilden eines ersten Gateisolierfilms (24a) und eines zweiten Gateisolierfilms (24b) auf dem Halbleitersubstrat (22), um die erste und die zweite Vorrichtungszone jeweils zu bedecken;

(b) Vorsehen einer ersten Leiterschicht (28) nach dem Schritt (a), um sowohl die erste Vorrichtungszone mit dem ersten Gateisolierfilm (24a) als auch die zweite Vorrichtungszone mit dem zweiten Gateisolierfilm (24b) zu bedecken;

(c) in ein Muster bringen der ersten Leiterschicht (28), welche bei dem Schritt (b) ausgebildet wurde, um einen Leiterstreifen (28a) auf dem ersten Gateisolierfilm (24a) in solcher Weise auszubilden, daß die erste Leiterschicht (28) auf dem zweiten Gateisolierfilm (24b) verbleibt;

(d) Oxidieren der Oberfläche der ersten Leiterschicht (28) nach dem Schritt (c), um wenigstens einen Teil des Kondensatorisolierfilms (30a) in solcher Weise auszubilden, daß der Kondensatorisolierfilm den Leiterstreifen (28a) bedeckt;

(e) Vorsehen einer zweiten Leiterschicht (31) auf der ersten Leiterschicht (28) nach dem Schritt (d), um den Kondensatorisolierfilm (30a) zusammen mit dem Leiterstreifen (28a) zu begraben;

(f) Freilegen der ersten Leiterschicht (28) nach dem Schritt (e) in Entsprechung zu der zweiten Vorrichtungszone;

(g) in ein Muster bringen der zweiten Leiterschicht (31) nach dem Schritt (e) auf der ersten Vorrichtungszone, um die Steuergateelektrode (31a) auszubilden;

(h) in ein Muster bringen des ersten Leiterstreifens (28a) nach dem Schritt (c), um die schwebende Gateelektrode (28c) auszubilden; und

(i) in ein Muster bringen der ersten Leiterschicht (28) nach dem Schritt (e) , die auf der zweiten Vorrichtungszone verblieben ist, um die Gateelektrode (28b) des peripheren Transistors auszubilden;

dadurch gekennzeichnet, daß kein Teil des Kondensatorisolierfilms vor dem Schritt (c) ausgebildet wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (g) zur Musterausbildung der zweiten Leiterschicht (31) und der Schritt (h) zur Musterausbildung des ersten Leiterstreifens (28a) im wesentlichen gleichlaufend realisiert werden.

3. Verfahren nach Anspruch 2, bei dem der Schritt (g) für die Mustergestaltung der zweiten Leiterschicht (31), der Schritt (h) für die Mustergestaltung des ersten Leiterstreifens (28a) und der Schritt (i) für die Mustergestaltung der ersten Leiterschicht (28) im wesentlichen gleichlaufend ausgeführt werden (Fig. 3G).

4. Verfahren nach Anspruch 1, bei dem der Schritt (h) einen Schritt zur Mustergestaltung des Kondensatorisolierfilms (30c) im wesentlichen gleichlaufend mit dem ersten Leiterstreifen (28a) unter Verwendung der bei dem Schritt (g) erzeugten Steuergateelektrode (31a) als Maske umfaßt.

5. Verfahren nach irgendeinem der vorhergehenden Ansprüche, bei dem bei dem Schritt (f) zum Freilegen der ersten Leiterschicht (28) die gesamte zweite Leiterschicht (31) in Entsprechung zu der zweiten Vorrichtungszone entfernt wird.

6. Verfahren nach Anspruch 4, bei dem die Schritte (g) und (i) für eine Mustergestaltung der ersten und der zweiten Leiterschicht nach dem Schritt (f) ausgeführt werden, um die erste Leiterschicht (28) freizulegen.

7. Verfahren nach Anspruch 1, bei dem der Schritt (f) zum Freilegen der ersten Leiterschicht (28) nach dem Schritt (g) für die Mustergestaltung der zweiten Leiterschicht durchgeführt wird, und bei dem der Schritt (i) nach dem Schritt (e) ausgeführt wird.

8. Verfahren nach Anspruch 1, bei dem der Schritt (f) zum Freilegen der ersten Leiterschicht (28) ferner einen Schritt zur Ausbildung einer Kontaktöffnung (52a, 52b) in der zweiten Leiterschicht (28) umfaßt, die einen Teil des peripheren Transistors bildet, derart, daß die Kontaktöffnung den Isolierfilm (30d) durchdringt, der auf der oberen Fläche der ersten Leiterschicht (28b) ausgebildet ist, und zwar während des Schrittes (d), um die erste Leiterschicht (28) zu oxidieren, bis die erste Leiterschicht (28b) freigelegt ist.

9. Verfahren nach Anspruch 8, ferner mit einem Schritt gemäß einem Ausfüllen der Kontaktöffnung mit einem leitenden Material (53).

10. Verfahren nach Anspruch 8, bei dem die Kontaktöffnung (52b) so ausgebildet ist, um eine obere Hauptfläche der ersten Leiterschicht (28b) freizulegen.

11. Verfahren nach Anspruch 8, bei dem die Kontaktöffnung (52a) so ausgebildet ist, daß sie in die erste Leiterschicht (28b) eindringt.

12. Verfahren nach irgendeinem der vorhergehenden Ansprüche, bei dem der Schritt (e) zum Vorsehen der zweiten Leiterschicht (31) unmittelbar nach dem Schritt (d) zum Ausbilden des Kondensatorisolierfilms (30a) ausgeführt wird.

13. Verfahren nach Anspruch 1, ferner mit einem Schritt (j) zum Niederschlagen einer dritten Leiterschicht (42), die ein hochschmelzendes Metallelement enthält, und zwar nach dem Schritt (e) zum Vorsehen der zweiten Leiterschicht (31), jedoch vor irgendeinem der Schritte (f) bis (i), wobei der Schritt (i) zum Mustergestalten der ersten und der zweiten Leiterschicht einen Schritt zur Mustergestaltung der dritten Leiterschicht (42) im wesentlichen gleichlaufend mit der ersten und der zweiten Leiterschicht in Einklang mit der Gestalt der Gateelektrode (28b) des peripheren Transistors umfaßt.

14. Verfahren nach Anspruch 13, ferner mit einem Schritt gemäß einem Niederschlagen einer vierten Leiterschicht (60) auf der zweiten Leiterschicht (28), nach dem Schritt (e) zum Vorsehen der zweiten Leiterschicht, jedoch vor dem Schritt (j) zum Niederschlagen der dritten Leiterschicht (42), wobei die vierte Leiterschicht (60) bei dem Schritt (i) im wesentlichen gleichlaufend mit der zweiten und der dritten Leiterschicht und in Übereinstimmung oder Einklang mit der Gestalt der Gateelektrode (28b) des peripheren Transistors in ein Muster gebracht wird.

15. Verfahren nach irgendeinem der vorhergehenden Ansprüche, bei dem der Schritt (d) einen Schritt zur Ausbildung von einem oder mehreren weiteren Isolierfilmen auf dem Kondensatorisolierfilm (30a) umfaßt.

16. Verfahren nach Anspruch 15, bei dem die weiteren Isolierfilme aus einem Nitridfilm und einem Oxidfilm auf dem Nitridfilm bestehen.

17. Verfahren nach irgendeinem der vorhergehenden Ansprüche, welches ferner die folgenden Schritte nach dem Schritt (a) umfaßt:

(a-1) Vorsehen einer Resistschicht (26), um den ersten und den zweiten Gateisolierfilm (24a, 24b) zu bedecken;

(a-2) in ein Muster bringen der Resistschicht, um den ersten Gateisolierfilm (24a) freizulegen;

(a-3) Ausführen eines Ionenimplantationsprozesses, um ein Fremdstoffelement in das Halbleitersubstrat selektiv durch den ersten Gateisolierfim (24a) zu injizieren, und zwar unter Verwendung der Resistschicht (26), die auf dem zweiten Gateisolierfilm (24b) verblieben ist, als eine Maske; und

(a-4) Entfernen der Resistschicht (26).

18. Verfahren nach Anspruch 17, welches ferner die folgenden Schritte nach dem Schritt (a-4) umfaßt:

(a-5) Vorsehen einer zweiten Resistschicht (27) in solcher Weise, daß sie den ersten und den zweiten Gateisolierfilm (24a, 24b) bedeckt;

(a-6) in ein Muster bringen der zweiten Resistschicht, um den zweiten Gateisolierfilm (24b) freizulegen;

(a-7) Ausführen eines Ionenimplantationsprozesses, um ein Fremdstoffelement in das Halbleitersubstrat selektiv durch den zweiten Gateisolierfilm (24b) zu injizieren, und zwar unter Verwendung der Resistschicht (27), die auf dem zweiten Gateisolierfilm (24a) verblieben ist, als eine Maske; und

(a-8) Entfernen der zweiten Resistschicht (27).