JP2615876B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2615876B2 JP2615876B2 JP63175521A JP17552188A JP2615876B2 JP 2615876 B2 JP2615876 B2 JP 2615876B2 JP 63175521 A JP63175521 A JP 63175521A JP 17552188 A JP17552188 A JP 17552188A JP 2615876 B2 JP2615876 B2 JP 2615876B2
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置およびその製造方法に関し、
さらに詳しくは、二重ゲート構造を有する不揮発性半導
体記憶素子と、単層ゲート構造のMOS型トランジスタ素
子とを、同一半導体基板上に形成した半導体装置および
その製造方法の改良に係るものである。
さらに詳しくは、二重ゲート構造を有する不揮発性半導
体記憶素子と、単層ゲート構造のMOS型トランジスタ素
子とを、同一半導体基板上に形成した半導体装置および
その製造方法の改良に係るものである。
従来例によるこの種の半導体装置，こゝでは、二重ゲ
ート構造を有する不揮発性半導体記憶素子（以下，二重
ゲート構造のメモリセル，または単にメモリセルとも呼
ぶ）と、このメモリセルに付帯される単層ゲート構造の
MOS型トランジスタ素子（以下，単にMOS型トランジスタ
とも呼ぶ）とを、同一半導体基板上に形成した半導体装
置の概要構成を第２図に示す。
ート構造を有する不揮発性半導体記憶素子（以下，二重
ゲート構造のメモリセル，または単にメモリセルとも呼
ぶ）と、このメモリセルに付帯される単層ゲート構造の
MOS型トランジスタ素子（以下，単にMOS型トランジスタ
とも呼ぶ）とを、同一半導体基板上に形成した半導体装
置の概要構成を第２図に示す。
第２図（Ａ）はこの従来例方法による二重ゲート構造
のメモリセル部での主要な製造工程毎の概要構成を模式
的に示すそれぞれに断面図であり、同図（Ｂ）は同上二
重ゲート構造のメモリセル部と同時に形成されるMOS型
トランジスタ部での主要な製造工程毎の概要構成を模式
的に示すそれぞれに断面図であつて、これらのメモリセ
ル部，およびMOS型トランジスタ部は、共に同一半導体
基板上に同時に形成されるが、こゝでは、説明の便宜
上，また、後述するこの発明での一実施例構成との区分
を明確にするための対比上，これらの各部を各別に表わ
している。
のメモリセル部での主要な製造工程毎の概要構成を模式
的に示すそれぞれに断面図であり、同図（Ｂ）は同上二
重ゲート構造のメモリセル部と同時に形成されるMOS型
トランジスタ部での主要な製造工程毎の概要構成を模式
的に示すそれぞれに断面図であつて、これらのメモリセ
ル部，およびMOS型トランジスタ部は、共に同一半導体
基板上に同時に形成されるが、こゝでは、説明の便宜
上，また、後述するこの発明での一実施例構成との区分
を明確にするための対比上，これらの各部を各別に表わ
している。
すなわち，これらの第２図（Ａ），（Ｂ）に示す従来
例構成において、符号１はシリコン半導体基板であり、
また、２は第１ゲート酸化膜、３は多結晶シリコン膜か
らなる第１ゲート電極、４は第２ゲート酸化膜、６は多
結晶シリコン膜からなる第２ゲート電極、７は高融点金
属シリサイド層であつて、これらの各部については、シ
リコン半導体基板１上に順次に形成させてある。
例構成において、符号１はシリコン半導体基板であり、
また、２は第１ゲート酸化膜、３は多結晶シリコン膜か
らなる第１ゲート電極、４は第２ゲート酸化膜、６は多
結晶シリコン膜からなる第２ゲート電極、７は高融点金
属シリサイド層であつて、これらの各部については、シ
リコン半導体基板１上に順次に形成させてある。
次に、この従来例方法での製造工程について述べる。
まず、シリコン半導体基板１上にあつて、そのフィー
ルド領域に対し、選択酸化法によつて図示しないフィー
ルドした後，熱酸化法によつて第１ゲート酸化膜２を形
成するとともに、この第１ゲート酸化膜２上に化学的気
相成長法により多結晶シリコン膜を堆積成長させて第１
ゲート電極３を形成する。さらに写真製版工程により素
子形成領域部側のみをレジストにより被覆した状態で多
結晶シリコン膜、第１ゲート酸化膜をエツチングし、か
つレジストを適宜手段で除去し、第２図（Ａ−１）およ
び（Ｂ−１）のような状態となる。
ルド領域に対し、選択酸化法によつて図示しないフィー
ルドした後，熱酸化法によつて第１ゲート酸化膜２を形
成するとともに、この第１ゲート酸化膜２上に化学的気
相成長法により多結晶シリコン膜を堆積成長させて第１
ゲート電極３を形成する。さらに写真製版工程により素
子形成領域部側のみをレジストにより被覆した状態で多
結晶シリコン膜、第１ゲート酸化膜をエツチングし、か
つレジストを適宜手段で除去し、第２図（Ａ−１）およ
び（Ｂ−１）のような状態となる。
ついで、第２図（Ａ−２），（Ｂ−２）に示すよう
に、二重ゲート構造のメモリセル部側とMOS型トランジ
スタ部側との全面，つまり、二重ゲート構造のメモリセ
ル部側では、前記第１ゲート電極３上に、MOS型トラン
ジスタ部側では、前記半導体基板１上にあつて、同時
に、熱酸化法によつて第２ゲート酸化膜４を形成し、こ
の第２ゲート酸化膜４上に、化学的気相成長法により多
結晶シリコン膜を堆積成長させて第２ゲート電極６を形
成し、さらに、この第２ゲート電極６上に、抵抗を下げ
るための高融点シリサイド層７を形成する。
に、二重ゲート構造のメモリセル部側とMOS型トランジ
スタ部側との全面，つまり、二重ゲート構造のメモリセ
ル部側では、前記第１ゲート電極３上に、MOS型トラン
ジスタ部側では、前記半導体基板１上にあつて、同時
に、熱酸化法によつて第２ゲート酸化膜４を形成し、こ
の第２ゲート酸化膜４上に、化学的気相成長法により多
結晶シリコン膜を堆積成長させて第２ゲート電極６を形
成し、さらに、この第２ゲート電極６上に、抵抗を下げ
るための高融点シリサイド層７を形成する。
続いて、第２図（Ａ−３），（Ｂ−３）に示すよう
に、二重ゲート構造のメモリセル部側とMOS型トランジ
スタ部型とに、同時に、写真製版工程によつて、それぞ
れに各ゲート電極に対するパターニングを行ない、メモ
リセル部側においては、前記高融点シリサイド層7,第２
ゲート電極6,第２ゲート酸化膜4,第１ゲート電極3,およ
び第１ゲート酸化膜２を順次に、MOS型トランジスタ部
側においては、前記高融点シリサイド層7,第２ゲート電
極6,および第２ゲート酸化膜４を順次に、それぞれ共通
して同時にエッチング成形させるものであり、このよう
にして、所期通りに、二重ゲート構造を有するメモリセ
ルと、単層ゲート構造のMOS型トランジスタとを、同一
半導体基板上にあつて、同時に形成し得るのである。
に、二重ゲート構造のメモリセル部側とMOS型トランジ
スタ部型とに、同時に、写真製版工程によつて、それぞ
れに各ゲート電極に対するパターニングを行ない、メモ
リセル部側においては、前記高融点シリサイド層7,第２
ゲート電極6,第２ゲート酸化膜4,第１ゲート電極3,およ
び第１ゲート酸化膜２を順次に、MOS型トランジスタ部
側においては、前記高融点シリサイド層7,第２ゲート電
極6,および第２ゲート酸化膜４を順次に、それぞれ共通
して同時にエッチング成形させるものであり、このよう
にして、所期通りに、二重ゲート構造を有するメモリセ
ルと、単層ゲート構造のMOS型トランジスタとを、同一
半導体基板上にあつて、同時に形成し得るのである。
しかしながら、前記のようにして製造される従来例構
成での，二重ゲート構造を有するメモリセルと、単層ゲ
ート構造のMOS型トランジスタとを、同一半導体基板上
に形成した半導体装置にあつては、こゝでのMOS型トラ
ンジスタ部側のゲート電極，つまり、この場合，第２ゲ
ート電極が、低抵抗の多結晶シリコン膜からなつてお
り、しかも、最終工程での各ゲート電極に対するパター
ニングのためのエッチング成形を、１回だけの写真製版
工程によつて、相互に異なるエッチング条件での二重ゲ
ート構造を有するメモリセル部側と、単層ゲート構造の
MOS型トランジスタ部側とのそれぞれ，つまり、メモリ
セル部側で、高融点シリサイド層，第２ゲート電極，第
２ゲート酸化膜，第１ゲート電極，および第１ゲート酸
化膜の５層,MOS型トランジスタ部側で、高融点シリサイ
ド層，第２ゲート電極，および第２ゲート酸化膜の３層
のそれぞれに、同時に施すようにしているため、この各
ゲート電極に対するパターニング成形に際しては、より
少ない層数にされているMOS型トランジスタ部側が、そ
のシリコン半導体基板の表面部までエッチングされるこ
とになつて、同シリコン半導体基板中での結晶欠陥，歪
などが多くなり、同表面部に形成される拡散層などの電
気特性に障害，例えば、接合リークの増加などの障害を
生ずるものであつた。
成での，二重ゲート構造を有するメモリセルと、単層ゲ
ート構造のMOS型トランジスタとを、同一半導体基板上
に形成した半導体装置にあつては、こゝでのMOS型トラ
ンジスタ部側のゲート電極，つまり、この場合，第２ゲ
ート電極が、低抵抗の多結晶シリコン膜からなつてお
り、しかも、最終工程での各ゲート電極に対するパター
ニングのためのエッチング成形を、１回だけの写真製版
工程によつて、相互に異なるエッチング条件での二重ゲ
ート構造を有するメモリセル部側と、単層ゲート構造の
MOS型トランジスタ部側とのそれぞれ，つまり、メモリ
セル部側で、高融点シリサイド層，第２ゲート電極，第
２ゲート酸化膜，第１ゲート電極，および第１ゲート酸
化膜の５層,MOS型トランジスタ部側で、高融点シリサイ
ド層，第２ゲート電極，および第２ゲート酸化膜の３層
のそれぞれに、同時に施すようにしているため、この各
ゲート電極に対するパターニング成形に際しては、より
少ない層数にされているMOS型トランジスタ部側が、そ
のシリコン半導体基板の表面部までエッチングされるこ
とになつて、同シリコン半導体基板中での結晶欠陥，歪
などが多くなり、同表面部に形成される拡散層などの電
気特性に障害，例えば、接合リークの増加などの障害を
生ずるものであつた。
また一方，これを避けるためには、このように相互に
異なるエッチング条件の二重ゲート構造を有するメモリ
セル部と、単層ゲート構造のMOS型トランジスタ部との
各ゲート電極に対するパターニングのためのエッチング
成形を各別に行なうようにすることが考えられるが、こ
れでは、写真製版工程を少なくとも２回に亙つて施す必
要があり、徒らに製造工程が煩雑化されて好ましくない
と云う問題点があつた。
異なるエッチング条件の二重ゲート構造を有するメモリ
セル部と、単層ゲート構造のMOS型トランジスタ部との
各ゲート電極に対するパターニングのためのエッチング
成形を各別に行なうようにすることが考えられるが、こ
れでは、写真製版工程を少なくとも２回に亙つて施す必
要があり、徒らに製造工程が煩雑化されて好ましくない
と云う問題点があつた。
この発明は、従来のこのような問題点を解消するため
になされたもので、その目的とするところは、二重ゲー
ト構造を有するメモリセル部と、単層ゲート構造のMOS
型トランジスタ部との各ゲート電極に対するパターニン
グのためのエッチング成形を、１回だけの写真製版工程
によつて施し得るようにさせ、しかも、これによつて半
導体基板の表面部がエッチングされることのないように
した，この種の半導体装置およびその製造方法を提供す
ることである。
になされたもので、その目的とするところは、二重ゲー
ト構造を有するメモリセル部と、単層ゲート構造のMOS
型トランジスタ部との各ゲート電極に対するパターニン
グのためのエッチング成形を、１回だけの写真製版工程
によつて施し得るようにさせ、しかも、これによつて半
導体基板の表面部がエッチングされることのないように
した，この種の半導体装置およびその製造方法を提供す
ることである。
前記目的を達成するために、この発明に係る半導体装
置およびその製造方法は、第1,第２ゲート電極からなる
二重ゲート構造を有するメモリセル部に対し、MOS型ト
ランジスタ部についても、第1,第２ゲート電極を同一手
段で同時に形成させ、このMOS型トランジスタ部での第
1,第２ゲート電極の相互を接続させるようにしたもので
ある。
置およびその製造方法は、第1,第２ゲート電極からなる
二重ゲート構造を有するメモリセル部に対し、MOS型ト
ランジスタ部についても、第1,第２ゲート電極を同一手
段で同時に形成させ、このMOS型トランジスタ部での第
1,第２ゲート電極の相互を接続させるようにしたもので
ある。
すなわち，この発明は、二重ゲート構造を有する不揮
発性半導体記憶素子と、単層ゲート構造のMOS型トラン
ジスタ素子とを、同一半導体基板上に形成した半導体装
置であつて、前記不揮発性半導体記憶素子部とMOS型ト
ランジスタ素子部とに共通して、それぞれに第１ゲート
酸化膜，第１ゲート電極，第２ゲート酸化膜、第２ゲー
ト電極，および高融点シリサイド層を順次に形成させる
と共に、MOS型トランジスタ素子部の第1,第２ゲート電
極間を、第２ゲート酸化膜に開口されたコンタクトホー
ルを通して接続させたことを特徴とする半導体装置であ
る。
発性半導体記憶素子と、単層ゲート構造のMOS型トラン
ジスタ素子とを、同一半導体基板上に形成した半導体装
置であつて、前記不揮発性半導体記憶素子部とMOS型ト
ランジスタ素子部とに共通して、それぞれに第１ゲート
酸化膜，第１ゲート電極，第２ゲート酸化膜、第２ゲー
ト電極，および高融点シリサイド層を順次に形成させる
と共に、MOS型トランジスタ素子部の第1,第２ゲート電
極間を、第２ゲート酸化膜に開口されたコンタクトホー
ルを通して接続させたことを特徴とする半導体装置であ
る。
また、この発明は、二重ゲート構造を有する不揮発性
半導体記憶素子と、単層ゲート構造のMOS型トランジス
タ素子とを、同一半導体基板上に形成した半導体装置の
製造方法であつて、前記不揮発性半導体記憶素子部とMO
S型トランジスタ素子部との半導体基板上に、第１ゲー
ト酸化膜，第１ゲート電極，および第２ゲート酸化膜を
順次に共通して形成させる工程と、前記MOS型トランジ
スタ素子部に対応する第２ゲート酸化膜にコンタクトホ
ールを開口させる工程と、これらの上に、第２ゲート酸
化膜，および高融点シリサイド層を順次に共通して形成
させると共に、前記コンタクトホールを通して第２ゲー
ト酸化膜を第１ゲート酸化膜に接続させる工程と、前記
不揮発性半導体記憶素子部とMOS型トランジスタ素子部
とに写真製版を施して、前記高融点シリサイド層，第２
ゲート電極，第２ゲート酸化膜,1ゲート電極，および第
１ゲート酸化膜を、それぞれ共通して同時にエッチング
成形させる工程とを、少なくとも含むことを特徴とする
半導体装置の製造方法である。
半導体記憶素子と、単層ゲート構造のMOS型トランジス
タ素子とを、同一半導体基板上に形成した半導体装置の
製造方法であつて、前記不揮発性半導体記憶素子部とMO
S型トランジスタ素子部との半導体基板上に、第１ゲー
ト酸化膜，第１ゲート電極，および第２ゲート酸化膜を
順次に共通して形成させる工程と、前記MOS型トランジ
スタ素子部に対応する第２ゲート酸化膜にコンタクトホ
ールを開口させる工程と、これらの上に、第２ゲート酸
化膜，および高融点シリサイド層を順次に共通して形成
させると共に、前記コンタクトホールを通して第２ゲー
ト酸化膜を第１ゲート酸化膜に接続させる工程と、前記
不揮発性半導体記憶素子部とMOS型トランジスタ素子部
とに写真製版を施して、前記高融点シリサイド層，第２
ゲート電極，第２ゲート酸化膜,1ゲート電極，および第
１ゲート酸化膜を、それぞれ共通して同時にエッチング
成形させる工程とを、少なくとも含むことを特徴とする
半導体装置の製造方法である。
従つて、この発明においては、不揮発性半導体記憶素
子部とMOS型トランジスタ素子部とに、第1,第２ゲート
電極を同一手段で同時に形成させると共に、MOS型トラ
ンジスタ素子部での第1,第２ゲート電極の相互を接続さ
せているために、これらの各部における第1,第２ゲート
電極でのパターニングのためのエッチング条件が一致さ
れることになり、このエッチング成形を１回だけの写真
製版工程によつて行ない得るもので、製造工程の簡略化
が可能になり、しかも、この成形に際しては、半導体基
板の表面部までエッチングされる惧れがない。
子部とMOS型トランジスタ素子部とに、第1,第２ゲート
電極を同一手段で同時に形成させると共に、MOS型トラ
ンジスタ素子部での第1,第２ゲート電極の相互を接続さ
せているために、これらの各部における第1,第２ゲート
電極でのパターニングのためのエッチング条件が一致さ
れることになり、このエッチング成形を１回だけの写真
製版工程によつて行ない得るもので、製造工程の簡略化
が可能になり、しかも、この成形に際しては、半導体基
板の表面部までエッチングされる惧れがない。
以下、この発明に係る半導体装置およびその製造方法
の一実施例につき、第１図を参照して詳細に説明する。
の一実施例につき、第１図を参照して詳細に説明する。
第１図（Ａ）はこの実施例方法を適用した二重ゲート
構造のメモリセル部での主要な製造工程毎の概要構成を
模式的に示すそれぞれに断面図であり、また、同図
（Ｂ）は同上二重ゲート構造のメモリセル部に付帯され
て、これと同時に形成される単層ゲート構造のMOS型ト
ランジスタ部での主要な製造工程毎の概要構成を模式的
に示すそれぞれに断面図であつて、こゝでも、これらの
メモリセル部，およびMOS型トランジスタ部は、共に同
一半導体基板上にあつて、同一手順で同時に形成される
が、先に述べた理由に基ずいて、これらの各部を各別に
表わしている。
構造のメモリセル部での主要な製造工程毎の概要構成を
模式的に示すそれぞれに断面図であり、また、同図
（Ｂ）は同上二重ゲート構造のメモリセル部に付帯され
て、これと同時に形成される単層ゲート構造のMOS型ト
ランジスタ部での主要な製造工程毎の概要構成を模式的
に示すそれぞれに断面図であつて、こゝでも、これらの
メモリセル部，およびMOS型トランジスタ部は、共に同
一半導体基板上にあつて、同一手順で同時に形成される
が、先に述べた理由に基ずいて、これらの各部を各別に
表わしている。
すなわち，これらの第１図（Ａ），（Ｂ）において、
この実施例方法は、まず、同第１図（Ａ−１），（Ｂ−
１）に示すように、シリコン半導体基板11のフィールド
領域に対し、選択酸化法によつて図示しないフィールド
酸化膜を形成した後，素子形成領域に対応する二重ゲー
ト構造のメモリセル部側とMOS型トランジスタ部側との
全面にあつて、熱酸化法によつて第１ゲート酸化膜12を
共通に形成すると共に、この第１ゲート酸化膜12上に、
化学的気相成長法により多結晶シリコン膜を堆積成長さ
せて第１ゲート電極13を同様に共通に形成し、さらに、
この第１ゲート電極13上に、熱酸化法によつて第２ゲー
ト酸化膜14をここでも同様に共通して形成する。
この実施例方法は、まず、同第１図（Ａ−１），（Ｂ−
１）に示すように、シリコン半導体基板11のフィールド
領域に対し、選択酸化法によつて図示しないフィールド
酸化膜を形成した後，素子形成領域に対応する二重ゲー
ト構造のメモリセル部側とMOS型トランジスタ部側との
全面にあつて、熱酸化法によつて第１ゲート酸化膜12を
共通に形成すると共に、この第１ゲート酸化膜12上に、
化学的気相成長法により多結晶シリコン膜を堆積成長さ
せて第１ゲート電極13を同様に共通に形成し、さらに、
この第１ゲート電極13上に、熱酸化法によつて第２ゲー
ト酸化膜14をここでも同様に共通して形成する。
ついで、第１図（Ａ−２），（Ｂ−２）に示すよう
に、二重ゲート構造のメモリセル部側とMOS型トランジ
スタ部側との全面をレジスト15により被覆させ、かつこ
のレジスト15でのMOS型トランジスタ部側の第２ゲート
電極対応部分を開口させた上で、前記第２ゲート酸化膜
14を第２ゲート電極13に達するまで選択的にエッチング
してコンタクトホール13aを開口させる。
に、二重ゲート構造のメモリセル部側とMOS型トランジ
スタ部側との全面をレジスト15により被覆させ、かつこ
のレジスト15でのMOS型トランジスタ部側の第２ゲート
電極対応部分を開口させた上で、前記第２ゲート酸化膜
14を第２ゲート電極13に達するまで選択的にエッチング
してコンタクトホール13aを開口させる。
その後，第１図（Ａ−３），（Ｂ−３）に示すよう
に、前記第２ゲート酸化膜14上のレジスト15を除去して
から、この第２ゲート酸化膜14上に、化学的気相成長法
により多結晶シリコン膜を堆積成長させて第２ゲート電
極16を共通に形成するが、このとき、MOS型トランジス
タ部側では、前記コンタクトホール13aを通して、これ
らの第1,第２ゲート電極14,16の相互間が電気的に接続
され、さらに、この第２ゲート電極16上に、抵抗を下げ
るための高融点シリサイド層17を形成する。
に、前記第２ゲート酸化膜14上のレジスト15を除去して
から、この第２ゲート酸化膜14上に、化学的気相成長法
により多結晶シリコン膜を堆積成長させて第２ゲート電
極16を共通に形成するが、このとき、MOS型トランジス
タ部側では、前記コンタクトホール13aを通して、これ
らの第1,第２ゲート電極14,16の相互間が電気的に接続
され、さらに、この第２ゲート電極16上に、抵抗を下げ
るための高融点シリサイド層17を形成する。
続いて、第１図（Ａ−４），（Ｂ−４）に示すよう
に、二重ゲート構造のメモリセル部側とMOS型トランジ
スタ部側とに、同時に、１回だけの写真製版工程によつ
て、それぞれに各ゲート電極に対するパターニングを行
ない、これらのメモリセル部側，およびMOS型トランジ
スタ部側を共に、前記高融点シリサイド層17,第２ゲー
ト電極16,第２ゲート酸化膜14,第１ゲート電極13,およ
び第１ゲート酸化膜12の順序で、それぞれ共通して同時
にエッチング成形させる。
に、二重ゲート構造のメモリセル部側とMOS型トランジ
スタ部側とに、同時に、１回だけの写真製版工程によつ
て、それぞれに各ゲート電極に対するパターニングを行
ない、これらのメモリセル部側，およびMOS型トランジ
スタ部側を共に、前記高融点シリサイド層17,第２ゲー
ト電極16,第２ゲート酸化膜14,第１ゲート電極13,およ
び第１ゲート酸化膜12の順序で、それぞれ共通して同時
にエッチング成形させる。
そしてこのとき、これらのメモリセル部側，およびMO
S型トランジスタ部側では、そのエッチング条件が相互
に一致されているために、従来例方法でのようにMOS型
トランジスタ部側で、シリコン半導体基板の表面部まで
エッチングされるようなことがなく、このようにして、
所期通りに、二重ゲート構造を有するメモリセルと、単
層ゲート構造のMOS型トランジスタとを、同一半導体基
板上に同時に形成し得るのである。
S型トランジスタ部側では、そのエッチング条件が相互
に一致されているために、従来例方法でのようにMOS型
トランジスタ部側で、シリコン半導体基板の表面部まで
エッチングされるようなことがなく、このようにして、
所期通りに、二重ゲート構造を有するメモリセルと、単
層ゲート構造のMOS型トランジスタとを、同一半導体基
板上に同時に形成し得るのである。
以上詳述したように、この発明によれば、二重ゲート
構造を有する不揮発性半導体記憶素子と、単層ゲート構
造のMOS型トランジスタ素子とを、同一半導体基板上に
同時に形成する半導体装置において、不揮発性半導体記
憶素子部とMOS型トランジスタ素子部とに共通して、そ
れぞれに第１ゲート酸化膜，第１ゲート電極，第２ゲー
ト酸化膜，第２ゲート電極，および高融点シリサイド層
を順次に形成させ、かつMOS型トランジスタ素子部の第
1,第２ゲート電極間を、第２ゲート酸化膜に開口された
コンタクトホールを通して接続させるようにしたから、
不揮発性半導体記憶素子部とMOS型トランジスタ素子部
とのエッチング条件が一致されて、これらの各部におけ
る第1,第２ゲート電極のパターニングのためのエッチン
グ成形を、１回だけの写真製版工程により行なうことが
でき、製造工程の簡略化が可能になり、この成形に際し
ては、半導体基板の表面部までエッチングされる惧れが
ないため、基板中での結晶欠陥，歪などを少なくでき
て、拡散層などの電気特性の正常化とその向上とを図り
得るなどの優れた特長がある。
構造を有する不揮発性半導体記憶素子と、単層ゲート構
造のMOS型トランジスタ素子とを、同一半導体基板上に
同時に形成する半導体装置において、不揮発性半導体記
憶素子部とMOS型トランジスタ素子部とに共通して、そ
れぞれに第１ゲート酸化膜，第１ゲート電極，第２ゲー
ト酸化膜，第２ゲート電極，および高融点シリサイド層
を順次に形成させ、かつMOS型トランジスタ素子部の第
1,第２ゲート電極間を、第２ゲート酸化膜に開口された
コンタクトホールを通して接続させるようにしたから、
不揮発性半導体記憶素子部とMOS型トランジスタ素子部
とのエッチング条件が一致されて、これらの各部におけ
る第1,第２ゲート電極のパターニングのためのエッチン
グ成形を、１回だけの写真製版工程により行なうことが
でき、製造工程の簡略化が可能になり、この成形に際し
ては、半導体基板の表面部までエッチングされる惧れが
ないため、基板中での結晶欠陥，歪などを少なくでき
て、拡散層などの電気特性の正常化とその向上とを図り
得るなどの優れた特長がある。
第１図（Ａ）はこの発明に係る半導体装置の製造方法に
おける一実施例を適用した二重ゲート構造のメモリセル
部での主要な製造工程毎の概要構成を模式的に示すそれ
ぞれに断面図、同図（Ｂ）は同上二重ゲート構造のメモ
リセル部と同時に形成されるMOS型トランジスタ部での
主要な製造工程毎の概要構成を模式的に示すそれぞれに
断面図であり、第２図（Ａ）は従来例による半導体装置
の製造方法における二重ゲート構造のメモリセル部での
主要な製造工程毎の概要構成を模式的に示すそれぞれに
断面図、同図（Ｂ）は同上二重ゲート構造のメモリセル
部と同時に形成されるMOS型トランジスタ部での主要な
製造工程毎の概要構成を模式的に示すそれぞれに断面図
である。 11……シリコン半導体基板、12……第１ゲート酸化膜、
13……第１ゲート電極、14……第２ゲート酸化膜、15…
…レジスト、16……第２ゲート電極、17……高融点シリ
サイド層。
おける一実施例を適用した二重ゲート構造のメモリセル
部での主要な製造工程毎の概要構成を模式的に示すそれ
ぞれに断面図、同図（Ｂ）は同上二重ゲート構造のメモ
リセル部と同時に形成されるMOS型トランジスタ部での
主要な製造工程毎の概要構成を模式的に示すそれぞれに
断面図であり、第２図（Ａ）は従来例による半導体装置
の製造方法における二重ゲート構造のメモリセル部での
主要な製造工程毎の概要構成を模式的に示すそれぞれに
断面図、同図（Ｂ）は同上二重ゲート構造のメモリセル
部と同時に形成されるMOS型トランジスタ部での主要な
製造工程毎の概要構成を模式的に示すそれぞれに断面図
である。 11……シリコン半導体基板、12……第１ゲート酸化膜、
13……第１ゲート電極、14……第２ゲート酸化膜、15…
…レジスト、16……第２ゲート電極、17……高融点シリ
サイド層。
Claims (2)
- 【請求項１】二重ゲート構造を有する不揮発性半導体記
憶素子と、単層ゲート構造のMOS型トランジスタ素子と
を、同一半導体基板上に形成した半導体装置であつて、
前記不揮発性半導体記憶素子部とMOS型トランジスタ素
子部とに共通して、それぞれに第１ゲート酸化膜，第１
ゲート電極，第２ゲート酸化膜，第２ゲート電極，およ
び高融点シリサイド層を順次に形成させると共に、MOS
型トランジスタ素子部の第1,第２ゲート電極間を、第２
ゲート酸化膜に開口されたコンタクトホールを通して接
続されたことを特徴とする半導体装置。 - 【請求項２】二重ゲート構造を有する不揮発性半導体記
憶素子と、単層ゲート構造のMOS型トランジスタ素子と
を、同一半導体基板上に形成した半導体装置の製造方法
であつて、前記不揮発性半導体記憶素子部とMOS型トラ
ンジスタ素子部との半導体基板上に、第１ゲート酸化
膜，第１ゲート電極，および第２ゲート酸化膜を順次に
共通して形成させる工程と、前記MOS型トランジスタ素
子部に対応する第２ゲート酸化膜にコンタクトホールを
開口させる工程と、これらの上に、第２ゲート酸化膜，
および高融点シリサイド層を順次に共通して形成させる
と共に、前記コンタクトホールを通して第２ゲート酸化
膜を第１ゲート酸化膜に接続させる工程と、前記不揮発
性半導体記憶素子部とMOS型トランジスタ素子部とに写
真製版を施して、前記高融点シリサイド層，第２ゲート
電極，第２ゲート酸化膜，第１ゲート電極，および第１
ゲート酸化膜を、それぞれ共通して同時にエッチング成
形させる工程とを、少なくとも含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175521A JP2615876B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175521A JP2615876B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0225069A JPH0225069A (ja) | 1990-01-26 |
| JP2615876B2 true JP2615876B2 (ja) | 1997-06-04 |
Family
ID=15997514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63175521A Expired - Lifetime JP2615876B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2615876B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3548984B2 (ja) * | 1991-11-14 | 2004-08-04 | 富士通株式会社 | 半導体装置の製造方法 |
| KR100604960B1 (ko) | 1997-03-28 | 2006-07-26 | 가부시키가이샤 히타치세이사쿠쇼 | 불휘발성 반도체 기억장치 및 그 제조방법 및 반도체 장치 및 그 제조방법 |
| JP4068781B2 (ja) | 2000-02-28 | 2008-03-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| JP2005260253A (ja) * | 2005-04-04 | 2005-09-22 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
-
1988
- 1988-07-13 JP JP63175521A patent/JP2615876B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0225069A (ja) | 1990-01-26 |
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