JPH04103170A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置に関し、より詳しくは、ショットキーバリア
ダイオード(SBDと略記する)およびその引き出し電
極(他の配線を含む)を同時に形成する工程を有する半
導体装置の製造方法に関し、SBDおよびSBD電極な
いし配線の微細化を図ることのできる半導体装置の製造
方法を提供とすることを目的とし、 シリコン半導体基板の上に選択的に絶縁層を形成する工
程;所定パターンの多結晶シリコン層を形成する工程;
CVD法によって金属層をシリコン半導体基板の表出
面および多結晶シリコン層の上に選択的に形成する工程
であって、ショットキーダイオードおよび配線電極を構
成する工程:コンタクトホールを有する層間絶縁層を形
成する工程;およびコンタクトホールを介して金属層と
接続した金属配線を形成する工程:からなるように構成
する。
ダイオード(SBDと略記する)およびその引き出し電
極(他の配線を含む)を同時に形成する工程を有する半
導体装置の製造方法に関し、SBDおよびSBD電極な
いし配線の微細化を図ることのできる半導体装置の製造
方法を提供とすることを目的とし、 シリコン半導体基板の上に選択的に絶縁層を形成する工
程;所定パターンの多結晶シリコン層を形成する工程;
CVD法によって金属層をシリコン半導体基板の表出
面および多結晶シリコン層の上に選択的に形成する工程
であって、ショットキーダイオードおよび配線電極を構
成する工程:コンタクトホールを有する層間絶縁層を形
成する工程;およびコンタクトホールを介して金属層と
接続した金属配線を形成する工程:からなるように構成
する。
本発明は、半導体装置に関し、より詳しくは、ショット
キーバリアダイオード(SBD)およびその引き出し電
極(他の配線を含む)を同時に形成する工程を有する半
導体装置の製造方法に関する。
キーバリアダイオード(SBD)およびその引き出し電
極(他の配線を含む)を同時に形成する工程を有する半
導体装置の製造方法に関する。
近年、RA、 Mなどの半導体装置は高集積化・微細化
が要求され、SBDおよび電極の形成に要する面積を縮
小させる必要がある。
が要求され、SBDおよび電極の形成に要する面積を縮
小させる必要がある。
従来の半導体装置の製造においては、例えば、第5図に
示すように、SBDを形成する電極、その引き出し電極
および配線をアルミニウム(A1)ないしその合金軸R
−3i 、Aβ−Cu 、 A 1−3i −Cuなど
)で形成している。この場合には、(n型)シリコン半
導体基板1を選択酸化してSiO□絶縁層2を形成し、
全面に多結晶シリコンをCVD法で堆積させ、フォ)
IJソゲラフイエ程で所定パターン形状の多結晶シリコ
ン層3A、3Bを形成する。
示すように、SBDを形成する電極、その引き出し電極
および配線をアルミニウム(A1)ないしその合金軸R
−3i 、Aβ−Cu 、 A 1−3i −Cuなど
)で形成している。この場合には、(n型)シリコン半
導体基板1を選択酸化してSiO□絶縁層2を形成し、
全面に多結晶シリコンをCVD法で堆積させ、フォ)
IJソゲラフイエ程で所定パターン形状の多結晶シリコ
ン層3A、3Bを形成する。
多結晶シリコン層3Aにはp型不純物をイオン注入して
、また、多結晶シリコン層3Bにはn型不純物をイオン
注入して、加熱による熱拡散でp型ガードリング4Aお
よびn型領域4Bを形成する。
、また、多結晶シリコン層3Bにはn型不純物をイオン
注入して、加熱による熱拡散でp型ガードリング4Aお
よびn型領域4Bを形成する。
次に、全面に絶縁物(S i 02など)をCVD法や
スパッタリング法で堆積させ、フォトリングラフィ工程
で所定パターン形状の層間絶縁層5を形成する。そして
、全面に八βないしA1合金をスパッタリング法や真空
蒸着法で堆積させ、フォl−1)ソゲラフイエ程で所定
パターン形状のSBD構成電極部分を含むアルミ配線6
を形成する。なお、第5図中で、SBDと表示したとこ
ろにショットキーバリアダイオードが形成されて0)る
。全面に絶縁物(S10゜など)を堆積させて絶縁層7
を形成し、必要なところを選択エツチングしてコンタク
トホールを開口する。それから、金属(Aβ、A1合金
など又はバリアメタル(TiN、 TiWなど)とAβ
、A1合金)を全面に堆積させ、フォトリングラフィ工
程で所定パターンの金属配線8を形成して、半導体装置
が得られる。
スパッタリング法で堆積させ、フォトリングラフィ工程
で所定パターン形状の層間絶縁層5を形成する。そして
、全面に八βないしA1合金をスパッタリング法や真空
蒸着法で堆積させ、フォl−1)ソゲラフイエ程で所定
パターン形状のSBD構成電極部分を含むアルミ配線6
を形成する。なお、第5図中で、SBDと表示したとこ
ろにショットキーバリアダイオードが形成されて0)る
。全面に絶縁物(S10゜など)を堆積させて絶縁層7
を形成し、必要なところを選択エツチングしてコンタク
トホールを開口する。それから、金属(Aβ、A1合金
など又はバリアメタル(TiN、 TiWなど)とAβ
、A1合金)を全面に堆積させ、フォトリングラフィ工
程で所定パターンの金属配線8を形成して、半導体装置
が得られる。
上述したようなAj2ないしAj2合金の電極でSBD
を構成すると、シリコン単結晶基板の面方位にSBD特
性が依存するところがあって、<111>面方向をもっ
ばら用いている。これは<ioo>面を用いるとSBD
面積がもっと大きくなってしまうのと、SBDレベルが
デバイス特性の要求レベルと合わないからである。
を構成すると、シリコン単結晶基板の面方位にSBD特
性が依存するところがあって、<111>面方向をもっ
ばら用いている。これは<ioo>面を用いるとSBD
面積がもっと大きくなってしまうのと、SBDレベルが
デバイス特性の要求レベルと合わないからである。
AβないしA1合金をアルミ配線に用し)ると、その形
成でのエツチングのシフト、フォトリングラフィのズレ
、さらには、アルミ配線の1層分の使用などでアルミ配
線形成に用する面積が大きくなって微細化の妨げ要因と
なっている。また、SBDにおいてもその面積の縮小が
求められている。
成でのエツチングのシフト、フォトリングラフィのズレ
、さらには、アルミ配線の1層分の使用などでアルミ配
線形成に用する面積が大きくなって微細化の妨げ要因と
なっている。また、SBDにおいてもその面積の縮小が
求められている。
さらに、使用するシリコン基板はその結晶欠陥がより少
ないほうが望ましいので、<100>基板を用いるよう
にすることが求められている。しかしながら、従来のA
β又はA1合金のSBD電極ではその面積が大きくなっ
てしまう。
ないほうが望ましいので、<100>基板を用いるよう
にすることが求められている。しかしながら、従来のA
β又はA1合金のSBD電極ではその面積が大きくなっ
てしまう。
本発明の目的は、SBDおよびSBD電極ないし配線の
微細化を図ることのできる半導体装置の製造方法を提供
することである。
微細化を図ることのできる半導体装置の製造方法を提供
することである。
上述の目的が、下記工程:シリコン半導体基板の上に選
択的に絶縁層を形成する工程:所定パターンの多結晶シ
リコン層を形成する工程、CVD法によって金属層をシ
リコン半導体基板の表出面および多結晶シリコン層の上
に選択的に形成する工程であって、ショットキーダイオ
ード(SBD)および配線電極を構成する工程;コンタ
クトホールを有する層間絶縁層を形成する工程:および
コンタクトホールを介して金属層と接続した金属配線を
形成する工程;からなることを特徴とする半導体装置の
製造方法によって達成される。
択的に絶縁層を形成する工程:所定パターンの多結晶シ
リコン層を形成する工程、CVD法によって金属層をシ
リコン半導体基板の表出面および多結晶シリコン層の上
に選択的に形成する工程であって、ショットキーダイオ
ード(SBD)および配線電極を構成する工程;コンタ
クトホールを有する層間絶縁層を形成する工程:および
コンタクトホールを介して金属層と接続した金属配線を
形成する工程;からなることを特徴とする半導体装置の
製造方法によって達成される。
SBDを構成することになる金属層を、タングステン(
W)の選択CVD法で単結晶および多結晶のシリコンの
上に形成するのが好ましく、この場合に、絶縁層(S
L 02層など)の上にはタングステンは堆積させない
条件としているわけである。
W)の選択CVD法で単結晶および多結晶のシリコンの
上に形成するのが好ましく、この場合に、絶縁層(S
L 02層など)の上にはタングステンは堆積させない
条件としているわけである。
1作 用〕
本発明によると、SBD電極をアルミ配線に代えてシリ
コン上への金属の選択堆積(成長)による金属層を用い
ることによって、従来のアルミ配線形成での全面堆積後
のフォトリングラフィ工程がなくなり、アルミ配線(電
極)のカブリなども回避できて、配線の微細化が図れる
。さらに、SBD電極材料をアルミニウム又はその合金
からタングステンなどの金属に変更することによって、
シリコン面方位依存性がなくかつ所定SBD特性とする
SBD面積が従来より小さくて済む。
コン上への金属の選択堆積(成長)による金属層を用い
ることによって、従来のアルミ配線形成での全面堆積後
のフォトリングラフィ工程がなくなり、アルミ配線(電
極)のカブリなども回避できて、配線の微細化が図れる
。さらに、SBD電極材料をアルミニウム又はその合金
からタングステンなどの金属に変更することによって、
シリコン面方位依存性がなくかつ所定SBD特性とする
SBD面積が従来より小さくて済む。
以下、添付図面を参照して、本発明の実施態様例によっ
て本発明をより詳しく説明する。
て本発明をより詳しく説明する。
ム
従来の半導体装置(第5図参照)と同様にSBDを備え
た半導体装置が本発明にしたがって、第1A図〜第1H
図に示すように、製造される。
た半導体装置が本発明にしたがって、第1A図〜第1H
図に示すように、製造される。
第1A図に示すように、n型<100>シリコン基板2
1を用意し、その上に耐酸化膜となる窒化シリコン(S
i、N、)を全面にCVD法で形成し、フォトリングラ
フィ工程で所定パターンの窒化シリコン層22を形成す
る。なお、フォトリングラフィ工程では、レジストの塗
布、所定パターンの露光・現像、およびレジストパター
ンをマスクとしたエツチングの一連の過程が公知技術で
行なわれる。
1を用意し、その上に耐酸化膜となる窒化シリコン(S
i、N、)を全面にCVD法で形成し、フォトリングラ
フィ工程で所定パターンの窒化シリコン層22を形成す
る。なお、フォトリングラフィ工程では、レジストの塗
布、所定パターンの露光・現像、およびレジストパター
ンをマスクとしたエツチングの一連の過程が公知技術で
行なわれる。
次に、第1B図に示すように、シリコン基板21を熱酸
化処理し、窒化シリコン層22で覆われていないところ
を酸化して5102 (絶縁)層23を形成する。
化処理し、窒化シリコン層22で覆われていないところ
を酸化して5102 (絶縁)層23を形成する。
窒化シリコン層22をエツチング除去してから、全面に
多結晶シリコンをCVD法によって堆積させ、第1C図
に示すように、フォトリソグラフィ工程で所定く配線)
パターンの多結晶シリコン層(例えば、厚さ: 300
nm) 24を形成する。
多結晶シリコンをCVD法によって堆積させ、第1C図
に示すように、フォトリソグラフィ工程で所定く配線)
パターンの多結晶シリコン層(例えば、厚さ: 300
nm) 24を形成する。
第1D図に示すように、レジストマスク25を多結晶シ
リコン層24の特定部分が表出するように塗布、露光、
現像で形成する。そして、イオン注入法によってn型不
純物(P、Asなど)を表出している多結晶シリコン層
24にドープする。
リコン層24の特定部分が表出するように塗布、露光、
現像で形成する。そして、イオン注入法によってn型不
純物(P、Asなど)を表出している多結晶シリコン層
24にドープする。
次に、レジストマスク25を除去して、第1E図に示す
ように、別なレジストマスク26を多結晶シリコン層2
4の残り部分が表出するように塗布、露光、現像で形成
する。そして、イオン注入法によってp型不純物(B
、 BF、)を表出している多結晶シリコン層24にド
ープする。
ように、別なレジストマスク26を多結晶シリコン層2
4の残り部分が表出するように塗布、露光、現像で形成
する。そして、イオン注入法によってp型不純物(B
、 BF、)を表出している多結晶シリコン層24にド
ープする。
イオン注入後、レジストマスク26を除去し、熱処理し
て、多結晶シリコン層24中の不純物とシリコン基板2
1へ熱拡散させる。
て、多結晶シリコン層24中の不純物とシリコン基板2
1へ熱拡散させる。
その結果、第1F図に示すように、n゛型領領域27よ
びp型領域28を形成する。p型領域28はSBDのガ
ードリングであり、電界集中による逆方向サージを防止
する働きがある。公知の洗浄処理を施こしてから、タン
グステン(W)のCVD選択成長によって多結晶シリコ
ン層24の上およびシリコン基板21の表出面の上にタ
ングステン金属層(厚さ: 100n100nを形成す
る。この場合の選択成長では、例えば、使用ガスにWF
6. Si)!、およびH2を用い、半導体基板21を
下側から赤外線加熱して300℃の温度にて還元反応を
利用してシリコン上のみにWを析出堆積させることがで
きる。タングステン金属層30とシリコン基板21の表
出面との接触1こよってシヨ・ントキーバリアダイオー
ド(SBD)が形成できる。
びp型領域28を形成する。p型領域28はSBDのガ
ードリングであり、電界集中による逆方向サージを防止
する働きがある。公知の洗浄処理を施こしてから、タン
グステン(W)のCVD選択成長によって多結晶シリコ
ン層24の上およびシリコン基板21の表出面の上にタ
ングステン金属層(厚さ: 100n100nを形成す
る。この場合の選択成長では、例えば、使用ガスにWF
6. Si)!、およびH2を用い、半導体基板21を
下側から赤外線加熱して300℃の温度にて還元反応を
利用してシリコン上のみにWを析出堆積させることがで
きる。タングステン金属層30とシリコン基板21の表
出面との接触1こよってシヨ・ントキーバリアダイオー
ド(SBD)が形成できる。
その後に、第1G図に示すように、層間絶縁膜として全
面に絶縁物(S102. PSGなど)をCVD法で堆
積させて絶縁層31を形成する。そして、所定のところ
にコンタクトホール32を關けるために、フォトリング
ラフィ工程で絶縁層31を選択エツチングする。
面に絶縁物(S102. PSGなど)をCVD法で堆
積させて絶縁層31を形成する。そして、所定のところ
にコンタクトホール32を關けるために、フォトリング
ラフィ工程で絶縁層31を選択エツチングする。
次に、第1H図に示すように、金属(Aβ、A1合金な
ど又はバリアメタル(TiN、 TiWなど)とAj2
、A1合金)を蒸着法やスパッタリング法で全面に堆積
させ、フォ) IJソゲラフイエ程で所定パターンの金
属配線33を形成して、コンタクトホール32を介して
タングステン金属層30と接続した配線となる。このよ
うにして半導体装置を製造することができる。
ど又はバリアメタル(TiN、 TiWなど)とAj2
、A1合金)を蒸着法やスパッタリング法で全面に堆積
させ、フォ) IJソゲラフイエ程で所定パターンの金
属配線33を形成して、コンタクトホール32を介して
タングステン金属層30と接続した配線となる。このよ
うにして半導体装置を製造することができる。
tユ
例1の半導体装置を基本としてそれに多結晶シリコンの
抵抗体を付加した場合の半導体装置が、第2A図〜第2
C図に示すように製造される。
抵抗体を付加した場合の半導体装置が、第2A図〜第2
C図に示すように製造される。
例1での第1C図における多結晶シリコン層24を形成
する際に、その一部を抵抗体となる多結晶シリコン層部
分24A(第2A図)とする。次に、全面に絶縁物(S
102. PSGなど)をCVD法で堆積して絶縁層(
厚さ: 300nm) 35を形成する。
する際に、その一部を抵抗体となる多結晶シリコン層部
分24A(第2A図)とする。次に、全面に絶縁物(S
102. PSGなど)をCVD法で堆積して絶縁層(
厚さ: 300nm) 35を形成する。
そして、第2B図に示すように、フォ) IJソゲラフ
イエ程で絶縁層35を選択エツチングして、SBDとな
る部分のシリコン基板21を露出させ、端部を除いて多
結晶シリコン層24を表出させかつ抵抗体となる多結晶
シリコン層部分24Aでの引き出し電極部開口36を開
ける。
イエ程で絶縁層35を選択エツチングして、SBDとな
る部分のシリコン基板21を露出させ、端部を除いて多
結晶シリコン層24を表出させかつ抵抗体となる多結晶
シリコン層部分24Aでの引き出し電極部開口36を開
ける。
第1F図の場合と同様に、第2C図に示すように、タン
グステンのCVD選択成長によって表出シリコン(すな
わち、シリコン基板21、多結晶シリコン層24および
開口36での多結晶シリコン層部分24A)の上にタン
グステン金属層(厚さ: 100n100nおよび30
A(開口36の中に)を形成する。このときに、SBD
がシリコン基板21とで形成される。
グステンのCVD選択成長によって表出シリコン(すな
わち、シリコン基板21、多結晶シリコン層24および
開口36での多結晶シリコン層部分24A)の上にタン
グステン金属層(厚さ: 100n100nおよび30
A(開口36の中に)を形成する。このときに、SBD
がシリコン基板21とで形成される。
それから、全面に絶縁物を堆積して絶縁層31を第1G
図の場合と同様に形成し、フォトリングラフィ工程でコ
ンタクトホールを所定位置にて開けかつ抵抗体相当域も
絶縁層31を選択エツチングする。
図の場合と同様に形成し、フォトリングラフィ工程でコ
ンタクトホールを所定位置にて開けかつ抵抗体相当域も
絶縁層31を選択エツチングする。
次に、金属(ACAA合金など又はバリアメタル(Ti
N、 TiWなど)とAβ、A1合金)を全面に堆積さ
せ、フォIIソゲラフイエ程でタングステン金属層30
を接続した金属配線33および抵抗体弓き出し電極とな
っているタングステン金属層30Aに接続した金属配線
33Aを形成する。このようにしても半導体装置を製造
することができる。この場合には、抵抗体でのタングス
テン金属層30Aは金属配線33Aのステップカバレッ
ジを改善する。
N、 TiWなど)とAβ、A1合金)を全面に堆積さ
せ、フォIIソゲラフイエ程でタングステン金属層30
を接続した金属配線33および抵抗体弓き出し電極とな
っているタングステン金属層30Aに接続した金属配線
33Aを形成する。このようにしても半導体装置を製造
することができる。この場合には、抵抗体でのタングス
テン金属層30Aは金属配線33Aのステップカバレッ
ジを改善する。
上述した例1および2では半導体装置の製造工程を説明
したわけであり、次に、シリコン基板にSBDを形成し
たときの特性を第3図および第4図を用いて説明する。
したわけであり、次に、シリコン基板にSBDを形成し
たときの特性を第3図および第4図を用いて説明する。
第3elよびi4図ニテ、rA R/TiN/CVD−
Lは本発明の製造方法に対応しており、シリコン基板上
にCVD法によってタングステン層を形成し、その上に
バリアメタルとしてTiN層を形成し、さらに、その上
にアルミニウム層を形成することでSBD電極を構成す
る。「^12 /TiN /A RJは従来例の場合に
対応しており、シリコン基板上にアルミニウム層、Ti
N層そしてアルミニウム層を順次積層してSBD電極を
構成する。また、[Aβ/TiN/PVD−WJは比較
例で、CVD−W+7)代わりにスパッタリングによっ
て物理的に堆積させてタングステン層を形成する場合で
ある。
Lは本発明の製造方法に対応しており、シリコン基板上
にCVD法によってタングステン層を形成し、その上に
バリアメタルとしてTiN層を形成し、さらに、その上
にアルミニウム層を形成することでSBD電極を構成す
る。「^12 /TiN /A RJは従来例の場合に
対応しており、シリコン基板上にアルミニウム層、Ti
N層そしてアルミニウム層を順次積層してSBD電極を
構成する。また、[Aβ/TiN/PVD−WJは比較
例で、CVD−W+7)代わりにスパッタリングによっ
て物理的に堆積させてタングステン層を形成する場合で
ある。
第3図は、SBD電極構成の違いおよびシリコン基板面
方位の違いによるバリアハイド(eV)の変動を調べた
ものであり、CVD法タングステン層の場合には基板面
方位依存性がないことがわかる。
方位の違いによるバリアハイド(eV)の変動を調べた
ものであり、CVD法タングステン層の場合には基板面
方位依存性がないことがわかる。
第4図は、<100>シリコン基板において、SBD面
積とSBD順方向耐圧との関係を示しており、例えば、
10μA、 400mVの特性が達成する場合に、CV
Dタングステンの電極で1−2の面積で済むが、アルミ
ニウムの電極では25−2の面積を必要とする。したが
って、CVDタングステンを用いれば、デバイス特性の
要求レベルに合ったSBD特性が従来よりも小さい面積
で得られる。
積とSBD順方向耐圧との関係を示しており、例えば、
10μA、 400mVの特性が達成する場合に、CV
Dタングステンの電極で1−2の面積で済むが、アルミ
ニウムの電極では25−2の面積を必要とする。したが
って、CVDタングステンを用いれば、デバイス特性の
要求レベルに合ったSBD特性が従来よりも小さい面積
で得られる。
これらのことから、本発明に係る製造方法にしたがって
、SBDを含む半導体装置を製造すると、アルミニウム
をSBD電極とする場合と比べて、<100>Si基板
の使用が可能となりかつSBD面積も小さくて済む。
、SBDを含む半導体装置を製造すると、アルミニウム
をSBD電極とする場合と比べて、<100>Si基板
の使用が可能となりかつSBD面積も小さくて済む。
以上説明したように、本発明によれば、CVD法での金
属選択成長で所定パターン金属層をエツチングステップ
を含むフォトリングラフィ工程を経ることなく形成でき
て、リソグラフィ技術での必要な間隙およびズレなどを
考慮しなくて良(、この金属層が多層配線構造に寄与し
、配線の所用面積を小さくすることができる。さらに、
選択CVD法での金属層はSBD面積の縮小化が達成で
きるだけでなく、シリコン基板の<100>面使用を可
能にして結晶欠陥発生が411>面より少ないだけ特性
向上も図れる。これらのことから半導体装置の微細化が
でき、集積度を向上させることができる。特に、バイポ
ーラトランジスタ、RAMデバイスにおいてこれら効果
が大きい。
属選択成長で所定パターン金属層をエツチングステップ
を含むフォトリングラフィ工程を経ることなく形成でき
て、リソグラフィ技術での必要な間隙およびズレなどを
考慮しなくて良(、この金属層が多層配線構造に寄与し
、配線の所用面積を小さくすることができる。さらに、
選択CVD法での金属層はSBD面積の縮小化が達成で
きるだけでなく、シリコン基板の<100>面使用を可
能にして結晶欠陥発生が411>面より少ないだけ特性
向上も図れる。これらのことから半導体装置の微細化が
でき、集積度を向上させることができる。特に、バイポ
ーラトランジスタ、RAMデバイスにおいてこれら効果
が大きい。
第1A図〜第1H図は、本発明の製造方法にしたがって
半導体装置を製造する工程での半導体装置の要部断面図
であり、 第2A図〜第2C図は、本発明の製造方法で抵抗体を付
加した半導体装置を製造する工程での半導体装置の要部
断面図であり、 第3図は、シリコン基板面方位に応じたSBD電極構成
とバリアハイドとの関係を示すグラフであり、 第4図は、<100>Si基板でのSBD面積とSBD
順方向耐圧との関係を示すグラフであり、第5図は、従
来の半導体装置の要部断面図である。 21・・・シリコン基板、 23・・・絶縁層、2
4・・・多結晶シリコン層、 28・・・ガードリングの不純物拡散領域、30・・・
CVD法選択成長の金属(タングステン)層、31・・
・絶縁層、 33・・・金属配線、SBD・
・・ショットキーバリアダイオード。
半導体装置を製造する工程での半導体装置の要部断面図
であり、 第2A図〜第2C図は、本発明の製造方法で抵抗体を付
加した半導体装置を製造する工程での半導体装置の要部
断面図であり、 第3図は、シリコン基板面方位に応じたSBD電極構成
とバリアハイドとの関係を示すグラフであり、 第4図は、<100>Si基板でのSBD面積とSBD
順方向耐圧との関係を示すグラフであり、第5図は、従
来の半導体装置の要部断面図である。 21・・・シリコン基板、 23・・・絶縁層、2
4・・・多結晶シリコン層、 28・・・ガードリングの不純物拡散領域、30・・・
CVD法選択成長の金属(タングステン)層、31・・
・絶縁層、 33・・・金属配線、SBD・
・・ショットキーバリアダイオード。
Claims (1)
- 【特許請求の範囲】 1、シリコン半導体基板の上に選択的に絶縁層を形成す
る工程; 所定パターンの多結晶シリコン層を形成する工程; CVD法によって金属層を前記シリコン半導体基板の表
出面および前記多結晶シリコン層の上に選択的に形成す
る工程であって、ショットキーダイオードおよび配線電
極を構成する工程; コンタクトホールを有する層間絶縁層を形成する工程;
および 前記コンタクトホールを介して前記金属層と接続した金
属配線を形成する工程; からなることを特徴とする半導体装置の製造方法。 2、前記金属層をタングステンの選択CVD法によって
形成することを特徴とする請求項1記載の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2219922A JP3023853B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
DE69122710T DE69122710D1 (de) | 1990-08-23 | 1991-08-20 | Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Schottky Kontaktdiode |
EP91307654A EP0475607B1 (en) | 1990-08-23 | 1991-08-20 | Method of producing semiconductor device including Schottky barrier diode |
KR1019910014642A KR950009818B1 (ko) | 1990-08-23 | 1991-08-23 | 쇼트키 장벽 다이오드를 포함하는 반도체 장치 및 그 제조방법 |
US08/240,392 US5478764A (en) | 1990-08-23 | 1994-05-10 | Method of producing semiconductor device including Schottky barrier diode incorporating a CVD refractory metal layer |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publication Number | Publication Date |
---|---|
JPH04103170A true JPH04103170A (ja) | 1992-04-06 |
JP3023853B2 JP3023853B2 (ja) | 2000-03-21 |
Family
ID=16743125
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2219922A Expired - Fee Related JP3023853B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
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Country | Link |
---|---|
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US5763918A (en) * | 1996-10-22 | 1998-06-09 | International Business Machines Corp. | ESD structure that employs a schottky-barrier to reduce the likelihood of latch-up |
US5716880A (en) * | 1997-02-20 | 1998-02-10 | Chartered Semiconductor Manufacturing Pte Ltd. | Method for forming vertical polysilicon diode compatible with CMOS/BICMOS formation |
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US6417554B1 (en) * | 2000-04-27 | 2002-07-09 | International Rectifier Corporation | Latch free IGBT with schottky gate |
US7229866B2 (en) * | 2004-03-15 | 2007-06-12 | Velox Semiconductor Corporation | Non-activated guard ring for semiconductor devices |
US7227207B2 (en) * | 2005-03-03 | 2007-06-05 | International Business Machines Corporation | Dense semiconductor fuse array |
US8901699B2 (en) | 2005-05-11 | 2014-12-02 | Cree, Inc. | Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection |
US8338906B2 (en) * | 2008-01-30 | 2012-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Schottky device |
US9502585B2 (en) * | 2015-04-17 | 2016-11-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Schottky barrier diode and method of manufacturing the same |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4261095A (en) * | 1978-12-11 | 1981-04-14 | International Business Machines Corporation | Self aligned schottky guard ring |
DE2924427A1 (de) * | 1979-06-16 | 1980-12-18 | Hoechst Ag | Verwendung einer begasungseinrichtung bei photochemischen gas-fluessig-reaktionen |
US4254428A (en) * | 1979-12-28 | 1981-03-03 | International Business Machines Corporation | Self-aligned Schottky diode structure and method of fabrication |
EP0057135B1 (en) * | 1981-01-23 | 1985-09-04 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Low resistance schottky diode on polysilicon/metal-silicide |
US4379832A (en) * | 1981-08-31 | 1983-04-12 | International Business Machines Corporation | Method for making low barrier Schottky devices of the electron beam evaporation of reactive metals |
JPS60201666A (ja) * | 1984-03-27 | 1985-10-12 | Nec Corp | 半導体装置 |
US4619035A (en) * | 1984-06-23 | 1986-10-28 | Nippon Gakki Seizo Kabushiki Kaisha | Method of manufacturing a semiconductor device including Schottky barrier diodes |
JPS61274325A (ja) * | 1985-05-29 | 1986-12-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US4638400A (en) * | 1985-10-24 | 1987-01-20 | General Electric Company | Refractory metal capacitor structures, particularly for analog integrated circuit devices |
US4724223A (en) * | 1986-12-11 | 1988-02-09 | Gte Laboratories Incorporated | Method of making electrical contacts |
JPS63193571A (ja) * | 1987-02-05 | 1988-08-10 | Nec Corp | 縦形シヨツトキ電界効果トランジスタの形成方法 |
US4985372A (en) * | 1989-02-17 | 1991-01-15 | Tokyo Electron Limited | Method of forming conductive layer including removal of native oxide |
JPH03148832A (ja) * | 1989-11-06 | 1991-06-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1990
- 1990-08-23 JP JP2219922A patent/JP3023853B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-20 EP EP91307654A patent/EP0475607B1/en not_active Expired - Lifetime
- 1991-08-20 DE DE69122710T patent/DE69122710D1/de not_active Expired - Lifetime
- 1991-08-23 KR KR1019910014642A patent/KR950009818B1/ko not_active IP Right Cessation
-
1994
- 1994-05-10 US US08/240,392 patent/US5478764A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5478764A (en) | 1995-12-26 |
EP0475607A3 (en) | 1992-07-22 |
KR950009818B1 (ko) | 1995-08-28 |
JP3023853B2 (ja) | 2000-03-21 |
EP0475607A2 (en) | 1992-03-18 |
DE69122710D1 (de) | 1996-11-21 |
EP0475607B1 (en) | 1996-10-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |