JPH04103170A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置に関し、より詳しくは、ショットキーバリア
ダイオード（ＳＢＤと略記する）およびその引き出し電
極（他の配線を含む）を同時に形成する工程を有する半
導体装置の製造方法に関し、ＳＢＤおよびＳＢＤ電極な
いし配線の微細化を図ることのできる半導体装置の製造
方法を提供とすることを目的とし、 シリコン半導体基板の上に選択的に絶縁層を形成する工
程；所定パターンの多結晶シリコン層を形成する工程；
ＣＶＤ法によって金属層をシリコン半導体基板の表出
面および多結晶シリコン層の上に選択的に形成する工程
であって、ショットキーダイオードおよび配線電極を構
成する工程：コンタクトホールを有する層間絶縁層を形
成する工程；およびコンタクトホールを介して金属層と
接続した金属配線を形成する工程：からなるように構成
する。
ダイオード（ＳＢＤと略記する）およびその引き出し電
極（他の配線を含む）を同時に形成する工程を有する半
導体装置の製造方法に関し、ＳＢＤおよびＳＢＤ電極な
いし配線の微細化を図ることのできる半導体装置の製造
方法を提供とすることを目的とし、 シリコン半導体基板の上に選択的に絶縁層を形成する工
程；所定パターンの多結晶シリコン層を形成する工程；
ＣＶＤ法によって金属層をシリコン半導体基板の表出
面および多結晶シリコン層の上に選択的に形成する工程
であって、ショットキーダイオードおよび配線電極を構
成する工程：コンタクトホールを有する層間絶縁層を形
成する工程；およびコンタクトホールを介して金属層と
接続した金属配線を形成する工程：からなるように構成
する。
本発明は、半導体装置に関し、より詳しくは、ショット
キーバリアダイオード（ＳＢＤ）およびその引き出し電
極（他の配線を含む）を同時に形成する工程を有する半
導体装置の製造方法に関する。
キーバリアダイオード（ＳＢＤ）およびその引き出し電
極（他の配線を含む）を同時に形成する工程を有する半
導体装置の製造方法に関する。
近年、ＲＡ、 Ｍなどの半導体装置は高集積化・微細化
が要求され、ＳＢＤおよび電極の形成に要する面積を縮
小させる必要がある。
が要求され、ＳＢＤおよび電極の形成に要する面積を縮
小させる必要がある。
従来の半導体装置の製造においては、例えば、第５図に
示すように、ＳＢＤを形成する電極、その引き出し電極
および配線をアルミニウム（Ａ１）ないしその合金軸Ｒ
−３ｉ 、Ａβ−Ｃｕ 、 Ａ １−３ｉ −Ｃｕなど
）で形成している。この場合には、（ｎ型）シリコン半
導体基板１を選択酸化してＳｉＯ□絶縁層２を形成し、
全面に多結晶シリコンをＣＶＤ法で堆積させ、フォ）
ＩＪソゲラフイエ程で所定パターン形状の多結晶シリコ
ン層３Ａ、３Ｂを形成する。
示すように、ＳＢＤを形成する電極、その引き出し電極
および配線をアルミニウム（Ａ１）ないしその合金軸Ｒ
−３ｉ 、Ａβ−Ｃｕ 、 Ａ １−３ｉ −Ｃｕなど
）で形成している。この場合には、（ｎ型）シリコン半
導体基板１を選択酸化してＳｉＯ□絶縁層２を形成し、
全面に多結晶シリコンをＣＶＤ法で堆積させ、フォ）
ＩＪソゲラフイエ程で所定パターン形状の多結晶シリコ
ン層３Ａ、３Ｂを形成する。
多結晶シリコン層３Ａにはｐ型不純物をイオン注入して
、また、多結晶シリコン層３Ｂにはｎ型不純物をイオン
注入して、加熱による熱拡散でｐ型ガードリング４Ａお
よびｎ型領域４Ｂを形成する。
、また、多結晶シリコン層３Ｂにはｎ型不純物をイオン
注入して、加熱による熱拡散でｐ型ガードリング４Ａお
よびｎ型領域４Ｂを形成する。
次に、全面に絶縁物（Ｓ ｉ ０２など）をＣＶＤ法や
スパッタリング法で堆積させ、フォトリングラフィ工程
で所定パターン形状の層間絶縁層５を形成する。そして
、全面に八βないしＡ１合金をスパッタリング法や真空
蒸着法で堆積させ、フォｌ−１）ソゲラフイエ程で所定
パターン形状のＳＢＤ構成電極部分を含むアルミ配線６
を形成する。なお、第５図中で、ＳＢＤと表示したとこ
ろにショットキーバリアダイオードが形成されて０）る
。全面に絶縁物（Ｓ１０゜など）を堆積させて絶縁層７
を形成し、必要なところを選択エツチングしてコンタク
トホールを開口する。それから、金属（Ａβ、Ａ１合金
など又はバリアメタル（ＴｉＮ、 ＴｉＷなど）とＡβ
、Ａ１合金）を全面に堆積させ、フォトリングラフィ工
程で所定パターンの金属配線８を形成して、半導体装置
が得られる。
スパッタリング法で堆積させ、フォトリングラフィ工程
で所定パターン形状の層間絶縁層５を形成する。そして
、全面に八βないしＡ１合金をスパッタリング法や真空
蒸着法で堆積させ、フォｌ−１）ソゲラフイエ程で所定
パターン形状のＳＢＤ構成電極部分を含むアルミ配線６
を形成する。なお、第５図中で、ＳＢＤと表示したとこ
ろにショットキーバリアダイオードが形成されて０）る
。全面に絶縁物（Ｓ１０゜など）を堆積させて絶縁層７
を形成し、必要なところを選択エツチングしてコンタク
トホールを開口する。それから、金属（Ａβ、Ａ１合金
など又はバリアメタル（ＴｉＮ、 ＴｉＷなど）とＡβ
、Ａ１合金）を全面に堆積させ、フォトリングラフィ工
程で所定パターンの金属配線８を形成して、半導体装置
が得られる。
上述したようなＡｊ２ないしＡｊ２合金の電極でＳＢＤ
を構成すると、シリコン単結晶基板の面方位にＳＢＤ特
性が依存するところがあって、＜１１１＞面方向をもっ
ばら用いている。これは＜ｉｏｏ＞面を用いるとＳＢＤ
面積がもっと大きくなってしまうのと、ＳＢＤレベルが
デバイス特性の要求レベルと合わないからである。
を構成すると、シリコン単結晶基板の面方位にＳＢＤ特
性が依存するところがあって、＜１１１＞面方向をもっ
ばら用いている。これは＜ｉｏｏ＞面を用いるとＳＢＤ
面積がもっと大きくなってしまうのと、ＳＢＤレベルが
デバイス特性の要求レベルと合わないからである。
ＡβないしＡ１合金をアルミ配線に用し）ると、その形
成でのエツチングのシフト、フォトリングラフィのズレ
、さらには、アルミ配線の１層分の使用などでアルミ配
線形成に用する面積が大きくなって微細化の妨げ要因と
なっている。また、ＳＢＤにおいてもその面積の縮小が
求められている。
成でのエツチングのシフト、フォトリングラフィのズレ
、さらには、アルミ配線の１層分の使用などでアルミ配
線形成に用する面積が大きくなって微細化の妨げ要因と
なっている。また、ＳＢＤにおいてもその面積の縮小が
求められている。
さらに、使用するシリコン基板はその結晶欠陥がより少
ないほうが望ましいので、＜１００＞基板を用いるよう
にすることが求められている。しかしながら、従来のＡ
β又はＡ１合金のＳＢＤ電極ではその面積が大きくなっ
てしまう。
ないほうが望ましいので、＜１００＞基板を用いるよう
にすることが求められている。しかしながら、従来のＡ
β又はＡ１合金のＳＢＤ電極ではその面積が大きくなっ
てしまう。
本発明の目的は、ＳＢＤおよびＳＢＤ電極ないし配線の
微細化を図ることのできる半導体装置の製造方法を提供
することである。
微細化を図ることのできる半導体装置の製造方法を提供
することである。
上述の目的が、下記工程：シリコン半導体基板の上に選
択的に絶縁層を形成する工程：所定パターンの多結晶シ
リコン層を形成する工程、ＣＶＤ法によって金属層をシ
リコン半導体基板の表出面および多結晶シリコン層の上
に選択的に形成する工程であって、ショットキーダイオ
ード（ＳＢＤ）および配線電極を構成する工程；コンタ
クトホールを有する層間絶縁層を形成する工程：および
コンタクトホールを介して金属層と接続した金属配線を
形成する工程；からなることを特徴とする半導体装置の
製造方法によって達成される。
択的に絶縁層を形成する工程：所定パターンの多結晶シ
リコン層を形成する工程、ＣＶＤ法によって金属層をシ
リコン半導体基板の表出面および多結晶シリコン層の上
に選択的に形成する工程であって、ショットキーダイオ
ード（ＳＢＤ）および配線電極を構成する工程；コンタ
クトホールを有する層間絶縁層を形成する工程：および
コンタクトホールを介して金属層と接続した金属配線を
形成する工程；からなることを特徴とする半導体装置の
製造方法によって達成される。
ＳＢＤを構成することになる金属層を、タングステン（
Ｗ）の選択ＣＶＤ法で単結晶および多結晶のシリコンの
上に形成するのが好ましく、この場合に、絶縁層（Ｓ
Ｌ ０２層など）の上にはタングステンは堆積させない
条件としているわけである。
Ｗ）の選択ＣＶＤ法で単結晶および多結晶のシリコンの
上に形成するのが好ましく、この場合に、絶縁層（Ｓ
Ｌ ０２層など）の上にはタングステンは堆積させない
条件としているわけである。
１作 用〕
本発明によると、ＳＢＤ電極をアルミ配線に代えてシリ
コン上への金属の選択堆積（成長）による金属層を用い
ることによって、従来のアルミ配線形成での全面堆積後
のフォトリングラフィ工程がなくなり、アルミ配線（電
極）のカブリなども回避できて、配線の微細化が図れる
。さらに、ＳＢＤ電極材料をアルミニウム又はその合金
からタングステンなどの金属に変更することによって、
シリコン面方位依存性がなくかつ所定ＳＢＤ特性とする
ＳＢＤ面積が従来より小さくて済む。
コン上への金属の選択堆積（成長）による金属層を用い
ることによって、従来のアルミ配線形成での全面堆積後
のフォトリングラフィ工程がなくなり、アルミ配線（電
極）のカブリなども回避できて、配線の微細化が図れる
。さらに、ＳＢＤ電極材料をアルミニウム又はその合金
からタングステンなどの金属に変更することによって、
シリコン面方位依存性がなくかつ所定ＳＢＤ特性とする
ＳＢＤ面積が従来より小さくて済む。
以下、添付図面を参照して、本発明の実施態様例によっ
て本発明をより詳しく説明する。
て本発明をより詳しく説明する。
ム
従来の半導体装置（第５図参照）と同様にＳＢＤを備え
た半導体装置が本発明にしたがって、第１Ａ図〜第１Ｈ
図に示すように、製造される。
た半導体装置が本発明にしたがって、第１Ａ図〜第１Ｈ
図に示すように、製造される。
第１Ａ図に示すように、ｎ型＜１００＞シリコン基板２
１を用意し、その上に耐酸化膜となる窒化シリコン（Ｓ
ｉ、Ｎ、）を全面にＣＶＤ法で形成し、フォトリングラ
フィ工程で所定パターンの窒化シリコン層２２を形成す
る。なお、フォトリングラフィ工程では、レジストの塗
布、所定パターンの露光・現像、およびレジストパター
ンをマスクとしたエツチングの一連の過程が公知技術で
行なわれる。
１を用意し、その上に耐酸化膜となる窒化シリコン（Ｓ
ｉ、Ｎ、）を全面にＣＶＤ法で形成し、フォトリングラ
フィ工程で所定パターンの窒化シリコン層２２を形成す
る。なお、フォトリングラフィ工程では、レジストの塗
布、所定パターンの露光・現像、およびレジストパター
ンをマスクとしたエツチングの一連の過程が公知技術で
行なわれる。
次に、第１Ｂ図に示すように、シリコン基板２１を熱酸
化処理し、窒化シリコン層２２で覆われていないところ
を酸化して５１０２ （絶縁）層２３を形成する。
化処理し、窒化シリコン層２２で覆われていないところ
を酸化して５１０２ （絶縁）層２３を形成する。
窒化シリコン層２２をエツチング除去してから、全面に
多結晶シリコンをＣＶＤ法によって堆積させ、第１Ｃ図
に示すように、フォトリソグラフィ工程で所定く配線）
パターンの多結晶シリコン層（例えば、厚さ： ３００
ｎｍ） ２４を形成する。
多結晶シリコンをＣＶＤ法によって堆積させ、第１Ｃ図
に示すように、フォトリソグラフィ工程で所定く配線）
パターンの多結晶シリコン層（例えば、厚さ： ３００
ｎｍ） ２４を形成する。
第１Ｄ図に示すように、レジストマスク２５を多結晶シ
リコン層２４の特定部分が表出するように塗布、露光、
現像で形成する。そして、イオン注入法によってｎ型不
純物（Ｐ、Ａｓなど）を表出している多結晶シリコン層
２４にドープする。
リコン層２４の特定部分が表出するように塗布、露光、
現像で形成する。そして、イオン注入法によってｎ型不
純物（Ｐ、Ａｓなど）を表出している多結晶シリコン層
２４にドープする。
次に、レジストマスク２５を除去して、第１Ｅ図に示す
ように、別なレジストマスク２６を多結晶シリコン層２
４の残り部分が表出するように塗布、露光、現像で形成
する。そして、イオン注入法によってｐ型不純物（Ｂ
、 ＢＦ、）を表出している多結晶シリコン層２４にド
ープする。
ように、別なレジストマスク２６を多結晶シリコン層２
４の残り部分が表出するように塗布、露光、現像で形成
する。そして、イオン注入法によってｐ型不純物（Ｂ
、 ＢＦ、）を表出している多結晶シリコン層２４にド
ープする。
イオン注入後、レジストマスク２６を除去し、熱処理し
て、多結晶シリコン層２４中の不純物とシリコン基板２
１へ熱拡散させる。
て、多結晶シリコン層２４中の不純物とシリコン基板２
１へ熱拡散させる。
その結果、第１Ｆ図に示すように、ｎ゛型領領域２７よ
びｐ型領域２８を形成する。ｐ型領域２８はＳＢＤのガ
ードリングであり、電界集中による逆方向サージを防止
する働きがある。公知の洗浄処理を施こしてから、タン
グステン（Ｗ）のＣＶＤ選択成長によって多結晶シリコ
ン層２４の上およびシリコン基板２１の表出面の上にタ
ングステン金属層（厚さ： １００ｎ１００ｎを形成す
る。この場合の選択成長では、例えば、使用ガスにＷＦ
６． Ｓｉ）！、およびＨ２を用い、半導体基板２１を
下側から赤外線加熱して３００℃の温度にて還元反応を
利用してシリコン上のみにＷを析出堆積させることがで
きる。タングステン金属層３０とシリコン基板２１の表
出面との接触１こよってシヨ・ントキーバリアダイオー
ド（ＳＢＤ）が形成できる。
びｐ型領域２８を形成する。ｐ型領域２８はＳＢＤのガ
ードリングであり、電界集中による逆方向サージを防止
する働きがある。公知の洗浄処理を施こしてから、タン
グステン（Ｗ）のＣＶＤ選択成長によって多結晶シリコ
ン層２４の上およびシリコン基板２１の表出面の上にタ
ングステン金属層（厚さ： １００ｎ１００ｎを形成す
る。この場合の選択成長では、例えば、使用ガスにＷＦ
６． Ｓｉ）！、およびＨ２を用い、半導体基板２１を
下側から赤外線加熱して３００℃の温度にて還元反応を
利用してシリコン上のみにＷを析出堆積させることがで
きる。タングステン金属層３０とシリコン基板２１の表
出面との接触１こよってシヨ・ントキーバリアダイオー
ド（ＳＢＤ）が形成できる。
その後に、第１Ｇ図に示すように、層間絶縁膜として全
面に絶縁物（Ｓ１０２． ＰＳＧなど）をＣＶＤ法で堆
積させて絶縁層３１を形成する。そして、所定のところ
にコンタクトホール３２を關けるために、フォトリング
ラフィ工程で絶縁層３１を選択エツチングする。
面に絶縁物（Ｓ１０２． ＰＳＧなど）をＣＶＤ法で堆
積させて絶縁層３１を形成する。そして、所定のところ
にコンタクトホール３２を關けるために、フォトリング
ラフィ工程で絶縁層３１を選択エツチングする。
次に、第１Ｈ図に示すように、金属（Ａβ、Ａ１合金な
ど又はバリアメタル（ＴｉＮ、 ＴｉＷなど）とＡｊ２
、Ａ１合金）を蒸着法やスパッタリング法で全面に堆積
させ、フォ） ＩＪソゲラフイエ程で所定パターンの金
属配線３３を形成して、コンタクトホール３２を介して
タングステン金属層３０と接続した配線となる。このよ
うにして半導体装置を製造することができる。
ど又はバリアメタル（ＴｉＮ、 ＴｉＷなど）とＡｊ２
、Ａ１合金）を蒸着法やスパッタリング法で全面に堆積
させ、フォ） ＩＪソゲラフイエ程で所定パターンの金
属配線３３を形成して、コンタクトホール３２を介して
タングステン金属層３０と接続した配線となる。このよ
うにして半導体装置を製造することができる。
ｔユ
例１の半導体装置を基本としてそれに多結晶シリコンの
抵抗体を付加した場合の半導体装置が、第２Ａ図〜第２
Ｃ図に示すように製造される。
抵抗体を付加した場合の半導体装置が、第２Ａ図〜第２
Ｃ図に示すように製造される。
例１での第１Ｃ図における多結晶シリコン層２４を形成
する際に、その一部を抵抗体となる多結晶シリコン層部
分２４Ａ（第２Ａ図）とする。次に、全面に絶縁物（Ｓ
１０２． ＰＳＧなど）をＣＶＤ法で堆積して絶縁層（
厚さ： ３００ｎｍ） ３５を形成する。
する際に、その一部を抵抗体となる多結晶シリコン層部
分２４Ａ（第２Ａ図）とする。次に、全面に絶縁物（Ｓ
１０２． ＰＳＧなど）をＣＶＤ法で堆積して絶縁層（
厚さ： ３００ｎｍ） ３５を形成する。
そして、第２Ｂ図に示すように、フォ） ＩＪソゲラフ
イエ程で絶縁層３５を選択エツチングして、ＳＢＤとな
る部分のシリコン基板２１を露出させ、端部を除いて多
結晶シリコン層２４を表出させかつ抵抗体となる多結晶
シリコン層部分２４Ａでの引き出し電極部開口３６を開
ける。
イエ程で絶縁層３５を選択エツチングして、ＳＢＤとな
る部分のシリコン基板２１を露出させ、端部を除いて多
結晶シリコン層２４を表出させかつ抵抗体となる多結晶
シリコン層部分２４Ａでの引き出し電極部開口３６を開
ける。
第１Ｆ図の場合と同様に、第２Ｃ図に示すように、タン
グステンのＣＶＤ選択成長によって表出シリコン（すな
わち、シリコン基板２１、多結晶シリコン層２４および
開口３６での多結晶シリコン層部分２４Ａ）の上にタン
グステン金属層（厚さ： １００ｎ１００ｎおよび３０
Ａ（開口３６の中に）を形成する。このときに、ＳＢＤ
がシリコン基板２１とで形成される。
グステンのＣＶＤ選択成長によって表出シリコン（すな
わち、シリコン基板２１、多結晶シリコン層２４および
開口３６での多結晶シリコン層部分２４Ａ）の上にタン
グステン金属層（厚さ： １００ｎ１００ｎおよび３０
Ａ（開口３６の中に）を形成する。このときに、ＳＢＤ
がシリコン基板２１とで形成される。
それから、全面に絶縁物を堆積して絶縁層３１を第１Ｇ
図の場合と同様に形成し、フォトリングラフィ工程でコ
ンタクトホールを所定位置にて開けかつ抵抗体相当域も
絶縁層３１を選択エツチングする。
図の場合と同様に形成し、フォトリングラフィ工程でコ
ンタクトホールを所定位置にて開けかつ抵抗体相当域も
絶縁層３１を選択エツチングする。
次に、金属（ＡＣＡＡ合金など又はバリアメタル（Ｔｉ
Ｎ、 ＴｉＷなど）とＡβ、Ａ１合金）を全面に堆積さ
せ、フォＩＩソゲラフイエ程でタングステン金属層３０
を接続した金属配線３３および抵抗体弓き出し電極とな
っているタングステン金属層３０Ａに接続した金属配線
３３Ａを形成する。このようにしても半導体装置を製造
することができる。この場合には、抵抗体でのタングス
テン金属層３０Ａは金属配線３３Ａのステップカバレッ
ジを改善する。
Ｎ、 ＴｉＷなど）とＡβ、Ａ１合金）を全面に堆積さ
せ、フォＩＩソゲラフイエ程でタングステン金属層３０
を接続した金属配線３３および抵抗体弓き出し電極とな
っているタングステン金属層３０Ａに接続した金属配線
３３Ａを形成する。このようにしても半導体装置を製造
することができる。この場合には、抵抗体でのタングス
テン金属層３０Ａは金属配線３３Ａのステップカバレッ
ジを改善する。
上述した例１および２では半導体装置の製造工程を説明
したわけであり、次に、シリコン基板にＳＢＤを形成し
たときの特性を第３図および第４図を用いて説明する。
したわけであり、次に、シリコン基板にＳＢＤを形成し
たときの特性を第３図および第４図を用いて説明する。
第３ｅｌよびｉ４図ニテ、ｒＡ Ｒ／ＴｉＮ／ＣＶＤ−
Ｌは本発明の製造方法に対応しており、シリコン基板上
にＣＶＤ法によってタングステン層を形成し、その上に
バリアメタルとしてＴｉＮ層を形成し、さらに、その上
にアルミニウム層を形成することでＳＢＤ電極を構成す
る。「＾１２ ／ＴｉＮ ／Ａ ＲＪは従来例の場合に
対応しており、シリコン基板上にアルミニウム層、Ｔｉ
Ｎ層そしてアルミニウム層を順次積層してＳＢＤ電極を
構成する。また、［Ａβ／ＴｉＮ／ＰＶＤ−ＷＪは比較
例で、ＣＶＤ−Ｗ＋７）代わりにスパッタリングによっ
て物理的に堆積させてタングステン層を形成する場合で
ある。
Ｌは本発明の製造方法に対応しており、シリコン基板上
にＣＶＤ法によってタングステン層を形成し、その上に
バリアメタルとしてＴｉＮ層を形成し、さらに、その上
にアルミニウム層を形成することでＳＢＤ電極を構成す
る。「＾１２ ／ＴｉＮ ／Ａ ＲＪは従来例の場合に
対応しており、シリコン基板上にアルミニウム層、Ｔｉ
Ｎ層そしてアルミニウム層を順次積層してＳＢＤ電極を
構成する。また、［Ａβ／ＴｉＮ／ＰＶＤ−ＷＪは比較
例で、ＣＶＤ−Ｗ＋７）代わりにスパッタリングによっ
て物理的に堆積させてタングステン層を形成する場合で
ある。
第３図は、ＳＢＤ電極構成の違いおよびシリコン基板面
方位の違いによるバリアハイド（ｅＶ）の変動を調べた
ものであり、ＣＶＤ法タングステン層の場合には基板面
方位依存性がないことがわかる。
方位の違いによるバリアハイド（ｅＶ）の変動を調べた
ものであり、ＣＶＤ法タングステン層の場合には基板面
方位依存性がないことがわかる。
第４図は、＜１００＞シリコン基板において、ＳＢＤ面
積とＳＢＤ順方向耐圧との関係を示しており、例えば、
１０μＡ、 ４００ｍＶの特性が達成する場合に、ＣＶ
Ｄタングステンの電極で１−２の面積で済むが、アルミ
ニウムの電極では２５−２の面積を必要とする。したが
って、ＣＶＤタングステンを用いれば、デバイス特性の
要求レベルに合ったＳＢＤ特性が従来よりも小さい面積
で得られる。
積とＳＢＤ順方向耐圧との関係を示しており、例えば、
１０μＡ、 ４００ｍＶの特性が達成する場合に、ＣＶ
Ｄタングステンの電極で１−２の面積で済むが、アルミ
ニウムの電極では２５−２の面積を必要とする。したが
って、ＣＶＤタングステンを用いれば、デバイス特性の
要求レベルに合ったＳＢＤ特性が従来よりも小さい面積
で得られる。
これらのことから、本発明に係る製造方法にしたがって
、ＳＢＤを含む半導体装置を製造すると、アルミニウム
をＳＢＤ電極とする場合と比べて、＜１００＞Ｓｉ基板
の使用が可能となりかつＳＢＤ面積も小さくて済む。
、ＳＢＤを含む半導体装置を製造すると、アルミニウム
をＳＢＤ電極とする場合と比べて、＜１００＞Ｓｉ基板
の使用が可能となりかつＳＢＤ面積も小さくて済む。
以上説明したように、本発明によれば、ＣＶＤ法での金
属選択成長で所定パターン金属層をエツチングステップ
を含むフォトリングラフィ工程を経ることなく形成でき
て、リソグラフィ技術での必要な間隙およびズレなどを
考慮しなくて良（、この金属層が多層配線構造に寄与し
、配線の所用面積を小さくすることができる。さらに、
選択ＣＶＤ法での金属層はＳＢＤ面積の縮小化が達成で
きるだけでなく、シリコン基板の＜１００＞面使用を可
能にして結晶欠陥発生が４１１＞面より少ないだけ特性
向上も図れる。これらのことから半導体装置の微細化が
でき、集積度を向上させることができる。特に、バイポ
ーラトランジスタ、ＲＡＭデバイスにおいてこれら効果
が大きい。
属選択成長で所定パターン金属層をエツチングステップ
を含むフォトリングラフィ工程を経ることなく形成でき
て、リソグラフィ技術での必要な間隙およびズレなどを
考慮しなくて良（、この金属層が多層配線構造に寄与し
、配線の所用面積を小さくすることができる。さらに、
選択ＣＶＤ法での金属層はＳＢＤ面積の縮小化が達成で
きるだけでなく、シリコン基板の＜１００＞面使用を可
能にして結晶欠陥発生が４１１＞面より少ないだけ特性
向上も図れる。これらのことから半導体装置の微細化が
でき、集積度を向上させることができる。特に、バイポ
ーラトランジスタ、ＲＡＭデバイスにおいてこれら効果
が大きい。
第１Ａ図〜第１Ｈ図は、本発明の製造方法にしたがって
半導体装置を製造する工程での半導体装置の要部断面図
であり、 第２Ａ図〜第２Ｃ図は、本発明の製造方法で抵抗体を付
加した半導体装置を製造する工程での半導体装置の要部
断面図であり、 第３図は、シリコン基板面方位に応じたＳＢＤ電極構成
とバリアハイドとの関係を示すグラフであり、 第４図は、＜１００＞Ｓｉ基板でのＳＢＤ面積とＳＢＤ
順方向耐圧との関係を示すグラフであり、第５図は、従
来の半導体装置の要部断面図である。 ２１・・・シリコン基板、 ２３・・・絶縁層、２
４・・・多結晶シリコン層、 ２８・・・ガードリングの不純物拡散領域、３０・・・
ＣＶＤ法選択成長の金属（タングステン）層、３１・・
・絶縁層、 ３３・・・金属配線、ＳＢＤ・
・・ショットキーバリアダイオード。
半導体装置を製造する工程での半導体装置の要部断面図
であり、 第２Ａ図〜第２Ｃ図は、本発明の製造方法で抵抗体を付
加した半導体装置を製造する工程での半導体装置の要部
断面図であり、 第３図は、シリコン基板面方位に応じたＳＢＤ電極構成
とバリアハイドとの関係を示すグラフであり、 第４図は、＜１００＞Ｓｉ基板でのＳＢＤ面積とＳＢＤ
順方向耐圧との関係を示すグラフであり、第５図は、従
来の半導体装置の要部断面図である。 ２１・・・シリコン基板、 ２３・・・絶縁層、２
４・・・多結晶シリコン層、 ２８・・・ガードリングの不純物拡散領域、３０・・・
ＣＶＤ法選択成長の金属（タングステン）層、３１・・
・絶縁層、 ３３・・・金属配線、ＳＢＤ・
・・ショットキーバリアダイオード。
Claims (1)
- 【特許請求の範囲】 １、シリコン半導体基板の上に選択的に絶縁層を形成す
る工程； 所定パターンの多結晶シリコン層を形成する工程； ＣＶＤ法によって金属層を前記シリコン半導体基板の表
出面および前記多結晶シリコン層の上に選択的に形成す
る工程であって、ショットキーダイオードおよび配線電
極を構成する工程； コンタクトホールを有する層間絶縁層を形成する工程；
および 前記コンタクトホールを介して前記金属層と接続した金
属配線を形成する工程； からなることを特徴とする半導体装置の製造方法。 ２、前記金属層をタングステンの選択ＣＶＤ法によって
形成することを特徴とする請求項１記載の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219922A JP3023853B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
| DE69122710T DE69122710D1 (de) | 1990-08-23 | 1991-08-20 | Verfahren zum Herstellen einer Halbleitervorrichtung mit einer Schottky Kontaktdiode |
| EP91307654A EP0475607B1 (en) | 1990-08-23 | 1991-08-20 | Method of producing semiconductor device including Schottky barrier diode |
| KR1019910014642A KR950009818B1 (ko) | 1990-08-23 | 1991-08-23 | 쇼트키 장벽 다이오드를 포함하는 반도체 장치 및 그 제조방법 |
| US08/240,392 US5478764A (en) | 1990-08-23 | 1994-05-10 | Method of producing semiconductor device including Schottky barrier diode incorporating a CVD refractory metal layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219922A JP3023853B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH04103170A true JPH04103170A (ja) | 1992-04-06 |
| JP3023853B2 JP3023853B2 (ja) | 2000-03-21 |
Family
ID=16743125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2219922A Expired - Fee Related JP3023853B2 (ja) | 1990-08-23 | 1990-08-23 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
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| US (1) | US5478764A (ja) |
| EP (1) | EP0475607B1 (ja) |
| JP (1) | JP3023853B2 (ja) |
| KR (1) | KR950009818B1 (ja) |
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| US5763918A (en) * | 1996-10-22 | 1998-06-09 | International Business Machines Corp. | ESD structure that employs a schottky-barrier to reduce the likelihood of latch-up |
| US5716880A (en) * | 1997-02-20 | 1998-02-10 | Chartered Semiconductor Manufacturing Pte Ltd. | Method for forming vertical polysilicon diode compatible with CMOS/BICMOS formation |
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| US7229866B2 (en) * | 2004-03-15 | 2007-06-12 | Velox Semiconductor Corporation | Non-activated guard ring for semiconductor devices |
| US7227207B2 (en) * | 2005-03-03 | 2007-06-05 | International Business Machines Corporation | Dense semiconductor fuse array |
| US8901699B2 (en) | 2005-05-11 | 2014-12-02 | Cree, Inc. | Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection |
| US8338906B2 (en) * | 2008-01-30 | 2012-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Schottky device |
| US9502585B2 (en) * | 2015-04-17 | 2016-11-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Schottky barrier diode and method of manufacturing the same |
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| DE2924427A1 (de) * | 1979-06-16 | 1980-12-18 | Hoechst Ag | Verwendung einer begasungseinrichtung bei photochemischen gas-fluessig-reaktionen |
| US4254428A (en) * | 1979-12-28 | 1981-03-03 | International Business Machines Corporation | Self-aligned Schottky diode structure and method of fabrication |
| EP0057135B1 (en) * | 1981-01-23 | 1985-09-04 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Low resistance schottky diode on polysilicon/metal-silicide |
| US4379832A (en) * | 1981-08-31 | 1983-04-12 | International Business Machines Corporation | Method for making low barrier Schottky devices of the electron beam evaporation of reactive metals |
| JPS60201666A (ja) * | 1984-03-27 | 1985-10-12 | Nec Corp | 半導体装置 |
| US4619035A (en) * | 1984-06-23 | 1986-10-28 | Nippon Gakki Seizo Kabushiki Kaisha | Method of manufacturing a semiconductor device including Schottky barrier diodes |
| JPS61274325A (ja) * | 1985-05-29 | 1986-12-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4638400A (en) * | 1985-10-24 | 1987-01-20 | General Electric Company | Refractory metal capacitor structures, particularly for analog integrated circuit devices |
| US4724223A (en) * | 1986-12-11 | 1988-02-09 | Gte Laboratories Incorporated | Method of making electrical contacts |
| JPS63193571A (ja) * | 1987-02-05 | 1988-08-10 | Nec Corp | 縦形シヨツトキ電界効果トランジスタの形成方法 |
| US4985372A (en) * | 1989-02-17 | 1991-01-15 | Tokyo Electron Limited | Method of forming conductive layer including removal of native oxide |
| JPH03148832A (ja) * | 1989-11-06 | 1991-06-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1990
- 1990-08-23 JP JP2219922A patent/JP3023853B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-20 EP EP91307654A patent/EP0475607B1/en not_active Expired - Lifetime
- 1991-08-20 DE DE69122710T patent/DE69122710D1/de not_active Expired - Lifetime
- 1991-08-23 KR KR1019910014642A patent/KR950009818B1/ko not_active IP Right Cessation
-
1994
- 1994-05-10 US US08/240,392 patent/US5478764A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69122710D1 (de) | 1996-11-21 |
| EP0475607A3 (en) | 1992-07-22 |
| EP0475607A2 (en) | 1992-03-18 |
| EP0475607B1 (en) | 1996-10-16 |
| KR950009818B1 (ko) | 1995-08-28 |
| US5478764A (en) | 1995-12-26 |
| JP3023853B2 (ja) | 2000-03-21 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |