JPS63193571A - 縦形シヨツトキ電界効果トランジスタの形成方法 - Google Patents
縦形シヨツトキ電界効果トランジスタの形成方法Info
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- JPS63193571A JPS63193571A JP2584187A JP2584187A JPS63193571A JP S63193571 A JPS63193571 A JP S63193571A JP 2584187 A JP2584187 A JP 2584187A JP 2584187 A JP2584187 A JP 2584187A JP S63193571 A JPS63193571 A JP S63193571A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦形ショットキ電界効果トランジスタの形成方
法に関する。
法に関する。
縦形ショットキ電界効果トランジスタの構造を第２図に
示す。図において、縦形ショットキ電界効果トランジス
タでは、上部エミッタ電極８と下部コレクタ電極９との
間に形成するくし形状のベース電極６の形成が重要であ
る。従来、ベース電極を埋め込んだ形の縦形ショットキ
電界効果トランジスタは、まず、第３図（ａ）に示すよ
うにシリコン基板１上にベース電極膜６を堆積した後、
通常のエツチング工程により、くし形状パターンを形成
する。次に、第３図（ｂ）に示すように該シリコン基板
１と該ベース電極膜６上にシリコン膜４を堆積し、これ
をパターニングする。次に、第３図（ｃ）に示すように
、シリコン酸化膜２を堆積し、コンタクトホールを形成
した後、第２図に示すようにベース電極取り出し金属膜
７とエミッタ電極膜８とコレクタ電極膜９とを形成して
完成する。
示す。図において、縦形ショットキ電界効果トランジス
タでは、上部エミッタ電極８と下部コレクタ電極９との
間に形成するくし形状のベース電極６の形成が重要であ
る。従来、ベース電極を埋め込んだ形の縦形ショットキ
電界効果トランジスタは、まず、第３図（ａ）に示すよ
うにシリコン基板１上にベース電極膜６を堆積した後、
通常のエツチング工程により、くし形状パターンを形成
する。次に、第３図（ｂ）に示すように該シリコン基板
１と該ベース電極膜６上にシリコン膜４を堆積し、これ
をパターニングする。次に、第３図（ｃ）に示すように
、シリコン酸化膜２を堆積し、コンタクトホールを形成
した後、第２図に示すようにベース電極取り出し金属膜
７とエミッタ電極膜８とコレクタ電極膜９とを形成して
完成する。
しかしながら、ベース電極膜として多結晶金属膜あるい
は多結晶シリサイド膜を用いた場合、くし形ベース電極
上に形成するシリコン膜も多結晶膜となりベース電極膜
との間に良好なショットキ接合を形成することが困難で
あった。そこで、ベース電極膜と、該ベース電極膜上の
半導体とのショットキ接合を良好なものとするために、
ヘテロエピタキシャルＳｉ／ヘテロエピタキシャルシリ
サイド又は金属／Ｓｉという単結晶構造が石橋らにより
１９８４年テクニカル ダイジェスト オブ インター
ナショナル エレクトロン デバイセス ミーティング
８６８頁〜８７１頁に報告されているが。
は多結晶シリサイド膜を用いた場合、くし形ベース電極
上に形成するシリコン膜も多結晶膜となりベース電極膜
との間に良好なショットキ接合を形成することが困難で
あった。そこで、ベース電極膜と、該ベース電極膜上の
半導体とのショットキ接合を良好なものとするために、
ヘテロエピタキシャルＳｉ／ヘテロエピタキシャルシリ
サイド又は金属／Ｓｉという単結晶構造が石橋らにより
１９８４年テクニカル ダイジェスト オブ インター
ナショナル エレクトロン デバイセス ミーティング
８６８頁〜８７１頁に報告されているが。
この方法でもベース電極膜側面での上部エピタキシャル
ＳＬとのショットキ接合に問題が残されている。
ＳＬとのショットキ接合に問題が残されている。
本発明の目的は以上述べた従来のベース電極膜の形成方
法の問題点を解消し、良好なショットキ接合の形成方法
を提供することにある。
法の問題点を解消し、良好なショットキ接合の形成方法
を提供することにある。
〔問題点を解決するための手段〕
本発明は表面にベース電極用溝が形成されたシリコン基
板に対して、該溝の底面と凸部の上面にのみシリコン酸
化膜を形成する工程と、該溝の側面にタングステン膜を
選択的に堆積し、該溝をタングステン膜で埋め込む工程
と、シリコン基板とタングステン膜の表面にシリコン膜
を形成し、パターニングする工程と、シリコン基板表面
にシリコン酸化膜を堆積し、コンタクトホールを形成す
る工程と、シリコン酸化膜上とシリコン基板裏面に電極
となる金属膜を堆積し、パターニングする工程とを含む
ことを特徴とする縦形ショットキ電界効果トランジスタ
の形成方法である。
板に対して、該溝の底面と凸部の上面にのみシリコン酸
化膜を形成する工程と、該溝の側面にタングステン膜を
選択的に堆積し、該溝をタングステン膜で埋め込む工程
と、シリコン基板とタングステン膜の表面にシリコン膜
を形成し、パターニングする工程と、シリコン基板表面
にシリコン酸化膜を堆積し、コンタクトホールを形成す
る工程と、シリコン酸化膜上とシリコン基板裏面に電極
となる金属膜を堆積し、パターニングする工程とを含む
ことを特徴とする縦形ショットキ電界効果トランジスタ
の形成方法である。
本発明においては、ベース電極の形成を、シリコン基板
に形成される溝側面への選択ＣＶＤタングステン膜の成
長により行う。この結果、ベース電極となるＣＶＤタン
グステン膜は、溝側面において。
に形成される溝側面への選択ＣＶＤタングステン膜の成
長により行う。この結果、ベース電極となるＣＶＤタン
グステン膜は、溝側面において。
単結晶シリコン基板と良好なショットキ接合を実現でき
る。
る。
以下１本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（，１）は本発明の一実施例を工程順に
示した模式的断面図である。
示した模式的断面図である。
第１図（ａ）は平坦な表面を持つシリコン基板１上に通
常のホトレジスト工程とドライエツチング工程により、
幅１虜の溝を形成した後、ＥＣＲ型５ｉｎ２膜形成法に
より、溝の底面と凸部とを含むシリコン基板の水平面に
のみ５００人の５ｉｎ２膜２を堆積する。次いで、第１
図（ｂ）に示すように基板温度：３５０℃、真空度：
７ ｍＴｏｒｒ、六フッ化タングステンガス流量比対水
素ガス流量＝１対７０の条件の下で減圧ＣＶＤ法により
、基板１上でシリコンの露出している溝側面領域にのみ
タングステン膜３を堆積し、溝を埋め込む。次いで、基
板１の凸部上に堆積したＳｉｎ、膜２をフッ酸により除
去した後、第１図（ｃ）に示すように電子ビーム蒸着法
により、基板温度６００℃で成長したシリコン膜４をパ
ターニングし、基板１の表面にシリコン酸化膜２を堆積
して、通常のホトレジスト工程とドライエツチング工程
により、コンタクトホールを形成する。次いで、第１図
（、（）に示すように・、シリコン膜４上と基板１の裏
面にアルミニウム電極膜５を形成し、このアルミニウム
電極膜５をパターニングする。
常のホトレジスト工程とドライエツチング工程により、
幅１虜の溝を形成した後、ＥＣＲ型５ｉｎ２膜形成法に
より、溝の底面と凸部とを含むシリコン基板の水平面に
のみ５００人の５ｉｎ２膜２を堆積する。次いで、第１
図（ｂ）に示すように基板温度：３５０℃、真空度：
７ ｍＴｏｒｒ、六フッ化タングステンガス流量比対水
素ガス流量＝１対７０の条件の下で減圧ＣＶＤ法により
、基板１上でシリコンの露出している溝側面領域にのみ
タングステン膜３を堆積し、溝を埋め込む。次いで、基
板１の凸部上に堆積したＳｉｎ、膜２をフッ酸により除
去した後、第１図（ｃ）に示すように電子ビーム蒸着法
により、基板温度６００℃で成長したシリコン膜４をパ
ターニングし、基板１の表面にシリコン酸化膜２を堆積
して、通常のホトレジスト工程とドライエツチング工程
により、コンタクトホールを形成する。次いで、第１図
（、（）に示すように・、シリコン膜４上と基板１の裏
面にアルミニウム電極膜５を形成し、このアルミニウム
電極膜５をパターニングする。
本発明の方法を用いることにより、従来、ヘテロエピタ
キシャルＳｉ／ヘテロエピタキシャルシリサイド／Ｓｉ
単結晶構造を用いて形成された縦形ショットキ電界効果
トランジスタにおいて問題であったベース電極膜側面で
の上部エピタキシャルＳｉとのショットキ接合に関して
、良好なショットキ接合を実現できる効果を有するもの
である。
キシャルＳｉ／ヘテロエピタキシャルシリサイド／Ｓｉ
単結晶構造を用いて形成された縦形ショットキ電界効果
トランジスタにおいて問題であったベース電極膜側面で
の上部エピタキシャルＳｉとのショットキ接合に関して
、良好なショットキ接合を実現できる効果を有するもの
である。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は本発明の一実施例を工程順に示
した模式的断面図、第２図は縦形ショットキ電界効果ト
ランジスタの構造図、第３図（ａ）〜（ｃ）は従来のエ
ピタキシャル法により縦形ショットキ電界効果トランジ
スタ形成工程を工程順に示した模式的断面図である。 １・・・シリコン基板 ２・・・シリコン
酸化膜３・・・選択ＣＶＤタングステン膜 ４・・・
シリコン膜５・・・アルミニウム電極膜 ６・・
・ベース電極膜７・・・ベース電極取り出し金属膜 ８
・・エミッタ電極１漠９・・・コレクタ電極膜
した模式的断面図、第２図は縦形ショットキ電界効果ト
ランジスタの構造図、第３図（ａ）〜（ｃ）は従来のエ
ピタキシャル法により縦形ショットキ電界効果トランジ
スタ形成工程を工程順に示した模式的断面図である。 １・・・シリコン基板 ２・・・シリコン
酸化膜３・・・選択ＣＶＤタングステン膜 ４・・・
シリコン膜５・・・アルミニウム電極膜 ６・・
・ベース電極膜７・・・ベース電極取り出し金属膜 ８
・・エミッタ電極１漠９・・・コレクタ電極膜
Claims (1)
- （１）表面にベース電極用溝が形成されたシリコン基板
に対して、該溝の底面と凸部の上面にのみシリコン酸化
膜を形成する工程と、該溝の側面にタングステン膜を選
択的に堆積し、該溝をタングステン膜で埋め込む工程と
、シリコン基板とタングステン膜の表面にシリコン膜を
形成しパターニングする工程と、シリコン基板表面にシ
リコン酸化膜を堆積し、コンタクトホールを形成する工
程と、シリコン酸化膜上とシリコン基板裏面に電極とな
る金属膜を堆積し、パターニングする工程とを含むこと
を特徴とする縦形ショットキ電界効果トランジスタの形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2584187A JPS63193571A (ja) | 1987-02-05 | 1987-02-05 | 縦形シヨツトキ電界効果トランジスタの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2584187A JPS63193571A (ja) | 1987-02-05 | 1987-02-05 | 縦形シヨツトキ電界効果トランジスタの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63193571A true JPS63193571A (ja) | 1988-08-10 |
Family
ID=12177076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2584187A Pending JPS63193571A (ja) | 1987-02-05 | 1987-02-05 | 縦形シヨツトキ電界効果トランジスタの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63193571A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0465151A2 (en) * | 1990-06-29 | 1992-01-08 | Canon Kabushiki Kaisha | Semiconductor device with Shottky junction |
| EP0506450A2 (en) * | 1991-03-28 | 1992-09-30 | Murata Manufacturing Co., Ltd. | A Schottky barrier diode and a method of manufacturing thereof |
| US5478764A (en) * | 1990-08-23 | 1995-12-26 | Fujitsu Limited | Method of producing semiconductor device including Schottky barrier diode incorporating a CVD refractory metal layer |
-
1987
- 1987-02-05 JP JP2584187A patent/JPS63193571A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0465151A2 (en) * | 1990-06-29 | 1992-01-08 | Canon Kabushiki Kaisha | Semiconductor device with Shottky junction |
| US5438218A (en) * | 1990-06-29 | 1995-08-01 | Canon Kk | Semiconductor device with Shottky junction |
| US5478764A (en) * | 1990-08-23 | 1995-12-26 | Fujitsu Limited | Method of producing semiconductor device including Schottky barrier diode incorporating a CVD refractory metal layer |
| EP0506450A2 (en) * | 1991-03-28 | 1992-09-30 | Murata Manufacturing Co., Ltd. | A Schottky barrier diode and a method of manufacturing thereof |
| EP0506450A3 (en) * | 1991-03-28 | 1994-08-24 | Murata Manufacturing Co | A schottky barrier diode and a method of manufacturing thereof |
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