JPS589333A - 半導体装置 - Google Patents
半導体装置Info
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- JPS589333A JPS589333A JP10557481A JP10557481A JPS589333A JP S589333 A JPS589333 A JP S589333A JP 10557481 A JP10557481 A JP 10557481A JP 10557481 A JP10557481 A JP 10557481A JP S589333 A JPS589333 A JP S589333A
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- film
- mask
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76—Making of isolation regions between components
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し、詳しくは、Ｓｉをエッチす
ることによって形成された溝中に絶縁物を介して誘電体
等の材料を埋込み、素子間の絶縁分離（アイソレーショ
ン］を行なった半導体装置に関する。
ることによって形成された溝中に絶縁物を介して誘電体
等の材料を埋込み、素子間の絶縁分離（アイソレーショ
ン］を行なった半導体装置に関する。
各樵半導体集積回路の集積度の向上にともなって、従来
、各素子のアイソレーションに最も一般的に行なわれた
接合分離は、所要面積が大きい、寄生容量が大きい等の
問題が生じている。そのため、断面形状がＶ字型やＵ字
型の溝を基板に形成し、この溝中に誘電体を充填してア
イソレーションを行なう方法途提案されている。
、各素子のアイソレーションに最も一般的に行なわれた
接合分離は、所要面積が大きい、寄生容量が大きい等の
問題が生じている。そのため、断面形状がＶ字型やＵ字
型の溝を基板に形成し、この溝中に誘電体を充填してア
イソレーションを行なう方法途提案されている。
しかし、これらのアイソレーション法は、Ｕ字型の溝の
場合、婢の幅を余シ狭く出来ない欠点があり、一方、Ｕ
字型の溝の場合、溝の上部を平坦化する工程で溝の端部
に急峻な段差を生じる欠点があった。
場合、婢の幅を余シ狭く出来ない欠点があり、一方、Ｕ
字型の溝の場合、溝の上部を平坦化する工程で溝の端部
に急峻な段差を生じる欠点があった。
本発明は従来の上記Ｕ字型およびＶ字型アイソレーショ
ンの有する問題を解決するために行なわし友モので、ア
イソレーションの丸めの溝の断面形状を、上部では傾き
を緩く、下部では傾きを急にするとともに、それぞれの
傾きが所定範囲内にあるようにするものである。
ンの有する問題を解決するために行なわし友モので、ア
イソレーションの丸めの溝の断面形状を、上部では傾き
を緩く、下部では傾きを急にするとともに、それぞれの
傾きが所定範囲内にあるようにするものである。
以下、本発明の詳細な説明する。
本発明は、上記のようにアイソレーションのための溝の
上部の傾斜を小、下部の傾斜を大にしたものであるが、
上部および下部の傾斜を、それぞれは埋３０〜６５°お
よびほぼ７０〜９０’とすると、極めて好ましい結果が
得られる。
上部の傾斜を小、下部の傾斜を大にしたものであるが、
上部および下部の傾斜を、それぞれは埋３０〜６５°お
よびほぼ７０〜９０’とすると、極めて好ましい結果が
得られる。
すなわち、溝上部の傾斜（ウェハの主平面との角度）が
６５°以上であると、上部に形成された配線に断線が生
じゃすくなル、また、はぼ３０’以下になると、配線の
点からは極めて好ましいが、所要面積が大きくなって、
本発明の特長が著しく減殺される。
６５°以上であると、上部に形成された配線に断線が生
じゃすくなル、また、はぼ３０’以下になると、配線の
点からは極めて好ましいが、所要面積が大きくなって、
本発明の特長が著しく減殺される。
また、溝下部の傾斜がほぼ９０″ より大きくなると
、溝内を密に充填することが困難になって空洞が発生し
ゃすくな９、はぼ７０°以下では、所要面積の増大が著
しくなる。
、溝内を密に充填することが困難になって空洞が発生し
ゃすくな９、はぼ７０°以下では、所要面積の増大が著
しくなる。
また、溝内に多結晶シリコンを埋込んでアイソレーショ
ンを行なう場合、多結晶シリコンの表面を酸化すると、
大きな応力が発生するが、溝上部の傾斜が小さいと応力
が緩和され、シリコン基板内に結晶欠陥が発生するのを
防止でき、この結果は、上記傾斜がほぼ６５°以下のと
きに鵬着である。
ンを行なう場合、多結晶シリコンの表面を酸化すると、
大きな応力が発生するが、溝上部の傾斜が小さいと応力
が緩和され、シリコン基板内に結晶欠陥が発生するのを
防止でき、この結果は、上記傾斜がほぼ６５°以下のと
きに鵬着である。
これらの理由から、溝の上部および下部の傾斜は、それ
ぞれほぼ３０°〜６５°およびｔｌぼ７０’〜９０’で
あることが好ましい。
ぞれほぼ３０°〜６５°およびｔｌぼ７０’〜９０’で
あることが好ましい。
また、溝の上部の深さがは１１１μｍ以上になると、所
要面積節減の効果が小さくなり、ｔ７’Ｌ、はぼ０．２
μｍ以下になると配線の断線が生じゃすくなるので、轡
上部の傾斜が小さい部分の深さは、はぼ０．２〜１μｍ
であることが好ましい。
要面積節減の効果が小さくなり、ｔ７’Ｌ、はぼ０．２
μｍ以下になると配線の断線が生じゃすくなるので、轡
上部の傾斜が小さい部分の深さは、はぼ０．２〜１μｍ
であることが好ましい。
実施例１
第１図に示すように、面方位（１００）のＰＪＩＢｉ基
板１０表面に、周知の方法によってコレクタ埋込層２を
設け、その上にトランジスタの能動部分となるＳ１工ピ
タキシヤル層３（厚さ約１．５μｍ）を形成した後、そ
の表面を熱酸化してｓｉｏ、膜４ （１００ｆ１ｍ）を
形成し、さらにその上に１周知のＣＶＤ法によってＳｉ
、Ｎ、膜５（２００ｆ１ｍ）を形成した。
板１０表面に、周知の方法によってコレクタ埋込層２を
設け、その上にトランジスタの能動部分となるＳ１工ピ
タキシヤル層３（厚さ約１．５μｍ）を形成した後、そ
の表面を熱酸化してｓｉｏ、膜４ （１００ｆ１ｍ）を
形成し、さらにその上に１周知のＣＶＤ法によってＳｉ
、Ｎ、膜５（２００ｆ１ｍ）を形成した。
次に通常のホトエツチング法を用いてＳｉＭＮＩ属５を
バターニングした後、露出されたＳｉｎ、膜４をオーバ
ーエッチして、第２図に示すように、８１ｓＮ４膜５の
ひさし６、を形成する。この時の５ｉｏｌ膜１のサイド
エッチ量は０．３〜０．８μｍが適当である。
バターニングした後、露出されたＳｉｎ、膜４をオーバ
ーエッチして、第２図に示すように、８１ｓＮ４膜５の
ひさし６、を形成する。この時の５ｉｏｌ膜１のサイド
エッチ量は０．３〜０．８μｍが適当である。
次にアｈカリ系異方性エツチング液（ＫＯＨ。
ヒドラジン等）を用いてＳ１工ビタキシヤ＾層３を約１
μｍエッチし、斜めの（１１１７面７（傾斜５５度）が
ひさし６の先端を越えるようにした。
μｍエッチし、斜めの（１１１７面７（傾斜５５度）が
ひさし６の先端を越えるようにした。
次に、Ｓ’ｌＮ４膜５をマスクにしてＣＣｔ、と０、の
混合ガスを用いる反応性スパッタ法によってＢｉを約２
μｍエツチングし、第３図に示すように埋込層２を突き
抜けるほぼ垂直な溝８を形成した。このときエッチ面が
荒れるので等方性エツチングを０．１〜０．３μｍ程度
追加して表面を平滑化した。
混合ガスを用いる反応性スパッタ法によってＢｉを約２
μｍエツチングし、第３図に示すように埋込層２を突き
抜けるほぼ垂直な溝８を形成した。このときエッチ面が
荒れるので等方性エツチングを０．１〜０．３μｍ程度
追加して表面を平滑化した。
次に、チャネル発生防止の目的で埋込層２と反対の導電
性を持つ不純物（ホウ素等）を、イオン打込み法によっ
て溝８の底面に導入した。＃ｌ１８の傾斜が急でしかも
ひさし６が存在するためイオンは溝の側面には入らず、
溝の底面のみにチャネルストッパ層９を形成することが
できる。Ｎ１雰囲気中でアニールした後、８’ＭＮ４膜
５をマスクに。
性を持つ不純物（ホウ素等）を、イオン打込み法によっ
て溝８の底面に導入した。＃ｌ１８の傾斜が急でしかも
ひさし６が存在するためイオンは溝の側面には入らず、
溝の底面のみにチャネルストッパ層９を形成することが
できる。Ｎ１雰囲気中でアニールした後、８’ＭＮ４膜
５をマスクに。
選択酸化を行ない、溝内に厚いＳｔｅｍ膜１０（０，３
〜１．Ｏｐｍｌｉ＆）を形成した。マスクに用いた上記
８’ａＮａ膜５を除去した後、再び８１ｍＮ４膜１１を
全面に被着した。次に溝内に多結晶５ｉ１２を埋込み、
露出部分を酸化して８１０ｓ膜１３（０，３’−１，０
ｐ ｍ程度）を形成した（第４図）。
〜１．Ｏｐｍｌｉ＆）を形成した。マスクに用いた上記
８’ａＮａ膜５を除去した後、再び８１ｍＮ４膜１１を
全面に被着した。次に溝内に多結晶５ｉ１２を埋込み、
露出部分を酸化して８１０ｓ膜１３（０，３’−１，０
ｐ ｍ程度）を形成した（第４図）。
この多結晶Ｂｉの楓込み法としては、ＣＶＤ法で溝の深
さと同じ厚さの多結晶８１膜を形成し、突き出た部分を
通常のホトエツチング法を用いでエツチングする選択エ
ツチング法が適しているが、研磨法や選択成長法も使用
は可能である。
さと同じ厚さの多結晶８１膜を形成し、突き出た部分を
通常のホトエツチング法を用いでエツチングする選択エ
ツチング法が適しているが、研磨法や選択成長法も使用
は可能である。
次に表面０８１１ＮＡ膜１１を除去し再びＳ輸Ｎ。
膜１４を形成し、エピタキシャル層３にコレクタ取出し
用拡散層１５、ペース領域１６、エンツタ領域１７を形
成し、さらにコレクタ電極１８、エミッタ電極１Ｇ、ベ
ース電極２０を形成し、バイポーラトランジスタが完成
し九（第５図）。
用拡散層１５、ペース領域１６、エンツタ領域１７を形
成し、さらにコレクタ電極１８、エミッタ電極１Ｇ、ベ
ース電極２０を形成し、バイポーラトランジスタが完成
し九（第５図）。
本発明によれば、素子間の分離間隔は従来の１／３以下
となｐバイポーラ集積回路の集積度は２倍以上に向上し
た。また、大きな断差がないことと、結晶欠陥の発生が
少ないことから良好なトランジスタ歩留りが得られた。
となｐバイポーラ集積回路の集積度は２倍以上に向上し
た。また、大きな断差がないことと、結晶欠陥の発生が
少ないことから良好なトランジスタ歩留りが得られた。
実施例２
Ｙ字形０ｆｌｌｌを形成するには、実施例１の様に５ｉ
の異方性エツチングとドライエツチングを組合せる方法
の他に、Ｓｌの等方性エツチングとドライエツチングを
組合せる方法やドライエツチングのみで行なう方法を用
いてもよい。ここでは前者について説明する。
の異方性エツチングとドライエツチングを組合せる方法
の他に、Ｓｌの等方性エツチングとドライエツチングを
組合せる方法やドライエツチングのみで行なう方法を用
いてもよい。ここでは前者について説明する。
篤１図に示される工程までは同様であるが、Ｓ：、Ｎ、
膜５をバターニングした後、露出され九Ｓ１０．膜４ｔ
−エッチし、まず反応性スパッタ法でｓｉｓを約２．５
μＩｎエツチし、さらにｓｉｏ、膜４を約０．３μｍサ
イドエッチした（第６図）。次に、フッ酸と硝酸の混合
液等の等方性エッチ液を用いてｆＪｉを約０．３μｍエ
ッチし、再び５ｉｆｔ膜４を約０．２ ｐ ｍサイドエ
ッチし、さらに等方性エッチ液を用いてＳｉを約０．２
μｍエッチした（＠７図）。このようにして段は生じる
が溝の上部に緩やかな傾斜２１を作ることができ友。本
！＋１！施例ではサイドエツチングの回数を２回とした
が、回数を増すことによってよシ滑らかな傾斜を作るこ
とができる。また、Ｓｌの等方性エツチングの量と８ｉ
０１膜のサイドエツチングの量を変えることによって溝
の傾斜を変化させることが可能である。
膜５をバターニングした後、露出され九Ｓ１０．膜４ｔ
−エッチし、まず反応性スパッタ法でｓｉｓを約２．５
μＩｎエツチし、さらにｓｉｏ、膜４を約０．３μｍサ
イドエッチした（第６図）。次に、フッ酸と硝酸の混合
液等の等方性エッチ液を用いてｆＪｉを約０．３μｍエ
ッチし、再び５ｉｆｔ膜４を約０．２ ｐ ｍサイドエ
ッチし、さらに等方性エッチ液を用いてＳｉを約０．２
μｍエッチした（＠７図）。このようにして段は生じる
が溝の上部に緩やかな傾斜２１を作ることができ友。本
！＋１！施例ではサイドエツチングの回数を２回とした
が、回数を増すことによってよシ滑らかな傾斜を作るこ
とができる。また、Ｓｌの等方性エツチングの量と８ｉ
０１膜のサイドエツチングの量を変えることによって溝
の傾斜を変化させることが可能である。
！Ｉ！施例３
埋込材料にＳｊＯ＊Ｍを用いる場合について説明する。
埋込用のｓｉｏ、膜を形成する前までの工程は実施例１
で埋込用の多結晶ｓｌｚを形成する前のｓｉ、Ｎ、膜１
１の形成工ａｔでと同様である。
で埋込用の多結晶ｓｌｚを形成する前のｓｉ、Ｎ、膜１
１の形成工ａｔでと同様である。
その後、８１０＊Ｊ［２２を選択エツチング法を用いて
溝内に埋込み、表面の８１ｓＮ＋膜１１を除去して再び
Ｓ’ＩＮ４膜１４を形成した（＃Ｉ８図）。次に、エピ
タキシャル層３にコレクタ取出し用拡散層１５、ベース
領域１６、ニオツタ領域１７を形成し、さらにコレクタ
電極１８、エミッタ電極１９、ベース電極２０を形成し
、バイポーラトランジスタが完成した（第９図）。
溝内に埋込み、表面の８１ｓＮ＋膜１１を除去して再び
Ｓ’ＩＮ４膜１４を形成した（＃Ｉ８図）。次に、エピ
タキシャル層３にコレクタ取出し用拡散層１５、ベース
領域１６、ニオツタ領域１７を形成し、さらにコレクタ
電極１８、エミッタ電極１９、ベース電極２０を形成し
、バイポーラトランジスタが完成した（第９図）。
本実施例では埋込材料に絶縁物である８１０．膜を用い
ているため、配線容量が従来の１７３以下に低減され、
バイポーラ集積回路の動作速度が１．５倍位上に向上し
た。
ているため、配線容量が従来の１７３以下に低減され、
バイポーラ集積回路の動作速度が１．５倍位上に向上し
た。
第１図〜第５図は本発明をバイポーラ集積回路に適用し
た実施例を示す工程断面図、＃！６図、第７図は本発明
の溝形式に関する他の実施例を示す工程断面図、第８図
、第９図は本発明の他の５１！施例を示す工程断面図。 １・・・ＰＭ８４基板、２・・・コレクタ埋込層（Ｎ型
）、３・・・エピタキシャル成長層、４・・・８１０＊
ｌＬ Ｓ・・・Ｓｉ、Ｎ、膜、６・・・８１１Ｎ４膜の
ひさし、７・・・斜のエッチ面（（１１１）面、５５ｆ
）、８・・・垂直に近いエッチ面、９・・・チャネ轟ス
トツノ（層（Ｐｇ）、１０・・・Ｓｉ０．膜、１１・・
・８１ａＮ＋膜、１２・・・多結晶Ｓ１膜、１３・・・
８１０ｍ膜、１４・・・８’ｓＮａ膜、１５・・・コレ
クタ取出し用（ＣＮ）拡散層、１６・・・ペース領Ｊｉ
Ｌｔｙ・・・エミッタ領域、１８・・・コレクタ電極、
１９・・・エミッタ電極、２０−・・ベース電極、第
１ 凹 Ｙ ２ 口 Ｙ７３ 図 ￥ ６ 口 第 ７ 口 ｆｉ ８ 旧 ＹＪ ２ 目
た実施例を示す工程断面図、＃！６図、第７図は本発明
の溝形式に関する他の実施例を示す工程断面図、第８図
、第９図は本発明の他の５１！施例を示す工程断面図。 １・・・ＰＭ８４基板、２・・・コレクタ埋込層（Ｎ型
）、３・・・エピタキシャル成長層、４・・・８１０＊
ｌＬ Ｓ・・・Ｓｉ、Ｎ、膜、６・・・８１１Ｎ４膜の
ひさし、７・・・斜のエッチ面（（１１１）面、５５ｆ
）、８・・・垂直に近いエッチ面、９・・・チャネ轟ス
トツノ（層（Ｐｇ）、１０・・・Ｓｉ０．膜、１１・・
・８１ａＮ＋膜、１２・・・多結晶Ｓ１膜、１３・・・
８１０ｍ膜、１４・・・８’ｓＮａ膜、１５・・・コレ
クタ取出し用（ＣＮ）拡散層、１６・・・ペース領Ｊｉ
Ｌｔｙ・・・エミッタ領域、１８・・・コレクタ電極、
１９・・・エミッタ電極、２０−・・ベース電極、第
１ 凹 Ｙ ２ 口 Ｙ７３ 図 ￥ ６ 口 第 ７ 口 ｆｉ ８ 旧 ＹＪ ２ 目
Claims (1)
- 上部の傾斜がほぼ３０°〜６５°、下部の傾斜がほぼ７
０°〜９０°である断面形状の溝をアイソレーション溝
としてそなえたことを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10557481A JPS589333A (ja) | 1981-07-08 | 1981-07-08 | 半導体装置 |
| DE8181304255T DE3174468D1 (en) | 1980-09-17 | 1981-09-16 | Semiconductor device and method of manufacturing the same |
| EP81304255A EP0048175B1 (en) | 1980-09-17 | 1981-09-16 | Semiconductor device and method of manufacturing the same |
| US06/733,406 US4635090A (en) | 1980-09-17 | 1985-05-13 | Tapered groove IC isolation |
| US06/891,174 US5128743A (en) | 1980-09-17 | 1986-07-31 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10557481A JPS589333A (ja) | 1981-07-08 | 1981-07-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS589333A true JPS589333A (ja) | 1983-01-19 |
Family
ID=14411285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10557481A Pending JPS589333A (ja) | 1980-09-17 | 1981-07-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589333A (ja) |
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| JPS61187344A (ja) * | 1985-02-15 | 1986-08-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPH0427141A (ja) * | 1989-12-20 | 1992-01-30 | Nec Corp | 半導体装置およびその製造方法 |
| JPH06101470B2 (ja) * | 1984-02-03 | 1994-12-12 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | スロット内に形成されたバイポーラトランジスタからなる能動要素を有する集積回路装置 |
| JPH09252049A (ja) * | 1996-03-15 | 1997-09-22 | Mitsubishi Electric Corp | 多層埋め込みトレンチアイソレーション |
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-
1981
- 1981-07-08 JP JP10557481A patent/JPS589333A/ja active Pending
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