JPS58168261A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58168261A JPS58168261A JP5208882A JP5208882A JPS58168261A JP S58168261 A JPS58168261 A JP S58168261A JP 5208882 A JP5208882 A JP 5208882A JP 5208882 A JP5208882 A JP 5208882A JP S58168261 A JPS58168261 A JP S58168261A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） １１明の技術分野
亭斃−は牛導体装置、４１にバイポーラ大親楓集槍回路
勢に閤し、素子分−領域１ｉｌＩ底の丸めの溝等の反応
性スパッタエツチングにようて形ｇされえエツチング−
〇＊＊に―する・ （ｂＪ ａｔｒの背景 ｓｅ＃＆ｍ俟置のコ装トパフオー！ンスの一層の向上は
これＫｇｌ用される半尋体装置にかか１ているとｉｌさ
れ、論鳳禦子の高速化、低消費電力化。
勢に閤し、素子分−領域１ｉｌＩ底の丸めの溝等の反応
性スパッタエツチングにようて形ｇされえエツチング−
〇＊＊に―する・ （ｂＪ ａｔｒの背景 ｓｅ＃＆ｍ俟置のコ装トパフオー！ンスの一層の向上は
これＫｇｌ用される半尋体装置にかか１ているとｉｌさ
れ、論鳳禦子の高速化、低消費電力化。
■憶議子の大量化が強力に推進されて−る０パイ−ポー
ラ大属＠錫積回路（以下ＬＳＩという）にり一ても、Ｊ
ＩＩＩｌＩＩｌ模、圃路遮直及び消費電力等にりＩＡ′
ｃ急違竜向上が重ねられているが、これはプ■−ス技留
七■Ｓ技ｌｌｌ０ＩＩ合的進−によって達成堪れえもＯ
″ｔＩある０ バイポーラＳ積−路における素子分−技術のＬ宿ＩＫ＃
る進歩は、そのプロセス技櫂の進歩の中で大＠Ｖ＊比重
管占めており、集積度の向上と善憔改譬の＊’ｆｌｌＫ
寄与して−る〇 −） ＊＊ａ＠ト閾１１１１１１ −子分離技留としてａｓ＋ｎ路の誕生のとき以来４ｈも
れた一合分一方式では逆バイアスされ九ｐｎ纏會に紘大
暑な書億審愈が脅生す為のに対し、酸化馬障鐘で必ｉｇ
ｎ分−を施すことによって寄生審量を大幅に薯滅し、か
つ重子分離領域を大＠に減少するアイソプレーナ（Ｉｓ
Ｂｌａｍａｒ）法等が提供され、夏に１１１１１ＫＩＩ
ｆ画閣を示すＩＯ？（Ｉｓｏｌａｔｌｏｎ ｗｉｔｈ
０ｘｌｄ＠ ａｎｄ Ｐ＊１ｙｓｉｌｉ＊ｅｎ）
もしくはＶ Ｉ Ｐ ＣＶ−ｓｒ＊ｅｖ＊ ｌ５ｏｌａ
ｔｉｏｎ Ｐｏ１ｙ＊ｒｙｇｔａｌｂａｃｋｆｉｌｌ）
と呼ばれる素子分−法が−［Ｋ／’イボ−ツメ毫りＬ８
ＩＫｌｉ用化されている・纂１ａ１１において、１はｐ
−一８魚基板で番９で。
ラ大属＠錫積回路（以下ＬＳＩという）にり一ても、Ｊ
ＩＩＩｌＩＩｌ模、圃路遮直及び消費電力等にりＩＡ′
ｃ急違竜向上が重ねられているが、これはプ■−ス技留
七■Ｓ技ｌｌｌ０ＩＩ合的進−によって達成堪れえもＯ
″ｔＩある０ バイポーラＳ積−路における素子分−技術のＬ宿ＩＫ＃
る進歩は、そのプロセス技櫂の進歩の中で大＠Ｖ＊比重
管占めており、集積度の向上と善憔改譬の＊’ｆｌｌＫ
寄与して−る〇 −） ＊＊ａ＠ト閾１１１１１１ −子分離技留としてａｓ＋ｎ路の誕生のとき以来４ｈも
れた一合分一方式では逆バイアスされ九ｐｎ纏會に紘大
暑な書億審愈が脅生す為のに対し、酸化馬障鐘で必ｉｇ
ｎ分−を施すことによって寄生審量を大幅に薯滅し、か
つ重子分離領域を大＠に減少するアイソプレーナ（Ｉｓ
Ｂｌａｍａｒ）法等が提供され、夏に１１１１１ＫＩＩ
ｆ画閣を示すＩＯ？（Ｉｓｏｌａｔｌｏｎ ｗｉｔｈ
０ｘｌｄ＠ ａｎｄ Ｐ＊１ｙｓｉｌｉ＊ｅｎ）
もしくはＶ Ｉ Ｐ ＣＶ−ｓｒ＊ｅｖ＊ ｌ５ｏｌａ
ｔｉｏｎ Ｐｏ１ｙ＊ｒｙｇｔａｌｂａｃｋｆｉｌｌ）
と呼ばれる素子分−法が−［Ｋ／’イボ−ツメ毫りＬ８
ＩＫｌｉ用化されている・纂１ａ１１において、１はｐ
−一８魚基板で番９で。
表−のＩｉＮ数は（１００）である、２はね一麿込層、
３はｐ＋−チャネルカット層、４は聰−一エビタ命シャ
ル成長層、！ｌは８１０ｓ属を示す・素子分−領域ム及
びコレタタ分−領域ｍは、水酸化カリＳ１７を充填して
その１ｌＩ１１に８１０ｓｌＬ８な形成するととによっ
て形成される・ しかしながらこのｖＨｏｐ法による素子分離にお込て慎
１本子分−領域ａめ暢がエピタキｔヤル１ｌｃＩｋ層４
の厚１などのＩ１１方岡の秦件によりて制隈畜れるため
ＫＬａｉｌの県積庵向上に績界がある・ ｅのＭＪＩｌ＆Ｉｌ＆する１６に、１ＨｅｌｌＩＯＰ法
な拡張し Ｊｌ子分亀１１１４−８ｉの反応性スパッタ
エツチングによりてσ字状に形成する方法が最近鋒供宴
れている・表に知られているこのｕｌｍを形成すｉａｔ
、Ｊｒ＃愉スパッタエツチング法は同塩化炭嵩（ＣＣＬ
）もしくはＯＣＡ、Ｋ例えば２０１ｊＩ）８ｆｔのＩ
ＩＩ、（Ｏｅ）ｔ’添−しえ混合気体をエラ智ｌトす番
ものでｉる・ しかし１に−も−ＣＣＡ＊もしくは０−を添加し九〇Ｃ
Ａ・なエツチヤントとす４反応性ｌスパッＩエツチング
鎌紘下記の関―虞を伴うている・すなわち、１１１−の
１ｒｌｌ−に示す如＜、９−−８１基躯１１Ｋ 、＋−
麿込層１！−−−エビタキシャルＩＩｔ畏層１３．８１
０Ｊ［１４及び１ｌＩｓＮ、ｌｌ１ｇを設けてｇｓｎ＊
ｇエッチンｌ法によりて形成するならば不純物−蝋の高
い寝込層１２にかいて！イドエツチングを生じ、港の形
状は図示の如くアンダーカット畜れてその俵の親達ニー
の陣書となＬ ＩＪＩの特性、儒ｍ性を低下させる・ 不動−考は−Ｓ龜’ｃｃｊ、、もしくは０■を添加し九
〇（ＪＬなエッチャントとする反応性ス／（ツタエツチ
ング法における間融点を解決する九めＫ −ＣＣｊＬと
三亀化ａｌｌ（Ｂｃｍ・）との混合気体を用いる反応倫
スパッタエツチング法なｍａｌ！シ九・以下その嬉３０
はその貢施例の断ＷＩ園である・−にかいて、２１はｐ
−−８４１１に＊、２２＆！農 −寝込層。
３はｐ＋−チャネルカット層、４は聰−一エビタ命シャ
ル成長層、！ｌは８１０ｓ属を示す・素子分−領域ム及
びコレタタ分−領域ｍは、水酸化カリＳ１７を充填して
その１ｌＩ１１に８１０ｓｌＬ８な形成するととによっ
て形成される・ しかしながらこのｖＨｏｐ法による素子分離にお込て慎
１本子分−領域ａめ暢がエピタキｔヤル１ｌｃＩｋ層４
の厚１などのＩ１１方岡の秦件によりて制隈畜れるため
ＫＬａｉｌの県積庵向上に績界がある・ ｅのＭＪＩｌ＆Ｉｌ＆する１６に、１ＨｅｌｌＩＯＰ法
な拡張し Ｊｌ子分亀１１１４−８ｉの反応性スパッタ
エツチングによりてσ字状に形成する方法が最近鋒供宴
れている・表に知られているこのｕｌｍを形成すｉａｔ
、Ｊｒ＃愉スパッタエツチング法は同塩化炭嵩（ＣＣＬ
）もしくはＯＣＡ、Ｋ例えば２０１ｊＩ）８ｆｔのＩ
ＩＩ、（Ｏｅ）ｔ’添−しえ混合気体をエラ智ｌトす番
ものでｉる・ しかし１に−も−ＣＣＡ＊もしくは０−を添加し九〇Ｃ
Ａ・なエツチヤントとす４反応性ｌスパッＩエツチング
鎌紘下記の関―虞を伴うている・すなわち、１１１−の
１ｒｌｌ−に示す如＜、９−−８１基躯１１Ｋ 、＋−
麿込層１！−−−エビタキシャルＩＩｔ畏層１３．８１
０Ｊ［１４及び１ｌＩｓＮ、ｌｌ１ｇを設けてｇｓｎ＊
ｇエッチンｌ法によりて形成するならば不純物−蝋の高
い寝込層１２にかいて！イドエツチングを生じ、港の形
状は図示の如くアンダーカット畜れてその俵の親達ニー
の陣書となＬ ＩＪＩの特性、儒ｍ性を低下させる・ 不動−考は−Ｓ龜’ｃｃｊ、、もしくは０■を添加し九
〇（ＪＬなエッチャントとする反応性ス／（ツタエツチ
ング法における間融点を解決する九めＫ −ＣＣｊＬと
三亀化ａｌｌ（Ｂｃｍ・）との混合気体を用いる反応倫
スパッタエツチング法なｍａｌ！シ九・以下その嬉３０
はその貢施例の断ＷＩ園である・−にかいて、２１はｐ
−−８４１１に＊、２２＆！農 −寝込層。
２Ｓ＆！ｍ″″−エビタ中シャをＩｌｔ最層、２４は８
鳳０１１１テ＆る・輩化シリプン（８轟・Ａ６ ）属及
び鱗確酸ガラス（以下ＰＥＧとかう、）ＩＩ（ｋずれｔ
ｌｌｋ −示されていない）を８４０ａｌｌ！４上Ｋ１
１ｋけ、Ｐ２Ｏ馬をマスクとし、ＣＣ１ｍとＩｃ羞−と
の混合気体ヲエッチャントとする反応性スパッタエツチ
ングによりて、ＩＩ＋−埋込層２２な貫通する識ＩＫｔ
Ｊ事形の溝を形成し、この−溝の−に８１０ｍ１ｋ［２
１１、−溝の下ｓＫチャネルカットとするｐ 領域２＠
を設け、しかる俵に一溝内に多結晶−８に２７を充填し
、多結晶Ｓす７の５ｖｕｃｓｔｏ虐膜２＄を形成するも
のである・＼、 先に述べた如＜ ｒｍ、４性スパツタエツチング法に＼ シいて−ＣＣＡ４ ＫＢδ、１・を添加してスＩ（ツタ
性な彊化したエッチ１ｔｔｐ−ヤントを用いることによ
りて、不純物機服の高い寝込層におけるアンダーカツト
を除去することができる・しかしｅがも。
鳳０１１１テ＆る・輩化シリプン（８轟・Ａ６ ）属及
び鱗確酸ガラス（以下ＰＥＧとかう、）ＩＩ（ｋずれｔ
ｌｌｋ −示されていない）を８４０ａｌｌ！４上Ｋ１
１ｋけ、Ｐ２Ｏ馬をマスクとし、ＣＣ１ｍとＩｃ羞−と
の混合気体ヲエッチャントとする反応性スパッタエツチ
ングによりて、ＩＩ＋−埋込層２２な貫通する識ＩＫｔ
Ｊ事形の溝を形成し、この−溝の−に８１０ｍ１ｋ［２
１１、−溝の下ｓＫチャネルカットとするｐ 領域２＠
を設け、しかる俵に一溝内に多結晶−８に２７を充填し
、多結晶Ｓす７の５ｖｕｃｓｔｏ虐膜２＄を形成するも
のである・＼、 先に述べた如＜ ｒｍ、４性スパツタエツチング法に＼ シいて−ＣＣＡ４ ＫＢδ、１・を添加してスＩ（ツタ
性な彊化したエッチ１ｔｔｐ−ヤントを用いることによ
りて、不純物機服の高い寝込層におけるアンダーカツト
を除去することができる・しかしｅがも。
このＩｌ傘スパッタ性の惨いエツチング法をシリコン基
＠Ｋｍ＠する場合には、下記の間融点が付随する・ すなわち１編４１１１（８３に断面図を示す如く１例え
ばＰ−−８１基暑）！に１１１．ｔ−埋込層３２．脇−
−エビタキシャル属長層３３を形成し−８１０ｍａ３４
−８１ａＮｓ属３Ｂ及びＰ８Ｇ残３６に予めパターンな
形成し、Ｐ８ＧＪＩＩ３６をマスクとして、前述のＯＣ
Ａ４とＢＣｊ−との混合気体の如くスパッメ性の強いエ
ッチャントを用いる反応性スパッタエツチングによりて
υｄｌ１３７を形成する場合に、０１１の底廊打＠−か
な形状とな９麺く、−に示す如くυ＃ｌ廠のｊＩＩｌｓ
Ｋ切込み３８が斃生ずる・この様な形状の一糞内１１１
に纂４図（１）３の断面図に示す如＜ＳｊＯ璽属３９
ｔ’形ｇするならば、切込み３８の都会にそのＩＩＫ生
ずる体積増加勢にようて侭いストレスを生じ、８１基嶺
３１ＫＭ晶、欠陥をｍｌ！して、Ｌｂｌ＊の牛尋体ＩＩ
ｋ亀の特性、傭馴性な損うｍ未となる・ （ｄ）＠―の目的 本部−はパイヂーラＬｆｉＩ等の素子分離その偽の目的
のために、シリコン基ｆｌＫスパッタ性の強い反応弊ス
パッタエツチングによりてシリコン１体に＃ｌ秋等の選
択的エツチングを行ない、し鱒・る蒙に＃エツチング面
に酸化層を形成する際に、シリーン基体％に基板に前記
陣書な発生させない半導体ａｍの製造方法を梼供するこ
とを目的とする。
＠Ｋｍ＠する場合には、下記の間融点が付随する・ すなわち１編４１１１（８３に断面図を示す如く１例え
ばＰ−−８１基暑）！に１１１．ｔ−埋込層３２．脇−
−エビタキシャル属長層３３を形成し−８１０ｍａ３４
−８１ａＮｓ属３Ｂ及びＰ８Ｇ残３６に予めパターンな
形成し、Ｐ８ＧＪＩＩ３６をマスクとして、前述のＯＣ
Ａ４とＢＣｊ−との混合気体の如くスパッメ性の強いエ
ッチャントを用いる反応性スパッタエツチングによりて
υｄｌ１３７を形成する場合に、０１１の底廊打＠−か
な形状とな９麺く、−に示す如くυ＃ｌ廠のｊＩＩｌｓ
Ｋ切込み３８が斃生ずる・この様な形状の一糞内１１１
に纂４図（１）３の断面図に示す如＜ＳｊＯ璽属３９
ｔ’形ｇするならば、切込み３８の都会にそのＩＩＫ生
ずる体積増加勢にようて侭いストレスを生じ、８１基嶺
３１ＫＭ晶、欠陥をｍｌ！して、Ｌｂｌ＊の牛尋体ＩＩ
ｋ亀の特性、傭馴性な損うｍ未となる・ （ｄ）＠―の目的 本部−はパイヂーラＬｆｉＩ等の素子分離その偽の目的
のために、シリコン基ｆｌＫスパッタ性の強い反応弊ス
パッタエツチングによりてシリコン１体に＃ｌ秋等の選
択的エツチングを行ない、し鱒・る蒙に＃エツチング面
に酸化層を形成する際に、シリーン基体％に基板に前記
陣書な発生させない半導体ａｍの製造方法を梼供するこ
とを目的とする。
エツチングによつて選択エツチングし、前記半導体基体
に舅を形成する工程と、前記溝内の半導体露出面をウェ
ットエツチングする工程と前記溝内に絶縁績（彰敢する
１棚とを含む製造方法により達成される〇 （ｆ） 鞄−の実施例 以下本部−を実施例によ９図−を膠層して具体的に説明
する・ 、、、。
に舅を形成する工程と、前記溝内の半導体露出面をウェ
ットエツチングする工程と前記溝内に絶縁績（彰敢する
１棚とを含む製造方法により達成される〇 （ｆ） 鞄−の実施例 以下本部−を実施例によ９図−を膠層して具体的に説明
する・ 、、、。
Ａ１５図（旬及び１ｂ）Ｆｉ本＠明の第一の実施例を示
す断幽−であるが、羨造工龜の最初に−９て概要を説明
する・ １１４ ｍ（萄に示す如＜、Ｐ−８ｉｉ歇３１の全表Ｉ
ＩＩＩＬ砒Ｉｇ（ム−）アンチ毫ン（８ｂ］等の１拳不
純物を鉱敏して麿−株込層３２を設けえ畿に―−−エビ
）＊＆、ルｊＩＥ負珈３３を形成し、更に化学気１１１
ＥＡ法（以下ＣＶＤ法とい５）ＫＬｓ”ｃ、 厚＠約１
００（ａｌｌ）の８盈０自属３４．厚さ約２００＋
（”）＃）８ｊｓＮｉ履３さ、厚さ約１．０（ｊｍ）
のＩＩＩＩｗＩＩｆ／ｌ、ｉｌｘ （Ｍ下Ｐ８Ｇトイ５
）８３ ｍｋｍ［形属し、畠子分龜慎域とする位置の
ｌｌＧｍ３１１８轟５Ｎ−ｊｌＫ３１及び８１０ｓ換３
４を選択的に除去する。
す断幽−であるが、羨造工龜の最初に−９て概要を説明
する・ １１４ ｍ（萄に示す如＜、Ｐ−８ｉｉ歇３１の全表Ｉ
ＩＩＩＬ砒Ｉｇ（ム−）アンチ毫ン（８ｂ］等の１拳不
純物を鉱敏して麿−株込層３２を設けえ畿に―−−エビ
）＊＆、ルｊＩＥ負珈３３を形成し、更に化学気１１１
ＥＡ法（以下ＣＶＤ法とい５）ＫＬｓ”ｃ、 厚＠約１
００（ａｌｌ）の８盈０自属３４．厚さ約２００＋
（”）＃）８ｊｓＮｉ履３さ、厚さ約１．０（ｊｍ）
のＩＩＩＩｗＩＩｆ／ｌ、ｉｌｘ （Ｍ下Ｐ８Ｇトイ５
）８３ ｍｋｍ［形属し、畠子分龜慎域とする位置の
ｌｌＧｍ３１１８轟５Ｎ−ｊｌＫ３１及び８１０ｓ換３
４を選択的に除去する。
次いで一紀基体を＆応性スパッメエッチング慮内の角丸
ば平行平職電−上に配置し、ＣＣＡ１１ＯＯ（ＧＣ／ｍ
ｉｍ）ＫＩＩＩしＢＣＩｓ ５Ｇ乃ｊｉｌＧ。
ば平行平職電−上に配置し、ＣＣＡ１１ＯＯ（ＧＣ／ｍ
ｉｍ）ＫＩＩＩしＢＣＩｓ ５Ｇ乃ｊｉｌＧ。
（ｃｃ／ｗｉｇ）１履の詭重比狗えば約７０（Ｃ８／ｍ
１−〕の諺鳳比で圧力ｇ、１（Ｔｏｒｒ）−展に混合気
体を尋人し、６００−乃＃１１（ＫＷ）楢魔、儒えば＃
６６０■の＾周波電力を印加するととによりてＵ字形の
Ａ１３７をエピタキシャル層３３及びｌ−纏込層３２を
貫通して半導体ｊｌｉ歇３１に調達するａｔさＫ ＩＩ
ＷＬｆ ４ 。
１−〕の諺鳳比で圧力ｇ、１（Ｔｏｒｒ）−展に混合気
体を尋人し、６００−乃＃１１（ＫＷ）楢魔、儒えば＃
６６０■の＾周波電力を印加するととによりてＵ字形の
Ａ１３７をエピタキシャル層３３及びｌ−纏込層３２を
貫通して半導体ｊｌｉ歇３１に調達するａｔさＫ ＩＩ
ＷＬｆ ４ 。
ｅｆ）ｌＩｉＫ先に述へ＊ ！ ５ Ｋ ＬＪＩＩ ３
７ ／）ＪｉｉｌＫＩ１ｍｋ示す如き切込み３Ｂが脅生
ずる・ そζて１軍鞄＃４によれ杜、總４１１１（ａ）に示す反
応性スパッタエツチング俵に、吏Ｋｍ錬（ＨＮＯ，）ｆ
ｉｎｅ＜ ＨＦ ＞ −ｒｓ ｏ ｏ ： １ａｕｔｅ
＞ｔａａｍ＜ｘｂウェットエツチングｔｉｔｉｌＪＬば
６乃ｊｉ８分関エツチング量として１５０乃ｊｉ２００
（ａｍ）行なうζ１ｋｌ（ａ）Ｋ示す・ ｍＢＩＩｉｉｊ（ｂ）はこの螢形葛九九エツチング面を
酸化して、５ｌｏｔ換３９１に形威し九状聰を示す・壕
九編６凶（５１３及び（ｂ）框率髄例の１二の実施例な
示す断−一である・ 本実１偶においては、ｐ−−８ｉ基１に３１＃）表−の
Ｉｉｌ推数を（１００）とし、蒙紀実施儒と崗−にして
謳４１（勾の１儒３７を設けている・しがる酸ＫＫＯ１
ｉＫよるウェットエツチングな儒え＃１ａｉａ７０（ロ
）、ＩＩ関緻１０秒乃ｌ１分間撫履行なうむとによ書て
、エラチンｌ自を總６−（旬に示した清らかな麺状に１
に拳し、しがる鹸に、菖１ｉ−（ａ））に示す如く仁の
＊＊＊れたエツチング−を鹸化して８１０ｍ馬ｓ９を麺
属する。
７ ／）ＪｉｉｌＫＩ１ｍｋ示す如き切込み３Ｂが脅生
ずる・ そζて１軍鞄＃４によれ杜、總４１１１（ａ）に示す反
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ｉｎｅ＜ ＨＦ ＞ −ｒｓ ｏ ｏ ： １ａｕｔｅ
＞ｔａａｍ＜ｘｂウェットエツチングｔｉｔｉｌＪＬば
６乃ｊｉ８分関エツチング量として１５０乃ｊｉ２００
（ａｍ）行なうζ１ｋｌ（ａ）Ｋ示す・ ｍＢＩＩｉｉｊ（ｂ）はこの螢形葛九九エツチング面を
酸化して、５ｌｏｔ換３９１に形威し九状聰を示す・壕
九編６凶（５１３及び（ｂ）框率髄例の１二の実施例な
示す断−一である・ 本実１偶においては、ｐ−−８ｉ基１に３１＃）表−の
Ｉｉｌ推数を（１００）とし、蒙紀実施儒と崗−にして
謳４１（勾の１儒３７を設けている・しがる酸ＫＫＯ１
ｉＫよるウェットエツチングな儒え＃１ａｉａ７０（ロ
）、ＩＩ関緻１０秒乃ｌ１分間撫履行なうむとによ書て
、エラチンｌ自を總６−（旬に示した清らかな麺状に１
に拳し、しがる鹸に、菖１ｉ−（ａ））に示す如く仁の
＊＊＊れたエツチング−を鹸化して８１０ｍ馬ｓ９を麺
属する。
＠配菖−の実施例のＨＮ ＯａとＨ’Ｆの混合敲の如（
畳方像エッチヤシＦを用いる場合には、基板東 の−指歇は拘適されず、不純物１１１藏葺の影響な無視
で自攻−が１反―講の貴−にもエツチング効果が屓ぶえ
めに、目的とするｍ＠ＫＨして、＆応性スパッタエツチ
ングの−の構−は、ウェットエッチンダ凛轟分だけ袂（
する必ｌＩがある・鵞九感二の夷ｊｌｌｆｌｆ）ＫＯ１
ｉ祷液の如く、＾方性エッチャントを用いる場合＆Ｃは
、ｊ＆叡１）−指数は（１００）Ｋｌｌｉｌ定畜れ、か
つ、エツチング時間をＩｌｌ隈することが必費である〇 億〕 軸−の効果 軍竜明は以上説−しえ如く、バイポーラＬＳＩの集子分
Ｓ等に鉱９ａ畜れえＩＯＰ法な通用する九めに、ガ見ば
ｃｃｎ４と１１ Ｃｊｌ ｍとの混合気体なエッチャン
トとするなどスパッタ性の強い反応性スパッメエッチン
グによりて、シリコン基体表−に龜に１１１１伽’に通
有する溝を琳成した価に１等方性もしくは異方性のウェ
ットエツチングを行うて、該溝底部に生ずる切込みな除
去するなどエツチング面を整形し、しかる鹸に該エツチ
ング面に酸化層な彫戚イることＫよりて、基板にストレ
スを尭生ずることな防止し、半導体１ＩｔＩｔの４１性
、匍輔性を同上し、果横綴の向上に寄与するものである
・
畳方像エッチヤシＦを用いる場合には、基板東 の−指歇は拘適されず、不純物１１１藏葺の影響な無視
で自攻−が１反―講の貴−にもエツチング効果が屓ぶえ
めに、目的とするｍ＠ＫＨして、＆応性スパッタエツチ
ングの−の構−は、ウェットエッチンダ凛轟分だけ袂（
する必ｌＩがある・鵞九感二の夷ｊｌｌｆｌｆ）ＫＯ１
ｉ祷液の如く、＾方性エッチャントを用いる場合＆Ｃは
、ｊ＆叡１）−指数は（１００）Ｋｌｌｉｌ定畜れ、か
つ、エツチング時間をＩｌｌ隈することが必費である〇 億〕 軸−の効果 軍竜明は以上説−しえ如く、バイポーラＬＳＩの集子分
Ｓ等に鉱９ａ畜れえＩＯＰ法な通用する九めに、ガ見ば
ｃｃｎ４と１１ Ｃｊｌ ｍとの混合気体なエッチャン
トとするなどスパッタ性の強い反応性スパッメエッチン
グによりて、シリコン基体表−に龜に１１１１伽’に通
有する溝を琳成した価に１等方性もしくは異方性のウェ
ットエツチングを行うて、該溝底部に生ずる切込みな除
去するなどエツチング面を整形し、しかる鹸に該エツチ
ング面に酸化層な彫戚イることＫよりて、基板にストレ
スを尭生ずることな防止し、半導体１ＩｔＩｔの４１性
、匍輔性を同上し、果横綴の向上に寄与するものである
・
總ｌ−力主桑３−１纂４１１＋１３及び（１））は従来
ガを示す断−一、第５−一）、 （ｂ）、１６図（萄及
び（ｂ）は軍尭嘴の隻施ガを示す断Ｔｈ園である０ −において、１ｒ１８１基職、２は寝込層、３はチャネ
ルカット層、４はエピタキシャルｘ＊＊、 ｉｕｓ ＋
ｏｌ１ｍ、６ｕＢ ｉＯａ ＩＩｌ、７は多鯖晶Ｂｔ層
ＪＩｒｔＳｉＯａ、ｍ、１１はＳｉｊ＆歇、１２は寝込
層。 １３性工ピタキシヤルａ＊層、２１は５ｉ基叡、２２は
堆込層、２３Ｈ：ｒ？−タキシｑｋｊｆｃ＊層、２４は
１；； 凰Ｏｓ Ａ１１． ２ ５ ｕ Ｂ ｊ （）
ｓ Ｍ、 ２６ はｐ＋慎域。 ２７は多結４８１層、２８はｓｉｏロー、３１は８鳳基
穢、３２１１；１寝込層、３３＆！エピタキシャル１＠
長層、３４ａ８１０＊ＪＩＩ、３５ ｔｉｔ ８１ ａ
Ｎ４ ｊｌ。 ３６はＰｇＧ属、３７は禽、３８Ｆｉ切込み、３９ｒｔ
Ｓ１０自員な示す・ 予１図 ｙｆｉｉ図−′ 葦３Ｄ ７４図・α、 ｊ１５４図Ｃめ Ｔ）５目１Ｏ−）ｙ１５５図ｒｂｔ
ガを示す断−一、第５−一）、 （ｂ）、１６図（萄及
び（ｂ）は軍尭嘴の隻施ガを示す断Ｔｈ園である０ −において、１ｒ１８１基職、２は寝込層、３はチャネ
ルカット層、４はエピタキシャルｘ＊＊、 ｉｕｓ ＋
ｏｌ１ｍ、６ｕＢ ｉＯａ ＩＩｌ、７は多鯖晶Ｂｔ層
ＪＩｒｔＳｉＯａ、ｍ、１１はＳｉｊ＆歇、１２は寝込
層。 １３性工ピタキシヤルａ＊層、２１は５ｉ基叡、２２は
堆込層、２３Ｈ：ｒ？−タキシｑｋｊｆｃ＊層、２４は
１；； 凰Ｏｓ Ａ１１． ２ ５ ｕ Ｂ ｊ （）
ｓ Ｍ、 ２６ はｐ＋慎域。 ２７は多結４８１層、２８はｓｉｏロー、３１は８鳳基
穢、３２１１；１寝込層、３３＆！エピタキシャル１＠
長層、３４ａ８１０＊ＪＩＩ、３５ ｔｉｔ ８１ ａ
Ｎ４ ｊｌ。 ３６はＰｇＧ属、３７は禽、３８Ｆｉ切込み、３９ｒｔ
Ｓ１０自員な示す・ 予１図 ｙｆｉｉ図−′ 葦３Ｄ ７４図・α、 ｊ１５４図Ｃめ Ｔ）５目１Ｏ−）ｙ１５５図ｒｂｔ
Claims (1)
- 半導体基体を反応性スパッタエッｔノｆＫようて選択エ
ツチングし、Ｉ１１記中尋体基体に溝を形成する工場と
、−配溝内の半導体基体露出面をつ籐ットエッチングす
る工程と、−起溝内ＫＩ！！、縁属を形成する工場とを
備えでなることを轡働とする半導体装置の展進方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5208882A JPS58168261A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5208882A JPS58168261A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58168261A true JPS58168261A (ja) | 1983-10-04 |
| JPS6310899B2 JPS6310899B2 (ja) | 1988-03-10 |
Family
ID=12905068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5208882A Granted JPS58168261A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168261A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60147133A (ja) * | 1983-12-29 | 1985-08-03 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体基板内に溝を形成する方法 |
| JPS6123338A (ja) * | 1984-07-11 | 1986-01-31 | Sony Corp | 半導体装置の製造方法 |
| US4693781A (en) * | 1986-06-26 | 1987-09-15 | Motorola, Inc. | Trench formation process |
| US4808550A (en) * | 1985-09-17 | 1989-02-28 | Fujitsu Limited | Method of producing isolation groove structure |
| JPH0222818A (ja) * | 1988-07-11 | 1990-01-25 | Nec Corp | 半導体装置の製造方法 |
| US4985368A (en) * | 1987-03-23 | 1991-01-15 | Mitsubishi Denki Kabushiki Kaisha | Method for making semiconductor device with no stress generated at the trench corner portion |
| JPH0488516U (ja) * | 1990-12-14 | 1992-07-31 | ||
| JPH0665215B2 (ja) * | 1983-12-22 | 1994-08-22 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | デバイスの製造における無転移スロット分離のための方法 |
| JPH0770511B2 (ja) * | 1983-12-22 | 1995-07-31 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 二酸化珪素への改良された選択性を有する単結晶シリコンのためのプラズマエッチングプロセス |
| US6902867B2 (en) | 2002-10-02 | 2005-06-07 | Lexmark International, Inc. | Ink jet printheads and methods therefor |
| US6984015B2 (en) | 2003-08-12 | 2006-01-10 | Lexmark International, Inc. | Ink jet printheads and method therefor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103446A (en) * | 1980-01-22 | 1981-08-18 | Fujitsu Ltd | Semiconductor device |
| JPS589333A (ja) * | 1981-07-08 | 1983-01-19 | Hitachi Ltd | 半導体装置 |
-
1982
- 1982-03-30 JP JP5208882A patent/JPS58168261A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103446A (en) * | 1980-01-22 | 1981-08-18 | Fujitsu Ltd | Semiconductor device |
| JPS589333A (ja) * | 1981-07-08 | 1983-01-19 | Hitachi Ltd | 半導体装置 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0665215B2 (ja) * | 1983-12-22 | 1994-08-22 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | デバイスの製造における無転移スロット分離のための方法 |
| JPH0770511B2 (ja) * | 1983-12-22 | 1995-07-31 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 二酸化珪素への改良された選択性を有する単結晶シリコンのためのプラズマエッチングプロセス |
| JPS60147133A (ja) * | 1983-12-29 | 1985-08-03 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体基板内に溝を形成する方法 |
| JPH0329172B2 (ja) * | 1983-12-29 | 1991-04-23 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPS6123338A (ja) * | 1984-07-11 | 1986-01-31 | Sony Corp | 半導体装置の製造方法 |
| US4808550A (en) * | 1985-09-17 | 1989-02-28 | Fujitsu Limited | Method of producing isolation groove structure |
| US4693781A (en) * | 1986-06-26 | 1987-09-15 | Motorola, Inc. | Trench formation process |
| US4985368A (en) * | 1987-03-23 | 1991-01-15 | Mitsubishi Denki Kabushiki Kaisha | Method for making semiconductor device with no stress generated at the trench corner portion |
| JPH0222818A (ja) * | 1988-07-11 | 1990-01-25 | Nec Corp | 半導体装置の製造方法 |
| JPH0488516U (ja) * | 1990-12-14 | 1992-07-31 | ||
| US6902867B2 (en) | 2002-10-02 | 2005-06-07 | Lexmark International, Inc. | Ink jet printheads and methods therefor |
| US6984015B2 (en) | 2003-08-12 | 2006-01-10 | Lexmark International, Inc. | Ink jet printheads and method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310899B2 (ja) | 1988-03-10 |
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