JPS6092632A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6092632A JPS6092632A JP20133583A JP20133583A JPS6092632A JP S6092632 A JPS6092632 A JP S6092632A JP 20133583 A JP20133583 A JP 20133583A JP 20133583 A JP20133583 A JP 20133583A JP S6092632 A JPS6092632 A JP S6092632A
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- Japan
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- region
- mask material
- mask
- etching
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は半導体装置の製造方法にかかり、特にＩＣにお
ける素子間の絶縁分離帯形成方法に関する。
ける素子間の絶縁分離帯形成方法に関する。
（ｂｌ 従来技術と問題点
周知のようにＩＣ＜半導体集積回路）においては、半導
体基板上に半導体素子またはその他の抵抗素子が多数段
けられ、それらの素子相互間を電気的に分離するための
素子分離帯が形成される。
体基板上に半導体素子またはその他の抵抗素子が多数段
けられ、それらの素子相互間を電気的に分離するための
素子分離帯が形成される。
このような素子分離帯の形成法には種々の方法があるが
、その内で結晶（１００）面の表面をもったシリコン基
板を苛性カリ液で異方性エツチングしてＶ溝を形成する
方法がある。これを■溝絶縁分離方法と呼んでいるが、
この方式はＰＮ接合分離法などに比べて寄生容量が少な
くなるため高速動作が得られ、またＶ溝の形成が容易で
あると云う利点の多い方法である。
、その内で結晶（１００）面の表面をもったシリコン基
板を苛性カリ液で異方性エツチングしてＶ溝を形成する
方法がある。これを■溝絶縁分離方法と呼んでいるが、
この方式はＰＮ接合分離法などに比べて寄生容量が少な
くなるため高速動作が得られ、またＶ溝の形成が容易で
あると云う利点の多い方法である。
しかし、ＩＣがＬＳｌ、ＶＬＳＩと益々高簗積化されて
きたために、ＩＣ回路設計面からの要請により、深さの
浅い溝と深い溝との２つの分離帯が必要になってきた。
きたために、ＩＣ回路設計面からの要請により、深さの
浅い溝と深い溝との２つの分離帯が必要になってきた。
例えばバイポーラトランジスタからなるＩＣにおいて、
ラテラル型トランジスタは浅い溝で分離する領域が望ま
れ、他の一般のトランジスタではエピタキシャル層を突
き抜けた深い溝による完全な電気的絶縁領域が要求され
ている。
ラテラル型トランジスタは浅い溝で分離する領域が望ま
れ、他の一般のトランジスタではエピタキシャル層を突
き抜けた深い溝による完全な電気的絶縁領域が要求され
ている。
このような深さの異なるＶ溝の絶縁分離帯を形成する場
合に、従来から第１図な゛いし第４図の工程順断面図に
示す形成方法が採られている。即ち、まず第１図に示す
ようにシリコン基板１の表面に選択的に二酸化シリコン
（Ｓｉ０２）膜２のパターンを形成する。この５ｉ０２
膜２パターンの形成法はレジスト膜をマスクにしてパタ
ーンニングする、所謂公知のフォトプロセスによる。
合に、従来から第１図な゛いし第４図の工程順断面図に
示す形成方法が採られている。即ち、まず第１図に示す
ようにシリコン基板１の表面に選択的に二酸化シリコン
（Ｓｉ０２）膜２のパターンを形成する。この５ｉ０２
膜２パターンの形成法はレジスト膜をマスクにしてパタ
ーンニングする、所謂公知のフォトプロセスによる。
次いで、第２図に示すように５ｉ０２膜２のパターンを
マスクとし、苛性カリ溶液でエツチングしてＶ形ｍａｌ
ｂを形成する。これは、シリコン表面が結晶（１００
）面であれば、（１１１）面のエツチングが（１００）
面に比べて非常に遅いため、図のような■形状の溝が形
成されるわけである。この場合に、溝の深さＬは表面の
露出したシリコン幅Ｗに依存しており、凡そＬ／Ｗ＝０
．７の比率をもったＶ形溝に形成される。
マスクとし、苛性カリ溶液でエツチングしてＶ形ｍａｌ
ｂを形成する。これは、シリコン表面が結晶（１００
）面であれば、（１１１）面のエツチングが（１００）
面に比べて非常に遅いため、図のような■形状の溝が形
成されるわけである。この場合に、溝の深さＬは表面の
露出したシリコン幅Ｗに依存しており、凡そＬ／Ｗ＝０
．７の比率をもったＶ形溝に形成される。
次いで、第３図に示すように■形溝ａ、ｂの内部表面を
酸化して５ｉ０２膜３を形成し、その上に多結晶シリコ
ン膜４を多量に被着する。次いで、第４図に示すように
余分の多結晶シリコン膜４を絣磨あるいはエツチングに
よって除去し、図に示すような■溝絶縁分離帯が完成さ
れる。
酸化して５ｉ０２膜３を形成し、その上に多結晶シリコ
ン膜４を多量に被着する。次いで、第４図に示すように
余分の多結晶シリコン膜４を絣磨あるいはエツチングに
よって除去し、図に示すような■溝絶縁分離帯が完成さ
れる。
ところで、このＶ溝絶縁分離帯の溝の深さＬは上記のよ
うに幅Ｗに比例するから、深さＬは幅Ｗによって制御さ
れることになる。従って、深い溝を形成するには、シリ
コン表面の幅Ｗを広くする必要があり、これは広い面積
を素子分離帯が占有して高集積化を損なうものである。
うに幅Ｗに比例するから、深さＬは幅Ｗによって制御さ
れることになる。従って、深い溝を形成するには、シリ
コン表面の幅Ｗを広くする必要があり、これは広い面積
を素子分離帯が占有して高集積化を損なうものである。
（ｅ） 発明の目的
本発明はこのような欠点を解消させて、集積度を向上さ
せ、且つ深さの異なる溝を同時に形成する絶縁分離帯の
形成方法を提案するものである。
せ、且つ深さの異なる溝を同時に形成する絶縁分離帯の
形成方法を提案するものである。
（ｄｌ 発明の構成
その目的は、半導体基板に深さの異なる絶縁分離帯を形
成する半導体装置の製造方法であって、半導体基板上に
第１マスク材と第２マスク材とを積層して、第２マスク
材のみを窓開けした第１領域と、第２マスク材および第
１マスク材の両方を窓開けした第２領域とを形成し、前
記」２マスク材をマスクにして前記第１領域と第２領域
とを同時に方向性エツチング法によってエツチングして
、第２領域に第１領域より深い溝を形成する工程力（含
まれる半導体装置の製造方法によって達成される。
成する半導体装置の製造方法であって、半導体基板上に
第１マスク材と第２マスク材とを積層して、第２マスク
材のみを窓開けした第１領域と、第２マスク材および第
１マスク材の両方を窓開けした第２領域とを形成し、前
記」２マスク材をマスクにして前記第１領域と第２領域
とを同時に方向性エツチング法によってエツチングして
、第２領域に第１領域より深い溝を形成する工程力（含
まれる半導体装置の製造方法によって達成される。
（ｅｌ 発明の実施例
以下１図面を参照して実施例によって詳細に説明する。
第５図ないし第１１図は本発明にかかる形成方法の゛工
程順断面図である。まず、第５図に示すようにシリコン
基板１１の表面に膜厚２５００人の燐シリケートガラス
（Ｐ Ｓ Ｇ）膜１２を化学気相成長（ＣＶＤ）法によ
って被着し、更に上面に膜厚１μｍのＳｉＯ２膜１３膜
間３＜ ＣＶＤ法により被着し、次に選択的にＳｉＯ□
膜１３のみエツチングして５ｉ０２膜をパターンニング
する。ここに、ＰＳＧ膜１２が第１マスク材で、ＳｉＯ
□膜１３が第２マスク材である。この時、５ｉ０２膜が
除去されたＰＳＧ膜の露出部が素子分離帯となる領域で
ある。なお、５ｉ０２膜パターンは公知のフォトプロセ
スを用いて形成される。
程順断面図である。まず、第５図に示すようにシリコン
基板１１の表面に膜厚２５００人の燐シリケートガラス
（Ｐ Ｓ Ｇ）膜１２を化学気相成長（ＣＶＤ）法によ
って被着し、更に上面に膜厚１μｍのＳｉＯ２膜１３膜
間３＜ ＣＶＤ法により被着し、次に選択的にＳｉＯ□
膜１３のみエツチングして５ｉ０２膜をパターンニング
する。ここに、ＰＳＧ膜１２が第１マスク材で、ＳｉＯ
□膜１３が第２マスク材である。この時、５ｉ０２膜が
除去されたＰＳＧ膜の露出部が素子分離帯となる領域で
ある。なお、５ｉ０２膜パターンは公知のフォトプロセ
スを用いて形成される。
次いで、第６図に示すように更に上面にレジスト膜１４
のパターンを形成し、深い溝の分離帯を形成しようとす
るＰＳＧ膜の露出部（へ領域）のみを露出させた後、Ａ
領域の露出したＰＳＧ膜をエツチング除去する。この際
、浅い溝の分離帯を形成しようとするＰＳＧ膜の露出部
（Ｂ領域）およびＳｉ’０２膜１３は上記のレジスト膜
１４によってマスクされている。また、Ａ領域周囲に多
少の５ｉ０２膜１３が露出していても、塩素系ガスによ
ってエツチングすればエッチレートが異なるから、ＰＳ
Ｇ膜のみ除去できる。
のパターンを形成し、深い溝の分離帯を形成しようとす
るＰＳＧ膜の露出部（へ領域）のみを露出させた後、Ａ
領域の露出したＰＳＧ膜をエツチング除去する。この際
、浅い溝の分離帯を形成しようとするＰＳＧ膜の露出部
（Ｂ領域）およびＳｉ’０２膜１３は上記のレジスト膜
１４によってマスクされている。また、Ａ領域周囲に多
少の５ｉ０２膜１３が露出していても、塩素系ガスによ
ってエツチングすればエッチレートが異なるから、ＰＳ
Ｇ膜のみ除去できる。
次いで、第７図に示すようにレジスト膜１４を除去した
後、５ｉ０２膜１３をマスクにして四塩化炭素（ＣＣＩ
４ ）をエッチャントに用いたりアクティブイオンエツ
チング（ＲＩ Ｅ）によって、露出したｐｓｃ膜および
シリコン基板１１をエツチングする。
後、５ｉ０２膜１３をマスクにして四塩化炭素（ＣＣＩ
４ ）をエッチャントに用いたりアクティブイオンエツ
チング（ＲＩ Ｅ）によって、露出したｐｓｃ膜および
シリコン基板１１をエツチングする。
第７図はエツチング途中の断面図を示しており、露出Ｐ
ＳＧ膜がエツチングして消滅した時点の図である。この
時、シリコン（ＳｉｌＰＳＧのエッチレートは１０：１
であって、Ｂ領域で膜厚２５００人のＰＳＧ膜がエツチ
ングして消滅する間に、Ａ領域では膜厚２．５μｍ程度
のＵ形の溝が形成される。
ＳＧ膜がエツチングして消滅した時点の図である。この
時、シリコン（ＳｉｌＰＳＧのエッチレートは１０：１
であって、Ｂ領域で膜厚２５００人のＰＳＧ膜がエツチ
ングして消滅する間に、Ａ領域では膜厚２．５μｍ程度
のＵ形の溝が形成される。
更にエツチングが進めて、第８図に示すようにＡ溝の深
さを５μｍ、Ｂ溝の深さを２．５μｍとした、深さの異
なるＵ形の溝Ａ、 Ｂが形成される。
さを５μｍ、Ｂ溝の深さを２．５μｍとした、深さの異
なるＵ形の溝Ａ、 Ｂが形成される。
このエッチャントには、上記の四塩化炭素のほか、四塩
化珪素（ＳｉＣ１４） 、あるいはそれらに三塩化硼素
（ＢＣｌ、 ）を混合したガスを用いても同様のエッチ
レートが得られる。尚、Ｓｉ：５ｉ０２のエッチレート
は１５〜２０：１程度となり、５ｉ０２はエツチングさ
れ難い。
化珪素（ＳｉＣ１４） 、あるいはそれらに三塩化硼素
（ＢＣｌ、 ）を混合したガスを用いても同様のエッチ
レートが得られる。尚、Ｓｉ：５ｉ０２のエッチレート
は１５〜２０：１程度となり、５ｉ０２はエツチングさ
れ難い。
次いで、第９図に示すように熱酸化して、溝内にＳｉ’
０２膜１５を形成し、次に第１０図に示すように多結晶
シリコン膜１６をＣＶＤ法で被着する。更に、第１１図
に示すように余分の多結晶シリコン膜１６を研磨又はエ
ツチングによって除去して、Ａ領域に深い絶縁分離帯を
形成し、Ｂ領域に浅い絶縁分離帯を形成する。
０２膜１５を形成し、次に第１０図に示すように多結晶
シリコン膜１６をＣＶＤ法で被着する。更に、第１１図
に示すように余分の多結晶シリコン膜１６を研磨又はエ
ツチングによって除去して、Ａ領域に深い絶縁分離帯を
形成し、Ｂ領域に浅い絶縁分離帯を形成する。
このようにして形成すると、Ａ領域、Ｂ領域の両方に狭
い幅、例えば１μｍ程度の狭い幅（Ｗ）の素子絶縁分離
帯を形成することが可能になり、従ってＩＣを高密度化
、高集積化することができる。
い幅、例えば１μｍ程度の狭い幅（Ｗ）の素子絶縁分離
帯を形成することが可能になり、従ってＩＣを高密度化
、高集積化することができる。
（ｆ） 発明の効果
以上の実施例の説明から明らかなように、本発明によれ
ば深さの異なる素子絶縁分離帯の必要なＩＣにおいて、
深さに依存しない幅の狭い素子絶縁分離帯を容易に、し
かも同時に形成することができて、ＩＣの高集積化、高
性能化に役立つものである。
ば深さの異なる素子絶縁分離帯の必要なＩＣにおいて、
深さに依存しない幅の狭い素子絶縁分離帯を容易に、し
かも同時に形成することができて、ＩＣの高集積化、高
性能化に役立つものである。
第１図〜第４図は従来の形成決方法の工程順断面図、第
５図〜第１１図は本発明にかかる形成方法の工程順断面
図である。 図中、１．１１はシリコン基板、２． ３． １５は５
ｉ０２膜、４．１６は多結晶シリコン膜、１２はｐｓＧ
膜（第１マスク材）、１３は５ｉ０２膜（第２マスク材
）を示している。 第５［ １１ 第７ ｍ 第９図 第１１１１
５図〜第１１図は本発明にかかる形成方法の工程順断面
図である。 図中、１．１１はシリコン基板、２． ３． １５は５
ｉ０２膜、４．１６は多結晶シリコン膜、１２はｐｓＧ
膜（第１マスク材）、１３は５ｉ０２膜（第２マスク材
）を示している。 第５［ １１ 第７ ｍ 第９図 第１１１１
Claims (1)
- 半導体基板に深さの異なる絶縁分離帯を形成する半導体
装置の製造方法であって、半導体基板上に第１マスク材
と第２マスク材とを積層し、第２マスク材のみを窓開け
した第１領域と、第２マスク材および第１マスク材の両
方を窓開けした第２領域とを形成し、前記第２マスク材
をマスクにして前記第１領域と第２領域とを同時に異方
性エツチング法によってエツチングして、第２領域に第
１領域より深い溝を形成する工程が含まれてなることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20133583A JPS6092632A (ja) | 1983-10-26 | 1983-10-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20133583A JPS6092632A (ja) | 1983-10-26 | 1983-10-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6092632A true JPS6092632A (ja) | 1985-05-24 |
Family
ID=16439308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20133583A Pending JPS6092632A (ja) | 1983-10-26 | 1983-10-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6092632A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5141888A (en) * | 1982-09-29 | 1992-08-25 | Hitachi, Ltd. | Process of manufacturing semiconductor integrated circuit device having trench and field isolation regions |
| WO2004025725A3 (de) * | 2002-09-04 | 2004-08-12 | Infineon Technologies Ag | Verfahren zur herstellung eines speicherzellenfeldes mit in gräben angeordneten speichertransistoren |
| US7279376B2 (en) | 2003-12-26 | 2007-10-09 | Nec Electronics Corporation | Method for manufacturing semiconductor device |
| US7483719B2 (en) | 2003-11-13 | 2009-01-27 | Samsung Electronics Co., Ltd. | Method for grouping transmission antennas in mobile communication system including multiple transmission/reception antennas |
| US7521333B2 (en) * | 2005-03-29 | 2009-04-21 | Samsung Electronics Co., Ltd. | Methods of fabricating trench isolation structures having varying depth |
-
1983
- 1983-10-26 JP JP20133583A patent/JPS6092632A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5141888A (en) * | 1982-09-29 | 1992-08-25 | Hitachi, Ltd. | Process of manufacturing semiconductor integrated circuit device having trench and field isolation regions |
| WO2004025725A3 (de) * | 2002-09-04 | 2004-08-12 | Infineon Technologies Ag | Verfahren zur herstellung eines speicherzellenfeldes mit in gräben angeordneten speichertransistoren |
| US7483719B2 (en) | 2003-11-13 | 2009-01-27 | Samsung Electronics Co., Ltd. | Method for grouping transmission antennas in mobile communication system including multiple transmission/reception antennas |
| US7279376B2 (en) | 2003-12-26 | 2007-10-09 | Nec Electronics Corporation | Method for manufacturing semiconductor device |
| US7521333B2 (en) * | 2005-03-29 | 2009-04-21 | Samsung Electronics Co., Ltd. | Methods of fabricating trench isolation structures having varying depth |
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