JP2720785B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2720785B2 JP2720785B2 JP6022977A JP2297794A JP2720785B2 JP 2720785 B2 JP2720785 B2 JP 2720785B2 JP 6022977 A JP6022977 A JP 6022977A JP 2297794 A JP2297794 A JP 2297794A JP 2720785 B2 JP2720785 B2 JP 2720785B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に素子分離用のトレンチ（溝）の形成方法に関
する。
関し、特に素子分離用のトレンチ（溝）の形成方法に関
する。
【０００２】
【従来の技術】ＬＳＩデバイスでは、ＭＯＳトランジス
タ等の素子領域および素子分離領域の幅を微細化して、
高密度化を実現している。分離領域の形成方法として
は、現在選択酸化法が主流である。しかし、マスクルー
ル０．２５μｍ以下では選択酸化法による分離領域の形
成は難しい。そこで選択酸化法に代わり、トレンチ形成
による素子分離法が検討されている。
タ等の素子領域および素子分離領域の幅を微細化して、
高密度化を実現している。分離領域の形成方法として
は、現在選択酸化法が主流である。しかし、マスクルー
ル０．２５μｍ以下では選択酸化法による分離領域の形
成は難しい。そこで選択酸化法に代わり、トレンチ形成
による素子分離法が検討されている。
【０００３】トレンチ素子分離法では直線的な側壁をも
つトレンチを形成すると、素子の端部において電界集中
が起こる。この電界集中は例えばＭＯＳトランジスタの
しきい値電圧の変動を起こす。この問題を解決するため
にトレンチの端部に丸みを持たせる方法が提案されてい
る。
つトレンチを形成すると、素子の端部において電界集中
が起こる。この電界集中は例えばＭＯＳトランジスタの
しきい値電圧の変動を起こす。この問題を解決するため
にトレンチの端部に丸みを持たせる方法が提案されてい
る。
【０００４】例えば、特開平２−２３１７３９号公報に
おいては図２に示すように、Ｓｉ基板１１上に熱酸化膜
１２と窒化膜１３とＣＶＤ酸化膜１４とを積層する。次
でこれら３層の絶縁膜に窓を設けたのち、上層のＣＶＤ
酸化膜１４をマスクとして窒化膜１３及び熱酸化膜１２
をオーバーエッチングする。その後ＣＶＤ酸化膜１４と
段差のついた窒化膜１３，熱酸化膜１２をマスクとして
異方性エッチング法によりＳｉ基板１１をエッチングす
ることにより肩部に丸いテーパーを有するトレンチ８Ａ
を形成する。
おいては図２に示すように、Ｓｉ基板１１上に熱酸化膜
１２と窒化膜１３とＣＶＤ酸化膜１４とを積層する。次
でこれら３層の絶縁膜に窓を設けたのち、上層のＣＶＤ
酸化膜１４をマスクとして窒化膜１３及び熱酸化膜１２
をオーバーエッチングする。その後ＣＶＤ酸化膜１４と
段差のついた窒化膜１３，熱酸化膜１２をマスクとして
異方性エッチング法によりＳｉ基板１１をエッチングす
ることにより肩部に丸いテーパーを有するトレンチ８Ａ
を形成する。
【０００５】また特開昭６２−１３６０６５号公報では
バーズビークを有する酸化膜の形成によりトレンチ
（溝）にテーパーを形成している。すなわち図３（ａ）
に示すように、半導体基板２１に溝２２を形成したのち
この溝の底面部を除く表面に耐酸化性膜２３を形成す
る。次に図３（ｂ）に示すように、この耐酸化性膜２３
をマスクとして酸化処理し、溝２３の底面側からその内
側面ないし肩部にバーズビークを生ずるまでに厚い酸化
膜２４を形成する。以下耐酸化性膜２３と酸化膜２４を
除去し肩部にテーパーを有する溝を形成するものであ
る。
バーズビークを有する酸化膜の形成によりトレンチ
（溝）にテーパーを形成している。すなわち図３（ａ）
に示すように、半導体基板２１に溝２２を形成したのち
この溝の底面部を除く表面に耐酸化性膜２３を形成す
る。次に図３（ｂ）に示すように、この耐酸化性膜２３
をマスクとして酸化処理し、溝２３の底面側からその内
側面ないし肩部にバーズビークを生ずるまでに厚い酸化
膜２４を形成する。以下耐酸化性膜２３と酸化膜２４を
除去し肩部にテーパーを有する溝を形成するものであ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のトレンチの形成方法では、図２および図３のい
ずれの場合もテーパーを有する最終トレンチ幅は、最初
に形成するレジストマスクパターンより広がるという問
題がある。このため、実際の分離領域の幅より０．０５
〜０．２μｍ狭いマスクパターンを形成しなければなら
ない。しかしながら、最小マスクルールを下回るパター
ンの解像は困難である。また、マスクパターンを狭める
ような工程を用いると、製造コスト増加を引き起こす。
た従来のトレンチの形成方法では、図２および図３のい
ずれの場合もテーパーを有する最終トレンチ幅は、最初
に形成するレジストマスクパターンより広がるという問
題がある。このため、実際の分離領域の幅より０．０５
〜０．２μｍ狭いマスクパターンを形成しなければなら
ない。しかしながら、最小マスクルールを下回るパター
ンの解像は困難である。また、マスクパターンを狭める
ような工程を用いると、製造コスト増加を引き起こす。
【０００７】本発明の目的は、肩部に丸いテーパーを有
するトレンチを低コストで、かつマスクルールより小さ
いレジストパターンを用いずに形成できる半導体装置の
製造方法を提供することにある。
するトレンチを低コストで、かつマスクルールより小さ
いレジストパターンを用いずに形成できる半導体装置の
製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板上に絶縁膜または順次形成され
た半導体膜と酸化シリコン膜を含む多層膜を形成したの
ちパターニングしてマスクを形成する工程と、垂直方向
のエッチングと絶縁物との堆積とを同時に行ない前記マ
スクの側壁に絶縁物からなるサイドウオールを形成する
工程と、前記サイドウオールと前記シリコン基板を同時
にエッチングし前記シリコン基板にテーパーを有するト
レンチを形成する工程とを含むことを特徴とするもので
ある。
造方法は、シリコン基板上に絶縁膜または順次形成され
た半導体膜と酸化シリコン膜を含む多層膜を形成したの
ちパターニングしてマスクを形成する工程と、垂直方向
のエッチングと絶縁物との堆積とを同時に行ない前記マ
スクの側壁に絶縁物からなるサイドウオールを形成する
工程と、前記サイドウオールと前記シリコン基板を同時
にエッチングし前記シリコン基板にテーパーを有するト
レンチを形成する工程とを含むことを特徴とするもので
ある。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｃ）は本発明の第１の実施
例を説明するための工程順に示した半導体チップの断面
図である。
て説明する。図１（ａ）〜（ｃ）は本発明の第１の実施
例を説明するための工程順に示した半導体チップの断面
図である。
【００１０】まず図１（ａ）に示すように、Ｓｉ基板１
の表面にパッド酸化膜２を５〜５０ｎｍの厚さに形成す
る。このパッド酸化膜は上層膜の形成時にＳｉの結晶欠
陥が誘起されるのを防止するためのものである。次にポ
リシリコン膜（またはアモルフアスシリコン膜）３を１
００〜５００ｎｍの厚さにＣＶＤ法を用いて成長する。
このポリシリコン膜は後工程でトレンチを絶縁膜で埋め
込んだ後の絶縁膜エッチバックのストッパとして用い
る。次で、ＳｉＯ2 膜４を２００〜５００ｎｍの厚さに
ＣＶＤ法を用いて成長させる。次にこの３層膜上に素子
分離のトレンチ形成用のレジストパターン５を形成す
る。このレジストパターンの開孔部６は実際の分離領域
の幅で良く、実際より小さいパターンを形成する必要は
ない。
の表面にパッド酸化膜２を５〜５０ｎｍの厚さに形成す
る。このパッド酸化膜は上層膜の形成時にＳｉの結晶欠
陥が誘起されるのを防止するためのものである。次にポ
リシリコン膜（またはアモルフアスシリコン膜）３を１
００〜５００ｎｍの厚さにＣＶＤ法を用いて成長する。
このポリシリコン膜は後工程でトレンチを絶縁膜で埋め
込んだ後の絶縁膜エッチバックのストッパとして用い
る。次で、ＳｉＯ2 膜４を２００〜５００ｎｍの厚さに
ＣＶＤ法を用いて成長させる。次にこの３層膜上に素子
分離のトレンチ形成用のレジストパターン５を形成す
る。このレジストパターンの開孔部６は実際の分離領域
の幅で良く、実際より小さいパターンを形成する必要は
ない。
【００１１】次に枚葉式平行平板型ＲＩＥ装置を用いて
ＣＶＤＳｉＯ2 膜４とポリシリコン膜３およびパッド酸
化膜２のドライエッチングを行ない開孔部６を形成す
る。酸化膜はＣＦ4 とＣＨＦ3 混合ガス系を用い、ポリ
シリコン膜はＣ１2 もしくはＨＢｒガス系を用いてエッ
チングする。そして、常法に従いエッチング後最上層の
レジストパターンをアッシングしウェットの剥離工程を
行い、洗浄する。
ＣＶＤＳｉＯ2 膜４とポリシリコン膜３およびパッド酸
化膜２のドライエッチングを行ない開孔部６を形成す
る。酸化膜はＣＦ4 とＣＨＦ3 混合ガス系を用い、ポリ
シリコン膜はＣ１2 もしくはＨＢｒガス系を用いてエッ
チングする。そして、常法に従いエッチング後最上層の
レジストパターンをアッシングしウェットの剥離工程を
行い、洗浄する。
【００１２】次に、高密度プラズマが得られるＥＣＲエ
ッチング装置を用いＳｉＯ2 膜４等をマスクにＳｉ基板
にトレンチを形成する工程を行うが、まず、エッチング
チャンバーにＳｉＣ１4 とＯ2 を導入し、イオンエネル
ギーが小さい条件でエッチングする。酸素濃度を５〜３
０％に設定する。そしてマイクロ波パワー３００〜１０
００Ｗ、基板パイアス用ＲＦパワー５〜５０Ｗでプラズ
マ放電させる。このプラズマ放電では、ＳｉＣ１4 が解
離して飽和蒸気圧が小さいＳｉＣ１X （X ＝１〜３）が
Ｓｉ基板１に吸着する。そして、酸素イオンやラジカル
と反応しＳｉＯ2 膜を堆積させる。このＳｉＯ2 膜は基
板表面に一様に形成されるが、ＳｉＣ１4 から解離した
Ｃ１イオン等により垂直方向にアタックを受けてエッチ
ングされるため、水平部の量は小さくＳｉＯ2 膜４等か
らなるマスクの側壁にＳｉＯ2 からなるサイドウオール
７を０．０５μｍ程度の厚さに形成しこの第１ステップ
を終了する。
ッチング装置を用いＳｉＯ2 膜４等をマスクにＳｉ基板
にトレンチを形成する工程を行うが、まず、エッチング
チャンバーにＳｉＣ１4 とＯ2 を導入し、イオンエネル
ギーが小さい条件でエッチングする。酸素濃度を５〜３
０％に設定する。そしてマイクロ波パワー３００〜１０
００Ｗ、基板パイアス用ＲＦパワー５〜５０Ｗでプラズ
マ放電させる。このプラズマ放電では、ＳｉＣ１4 が解
離して飽和蒸気圧が小さいＳｉＣ１X （X ＝１〜３）が
Ｓｉ基板１に吸着する。そして、酸素イオンやラジカル
と反応しＳｉＯ2 膜を堆積させる。このＳｉＯ2 膜は基
板表面に一様に形成されるが、ＳｉＣ１4 から解離した
Ｃ１イオン等により垂直方向にアタックを受けてエッチ
ングされるため、水平部の量は小さくＳｉＯ2 膜４等か
らなるマスクの側壁にＳｉＯ2 からなるサイドウオール
７を０．０５μｍ程度の厚さに形成しこの第１ステップ
を終了する。
【００１３】すなわち、基板表面はＳｉＯ2 膜の堆積と
エッチングが相殺され膜２，３，４の開孔部６の側壁に
は、ＳｉＯ2 のサイドウオール７が形成され、図１
（ｂ）の状態となる。
エッチングが相殺され膜２，３，４の開孔部６の側壁に
は、ＳｉＯ2 のサイドウオール７が形成され、図１
（ｂ）の状態となる。
【００１４】次に、ＳｉＣｌ4 を止めＣｌ2 を導入す
る。酸素流量比を５〜２０のＣｌ2 と酸素の混合ガス系
を用い、ＲＦバイアスパワー５０〜１５０Ｗのイオンエ
ネルギーが高い条件でＳｉ基板１をエッチングする。こ
の条件では、第１ステップで形成されたＳｉＯ2 からな
るサイドウオール７がスパッタされながらエッチングが
進行する。このためエッチング初期には、トレンチ形成
領域の中央部のみがエッチングされる。そして、サイド
ウオール７がスパッタされて膜厚が減るにしたがい、エ
ッチングされる領域が横に広がる。このＳｉＯ2 からな
るサイドウオール７は熱酸化によるＳｉＯ2 膜やＣＶＤ
ＳｉＯ2 膜と比べてスパッタ速度が５倍以上大きいた
め、極端に大きいイオンエネルギーでエッチングしない
限りＳｉＯ2膜４のエッチングマスクとの選択比は十分
に確保できる。この様にして最終的に肩部に丸みを持っ
たテーバーを有するトレンチ８が形成されて図１（ｃ）
の状態となる。
る。酸素流量比を５〜２０のＣｌ2 と酸素の混合ガス系
を用い、ＲＦバイアスパワー５０〜１５０Ｗのイオンエ
ネルギーが高い条件でＳｉ基板１をエッチングする。こ
の条件では、第１ステップで形成されたＳｉＯ2 からな
るサイドウオール７がスパッタされながらエッチングが
進行する。このためエッチング初期には、トレンチ形成
領域の中央部のみがエッチングされる。そして、サイド
ウオール７がスパッタされて膜厚が減るにしたがい、エ
ッチングされる領域が横に広がる。このＳｉＯ2 からな
るサイドウオール７は熱酸化によるＳｉＯ2 膜やＣＶＤ
ＳｉＯ2 膜と比べてスパッタ速度が５倍以上大きいた
め、極端に大きいイオンエネルギーでエッチングしない
限りＳｉＯ2膜４のエッチングマスクとの選択比は十分
に確保できる。この様にして最終的に肩部に丸みを持っ
たテーバーを有するトレンチ８が形成されて図１（ｃ）
の状態となる。
【００１５】尚、上記実施例ではＥＣＲエッチング装置
を用いる場合について説明したが、平行平板ＲＩＥ、マ
グネトロンＲＩＥやヘリコン等のプラズマを発生させる
装置でも同様にドライエッチングできる。またＳｉ基板
のエッチングはＣｌ2 ガス系を用いて行ったが、ＨＢ
ｒ，ＳｉＣｌ4 とＯ2 との混合ガスまたはＣｌ2 とＯ2
の混合ガス等の異方性のエッチング特性が得られるガス
系であれば良い。
を用いる場合について説明したが、平行平板ＲＩＥ、マ
グネトロンＲＩＥやヘリコン等のプラズマを発生させる
装置でも同様にドライエッチングできる。またＳｉ基板
のエッチングはＣｌ2 ガス系を用いて行ったが、ＨＢ
ｒ，ＳｉＣｌ4 とＯ2 との混合ガスまたはＣｌ2 とＯ2
の混合ガス等の異方性のエッチング特性が得られるガス
系であれば良い。
【００１６】第２の実施例としては、トレンチ形成用の
マスクとして主に窒化膜とＳｉＯ2膜を用いる。すなわ
ち図１（ａ）においてポリシリコン膜３の代りに窒化シ
リコン膜を用いる。この窒化シリコン膜もトレンチをＳ
ｉＯ2 膜で埋めた場合のＳｉＯ2 膜のエッチバックの時
のストッパとして用いることができる。特にＳｉＯ2膜
をＨＦ系溶液でエッチバックした時に有効である。
マスクとして主に窒化膜とＳｉＯ2膜を用いる。すなわ
ち図１（ａ）においてポリシリコン膜３の代りに窒化シ
リコン膜を用いる。この窒化シリコン膜もトレンチをＳ
ｉＯ2 膜で埋めた場合のＳｉＯ2 膜のエッチバックの時
のストッパとして用いることができる。特にＳｉＯ2膜
をＨＦ系溶液でエッチバックした時に有効である。
【００１７】
【発明の効果】以上説明したように本発明は、同一装置
内で絶縁膜等からなるマスクの側壁にサイドウオールを
形成し、このサイドウオールとシリコン基板とを同時に
エッチングすることにより、最小分離幅以下のレジスト
パターンを用いることなく、低コストで肩部に丸いテー
パーを有する素子分離用のトレンチを容易に形成できる
という効果がある。
内で絶縁膜等からなるマスクの側壁にサイドウオールを
形成し、このサイドウオールとシリコン基板とを同時に
エッチングすることにより、最小分離幅以下のレジスト
パターンを用いることなく、低コストで肩部に丸いテー
パーを有する素子分離用のトレンチを容易に形成できる
という効果がある。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
【図３】従来の半導体装置の他の製造方法を説明するた
めの半導体チップの断面図。
めの半導体チップの断面図。
１，１１ Ｓｉ基板 ２ パッド酸化膜 ３ ポリシリコン膜 ４ ＳｉＯ2 膜 ５ レジストパターン ６ 開孔部 ７ サイドウオール ８，８Ａ トレンチ １２ 熱酸化膜 １３ 窒化膜 １４ ＣＶＤ酸化膜 ２１ 半導体基板 ２２ 溝 ２３ 耐酸化性膜 ２４ 酸化膜
Claims (7)
- 【請求項１】 シリコン基板上に絶縁膜または順次形成
された半導体膜と酸化シリコン膜を含む多層膜を形成し
たのちパターニングしてマスクを形成する工程と、垂直
方向のエッチングと絶縁物との堆積とを同時に行ない前
記マスクの側壁に絶縁物からなるサイドウオールを形成
する工程と、前記サイドウオールと前記シリコン基板を
同時にエッチングし前記シリコン基板にテーパーを有す
るトレンチを形成する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項２】 マスクを形成する絶縁膜は順次形成され
た窒化シリコン膜と酸化シリコン膜である請求項１記載
の半導体装置の製造方法。 - 【請求項３】 多層膜を構成する半導体膜はポリシリコ
ン膜またはアモルファスシリコン膜である請求項１記載
の半導体装置の製造方法。 - 【請求項４】 サイドウオールの形成とトレンチの形成
に同じプラズマ発生装置を用いる請求項１記載の半導体
装置の製造方法。 - 【請求項５】 サイドウオールの形成にＳｉＣｌ4 とＯ
2 の反応ガスを用いる請求項１記載の半導体装置の製造
方法。 - 【請求項６】 トレンチの形成に少くともハロゲン系反
応ガスを用いる請求項１記載の半導体装置の製造方法。 - 【請求項７】 ハロゲン系反応ガスはＨＢｒ，ＳｉＣｌ
4 とＯ2 との混合ガスまたはＣｌ2 とＯ2 との混合ガス
である請求項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6022977A JP2720785B2 (ja) | 1994-02-22 | 1994-02-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6022977A JP2720785B2 (ja) | 1994-02-22 | 1994-02-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07235590A JPH07235590A (ja) | 1995-09-05 |
| JP2720785B2 true JP2720785B2 (ja) | 1998-03-04 |
Family
ID=12097631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6022977A Expired - Lifetime JP2720785B2 (ja) | 1994-02-22 | 1994-02-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720785B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970051801A (ja) * | 1995-12-29 | 1997-07-29 | ||
| KR100230384B1 (ko) * | 1996-11-18 | 1999-11-15 | 윤종용 | 반도체소자의 트렌치 형성방법 |
| JPH1167890A (ja) * | 1997-08-22 | 1999-03-09 | Sharp Corp | 半導体装置の製造方法 |
| KR100437010B1 (ko) * | 1997-09-12 | 2004-07-16 | 삼성전자주식회사 | 트랜치 식각 방법 및 그를 이용한 트랜치 격리의 형성 방법 |
| KR100439105B1 (ko) * | 1997-12-31 | 2004-07-16 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 제조방법 |
| JP3540633B2 (ja) * | 1998-11-11 | 2004-07-07 | 株式会社東芝 | 半導体装置の製造方法 |
| JP5058406B2 (ja) * | 2000-10-31 | 2012-10-24 | ローム株式会社 | 半導体装置の製造方法 |
| KR100830579B1 (ko) | 2006-10-19 | 2008-05-21 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| JP5607881B2 (ja) * | 2008-12-26 | 2014-10-15 | 東京エレクトロン株式会社 | 基板処理方法 |
| JP6096438B2 (ja) * | 2012-08-27 | 2017-03-15 | 東京エレクトロン株式会社 | プラズマエッチング方法及びプラズマエッチング装置 |
| WO2020100339A1 (ja) * | 2019-06-26 | 2020-05-22 | 株式会社日立ハイテク | プラズマ処理方法 |
-
1994
- 1994-02-22 JP JP6022977A patent/JP2720785B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07235590A (ja) | 1995-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971021 |