JPH0982794A - トレンチ分離形成方法 - Google Patents
トレンチ分離形成方法Info
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- JPH0982794A JPH0982794A JP24173895A JP24173895A JPH0982794A JP H0982794 A JPH0982794 A JP H0982794A JP 24173895 A JP24173895 A JP 24173895A JP 24173895 A JP24173895 A JP 24173895A JP H0982794 A JPH0982794 A JP H0982794A
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- trench isolation
- forming
- silicon
- silicon film
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Abstract
(57)【要約】
【課題】 サイドエッチおよび熱酸化による多結晶シリ
コン膜の後退による欠陥およびゲート幅の細りのないト
レンチ分離形成方法を提供する。 【解決手段】 シリコン半導体基板１上にゲート酸化膜
２を形成し、ＣＶＤ法により多結晶シリコン膜３を堆積
する。その後、フォトリソグラフィー、ドライエッチン
グにより多結晶シリコン膜３をパターニングする。つぎ
に、Ｎ2 ガスを含んだプラズマ放電処理を行い、エッチ
ングされた多結晶シリコン膜３の側壁にシリコン窒化膜
７を形成した後、ゲート酸化膜２、シリコン半導体基板
１のエッチングを行い、トレンチ分離領域を形成する。
多結晶シリコン膜３の側壁に形成されたシリコン窒化膜
７により、サイドエッチによるシリコン膜の後退と、熱
酸化膜の形成によるシリコン膜の後退を抑制することが
できる。
コン膜の後退による欠陥およびゲート幅の細りのないト
レンチ分離形成方法を提供する。 【解決手段】 シリコン半導体基板１上にゲート酸化膜
２を形成し、ＣＶＤ法により多結晶シリコン膜３を堆積
する。その後、フォトリソグラフィー、ドライエッチン
グにより多結晶シリコン膜３をパターニングする。つぎ
に、Ｎ2 ガスを含んだプラズマ放電処理を行い、エッチ
ングされた多結晶シリコン膜３の側壁にシリコン窒化膜
７を形成した後、ゲート酸化膜２、シリコン半導体基板
１のエッチングを行い、トレンチ分離領域を形成する。
多結晶シリコン膜３の側壁に形成されたシリコン窒化膜
７により、サイドエッチによるシリコン膜の後退と、熱
酸化膜の形成によるシリコン膜の後退を抑制することが
できる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体素子のトレ
ンチ分離形成方法に関するものである。
ンチ分離形成方法に関するものである。
【０００２】
【従来の技術】半導体素子においては、近年、素子の微
細化・高集積化に伴い、半導体基板の平坦化が図れるこ
と、分離部における応力等による欠陥が生じないこと等
の理由から、従来のＬＯＣＯＳ（Local Oxidation of S
ilicon）分離に替わり、トレンチ分離が積極的に採用さ
れている。
細化・高集積化に伴い、半導体基板の平坦化が図れるこ
と、分離部における応力等による欠陥が生じないこと等
の理由から、従来のＬＯＣＯＳ（Local Oxidation of S
ilicon）分離に替わり、トレンチ分離が積極的に採用さ
れている。
【０００３】以下図面を参照しながら、従来のトレンチ
分離形成方法の一例について説明する。図３は従来のト
レンチ分離形成方法の工程断面図を示すものである。図
３において、１はシリコン半導体基板である。２はシリ
コン半導体基板１上に形成されたゲート酸化膜、３は多
結晶シリコン膜、４はＣＶＤ−ＳｉＯ2 膜、５はＣＶＤ
−ＳｉＯ2 膜４を堆積する前処理として用いる熱酸化
膜、６はゲート電極に用いられるＷＳｉ2 膜、８はフォ
トレジスト、９はソース・ドレインとなる活性領域、１
０は分離領域である。
分離形成方法の一例について説明する。図３は従来のト
レンチ分離形成方法の工程断面図を示すものである。図
３において、１はシリコン半導体基板である。２はシリ
コン半導体基板１上に形成されたゲート酸化膜、３は多
結晶シリコン膜、４はＣＶＤ−ＳｉＯ2 膜、５はＣＶＤ
−ＳｉＯ2 膜４を堆積する前処理として用いる熱酸化
膜、６はゲート電極に用いられるＷＳｉ2 膜、８はフォ
トレジスト、９はソース・ドレインとなる活性領域、１
０は分離領域である。
【０００４】以下に、工程を順を追って説明する。図３
（ａ）において、シリコン半導体基板１上にゲート酸化
膜２を形成し、ＣＶＤ法により多結晶シリコン膜３を堆
積する。その後、フォトレジスト８を用いたフォトリソ
グラフィーにより、分離領域１０をパターニングする。
図３（ｂ）において、フォトレジスト８をマスクとし
て、ドライエッチングにより多結晶シリコン膜３、ゲー
ト酸化膜２およびシリコン半導体基板１をエッチングす
る。
（ａ）において、シリコン半導体基板１上にゲート酸化
膜２を形成し、ＣＶＤ法により多結晶シリコン膜３を堆
積する。その後、フォトレジスト８を用いたフォトリソ
グラフィーにより、分離領域１０をパターニングする。
図３（ｂ）において、フォトレジスト８をマスクとし
て、ドライエッチングにより多結晶シリコン膜３、ゲー
ト酸化膜２およびシリコン半導体基板１をエッチングす
る。
【０００５】図３（ｃ）において、フォトレジスト８を
除去した後、熱酸化により、トレンチ表面、多結晶シリ
コン膜３上に熱酸化膜５を形成した後、ＣＶＤ−ＳｉＯ
2 膜４を堆積する。この時導入する熱酸化工程はプラズ
マにさらされたシリコン半導体基板１のダメージ層、も
しくは結晶欠陥を回復させるためのものである。図３
（ｄ）において、レジストエッチバック法、もしくはＣ
ＭＰ法(ChemicalMechanical Polishing) によって、Ｃ
ＶＤ−ＳｉＯ2 膜４の上部を除去し、平坦化する。
除去した後、熱酸化により、トレンチ表面、多結晶シリ
コン膜３上に熱酸化膜５を形成した後、ＣＶＤ−ＳｉＯ
2 膜４を堆積する。この時導入する熱酸化工程はプラズ
マにさらされたシリコン半導体基板１のダメージ層、も
しくは結晶欠陥を回復させるためのものである。図３
（ｄ）において、レジストエッチバック法、もしくはＣ
ＭＰ法(ChemicalMechanical Polishing) によって、Ｃ
ＶＤ−ＳｉＯ2 膜４の上部を除去し、平坦化する。
【０００６】図３（ｅ）において、ＷＳｉ2 膜６をＣＶ
Ｄ法もしくはスパッタ法により堆積し、フォトリソグラ
フィーによりパターニングを行った後、ドライエッチン
グによってゲート電極を形成するとともに、ＣＶＤ−Ｓ
ｉＯ2 膜４および熱酸化膜５が埋め込まれたトレンチ分
離部の両側にソース・ドレインとなる活性領域９を形成
する。
Ｄ法もしくはスパッタ法により堆積し、フォトリソグラ
フィーによりパターニングを行った後、ドライエッチン
グによってゲート電極を形成するとともに、ＣＶＤ−Ｓ
ｉＯ2 膜４および熱酸化膜５が埋め込まれたトレンチ分
離部の両側にソース・ドレインとなる活性領域９を形成
する。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来技術による方法では、以下のような問題点を有
していた。図４は、図３で示した方法の問題点を説明す
るための半導体素子の一部分を示す概略平面図である。 （１）一般的に、ドライエッチングにおいては、（多結
晶シリコン膜のエッチングレート）＞（シリコンのエッ
チレート）の関係があるため、シリコン半導体基板１の
トレンチエッチングを行う際に、多結晶シリコン膜３に
シリコン半導体基板１のトレンチ部より大きなサイドエ
ッチが生じ（図３（ｂ））、多結晶シリコン膜３がシリ
コン半導体基板１のトレンチ部の側壁より後退する。特
に、多結晶シリコン膜３をマスクとしてソース・ドレイ
ンとなる活性領域９を作成する場合（図３（ｅ））、多
結晶シリコン膜３が設計上符号１１で示す寸法があった
ものが、サイドエッチによって多結晶シリコン膜３が実
際には、符号１２で示す寸法しか得られなくなり、本来
分離されているはずの多結晶シリコン膜３の両側の活性
領域９が部分的につながってしまい、ソースおよびドレ
インの活性領域９がショートした状態となる（図４参
照）。
うな従来技術による方法では、以下のような問題点を有
していた。図４は、図３で示した方法の問題点を説明す
るための半導体素子の一部分を示す概略平面図である。 （１）一般的に、ドライエッチングにおいては、（多結
晶シリコン膜のエッチングレート）＞（シリコンのエッ
チレート）の関係があるため、シリコン半導体基板１の
トレンチエッチングを行う際に、多結晶シリコン膜３に
シリコン半導体基板１のトレンチ部より大きなサイドエ
ッチが生じ（図３（ｂ））、多結晶シリコン膜３がシリ
コン半導体基板１のトレンチ部の側壁より後退する。特
に、多結晶シリコン膜３をマスクとしてソース・ドレイ
ンとなる活性領域９を作成する場合（図３（ｅ））、多
結晶シリコン膜３が設計上符号１１で示す寸法があった
ものが、サイドエッチによって多結晶シリコン膜３が実
際には、符号１２で示す寸法しか得られなくなり、本来
分離されているはずの多結晶シリコン膜３の両側の活性
領域９が部分的につながってしまい、ソースおよびドレ
インの活性領域９がショートした状態となる（図４参
照）。
【０００８】（２）ＣＶＤ−ＳｉＯ2 膜４の堆積前の熱
処理において、多結晶シリコン膜３の酸化レートは、シ
リコンの酸化レートの約２倍であり、多結晶シリコン膜
３上に厚い熱酸化膜が形成され、結果的に多結晶シリコ
ン膜３がさらに後退し、活性領域９の形成前に厚い熱酸
化膜が除去されるので、上述したように活性領域９がシ
ョートした状態となる（図３（ｃ）、図４参照）。
処理において、多結晶シリコン膜３の酸化レートは、シ
リコンの酸化レートの約２倍であり、多結晶シリコン膜
３上に厚い熱酸化膜が形成され、結果的に多結晶シリコ
ン膜３がさらに後退し、活性領域９の形成前に厚い熱酸
化膜が除去されるので、上述したように活性領域９がシ
ョートした状態となる（図３（ｃ）、図４参照）。
【０００９】（３）（１）および（２）の双方の場合に
おいて、多結晶シリコン膜３が後退するため、実効的な
ゲート幅は一層細くなってしまうのである（図４参
照）。この発明は上記問題点に鑑み、シリコン膜の後退
のないトレンチ分離形成方法を提供することを目的とす
る。
おいて、多結晶シリコン膜３が後退するため、実効的な
ゲート幅は一層細くなってしまうのである（図４参
照）。この発明は上記問題点に鑑み、シリコン膜の後退
のないトレンチ分離形成方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】請求項１記載のトレンチ
分離形成方法は、シリコン半導体基板上に、酸化膜を形
成し、シリコン膜を堆積した後、分離領域のパターニン
グを行い、シリコン膜をドライエッチングする第１の工
程と、この第１の工程においてパターニングされたシリ
コン膜側壁にシリコン窒化膜を形成する第２の工程と、
酸化膜をエッチングする第３の工程と、シリコン半導体
基板をエッチングしトレンチ分離部を形成する第４の工
程とを含む。
分離形成方法は、シリコン半導体基板上に、酸化膜を形
成し、シリコン膜を堆積した後、分離領域のパターニン
グを行い、シリコン膜をドライエッチングする第１の工
程と、この第１の工程においてパターニングされたシリ
コン膜側壁にシリコン窒化膜を形成する第２の工程と、
酸化膜をエッチングする第３の工程と、シリコン半導体
基板をエッチングしトレンチ分離部を形成する第４の工
程とを含む。
【００１１】請求項２記載のトレンチ分離形成方法は、
請求項１記載のトレンチ分離形成方法において、第２の
工程におけるシリコン窒化膜の形成は、Ｎ2 もしくは窒
素原子を含んだガスから発生させた窒素ラジカルまたは
窒素イオンによりシリコン膜側壁を窒化することにより
行う。請求項３記載のトレンチ分離形成方法は、請求項
２記載のトレンチ分離形成方法において、シリコン膜側
壁の窒化は、Ｎ2 もしくは窒素原子を含んだガスを用
い、プラズマ放電処理により行うことを特徴とする。
請求項１記載のトレンチ分離形成方法において、第２の
工程におけるシリコン窒化膜の形成は、Ｎ2 もしくは窒
素原子を含んだガスから発生させた窒素ラジカルまたは
窒素イオンによりシリコン膜側壁を窒化することにより
行う。請求項３記載のトレンチ分離形成方法は、請求項
２記載のトレンチ分離形成方法において、シリコン膜側
壁の窒化は、Ｎ2 もしくは窒素原子を含んだガスを用
い、プラズマ放電処理により行うことを特徴とする。
【００１２】請求項４記載のトレンチ分離形成方法は、
請求項２記載のトレンチ分離形成方法において、シリコ
ン膜側壁の窒化は、Ｎ2 もしくは窒素原子を含んだガス
を用い、ガスに紫外線もしくは電離放射線を照射するこ
とにより発生する窒素ラジカルまたは窒素イオンにより
行うことを特徴とする。請求項１ないし請求項４記載の
構成によって、サイドエッチによるシリコン膜の後退
と、熱酸化膜の形成によるシリコン膜の後退を抑制し、
活性領域でのショート欠陥を解消する。またシリコン膜
の後退によるゲート幅の細りも解消する。
請求項２記載のトレンチ分離形成方法において、シリコ
ン膜側壁の窒化は、Ｎ2 もしくは窒素原子を含んだガス
を用い、ガスに紫外線もしくは電離放射線を照射するこ
とにより発生する窒素ラジカルまたは窒素イオンにより
行うことを特徴とする。請求項１ないし請求項４記載の
構成によって、サイドエッチによるシリコン膜の後退
と、熱酸化膜の形成によるシリコン膜の後退を抑制し、
活性領域でのショート欠陥を解消する。またシリコン膜
の後退によるゲート幅の細りも解消する。
【００１３】請求項５記載のトレンチ分離形成方法は、
シリコン半導体基板上に、酸化膜を形成し、シリコン膜
を堆積した後、分離領域のパターニングを行い、シリコ
ン膜、酸化膜、シリコン半導体基板を連続してドライエ
ッチングすることにより、トレンチ分離領域を形成する
第１の工程と、この第１の工程において形成されたシリ
コン膜表面およびトレンチ分離部表面にシリコン窒化膜
を形成する第２の工程とを含む。
シリコン半導体基板上に、酸化膜を形成し、シリコン膜
を堆積した後、分離領域のパターニングを行い、シリコ
ン膜、酸化膜、シリコン半導体基板を連続してドライエ
ッチングすることにより、トレンチ分離領域を形成する
第１の工程と、この第１の工程において形成されたシリ
コン膜表面およびトレンチ分離部表面にシリコン窒化膜
を形成する第２の工程とを含む。
【００１４】請求項６記載のトレンチ分離形成方法は、
請求項５記載のトレンチ分離形成方法において、第２の
工程におけるシリコン窒化膜の形成は、Ｎ2 もしくは窒
素原子を含んだガスを用いたプラズマ放電処理により行
うことを特徴とする。請求項７記載のトレンチ分離形成
方法は、請求項５記載のトレンチ分離形成方法におい
て、第２の工程におけるシリコン窒化膜の形成は、Ｎ2
もしくは窒素原子を含んだガスを用い、紫外線照射処理
もしくは電離放射線照射処理により行うことを特徴とす
る。
請求項５記載のトレンチ分離形成方法において、第２の
工程におけるシリコン窒化膜の形成は、Ｎ2 もしくは窒
素原子を含んだガスを用いたプラズマ放電処理により行
うことを特徴とする。請求項７記載のトレンチ分離形成
方法は、請求項５記載のトレンチ分離形成方法におい
て、第２の工程におけるシリコン窒化膜の形成は、Ｎ2
もしくは窒素原子を含んだガスを用い、紫外線照射処理
もしくは電離放射線照射処理により行うことを特徴とす
る。
【００１５】請求項８記載のトレンチ分離形成方法は、
請求項５記載のトレンチ分離形成方法において、第２の
工程におけるシリコン窒化膜の形成は、Ｎ2 もしくは窒
素原子を含んだガスを用いたＣＶＤ法またはＰＶＤ法に
より行うことを特徴とする。請求項５ないし請求項８記
載の構成によって、熱酸化膜の形成によるシリコン膜の
後退を抑制し、活性領域でのショート欠陥を解消する。
また、シリコン膜の後退によるゲート幅の細りも解消す
る。
請求項５記載のトレンチ分離形成方法において、第２の
工程におけるシリコン窒化膜の形成は、Ｎ2 もしくは窒
素原子を含んだガスを用いたＣＶＤ法またはＰＶＤ法に
より行うことを特徴とする。請求項５ないし請求項８記
載の構成によって、熱酸化膜の形成によるシリコン膜の
後退を抑制し、活性領域でのショート欠陥を解消する。
また、シリコン膜の後退によるゲート幅の細りも解消す
る。
【００１６】
【発明の実施の形態】以下この発明のトレンチ分離形成
方法の実施の形態について、図面を参照しながら説明す
る。 （第１の実施の形態）図１はこの発明のトレンチ分離形
成方法の第１の実施の形態における工程断面図である。
図１において、１はシリコン半導体基板である。２はシ
リコン半導体基板１上に形成されたゲート酸化膜、３は
多結晶シリコン膜、７はシリコン窒化膜、８はレジス
ト、１０は分離領域、１３はトレンチ領域である。
方法の実施の形態について、図面を参照しながら説明す
る。 （第１の実施の形態）図１はこの発明のトレンチ分離形
成方法の第１の実施の形態における工程断面図である。
図１において、１はシリコン半導体基板である。２はシ
リコン半導体基板１上に形成されたゲート酸化膜、３は
多結晶シリコン膜、７はシリコン窒化膜、８はレジス
ト、１０は分離領域、１３はトレンチ領域である。
【００１７】図１（ａ）において、シリコン半導体基板
１上にゲート酸化膜２（酸化膜厚１０ｎｍ）を形成し、
ＣＶＤ法により多結晶シリコン膜３を堆積する。その
後、フォトレジスト８によるフォトリソグラフィーによ
り、分離領域１０をパターニングする。図１（ｂ）にお
いて、フォトレジスト８をマスクとして、ドライエッチ
ングにより多結晶シリコン膜３をエッチングする。
１上にゲート酸化膜２（酸化膜厚１０ｎｍ）を形成し、
ＣＶＤ法により多結晶シリコン膜３を堆積する。その
後、フォトレジスト８によるフォトリソグラフィーによ
り、分離領域１０をパターニングする。図１（ｂ）にお
いて、フォトレジスト８をマスクとして、ドライエッチ
ングにより多結晶シリコン膜３をエッチングする。
【００１８】図１（ｃ）において、Ｎ2 ガスを用いてプ
ラズマ放電処理を行い、エッチングされた多結晶シリコ
ン膜３の側壁にシリコン窒化膜７を形成する。図１
（ｄ）において、ゲート酸化膜２、シリコン半導体基板
１のエッチングを行い、トレンチ領域１３を形成する。
以降、従来例と同様にして、レジスト８を除去し、さら
にトレンチ表面、多結晶シリコン膜３上に熱酸化膜を形
成した後、ＣＶＤ−ＳｉＯ2 膜を堆積する。さらに、エ
ッチバック法もしくはＣＭＰ法によってＣＶＤ−ＳｉＯ
2 膜の上部を除去し、平坦化する。さらに、ＷＳｉ2 膜
を堆積し、フォトリソグラフィーによりパターニングを
行った後、ドライエッチングによってゲート電極を形成
するとともに、ＣＶＤ−ＳｉＯ2 膜および熱酸化膜が埋
め込まれたトレンチ分離部の両側にソース・ドレインと
なる活性領域を形成する。
ラズマ放電処理を行い、エッチングされた多結晶シリコ
ン膜３の側壁にシリコン窒化膜７を形成する。図１
（ｄ）において、ゲート酸化膜２、シリコン半導体基板
１のエッチングを行い、トレンチ領域１３を形成する。
以降、従来例と同様にして、レジスト８を除去し、さら
にトレンチ表面、多結晶シリコン膜３上に熱酸化膜を形
成した後、ＣＶＤ−ＳｉＯ2 膜を堆積する。さらに、エ
ッチバック法もしくはＣＭＰ法によってＣＶＤ−ＳｉＯ
2 膜の上部を除去し、平坦化する。さらに、ＷＳｉ2 膜
を堆積し、フォトリソグラフィーによりパターニングを
行った後、ドライエッチングによってゲート電極を形成
するとともに、ＣＶＤ−ＳｉＯ2 膜および熱酸化膜が埋
め込まれたトレンチ分離部の両側にソース・ドレインと
なる活性領域を形成する。
【００１９】以上のように構成されたトレンチ分離形成
方法においては、Ｎ2 プラズマ処理により多結晶シリコ
ン膜３の側壁にシリコン窒化膜７が形成され、続いてゲ
ート酸化膜２、シリコン半導体基板１のエッチングを行
うが、ＳＦ6 等のフッ素系ガスをエッチングガスとして
使用した場合、一般に、エッチレートは、シリコンの方
がシリコン窒化膜より大きい。
方法においては、Ｎ2 プラズマ処理により多結晶シリコ
ン膜３の側壁にシリコン窒化膜７が形成され、続いてゲ
ート酸化膜２、シリコン半導体基板１のエッチングを行
うが、ＳＦ6 等のフッ素系ガスをエッチングガスとして
使用した場合、一般に、エッチレートは、シリコンの方
がシリコン窒化膜より大きい。
【００２０】ここで、シリコン半導体基板１のエッチン
グ条件において、上記３つの膜（多結晶シリコン膜、シ
リコン、シリコン窒化膜）のエッチレートは、多結晶シ
リコン＞シリコン＞シリコン窒化膜の順になる。上記エ
ッチング条件を適用することにより、シリコン窒化膜７
におおわれた多結晶シリコン膜３のサイドエッチは保護
され、 （シリコントレンチ部のサイドエッチ量）≧（多結晶シ
リコン膜部のサイドエッチ量） になる。
グ条件において、上記３つの膜（多結晶シリコン膜、シ
リコン、シリコン窒化膜）のエッチレートは、多結晶シ
リコン＞シリコン＞シリコン窒化膜の順になる。上記エ
ッチング条件を適用することにより、シリコン窒化膜７
におおわれた多結晶シリコン膜３のサイドエッチは保護
され、 （シリコントレンチ部のサイドエッチ量）≧（多結晶シ
リコン膜部のサイドエッチ量） になる。
【００２１】これによって、多結晶シリコン膜部のサイ
ドエッチ量が抑制され、多結晶シリコン膜領域が後退し
て、活性領域がショートしたりゲート幅が狭くなること
を抑制することができる。なお、この実施の形態では、
Ｎ2 ガスを用いてプラズマ放電処理を行い、多結晶シリ
コン膜の窒化を行ったが、Ｎ2 を含んだガス、もしくは
窒素原子を含んだガスによるプラズマ放電によってシリ
コン窒化膜を形成する方法においても同様の効果が得ら
れる。また、Ｎ2 もしくは窒素原子を含んだガスに紫外
線照射処理もしくは電離放射線照射処理を行うことによ
って生じる窒素ラジカルまたは窒素イオンにより多結晶
シリコン膜の窒化を行うことが可能であり、上記と同様
の効果が得られる。
ドエッチ量が抑制され、多結晶シリコン膜領域が後退し
て、活性領域がショートしたりゲート幅が狭くなること
を抑制することができる。なお、この実施の形態では、
Ｎ2 ガスを用いてプラズマ放電処理を行い、多結晶シリ
コン膜の窒化を行ったが、Ｎ2 を含んだガス、もしくは
窒素原子を含んだガスによるプラズマ放電によってシリ
コン窒化膜を形成する方法においても同様の効果が得ら
れる。また、Ｎ2 もしくは窒素原子を含んだガスに紫外
線照射処理もしくは電離放射線照射処理を行うことによ
って生じる窒素ラジカルまたは窒素イオンにより多結晶
シリコン膜の窒化を行うことが可能であり、上記と同様
の効果が得られる。
【００２２】（第２の実施の形態）この発明の第２の実
施の形態について図面を参照しながら説明する。図２は
この発明のトレンチ分離形成方法の第２の実施の形態で
ある工程断面図である。図２において、１はシリコン半
導体基板である。２はシリコン半導体基板１上に形成さ
れたゲート酸化膜、３は多結晶シリコン膜、４はＣＶＤ
−ＳｉＯ 2 膜、６はゲート電極に用いられるＷＳｉ
2 膜、７はシリコン窒化膜、８はフォトレジスト、９は
ソース・ドレインとなる活性領域、１０は分離領域、１
３はトレンチ領域である。
施の形態について図面を参照しながら説明する。図２は
この発明のトレンチ分離形成方法の第２の実施の形態で
ある工程断面図である。図２において、１はシリコン半
導体基板である。２はシリコン半導体基板１上に形成さ
れたゲート酸化膜、３は多結晶シリコン膜、４はＣＶＤ
−ＳｉＯ 2 膜、６はゲート電極に用いられるＷＳｉ
2 膜、７はシリコン窒化膜、８はフォトレジスト、９は
ソース・ドレインとなる活性領域、１０は分離領域、１
３はトレンチ領域である。
【００２３】図２（ａ）において、シリコン半導体基板
１上にゲート酸化膜２（酸化膜厚１０ｎｍ）を形成し、
ＣＶＤ法により多結晶シリコン膜３を堆積する。その
後、フォトリソグラフィーにより、分離領域１０をパタ
ーニングする。図２（ｂ）において、ドライエッチング
により多結晶シリコン膜３、ゲート酸化膜２、シリコン
半導体基板１のエッチングを行い、トレンチ領域１３を
形成する。
１上にゲート酸化膜２（酸化膜厚１０ｎｍ）を形成し、
ＣＶＤ法により多結晶シリコン膜３を堆積する。その
後、フォトリソグラフィーにより、分離領域１０をパタ
ーニングする。図２（ｂ）において、ドライエッチング
により多結晶シリコン膜３、ゲート酸化膜２、シリコン
半導体基板１のエッチングを行い、トレンチ領域１３を
形成する。
【００２４】図２（ｃ）において、フォトレジスト８を
除去した後、Ｎ2 ガスを用いたプラズマ放電処理を行
い、エッチングされた多結晶シリコン膜３、シリコン半
導体基板１のトレンチ表面にシリコン窒化膜７を形成す
る。図２（ｄ）において、ＣＶＤ−ＳｉＯ2 膜４を堆積
する。図２（ｅ）において、レジストエッチバック法、
もしくはＣＭＰ法によって、ＣＶＤ−ＳｉＯ2 膜４を除
去し、基板を平坦化する。
除去した後、Ｎ2 ガスを用いたプラズマ放電処理を行
い、エッチングされた多結晶シリコン膜３、シリコン半
導体基板１のトレンチ表面にシリコン窒化膜７を形成す
る。図２（ｄ）において、ＣＶＤ−ＳｉＯ2 膜４を堆積
する。図２（ｅ）において、レジストエッチバック法、
もしくはＣＭＰ法によって、ＣＶＤ−ＳｉＯ2 膜４を除
去し、基板を平坦化する。
【００２５】図２（ｆ）において、ＷＳｉ2 膜６をＣＶ
Ｄ法もしくはスパッタ法により堆積し、フォトリソグラ
フィー方法およびドライエッチング方法によってゲート
電極を形成するとともに、ＣＶＤ−ＳｉＯ2 膜４および
シリコン窒化膜７が埋め込まれたトレンチ分離部の両側
にソース・ドレインとなる活性領域９を形成する。この
実施の形態においては、トレンチエッチングを行った
後、Ｎ2 ガスを用いたプラズマ放電処理を行い、多結晶
シリコン膜３、Ｓｉ基板１のトレンチ表面にシリコン窒
化膜７を形成する。シリコン半導体基板１をＮ2 プラズ
マにより処理することにより、シリコン半導体基板１の
トレンチ形成エッチング時に生じたシリコンのダメージ
層は回復し、表面にシリコン窒化膜７が形成される。そ
のため、ダメージ回復のために導入している熱酸化を省
略することができる。熱酸化を省略することにより、多
結晶シリコン膜とＳｉの酸化レートの差による多結晶シ
リコン膜領域の後退が回避される。すなわち、酸化レー
トの早い多結晶シリコン膜３は、シリコン窒化膜７によ
って酸化されるのを防ぎ、多結晶シリコン膜３が酸化に
より後退するという問題を抑制することができ、活性領
域がショートしたりゲート幅が狭くなることを抑制する
ことができる。
Ｄ法もしくはスパッタ法により堆積し、フォトリソグラ
フィー方法およびドライエッチング方法によってゲート
電極を形成するとともに、ＣＶＤ−ＳｉＯ2 膜４および
シリコン窒化膜７が埋め込まれたトレンチ分離部の両側
にソース・ドレインとなる活性領域９を形成する。この
実施の形態においては、トレンチエッチングを行った
後、Ｎ2 ガスを用いたプラズマ放電処理を行い、多結晶
シリコン膜３、Ｓｉ基板１のトレンチ表面にシリコン窒
化膜７を形成する。シリコン半導体基板１をＮ2 プラズ
マにより処理することにより、シリコン半導体基板１の
トレンチ形成エッチング時に生じたシリコンのダメージ
層は回復し、表面にシリコン窒化膜７が形成される。そ
のため、ダメージ回復のために導入している熱酸化を省
略することができる。熱酸化を省略することにより、多
結晶シリコン膜とＳｉの酸化レートの差による多結晶シ
リコン膜領域の後退が回避される。すなわち、酸化レー
トの早い多結晶シリコン膜３は、シリコン窒化膜７によ
って酸化されるのを防ぎ、多結晶シリコン膜３が酸化に
より後退するという問題を抑制することができ、活性領
域がショートしたりゲート幅が狭くなることを抑制する
ことができる。
【００２６】なお、この実施の形態では、Ｎ2 ガスを用
いてプラズマ放電処理を行い、多結晶シリコン膜の窒化
を行ったが、Ｎ2 を含んだガス、もしくは窒素原子を含
んだガスによるプラズマ放電によってシリコン窒化膜を
形成する方法においても同様の効果が得られる。また、
Ｎ2 もしくは窒素原子を含んだガスを紫外線照射処理も
しくは電離放射線照射処理を行うことによって生じる窒
素ラジカルまたは窒素イオンにより多結晶シリコン膜の
窒化を行うことが可能であり、同様の効果が得られる。
いてプラズマ放電処理を行い、多結晶シリコン膜の窒化
を行ったが、Ｎ2 を含んだガス、もしくは窒素原子を含
んだガスによるプラズマ放電によってシリコン窒化膜を
形成する方法においても同様の効果が得られる。また、
Ｎ2 もしくは窒素原子を含んだガスを紫外線照射処理も
しくは電離放射線照射処理を行うことによって生じる窒
素ラジカルまたは窒素イオンにより多結晶シリコン膜の
窒化を行うことが可能であり、同様の効果が得られる。
【００２７】さらに、シリコン窒化膜の形成において、
Ｎ2 もしくは窒素原子を含んだガスを用いたＣＶＤ法も
しくはＰＶＤ法を用いても同様の効果を得ることが可能
である。また、第１、第２の実施の形態の双方におい
て、シリコン半導体基板１上にゲート酸化膜２、多結晶
シリコン膜３を堆積させたが、ゲート酸化膜、多結晶シ
リコン膜は限定事項ではない。
Ｎ2 もしくは窒素原子を含んだガスを用いたＣＶＤ法も
しくはＰＶＤ法を用いても同様の効果を得ることが可能
である。また、第１、第２の実施の形態の双方におい
て、シリコン半導体基板１上にゲート酸化膜２、多結晶
シリコン膜３を堆積させたが、ゲート酸化膜、多結晶シ
リコン膜は限定事項ではない。
【００２８】
【発明の効果】この発明によれば、トレンチ分離領域よ
りもシリコン膜が後退することにより活性領域でショー
トする問題およびゲート幅が目標寸法より細くなるとい
う問題を解消することができる。
りもシリコン膜が後退することにより活性領域でショー
トする問題およびゲート幅が目標寸法より細くなるとい
う問題を解消することができる。
【図１】この発明のトレンチ分離形成法の第１の実施の
形態の工程断面図である。
形態の工程断面図である。
【図２】この発明のトレンチ分離形成法の第２の実施の
形態の工程断面図である。
形態の工程断面図である。
【図３】従来のトレンチ分離形成法の工程断面図であ
る。
る。
【図４】従来のトレンチ分離におけるゲート電極に用い
る多結晶シリコン膜の後退およびそれによって生じる活
性領域でのショートを説明する概略図である。
る多結晶シリコン膜の後退およびそれによって生じる活
性領域でのショートを説明する概略図である。
１ シリコン半導体基板 ２ ゲート酸化膜 ３ 多結晶シリコン膜 ４ ＣＶＤ−ＳｉＯ2 膜 ５ 熱酸化膜 ６ ＷＳｉ2 膜 ７ シリコン窒化膜 ８ フォトレジスト ９ 活性領域 １０ 分離領域 １１ 多結晶シリコン膜が後退する前のゲート幅 １２ 多結晶シリコン膜が後退した後のゲート幅
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関口 満 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (8)
- 【請求項１】 シリコン半導体基板上に、酸化膜を形成
し、シリコン膜を堆積した後、分離領域のパターニング
を行い、前記シリコン膜をドライエッチングする第１の
工程と、この第１の工程においてパターニングされたシ
リコン膜側壁にシリコン窒化膜を形成する第２の工程
と、前記酸化膜をエッチングする第３の工程と、前記シ
リコン半導体基板をエッチングしトレンチ分離部を形成
する第４の工程とを含むトレンチ分離形成方法。 - 【請求項２】 請求項１記載のトレンチ分離形成方法に
おいて、第２の工程におけるシリコン窒化膜の形成は、
Ｎ2 もしくは窒素原子を含んだガスから発生させた窒素
ラジカルまたは窒素イオンによりシリコン膜側壁を窒化
することにより行うトレンチ分離形成方法。 - 【請求項３】 請求項２記載のトレンチ分離形成方法に
おいて、シリコン膜側壁の窒化は、Ｎ2 もしくは窒素原
子を含んだガスを用い、プラズマ放電処理により行うこ
とを特徴とするトレンチ分離形成方法。 - 【請求項４】 請求項２記載のトレンチ分離形成方法に
おいて、シリコン膜側壁の窒化は、Ｎ2 もしくは窒素原
子を含んだガスを用い、前記ガスに紫外線もしくは電離
放射線を照射することにより発生する窒素ラジカルまた
は窒素イオンにより行うことを特徴とするトレンチ分離
形成方法。 - 【請求項５】 シリコン半導体基板上に、酸化膜を形成
し、シリコン膜を堆積した後、分離領域のパターニング
を行い、前記シリコン膜、前記酸化膜、前記シリコン半
導体基板を連続してドライエッチングすることにより、
トレンチ分離領域を形成する第１の工程と、この第１の
工程において形成されたシリコン膜表面およびトレンチ
分離部表面にシリコン窒化膜を形成する第２の工程とを
含むトレンチ分離形成方法。 - 【請求項６】 請求項５記載のトレンチ分離形成方法に
おいて、第２の工程におけるシリコン窒化膜の形成は、
Ｎ2 もしくは窒素原子を含んだガスを用い、プラズマ放
電処理により行うことを特徴とするトレンチ分離形成方
法。 - 【請求項７】 請求項５記載のトレンチ分離形成方法に
おいて、第２の工程におけるシリコン窒化膜の形成は、
Ｎ2 もしくは窒素原子を含んだガスを用い、紫外線照射
処理もしくは電離放射線照射処理により行うことを特徴
とするトレンチ分離形成方法。 - 【請求項８】 請求項５記載のトレンチ分離形成方法に
おいて、第２の工程におけるシリコン窒化膜の形成は、
Ｎ2 もしくは窒素原子を含んだガスを用い、ＣＶＤ法ま
たはＰＶＤ法により行うことを特徴とするトレンチ分離
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24173895A JPH0982794A (ja) | 1995-09-20 | 1995-09-20 | トレンチ分離形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24173895A JPH0982794A (ja) | 1995-09-20 | 1995-09-20 | トレンチ分離形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982794A true JPH0982794A (ja) | 1997-03-28 |
Family
ID=17078813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24173895A Pending JPH0982794A (ja) | 1995-09-20 | 1995-09-20 | トレンチ分離形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982794A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001144170A (ja) * | 1999-11-11 | 2001-05-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100324339B1 (ko) * | 2000-02-29 | 2002-03-13 | 박종섭 | 반도체 소자의 제조 방법 |
| KR100442852B1 (ko) * | 1997-09-12 | 2004-09-18 | 삼성전자주식회사 | 트렌치 소자분리 영역 형성방법 |
| KR100446285B1 (ko) * | 1997-10-22 | 2004-11-16 | 삼성전자주식회사 | 라운드 모양의 상부 코너를 가지는 트렌치 소자분리영역 형성방법 |
-
1995
- 1995-09-20 JP JP24173895A patent/JPH0982794A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442852B1 (ko) * | 1997-09-12 | 2004-09-18 | 삼성전자주식회사 | 트렌치 소자분리 영역 형성방법 |
| KR100446285B1 (ko) * | 1997-10-22 | 2004-11-16 | 삼성전자주식회사 | 라운드 모양의 상부 코너를 가지는 트렌치 소자분리영역 형성방법 |
| JP2001144170A (ja) * | 1999-11-11 | 2001-05-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6333232B1 (en) | 1999-11-11 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6495424B2 (en) | 1999-11-11 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| DE10051600C2 (de) * | 1999-11-11 | 2003-05-08 | Mitsubishi Electric Corp | Verfahren zur Herstellung einer Halbleitervorrichtung mit Grabenisolationsbereichen und Halbleitervorrichtung mit einer Elementisolationsstruktur |
| KR100324339B1 (ko) * | 2000-02-29 | 2002-03-13 | 박종섭 | 반도체 소자의 제조 방법 |
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