KR100332517B1 - 에칭 방법 및 에칭 마스크 - Google Patents

에칭 방법 및 에칭 마스크 Download PDF

Info

Publication number
KR100332517B1
KR100332517B1 KR1020000022761A KR20000022761A KR100332517B1 KR 100332517 B1 KR100332517 B1 KR 100332517B1 KR 1020000022761 A KR1020000022761 A KR 1020000022761A KR 20000022761 A KR20000022761 A KR 20000022761A KR 100332517 B1 KR100332517 B1 KR 100332517B1
Authority
KR
South Korea
Prior art keywords
etching
film
tisin
hard mask
mask
Prior art date
Application number
KR1020000022761A
Other languages
English (en)
Other versions
KR20010020792A (ko
Inventor
가시하라게이이찌로
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR20010020792A publication Critical patent/KR20010020792A/ko
Application granted granted Critical
Publication of KR100332517B1 publication Critical patent/KR100332517B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

전극 재료에 대하여 밀착성이 높고 또한 전극 재료에 대하여 에칭 선택비가 높고 더구나 형성 및 제거의 공정이 복잡하지 않은 재료를 하드 마스크에 이용한 에칭 방법을 실현한다.
하드 마스크에 TiSiN(규화 질화 티탄)막 또는 TiSiN막과 TiSi막과의 적층막을 이용한다. TiSiN막(1a)은 금속(2)으로의 밀착성이 좋으며 더구나 금속에 대한 에칭 선택성이 높은 재료이며 또한 TiSi는 TiSiN보다도 더 금속에 대한 에칭 선택성이 높은 재료이므로, 이들 재료를 에칭 마스크로 하여 이용함으로써, 종래 하드 마스크로서 채용되어 있던 SiO2막 등이 갖는 문제점을 해소할 수 있다. 또한, 배리어 메탈층(3)에도 TiSiN막을 채용하면, 하드 마스크와 배리어 메탈층의 형성 및 제거의 공정에서 프로세스를 신속하게 진행시킬 수 있다.

Description

에칭 방법 및 에칭 마스크{ETCHING METHOD AND ETCHING MASK}
본 발명은 반도체 장치 등을 제조할 때 이용되는 에칭 방법 및 그 에칭 방법에 이용되는 에칭 마스크에 관한 것이다.
도 12는 BST(티탄산 바륨 스트론튬) 등의 고유전율 재료를 유전체층으로 하여 이용한 캐패시터를 구비하는 DRAM을 나타내는 단면도이다. 이 DRAM은 반도체기판(13) 상에 형성된 MISFET(18)와 캐패시터(19)로 구성되고 있다. 반도체 기판(13)의 내부에는 소자 분리 영역(14) 및 활성 영역(15)이 형성되며 반도체 기판(13)의 표면에는 MIS 게이트(16), 컨택트 플러그(4), 비트선(17) 및 층간 절연막(5)이 형성되어 있다. MISFET(18)는 1개의 MIS 게이트(16)와 그 바로 아래의 반도체 기판(13)을 끼우는 2개의 활성 영역(15)으로 이루어지고 있다.
또한, 캐패시터(19)는 상부 전극(10)과, 고유전율 재료로 이루어지는 유전체층(9)과, 배리어 메탈층(3) 및 컨택트 플러그(4)를 통하여 활성 영역(15)에 접속된 하부 전극(2)으로 이루어지고 있다. 여기서 배리어 메탈층(3)은 컨택트 플러그(4)의 접촉에 의한 하부 전극(2)으로의 악영향[예를 들면, 컨택트 플러그(4)에 폴리실리콘을 채용하고, 하부 전극(2)에 금속막을 채용하는 경우, 금속이 폴리실리콘과 접촉하여 실리사이드화하고, 저항치가 상승하는 등의 영향]을 막는 목적으로 양자 간에 형성되어 있다. 배리어 메탈층(3)의 재료에는 예를 들면 TiN이나 TaN 등이 채용된다. 또한, 배리어 메탈층(3)의 유전체층(9)으로의 접촉을 막기 위해서 하부 전극 측벽(8)이 형성되어 있다.
또, MISFET(18)가 2개 형성되어 있는 것에 대응하여 캐패시터(19)도 2개 형성되며, 도 12에서는 비트선(17)의 양측에 하부 전극(2), 배리어 메탈층(3) 및 하부 전극 측벽(8)이 2조 배열하여 형성되고 있다. 다만, 유전체층(9) 및 상부 전극(10)은 좌우의 캐패시터(19)에서 공통이다.
또, 도 12에서는 상부 전극(10)의 상면에는 층간 절연막(11)이 형성되며 더 층간 절연막(11)의 상면에는 배선층(12)이 형성되어 있다.
고유전율 재료를 유전체층으로 하여 이용하는 캐패시터의 전극 재료로서는 예를 들면 Pt(백금) 등의 금속이 이용된다. 이러한 금속으로 이루어지는 전극은 예를 들면 드라이 에칭에 의해서 형성할 수 있다. 다만, Pt 등의 금속은 상온 부근에서는 화학 반응에 대하여 불활성이므로, 상온 부근의 에칭 조건 하에서는 화학 반응에 의한 에칭은 그다지 일어나지 않고 거의 물리적인 에칭에만 의해서 에칭 프로세스가 진행된다(이러한 에칭 프로세스를 이하에서는 스퍼터 에칭이라고 칭한다).
Pt 등의 금속에 대하여 스퍼터 에칭을 행할 때의 프로세스의 순서를, 도 12에 도시한 캐패시터(19)의 형성 과정을 예로 들어 도 13∼도 19를 이용하여 설명한다. 우선, 층간 절연막(5) 및 컨택트 플러그(4)까지가 형성되어 있는 반도체 기판(13)을 준비하고, 층간 절연막(5) 및 컨택트 플러그(4)의 표면에 배리어 메탈층 재료(3)와 하부 전극 재료(2 : Pt 등의 금속)를 이 순서로 적층하여 성막한다. 그리고, 하부 전극 재료(2)의 표면에 포토 레지스트(6)를 형성하고, 포토리소그래피 기술을 이용하여 패터닝을 행한다(도 13). 다음에, 스퍼터 에칭에 의해 하부 전극 재료(2) 중 포토 레지스트(6)에 덮어지지 않은 부분을 제거한다(도 14).
다만 스퍼터 에칭 시에는 스퍼터링에 의해서 하부 전극 재료(2)의 재퇴적이 일어나고, 그 재퇴적물이 레지스트(6)에 부착하기 쉽다. 레지스트(6)의 상면에서는 스퍼터 에칭을 받기 위해서 부착한 재퇴적물은 곧 제거되지만, 레지스트(6)의 측면에는 도 14에 도시한 바와 같이 하부 전극(2)과 연결되는 부착물(7)이 형성되게 된다.
그 후, 배리어 메탈층 재료(3)에 대해서도 포토 레지스트(6) 및 하부 전극(2)에 덮어지지 않는 부분을 제거하고(도 15), 남은 포토 레지스트(6)도 제거한다(도 16). 부착물(7)은 하부 전극(2)이 캐패시터의 전극으로서 기능하는데 장해가 되므로, 스크러버 처리를 행하여 부착물(7)을 제거한다(도 17).
그리고, 하부 전극 측벽(8)의 재료를 하부 전극(2), 배리어 메탈층(3) 및 층간 절연막(5)을 덮도록 형성하고(도 18), 스퍼터 에칭에 의해 에치백을 행한다(도 19). 이 후, 유전체층(9) 및 상부 전극(10)을 형성하면 캐패시터(19)를 형성할 수 있다.
그러나, 상기한 바와 같은 부착물(7)을 제거하였다고 해도 캐패시터의 신뢰성이 열화하고 수율이 저하할 가능성이 있었다. 스크러버 처리에서 부착물(7)이 완전하게 다 제거되지는 않고, 부착물(7)의 잔사가 예를 들면 상부 전극(10)과 하부 전극(2)을 단락하게 될 경우가 있기 때문이다. 또한, 도 17∼도 19에 도시한 바와 같이, 부착물(7)의 스크러버 처리 후에는 부착물의 흔적(7a)이 남고, 이 흔적(7a)이 돌기형이기 때문에 캐패시터 동작 시에 전계 집중을 생기게 하여 누설 전류를 야기할 가능성도 있다.
이러한 부착물(7)의 발생을 억제하기 위해서는 포토 레지스트(6)의 막두께를 가능한 한 적게 하여 측면적을 줄이도록 하면 된다. 측면적을 줄이면 재퇴적물의 포토 레지스트(6)로의 부착량이 감소하기 때문이다. 또한, 포토 레지스트(6)의 측면의 최상부 부근은 위에서부터의 스퍼터 에칭의 영향으로 재퇴적물이 부착하기 어려우므로, 막 두께가 얇아짐으로서 결과적으로 포토 레지스트(6)의 측면에 부착물이 생기기 어렵다고 할 수 있다.
그러나, 포토 레지스트(6)의 막두께를 적게 하면, 하부 전극 재료(2)를 스퍼터 에칭할 때, 포토 레지스트(6)가 에칭 마스크로서의 기능을 다하지 못하게 될 가능성이 있다. 포토 레지스트의 물리적인 강도는 높지는 않고, 도 14, 도 15에 도시한 바와 같이 스퍼터 에칭의 진행에 따라 포토 레지스트(6)도 제거되어 가므로, 막두께를 적게 하면 포토 레지스트(6)가 완전하게 제거될 가능성이 있기 때문이다. 따라서, 포토 레지스트(6)의 막두께를 적게 하는 것은 곤란하다.
그래서, 포토 레지스트가 아닌 물리적인 강도가 높은 재료를 에칭 마스크에 이용하는 것이 생각되고 있다(이하 그와 같은 에칭 마스크를 하드 마스크라고 칭한다). 이하에서는, 하드 마스크를 이용한 경우의 에칭 프로세스의 순서를, 도 12에 도시한 캐패시터(19)의 형성 과정을 예로 들어 도 20∼도 24를 이용하여 설명한다.
우선, 층간 절연막(5) 및 컨택트 플러그(4)까지가 형성되어 있는 반도체 기판(13)을 준비하고, 층간 절연막(5) 및 컨택트 플러그(4)의 표면에 배리어 메탈층(3)과 하부 전극 재료(2)와 하드 마스크 재료(1)를 이 순서로 적층하여 형성한다. 그리고, 하드 마스크 재료(1)의 표면에 포토 레지스트(6)를 형성하여, 포토리소그래피 기술을 이용하여 패터닝을 행한다(도 20). 다음에, 드라이 에칭 등에 의해 하드 마스크 재료(1) 중 포토 레지스트(6)에 덮어지지 않은 부분을 제거하고 더욱 포토 레지스트(6)도 제거한다(도 21).
그리고, 스퍼터 에칭에 의해 하부 전극 재료(2) 중 하드 마스크 재료(1)에덮어지지 않은 부분을 제거한다(도 22). 그 후, 배리어 메탈층(3)에 대해서도 하드 마스크 재료(1)에 덮어지지 않은 부분을 제거하고(도 23), 하드 마스크(1)를 제거한다(도 24).
이 후, 도 18 및 도 19의 경우와 마찬가지로 하여 하부 전극 측벽(8)을 형성한 후 유전체층(9) 및 상부 전극(10)을 형성하여 캐패시터를 형성할 수 있다.
이와 같이 하드 마스크를 이용하는 경우, 그 막두께를 적게 할 수 있으므로, 스퍼터 에칭 시에 하드 마스크(1)의 측면에 하부 전극(2)의 재퇴적물의 부착이 생기기 어렵다. 따라서, 스크러버 처리를 필요로 하지 않고 부착물의 잔사가 단락을 야기하는 것이나 캐패시터에 돌기형 흔적이 생기지 않기 때문에, 캐패시터의 신뢰성이 열화되고 수율이 저하할 가능성이 적다. 이러한 하드 마스크의 재료로서 도 25에 도시한 바와 같은 SiO2(이산화 실리콘)막(1c)이나 도 26에 도시한 바와 같은 TiN(질화 티탄)막(1d)이 이용되고 있다.
그런데, 스퍼터 에칭뿐만아니라 화학 반응에 의한 에칭을 따르는 에칭(이러한 에칭을 이하로서는 반응성 에칭이라고 칭한다)을 이용하여 하부 전극(2)을 형성함으로써, 상기한 바와 같은 부착물의 발생을 억제할 수 있다. 반응성 에칭인 경우, 화학 반응에 의한 에칭을 따르므로, 스퍼터링에 의해 생기는 하부 전극 재료(2)의 재퇴적물의 량이 감소하고 재퇴적물이 에칭 마스크의 측면에 부착하기 어렵기 때문이다.
그 때문에, Pt 등의 금속이 화학 반응에 대하여 활성이 되는 온도 조건 하에서 에칭을 행한다. 즉, 에칭 시의 온도를 높게 할 필요가 있다. 그런데, 포토 레지스트를 에칭 마스크로 하여 이용하는 에칭인 경우, 예를 들면 200℃ 정도로 포토 레지스트가 에칭 마스크로 하여 기능하지 않게 되는 경우가 있기 때문에, 에칭 조건을 고온으로 하는 것은 곤란하였다.
한편, 하드 마스크의 경우에는 내열성을 구비한 재료를 선택하는 것이 가능하며, 상술한 SiO2막이나 TiN막도 Pt 등의 금속이 화학 반응에 대하여 활성이 되는 온도 조건 하에서는 내열성이 있다. 따라서, 도 20∼도 24에 도시한 스퍼터 에칭과 마찬가지의 프로세스에서 반응성 에칭도 행할 수 있다. 이와 같이 반응성 에칭을 이용하는 경우, 하부 전극(2)의 형성에 있어서 화학 반응에 의한 에칭을 행할 수 있으므로 스퍼터 에칭만인 경우보다 더 부착물이 생기기 어렵다.
그러나, 하드 마스크의 재료로서 이용되는 SiO2막이나 TiN막은 반드시 하드 마스크에 적합한 재료라는 것은 아니다. 특히 전극의 재료에 Pt 등의 금속을 이용하는 경우, 이들의 재료는 문제점을 가지고 있다. 즉, SiO2막은 Pt 등의 금속과의 밀착성이 나쁘고, 패턴의 박리가 생기기 쉽다. 또한, TiN막은 Pt 등의 금속에 대한 에칭 선택비가 충분하지 않다. 에칭 선택비의 부족을 보충하기 위해서 하드 마스크의 막두께를 두껍게 하면, 부착물이 생기기 쉬워지며 또한 하드 마스크 자체를 패터닝하는 것이 곤란해진다.
그래서, SiO2막 및 TiN막의 각각의 문제점을 보충하기 위해서 TiN막(1d) 상에 SiO2막(1c)을 형성한 도 27에 도시한 바와 같은 SiO2/TiN 적층막을 하드 마스크에 채용하는 것이 생각되고 있었다.
그러나, SiO2/TiN 적층막은 그 형성 및 제거의 공정이 증가하게 되며, 프로세스가 복잡해진다는 점이 문제가 된다. 특히 형성 공정에서는 TiN막은 PVD(Physical Vapor Deposition)법에 의해 형성되며 SiO2막은 CVD(Chemical Vapor Deposition)법으로 형성되기 때문에, PVD 장치에서부터 추출하여 CVD 장치에 바꾸어서 옮길 필요가 있었다.
본 발명은 이상의 문제점을 해결하기 위하여 이루어진 것으로 전극 재료에 대하여 밀착성이 높으며 또한 전극 재료에 대하여 에칭 선택비가 높고, 더구나 형성 및 제거의 공정이 복잡하지 않은 재료를 하드 마스크에 이용한 에칭 방법을 실현한다.
본 발명 중 청구항 1에 기재된 것은 기판을 준비하는 제1 공정과, 상기 기판 상에 피에칭막을 형성하는 제2 공정과, 제1 TiSiN막을 상기 피에칭막의 표면에 형성하는 제3 공정과, 상기 제1 TiSiN막을 포토 리소그래피 기술에 의해 패터닝하는 제4 공정과, 패터닝된 상기 제1 TiSiN막을 에칭 마스크로 하여 상기 피에칭막에 에칭을 실시하는 제5 공정을 구비하는 에칭 방법이다.
본 발명 중 청구항 2에 기재된 것은 청구항 1에 기재된 에칭 방법으로, 상기 제4 공정 후, 상기 제5 공정에 앞서서 상기 제1 TiSiN막에 등방성 에칭을 실시하는 제6 공정을 더 구비한다.
본 발명 중 청구항 3에 기재된 것은 청구항 1에 기재된 에칭 방법으로, 상기 제4 공정에 앞서서, 상기 제1 TiSiN막의 표면에 TiSi막을 형성하는 제6 공정을 더 구비하고, 상기 제4 공정에서 상기 제1 TiSiN막과 상기 TiSi막을 포토 리소그래프 기술에 의해 동형으로 패터닝한다.
본 발명 중 청구항 4에 기재된 것은 청구항 3에 기재된 에칭 방법으로, 상기 제4 공정 후, 상기 제5 공정에 앞서서 상기 제1 TiSiN막 및 상기 TiSi막에 등방성 에칭을 실시하는 제7 공정을 더 구비한다.
본 발명 중 청구항 5에 기재된 것은 청구항 1 내지 4 중 어느 한 항 기재의 에칭 방법으로, 상기 기판 상에 제2 TiSiN막을 형성하는 제8 공정을 상기 제2 공정에 앞서서 더 구비한다.
본 발명 중 청구항 6에 기재된 것은 TiSiN막으로 이루어지는 것을 특징으로 하는 에칭 마스크이다.
본 발명 중 청구항 7에 기재된 것은 TiSiN막으로 이루어지는 제1층과, 상기 제1층의 상면에 형성된 TiSi막으로 이루어지는 제2 층을 구비하는 에칭 마스크이다.
도 1은 제1 실시예의 에칭 방법의 각 단계를 나타내는 단면도.
도 2는 제1 실시예의 에칭 방법의 각 단계를 나타내는 단면도.
도 3은 제1 실시예의 에칭 방법의 각 단계를 나타내는 단면도.
도 4는 제1 실시예의 에칭 방법의 각 단계를 나타내는 단면도.
도 5는 제1 실시예의 에칭 방법의 각 단계를 나타내는 단면도.
도 6은 제2 실시예의 에칭 방법의 각 단계를 나타내는 단면도.
도 7은 제2 실시예의 에칭 방법의 각 단계를 나타내는 단면도.
도 8은 제2 실시예의 에칭 방법의 각 단계를 나타내는 단면도.
도 9는 제2 실시예의 에칭 방법의 각 단계를 나타내는 단면도.
도 10은 제3 실시예의 에칭 방법의 각 단계를 나타내는 단면도.
도 11은 제3 실시예의 에칭 방법의 각 단계를 나타내는 단면도.
도 12는 DRAM의 구조를 나타내는 단면도.
도 13은 포토 레지스트를 에칭 마스크로 하여 이용한 종래의 에칭 방법의 각 단계를 나타내는 단면도.
도 14는 포토 레지스트를 에칭 마스크로 하여 이용한 종래의 에칭 방법의 각 단계를 나타내는 단면도.
도 15는 포토 레지스트를 에칭 마스크로 하여 이용한 종래의 에칭 방법의 각 단계를 나타내는 단면도.
도 16은 포토 레지스트를 에칭 마스크로 하여 이용한 종래의 에칭 방법의 각 단계를 나타내는 단면도.
도 17은 포토 레지스트를 에칭 마스크로 하여 이용한 종래의 에칭 방법의 각 단계를 나타내는 단면도.
도 18은 포토 레지스트를 에칭 마스크로 하여 이용한 종래의 에칭 방법의 각 단계를 나타내는 단면도.
도 19는 포토 레지스트를 에칭 마스크로 하여 이용한 종래의 에칭 방법의 각 단계를 나타내는 단면도.
도 20은 하드 마스크를 에칭 마스크로 하여 이용한 에칭 방법의 각 단계를 나타내는 단면도.
도 21은 하드 마스크를 에칭 마스크로 하여 이용한 에칭 방법의 각 단계를 나타내는 단면도.
도 22는 하드 마스크를 에칭 마스크로 하여 이용한 에칭 방법의 각 단계를 나타내는 단면도.
도 23은 하드 마스크를 에칭 마스크로 하여 이용한 에칭 방법의 각 단계를 나타내는 단면도.
도 24는 하드 마스크를 에칭 마스크로 하여 이용한 에칭 방법의 각 단계를 나타내는 단면도.
도 25는 종래 이용되고 있던 SiO2막으로 이루어지는 하드 마스크를 나타내는 단면도.
도 26은 종래 이용되고 있던 TiN막으로 이루어지는 하드 마스크를 나타내는 단면도.
도 27은 종래 이용되고 있던 SiO2/TiN 적층막으로 이루어지는 하드 마스크를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 하드 마스크
1a : TiSiN막
1b : TiSi막
2 : 하부 전극
3 : 배리어 메탈층
제1 실시예
본 실시예는 하드 마스크에 TiSiN(규화 질화 티탄)막을 이용하는 에칭 방법이다. TiSiN막은 Pt 등의 금속으로의 밀착성이 좋으며, 더구나 Pt 등의 금속에 대한 에칭 선택성이 높은 재료이며, 이 재료를 에칭 마스크로서 이용함으로써, 종래,하드 마스크로서 채용되고 있던 SiO2막, TiN막 및 SiO2/TiN 적층막을 갖는 문제점을 해소할 수 있다.
또 본 실시예에서도 도 12에 도시한 캐패시터(19)의 형성 과정을 예로 들어, 하부 전극 재료(2)를 피에칭막으로서 채용한 에칭 프로세스를 도 1 ∼ 도 5를 이용하여 설명한다.
층간 절연막(5) 및 컨택트 플러그(4)까지가 형성되어 있는 반도체 기판(13)을 준비하고, 층간 절연막(5) 및 컨택트 플러그(4)의 표면에 예를 들면 TiN으로 이루어지는 배리어 메탈층 재료(3)와 예를 들면 Pt로 이루어지는 하부 전극 재료(2)를 이 순서로 적층하여 형성한다(도 1). 예를 들면, 배리어 메탈층 재료(3)의 막두께는 150∼200㎚ 정도, 하부 전극 재료(2)의 막두께는 200∼300㎚ 정도라고 하면 좋다.
그리고, 하부 전극 재료(2) 상에 하드 마스크 재료로 하여 TiSiN막(1a)을 형성한다(도 2). TiSiN막(1a)은 PVD 장치를 이용하여 예를 들면 N2가스 중에서 TiSi의 스퍼터링 타겟을 스퍼터함으로써 형성할 수 있다. 그 막두께는 예를 들면 150∼200㎚ 정도라고 된다.
그리고, TiSiN막(1a)의 표면에 포토 레지스트(6)를 형성하고, 포토 리소그래피 기술을 이용하여 패터닝을 행한다(도 3). 다음에, 예를 들면 상온 부근의 온도에서 Cl2/Ar 혼합 가스를 에칭제로 하는 반응성 이온 에칭에 의해서, TiSiN막(1a) 중 포토 레지스트(6)로 덮어지지 않는 부분을 제거한다(도 4). 이 때, 반응성 이온 에칭을 상온 부근의 온도로 행하고, 금속이 화학 반응에 대하여 활성이 되는 온도로 행하지 않으므로, 하부 전극 재료(2)를 제거하지 않고, TiSiN막(1a)만을 에칭하는 것이 가능하다. 또, TiSiN막(1a)은 Cl2/Ar 혼합 가스 등의 Cl2계 가스 외에, 예를 들면 CF4/O2등의 불소계 가스를 에칭제로 하는 반응성 이온 에칭에 의해서도 행할 수 있다.
그리고, 또한 포토 레지스트(6)도 제거한다(도 5). 이에 따라 하드 마스크의 패터닝이 종료한다.
이 후, 도 22와 마찬가지로 하여 하부 전극 재료(2)를 에칭한다. 하부 전극 재료(2)에 대하여 스퍼터 에칭을 행하는 경우, 예를 들면 Ar/O2혼합 가스를 에칭제로 하여 에칭을 행하면 된다. 하부 전극 재료(2)가 예를 들면 Pt인 경우, 예를 들면, 헬리콘파 플라즈마 에칭 장치를 이용하여, Ar/O2혼합 가스의 유량(단위는 sccm)의 비율을 Ar:O2=4:1로 하고, 압력을 1.6mTorr, 스테이지 온도를 40℃, 소스 파워를 1600W, 바이어스 파워를 300W로 하여 하부 전극 재료(2)의 스퍼터 에칭을 행하면, TiSiN막(1a)과 하부 전극 재료(2) 간의 에칭 선택비(단위 시간당 에칭 가능막 두께량의 비)를 1:49로 하는 것도 가능하다.
또한, 하부 전극 재료(2)에 대하여 반응성 에칭을 행하는 경우에는 예를 들면 Cl2/O2혼합 가스를 에칭제로 하여, 스테이지 온도의 설정을 270℃ 이상으로 하여 에칭을 행하면 된다. 이 경우, Cl2가스에 O2가스가 혼합되어 있으므로, TiSiN막(1a)을 에칭하지 않고 하부 전극 재료(2)만을 에칭하는 것이 가능해진다.
계속해서 배리어 메탈층(3)에 대해서도 종래의 경우와 마찬가지로, 도 23에 도시한 바와 같이 TiSiN막(1a)에 덮어지지 않은 부분을 제거한다. 그 후, 패터닝 시와 마찬가지로, 예를 들면 상온 부근의 온도에서 Cl2/Ar 혼합 가스를 에칭제로 하는 반응성 이온 에칭에 의해서 TiSiN막(1a)을 제거한다.
또, 배리어 메탈층 재료(3)에는 예를 들면 TiN, WN, TaN, WSiN, TaSiN 등의 천이 금속의 질화물 또는 규화 질화물을 이용하면 좋지만, 하드 마스크와 동일 재료인 TiSiN을 이용할 수 있다. 배리어 메탈층(3)이 하드 마스크와 동일 TiSiN막인 경우, 하드 마스크와 배리어 메탈층의 형성 및 제거의 공정에서 프로세스 상의 이점이 있다.
형성 공정에서는 하부 전극 재료(2)와 TiSiN막을 동일 PVD 장치 내가 다른 챔버로 세트함으로써, 배리어 메탈층(3)의 형성 후 챔버를 전환하여 하부 전극 재료(2)를 형성하고, 다시 TiSiN의 챔버를 선택하여 하드 마스크로서의 TiSiN막(1a)을 형성할 수 있다. 즉, 종래의 SiO2/TiN 적층막의 경우와 같이, 장치를 교체하여 각 층을 형성할 필요가 없다.
또한, 제거 공정에서는 배리어 메탈층(3)의 에칭시 하드 마스크인 TiSiN막(1a)도 함께 제거되므로, 예를 들면 하드 마스크의 막두께와 배리어 메탈층의 막두께를 동일하게 하는 등으로 하여 각 층의 막두께를 조정해두고, 에칭 조건을 갖춤으로서, 도 22 후에 도 23을 거치지 않고 즉시 도 24의 상태로 프로세스를진행시킬 수 있다.
본 실시예에 따른 에칭 방법을 이용하면, 피에칭막이 Pt 등의 금속인 경우에 TiSiN막이 기공 에칭막으로의 밀착성에 우수하고 또한 피에칭막과의 에칭 선택비가 높은 에칭 마스크로 하여 기능한다. 또한, 종래의 SiO2/TiN 적층막인 경우와 달리 TiSiN막의 형성 및 제거의 공정이 복잡하지 않다.
또한, 배리어 메탈층(3)이 TiSiN막인 경우, 하드 마스크와 배리어 메탈층의 형성 및 제거의 공정에서 프로세스를 신속하게 진행시킬 수 있다.
또, 본 실시예에서는 피에칭막의 예로서 Pt 등의 금속을 추출하였지만, TiSiN막은 그 외의 재료에 대해서도 하드 마스크로서 기능한다. 또한, TiSiN막은 스퍼터 에칭이나 반응성 에칭 등의 드라이 에칭에 한하지 않고, 금속의 웨트 에칭의 에칭 마스크로서도 기능한다. 따라서, 본 실시예는 에칭 방법 일반에 적용하는 것이 가능하다.
제2 실시예
본 실시예는 제1 실시예의 변형예로 하드 마스크에 TiSiN막과 TiSi막과의 적층막을 이용하는 에칭 방법이다. O2계 가스를 이용하여 에칭을 행하는 경우, TiSi막은 Pt 등의 금속에 대한 에칭 선택성이 TiSiN막보다도 높으며, 이 재료를 TiSiN막의 상면에 적층함으로서 더 에칭 선택성이 우수한 에칭 마스크를 실현할 수 있다.
본 실시예에서도 도 12에 도시한 캐패시터(19)의 형성 과정을 예로 들어, 하부 전극 재료(2)를 피에칭막으로서 채용한 에칭 프로세스를 도 6∼도 9를 이용하여 설명한다.
제1 실시예에서 진술한 것과 마찬가지로, 층간 절연막(5) 및 컨택트 플러그(4)까지가 형성되어 있는 반도체 기판(13)을 준비하고, 층간 절연막(5) 및 컨택트 플러그(4)의 표면에 배리어 메탈층 재료(3)와 하부 전극 재료(2)를 이 순서로 적층하여 형성한다.
그리고, 하부 전극 재료(2) 상에 하드 마스크 재료로서 TiSiN막(1a) 및 TiSi막(1b)을 이 순서대로 형성한다(도 6). TiSiN막(1a)은 PVD 장치를 이용하여 예를 들면 N2가스 중에서 TiSi의 스퍼터링 타겟을 스퍼터함으로서 형성할 수 있다. 그 막두께는 예를 들면 50㎚ 정도라고 하면 좋다. 또한, TiSi막(1b)은 TiSiN막(1a)의 형성 후, 동일 PVD 장치 및 스퍼터링 타겟을 이용하여 단지 가스를 N2가스로부터 Ar 가스로 바꾸는 것뿐이며 프로세스를 중단하지 않고 연속하여 형성할 수 있다. 그 막두께는 예를 들면 100∼150㎚ 정도로 하면 된다.
그리고 제1 실시예과 마찬가지로, TiSiN막(1a) 및 TiSi막(1b)의 적층막의 표면에 포토 레지스트(6)를 형성하고, 포토 리소그래피 기술을 이용하여 패터닝을 행한다(도 7). 계속해서 제1 실시예과 마찬가지로, 예를 들면 상온 부근의 온도로 Cl2/Ar 혼합 가스를 에칭제로 하는 반응성 이온 에칭에 의해서, TiSiN막(1a) 및 TiSi막(1b) 중포토 레지스트(6)에 덮어지지 않은 부분을 제거하고, TiSiN막(1a) 및 TiSi막(1b)을 동형으로 패터닝한다(도 8).
그리고, 포토 레지스트(6)도 제거한다(도 9). 이에 따라 하드 마스크의 패터닝이 종료한다.
이 후, 도 22와 마찬가지로 하여 하부 전극 재료(2)를 에칭한다. 예를 들면, Ar/O2혼합 가스를 에칭제로 하여 하부 전극(2)에 대하여 스퍼터 에칭을 행하는 경우, 하부 전극 재료(2)가 Pt일 때는 제1 실시예과 마찬가지로, 예를 들면, 헬리콘파 플라즈마 에칭 장치를 이용하여, Ar/O2혼합 가스의 가스 유량(단위는 sccm)의 비율을 Ar:O2=4:1로 하고, 압력을 1.6mTorr, 스테이지 온도를 40℃, 소스 파워를 1600W, 바이어스 파워를 300W로 함으로서, TiSi막(1b)과 하부 전극 재료(2) 간의 에칭 선택비를 1:69로 하는 것도 가능하다.
또한, 하부 전극(2)에 대하여 반응성 에칭을 행하는 경우에도 제1 실시예과 마찬가지로, 예를 들면 Cl2/O2혼합 가스를 에칭제로 하고, 스테이지 온도의 설정을 270℃ 이상으로 하여 에칭을 행하면 된다. 이 경우도, Cl2가스에 O2가스가 혼합되어 있으므로, TiSiN막(1a) 및 TiSi막(1b)을 에칭하지 않고 하부 전극 재료(2)만을 에칭할 수 있다.
계속해서 배리어 메탈층(3)에 대해서도, 제1 실시예과 마찬가지로, 도 23에 도시한 바와 같이 TiSiN막(1a)에 덮어지지 않는 부분을 제거한다. 그 후, 패터닝 시와 마찬가지로 예를 들면 상온 부근의 온도로 Cl2/Ar 혼합 가스를 에칭제로 하는 반응성 이온 에칭에 의해서 TiSiN막(1a) 및 TiSi막(1b)을 제거한다.
또, TiSi막(1b)을 단독으로 하드 마스크로 하여 이용하는 것도 생각되지만, Pt 등의 금속에 TiSi막을 직접 접촉시킨 구조의 경우, 200℃ 이상의 고온으로 TiSi막과 하부 전극 재료(2) 간에서 합금화라고 생각되는 반응이 일어나기 때문에, TiSiN막(1a)을 TiSi막(1b)과 하부 전극 재료(2) 간에 끼워서 배리어층으로 하는 것이 바람직하다.
또한, 제1 실시예과 마찬가지로, 배리어 메탈층(3)이 TiSiN막인 경우, 하드 마스크와 배리어 메탈층의 형성 및 제거의 공정에서 프로세스를 신속하게 진행시킬 수 있다고 하는 프로세스 상의 이점이 있다. 이 경우, TiSi막(1b)과 배리어 메탈층(3)의 TiSiN막과의 에칭율이나 에칭 조건 등을 고려하여, 하드 마스크의 TiSiN막(1a) 및 TiSi막(1b)의 각층의 막두께 및 배리어 메탈층(3)의 TiSiN막의 막두께를 결정해두면 좋다.
본 실시예에 따른 에칭 방법을 이용하면, 제1 실시예과 마찬가지의 효과를 갖는다. 또한, O2계 가스를 이용하여 에칭을 행하는 경우, TiSi막은 Pt 등의 금속에 대한 에칭 선택성이 TiSiN막보다도 높고, 이 재료를 TiSiN막의 상면에 적층함으로서 또한 에칭 선택성이 우수한 에칭 마스크를 실현할 수 있다.
또한, 배리어 메탈층(3)이 TiSiN막인 경우, 하드 마스크와 배리어 메탈층의 형성 및 제거의 공정에서 프로세스를 신속하게 진행시킬 수 있다.
또, 본 실시예에서도 피에칭막의 예로서 Pt 등의 금속을 추출하였지만, TiSiN막 및 TiSi막의 적층막은 그 외의 재료에 대해서도 하드 마스크로 하여 기능한다. 또한, TiSiN막 및 TiSi막의 적층막은 스퍼터 에칭이나 반응성 에칭 등의 드라이 에칭에 한하지 않고, 웨트 에칭의 에칭 마스크로서도 기능한다. 따라서, 본 실시예도 에칭 방법 일반에 적용하는 것이 가능하다.
제3 실시예
본 실시예는 제1 실시예 또는 제2 실시예의 변형예로서 포토 리소그래피 기술에 의한 패터닝 종료 후의 하드 마스크에 대하여 더 등방성 에칭을 실시하여 패턴 사이즈가 보다 작은 하드 마스크에 가공하는 에칭 방법이다.
이하에서는 본 실시예를 제1 실시예에 따른 에칭 방법을 예로 들어 도 10 및 도 11을 이용하여 설명한다.
우선, 제1 실시예에 따른 에칭 방법을 이용하여 도 5의 상태로 한다. 그 후, TiSiN막(1a)에 예를 들면 불산과 과산화 수소수와의 혼합액(예를 들면, HF :H2O2=500:1의 체적 농도 비율의 혼합액)을 이용한 웨트 에칭을 실시하고, 에칭 시간을 조절함으로써 TiSiN막(1a)의 패턴 사이즈를 가늘게 한다(도 10). 그리고, 가늘게 한 TiSiN막(1a)을 하드 마스크로 하여, 상술된 바와 같이 스퍼터 에칭 또는 반응성 에칭을 실시하고, 하부 전극 재료(2)를 패터닝한다(도 11).
이와 같이, 포토 리소그래프 기술을 이용하여 패터닝한 TiSiN막에 더 등방성 에칭을 실시함으로써, 포토 리소그래프 기술의 광학적 한계에 의해서 규정되는 최소 패턴 사이즈보다도 더 작은 패턴을 형성하는 것이 가능해진다.
또, 등방성 에칭의 예로서 상기에서는 불산과 과산화 수소수와의 혼합액을이용한 웨트 에칭을 예를 들었지만, 하부 전극 재료(2)를 에칭하지 않고 TiSiN막만을 등방적으로 에칭할 수 있는 것이면, 그 외의 웨트 에칭 또는 드라이 에칭을 이용하여도 좋다. 상기한 불산과 과산화 수소수와의 혼합액을 이용한 웨트 에칭에 따르면, 하부 전극 재료에 Pt 등의 금속을 이용한 경우에 하부 전극 재료(2)를 에칭하지 않고 TiSiN막만을 등방적으로 에칭할 수 있다.
또한, 본 실시예는 제2 실시예에 따른 에칭 방법에도 적용하는 것이 가능하며, 마찬가지의 수법에 의해서 TiSiN막(1a) 및 TiSi막(1b)의 적층막의 패턴 사이즈를 가늘게 할 수 있다. 예를 들면 상기한 바와 마찬가지로, 불산과 과산화 수소수와의 혼합액을 이용한 웨트 에칭을 이용하면, 0.01∼0.05㎛ 오더로 세선화시키는 경우, TiSiN막(1a) 및 TiSi막(1b)을 모두 거의 동일 에칭율로 에칭하는 것이 가능하다.
본 실시예에 따른 에칭 방법을 이용하면, 하드 마스크로서의 TiSiN막(1a) 또는 TiSiN막(1a) 및 TiSi막(1b)의 적층막을 가늘게 할 수 있으므로, 피에칭막을 더 가늘게 패터닝할 수 있다.
본 발명 중 청구항 1에 따른 에칭 방법을 이용하면, 피에칭막이 금속인 경우에, 제1 TiSiN막이 피에칭막으로의 밀착성에 우수하며 또한 피에칭막과의 에칭 선택비가 높은 에칭 마스크로 하여 기능한다. 또한, 종래의 SiO2/TiN 적층막인 경우와 달리 제1 TiSiN막의 형성 및 제거의 공정이 복잡하지 않다.
본 발명 중 청구항 2에 따른 에칭 방법을 이용하면, 에칭 마스크로서의 제1 TiSiN막을 가늘게 할 수 있으므로 피에칭막을 더 가늘게 패터닝할 수 있다.
본 발명 중 청구항 3에 따른 에칭 방법을 이용하면, 청구항 1에 따른 에칭 방법이 가지는 효과 외에 피에칭막이 금속인 경우에 TiSi막이 피에칭막과의 에칭 선택비가 더 높은 에칭 마스크로서 기능한다.
본 발명 중 청구항 4에 따른 에칭 방법을 이용하면, 마스크로서의 제1 TiSiN막 및 TiSi막을 가늘게 할 수 있으므로 피에칭막을 더 가늘게 패터닝할 수 있다.
본 발명 중 청구항 5에 따른 에칭 방법을 이용하면, 제2 TiSiN막이 피에칭막의 배리어 메탈로서 기능한다. 또한, 제1 및 제2 TiSiN막의 형성 및 제거의 공정에서 프로세스를 신속하게 진행시킬 수 있다.
본 발명 중 청구항 6에 따른 에칭 마스크를 이용하면, 피에칭막에 금속을 채용한 경우에 피에칭막으로의 밀착성에 우수하며 또한 피에칭막과의 에칭 선택비가 높다.
본 발명 중 청구항 7에 따른 에칭 마스크를 이용하면, 피에칭막에 금속을 채용한 경우에, 제1층에 대해서는 피에칭막으로의 밀착성에 우수하고, 제2층에 대해서는 제1층보다도 피에칭막과의 에칭 선택비가 높다.

Claims (3)

  1. 기판을 준비하는 제1 공정과,
    상기 기판 상에 피에칭막을 형성하는 제2 공정과,
    TiSiN막을 상기 피에칭막의 표면에 형성하는 제3 공정과,
    상기 TiSiN막을 포토 리소그래피 기술에 의해 패터닝하는 제4 공정과,
    패터닝된 상기 TiSiN막을 에칭 마스크로서 상기 피에칭막에 에칭을 실시하는 제5 공정
    을 구비하는 것을 특징으로 하는 에칭 방법.
  2. 기판을 준비하는 제1 공정과,
    상기 기판 상에 피에칭막을 형성하는 제2 공정과,
    TiSiN막을 상기 피에칭막의 표면에 형성하는 제3 공정과,
    상기 TiSiN막의 표면에 TiSi막을 형성하는 제4 공정과,
    상기 TiSiN막과 상기 TiSi막을 포토 리소그래피 기술에 의해 동형으로 패터닝하는 제5 공정과,
    패터닝된 상기 TiSiN막과 상기 TiSi막을 에칭 마스크로 하여 상기 피에칭막에 에칭을 실시하는 제6 공정
    을 구비하는 것을 특징으로 하는 에칭 방법.
  3. TiSiN막으로 이루어지거나 TiSiN막과 그 상면에 형성된 TiSi막을 구비하는 것을 특징으로 하는 에칭 마스크.
KR1020000022761A 1999-08-20 2000-04-28 에칭 방법 및 에칭 마스크 KR100332517B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP11233579A JP2001060672A (ja) 1999-08-20 1999-08-20 エッチング方法およびエッチングマスク
JP1999-233579 1999-08-20

Publications (2)

Publication Number Publication Date
KR20010020792A KR20010020792A (ko) 2001-03-15
KR100332517B1 true KR100332517B1 (ko) 2002-04-15

Family

ID=16957291

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000022761A KR100332517B1 (ko) 1999-08-20 2000-04-28 에칭 방법 및 에칭 마스크

Country Status (3)

Country Link
US (1) US6458284B1 (ko)
JP (1) JP2001060672A (ko)
KR (1) KR100332517B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624086B1 (en) * 1999-09-15 2003-09-23 Texas Instruments Incorporated Effective solution and process to wet-etch metal-alloy films in semiconductor processing
JP4083397B2 (ja) * 2001-06-18 2008-04-30 株式会社ルネサステクノロジ 半導体集積回路装置
KR100455723B1 (ko) * 2001-09-13 2004-11-12 주식회사 하이닉스반도체 비트라인 형성방법
US6682996B1 (en) * 2002-06-28 2004-01-27 Cypress Semiconductor Corp. Method for forming a semiconductor structure using a disposable hardmask
EP1408141B1 (de) * 2002-10-11 2014-12-17 Enthone Inc. Verfahren und Elektrolyt zur galvanischen Abscheidung von Bronzen
KR100476936B1 (ko) * 2002-10-30 2005-03-17 삼성전자주식회사 엠아이엠 구조의 커패시터를 갖는 반도체소자 및 그형성방법
JP2004214544A (ja) * 2003-01-08 2004-07-29 Fujitsu Ltd 半導体装置の製造方法
KR100560803B1 (ko) * 2004-02-04 2006-03-13 삼성전자주식회사 캐패시터를 갖는 반도체 소자 및 그 제조방법
US20070045606A1 (en) * 2005-08-30 2007-03-01 Michele Magistretti Shaping a phase change layer in a phase change memory cell
JP4515492B2 (ja) * 2007-08-29 2010-07-28 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5293010B2 (ja) * 2008-09-02 2013-09-18 大日本印刷株式会社 力学量センサおよび積層体の製造方法
US8613863B2 (en) * 2011-11-29 2013-12-24 Intermolecular, Inc. Methods for selective etching of a multi-layer substrate
JP7136672B2 (ja) * 2018-11-27 2022-09-13 京セラ株式会社 配線基板及び電子装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6053020A (ja) 1983-09-02 1985-03-26 Mitsubishi Electric Corp 半導体装置の製造方法
JP3294041B2 (ja) * 1994-02-21 2002-06-17 株式会社東芝 半導体装置
US5468342A (en) * 1994-04-28 1995-11-21 Cypress Semiconductor Corp. Method of etching an oxide layer
US5554488A (en) * 1994-07-28 1996-09-10 Northern Telecom Limited Semiconductor device structure and method of formation thereof
JP3131595B2 (ja) 1997-09-22 2001-02-05 科学技術庁金属材料技術研究所長 反応性イオンエッチング用のマスク
US6077780A (en) * 1997-12-03 2000-06-20 Advanced Micro Devices, Inc. Method for filling high aspect ratio openings of an integrated circuit to minimize electromigration failure
KR100285066B1 (ko) * 1997-12-06 2001-04-02 윤종용 고유전체 물질을 갖는 커패시터의 형성방법
US6140226A (en) * 1998-01-16 2000-10-31 International Business Machines Corporation Dual damascene processing for semiconductor chip interconnects

Also Published As

Publication number Publication date
JP2001060672A (ja) 2001-03-06
KR20010020792A (ko) 2001-03-15
US6458284B1 (en) 2002-10-01

Similar Documents

Publication Publication Date Title
KR100332517B1 (ko) 에칭 방법 및 에칭 마스크
JP2001156170A (ja) 多層配線の製造方法
US6548415B2 (en) Method for the etchback of a conductive material
US6806196B2 (en) High precision integrated circuit capacitors
KR100502673B1 (ko) 반도체소자의 티타늄막 형성방법 및 배리어금속막 형성방법
JP3642965B2 (ja) 半導体装置の製造方法
US7557045B2 (en) Manufacture of semiconductor device with good contact holes
JP2001127039A (ja) 半導体装置の製造方法
KR100438630B1 (ko) 반도체 장치의 제조방법
JPH09129730A (ja) 半導体装置の製造方法
KR100190055B1 (ko) 반도체 장치의 백금전극 제조방법
JPH0897383A (ja) 半導体装置の製造方法
JPH1065002A (ja) コンタクトホール形成方法
JPH11288923A (ja) トレンチの形成方法およびそれを用いる半導体装置の製造方法
US20030045091A1 (en) Method of forming a contact for a semiconductor device
KR100370143B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR20050058637A (ko) 살리사이드를 갖는 반도체 소자 제조 방법
JPH0982794A (ja) トレンチ分離形成方法
JP4196898B2 (ja) 半導体装置の製造方法
JPH11307516A (ja) 半導体装置の製造方法
JP2003007819A (ja) 半導体装置の製造方法
JPH09321141A (ja) 半導体装置の製造方法
JPH11103053A (ja) 半導体装置及びその製造方法
JPH11233770A (ja) 半導体装置の製造方法
JP2002319620A (ja) コンタクトホール形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060327

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee