JPH11233770A

JPH11233770A - 半導体装置の製造方法

Info

Publication number: JPH11233770A
Application number: JP10352698A
Authority: JP
Inventors: Tetsuo Gocho; 哲雄牛膓; Koichi Matsumoto; 光市松本; Naoki Nagashima; 直樹長島; Takeshi Takahashi; 剛高橋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-09-02
Filing date: 1998-03-31
Publication date: 1999-08-27

Abstract

(57)【要約】【課題】ソース／ドレイン拡散層の表面とゲート電極
の上面とに半導体と金属との化合物膜を十分な厚さで形
成しても、特性及び歩留りの低下を防止する。【解決手段】多結晶Ｓｉ膜４８の上面をＳｉ₃Ｎ₄膜
５５で覆った状態で熱処理を行い、Ｓｉ₃Ｎ₄膜５５を
除去してから金属膜を形成する。熱処理を行っても多結
晶Ｓｉ膜４８の上面にＳｉＯ₂膜が形成されにくく、Ｓ
ｉ₃Ｎ₄膜５５はＳｉＯ₂膜よりも短時間で除去でき
る。このため、多結晶Ｓｉ膜４８上のＳｉ₃Ｎ₄膜５５
及びＳｉＯ₂膜を完全に除去しても、ＳｉＯ₂膜４２、
６５の膜減りを抑制できて、ｎ⁺拡散層６８とＰウェル
４５との間のリーク電流やｎ⁺拡散層６８と多結晶Ｓｉ
膜４８との短絡を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願の発明は、半導体基体の
表面と配線の上面とに半導体と金属との化合物膜を同時
に自己整合的に形成する半導体装置の製造方法に関する
ものである。

【０００２】

【従来の技術】近年、携帯電話、モバイルパソコン、携
帯情報端末、ハンディタイプデジタルカメラ、携帯小型
ゲーム機等の需要が高まっており、それに伴って、高
速、低消費電力の半導体装置の必要性が高まっている。
半導体装置を高速化、低消費電力化するためには拡散層
や配線の抵抗を低減させることが重要であり、そのため
に、ソース／ドレイン拡散層等の表面とゲート電極等の
上面とに半導体と金属との化合物膜を同時に自己整合的
に形成する技術が考えられている。

【０００３】この技術はフルサリサイド技術と呼ばれて
おり、図１２、１３は、本願の発明の第１従来例であっ
て、フルサリサイド技術を用いたデュアルゲート構造の
ＣＭＯＳトランジスタの製造方法を示している。この第
１従来例では、図１２に示す様に、Ｓｉ基板１１の表面
にＳｉＯ₂膜１２を選択的に形成して素子分離領域を決
定し、ＮＭＯＳ形成領域１３及びＰＭＯＳ形成領域１４
に夫々Ｐウェル１５及びＮウェル１６を形成する。

【０００４】その後、ＳｉＯ₂膜１２に囲まれている素
子活性領域の表面にゲート酸化膜としてのＳｉＯ₂膜１
７を形成し、不純物を含有しない多結晶Ｓｉ膜１８をＳ
ｉＯ₂膜１７、１２上でゲート電極のパターンに加工す
る。そして、ＮＭＯＳ形成領域１３及びＰＭＯＳ形成領
域１４のＳｉ基板１１及び多結晶Ｓｉ膜１８に夫々Ａｓ
⁺及びＢＦ₂ ⁺を低ドーズ量でイオン注入して、ＬＤＤ
構造のソース／ドレイン拡散層を構成するｎ^-拡散層２
１及びｐ^-拡散層２２を形成する。

【０００５】その後、Ｓｉ₃Ｎ₄膜２３を全面に堆積さ
せ、Ｓｉ₃Ｎ₄膜２３の全面をエッチバックして、この
Ｓｉ₃Ｎ₄膜２３から成る側壁スペーサを多結晶Ｓｉ膜
１８の側面に形成する。そして、ＮＭＯＳ形成領域１３
のＳｉ基板１１及び多結晶Ｓｉ膜１８にＡｓ⁺を高ドー
ズ量でイオン注入して、ＬＤＤ構造のソース／ドレイン
拡散層を構成するｎ⁺拡散層２４を形成する。

【０００６】その後、キャッピング用のＳｉＯ₂膜２５
をＣＶＤ法で堆積させ、この状態で熱酸化を行って、図
示されてはいないが、多結晶Ｓｉ膜１８の角部を丸め
る。この結果、実効的なゲート長が短くなり、また、ゲ
ート電界の集中が緩和されてＳｉＯ₂膜１７の絶縁耐圧
が向上する。

【０００７】その後、ＳｉＯ₂膜２５を介してＰＭＯＳ
形成領域１４のＳｉ基板１１及び多結晶Ｓｉ膜１８にＢ
Ｆ₂ ⁺を高ドーズ量でイオン注入して、ＬＤＤ構造のソ
ース／ドレイン拡散層を構成するｐ⁺拡散層２６を形成
する。この様にＳｉＯ₂膜２５を介してＢＦ₂ ⁺をイオ
ン注入しているので、Ｂの拡散係数が大きいにも拘ら
ず、接合の浅いｐ⁺拡散層２６を形成することができ
る。そして、ＳｉＯ₂膜２５を除去し、Ｔｉ膜（図示せ
ず）等を全面に堆積させる。

【０００８】その後、Ｓｉ基板１１及び多結晶Ｓｉ膜１
８の露出部とＴｉ膜とを熱処理でシリサイド化反応さ
せ、ＳｉＯ₂膜１２及びＳｉ₃Ｎ₄膜２３上に残った未
反応のＴｉ膜を除去して、図１３（ａ）（ｂ）に示す様
に、ｎ⁺拡散層２４及びｐ⁺拡散層２６の表面並びに多
結晶Ｓｉ膜１８の上面に同時に自己整合的にＴｉＳｉ₂
膜２７を形成する。そして、更に、従来公知の工程を実
行して、このＣＭＯＳトランジスタを完成させる。

【０００９】一方、例えば多結晶Ｓｉ膜１８を微細なパ
ターンのゲート電極に加工するためには、エッチング時
のマスク層として、微細なパターンのフォトレジストを
多結晶Ｓｉ膜１８上に形成しておく必要がある。しか
し、パターンが微細になると、フォトリソグラフィ時の
ハレーションの影響が相対的に大きくなって、フォトレ
ジストのパターニングが困難になる。そこで、ＳｉＯＮ
膜等である反射防止膜を多結晶Ｓｉ膜１８とフォトレジ
ストとの間に設けることが考えられている。

【００１０】図１４は、本願の発明の第２従来例であっ
て、フルサリサイド技術及び自己整合コンタクト技術を
用いたＭＯＳトランジスタの製造方法を示している。こ
の第２従来例では、図１４（ａ）に示す様に、Ｓｉ基板
３１の表面にＳｉＯ₂膜（図示せず）を選択的に形成し
て素子分離領域を決定する。そして、素子活性領域の表
面にゲート酸化膜としてのＳｉＯ₂膜３２を形成し、不
純物を含む多結晶Ｓｉ膜３３とＳｉＯ₂膜３４とを順次
に堆積させる。

【００１１】次に、図１４（ｂ）に示す様に、ＳｉＯ₂
膜３４及び多結晶Ｓｉ膜３３をゲート電極のパターンに
加工し、ＳｉＯ₂膜３４等をマスクにしてＳｉ基板３１
に不純物を低ドーズ量でイオン注入して、ＬＤＤ構造の
ソース／ドレイン拡散層を構成する低濃度の拡散層３５
を形成する。

【００１２】次に、図１４（ｃ）に示す様に、Ｓｉ₃Ｎ
₄膜３６を全面に堆積させ、Ｓｉ₃Ｎ₄膜３６の全面を
エッチバックして、このＳｉ₃Ｎ₄膜３６から成る側壁
スペーサを多結晶Ｓｉ膜３３及びＳｉＯ₂膜３４の側面
に形成する。そして、ＳｉＯ₂膜３４のみを露出させる
様にパターニングしたり流動性を利用して塗布したりし
たフォトレジスト（図示せず）をマスクにして、図１４
（ｄ）に示す様に、素子分離領域のＳｉＯ₂膜を除去す
ることなくＳｉＯ₂膜３４のみを除去する。

【００１３】その後、図示されてはいないが、ＬＤＤ構
造のソース／ドレイン拡散層を構成する高濃度の拡散
層、拡散層の表面及び多結晶Ｓｉ膜３３の上面のＴｉＳ
ｉ₂膜、ＴｉＳｉ₂膜等を覆う層間絶縁膜、拡散層の表
面のＴｉＳｉ₂膜に達する接続孔等を形成して、このＭ
ＯＳトランジスタを完成させる。

【００１４】なお、側壁スペーサがＳｉ₃Ｎ₄膜３６で
形成されているので、層間絶縁膜がＳｉＯ₂系でも、接
続孔を開孔するための層間絶縁膜のエッチングに際して
側壁スペーサをストッパにすることができる。このた
め、接続孔の一部が側壁スペーサの一部と平面的に重畳
しても、接続孔の開孔に伴う側壁スペーサの厚さの減少
を抑制することができて、多結晶Ｓｉ膜３３に対して自
己整合的に接続孔を開孔することができる。

【００１５】

【発明が解決しようとする課題】ところで、図１２、１
３に示した第１従来例では、Ａｓ⁺とＢＦ₂ ⁺との両方
をイオン注入しているが、ＡｓはＢに比べて拡散係数が
小さく、しかも、イオン注入に際して多結晶Ｓｉ膜１８
中ではＳｉ基板１１中の様にチャネリングが生じない。
この結果、ｎ^-拡散層２１やｎ⁺拡散層２４の形成と同
時にＮＭＯＳ形成領域１３の多結晶Ｓｉ膜１８にイオン
注入したＡｓはこの多結晶Ｓｉ膜１８の上面近傍に局在
しており、ＮＭＯＳ形成領域１３の多結晶Ｓｉ膜１８の
上面近傍では不純物濃度が特に高い。

【００１６】そして、ＳｉＯ₂膜２５を堆積させたり、
多結晶Ｓｉ膜１８の角部を丸めるための熱酸化を行った
り、その他の処理を行ったりするための熱処理によっ
て、ＮＭＯＳ形成領域１３の多結晶Ｓｉ膜１８の上面近
傍が増速酸化されると考えられるために、図１２に示し
た様に、この上面にＳｉＯ₂膜２８が形成される。

【００１７】ＴｉＳｉ₂膜２７を形成するためのＴｉ膜
の堆積に先立って、弗酸等によるウエットエッチングに
よってＳｉＯ₂膜２８を完全に除去しておけば、多結晶
Ｓｉ膜１８とＴｉ膜とを十分に反応させることができ、
図１３（ａ）に示した様に十分な厚さのＴｉＳｉ₂膜２
７を多結晶Ｓｉ膜１８の上面に形成することができて、
ゲート電極の抵抗を十分に低減させることができる。

【００１８】しかし、ＳｉＯ₂膜２８が完全に除去され
るまでエッチングを行うと、図１３（ａ）に示した様
に、素子分離領域におけるＳｉＯ₂膜１２の厚さも減少
する。このため、ＳｉＯ₂膜１２が後退しｎ⁺拡散層２
４が形成されていない部分のＰウェル１５が露出してこ
の露出部にもＴｉＳｉ₂膜２７が形成されたり、たとえ
Ｐウェル１５が露出しなくてもＰウェル１５の非常に近
くまでＴｉＳｉ₂膜２７が形成されたりする。

【００１９】このため、ｎ⁺拡散層２４とＰウェル１５
とが逆バイアスされていても、ｎ⁺拡散層２４の表面に
形成したＴｉＳｉ₂膜２７を介したｎ⁺拡散層２４とＰ
ウェル１５との間のリーク電流が増加する。

【００２０】逆に、ＳｉＯ₂膜１２の厚さの減少が抑制
されてｎ⁺拡散層２４とＰウェル１５との間のリーク電
流が増加しない程度にまでしかＳｉＯ₂膜２８を除去し
なければ、このＳｉＯ₂膜２８を完全に除去することは
困難である。この結果、多結晶Ｓｉ膜１８とＴｉ膜とを
十分には反応させることができず、図１３（ｂ）に示し
た様に十分な厚さのＴｉＳｉ₂膜２７を多結晶Ｓｉ膜１
８の上面に形成することができなくて、ゲート電極の抵
抗を十分には低減させることができない。

【００２１】つまり、図１２、１３に示した第１従来例
では、ゲート電極の抵抗の十分な低減と、ｎ⁺拡散層２
４とＰウェル１５との間のリーク電流の防止とを、両立
させることが困難で、高速、低消費電力で且つ特性の優
れた半導体装置を製造することが困難であった。

【００２２】一方、上述の様に、ＳｉＯＮ膜等である反
射防止膜を多結晶Ｓｉ膜１８とフォトレジストとの間に
設けることが考えられているが、多結晶Ｓｉ膜１８とＳ
ｉＯＮ膜とではエッチング特性が互いに類似していてエ
ッチング選択比を大きくすることができない。このた
め、多結晶Ｓｉ膜１８をエッチングすることなく、Ｓｉ
ＯＮ膜を完全に除去して多結晶Ｓｉ膜１８の上面を完全
に露出させることができない。

【００２３】多結晶Ｓｉ膜１８がエッチングされると、
その幅も狭くなるので、この多結晶Ｓｉ膜１８上にＴｉ
Ｓｉ₂膜２７を形成しても、ゲート電極の抵抗を十分に
低減させることができない。また、多結晶Ｓｉ膜１８の
上面を完全に露出させることができなければ、多結晶Ｓ
ｉ膜１８とＴｉ膜とを十分に反応させることができず、
十分な厚さのＴｉＳｉ₂膜２７を多結晶Ｓｉ膜１８の上
面に形成することができなくて、やはりゲート電極の抵
抗を十分に低減させることができない。

【００２４】つまり、ＳｉＯＮ膜等である反射防止膜を
多結晶Ｓｉ膜１８とフォトレジストとの間に設けると、
微細な半導体装置を製造することが可能になるが、高
速、低消費電力の半導体装置を製造することが困難であ
った。

【００２５】また、図１４に示した第２従来例では、素
子分離領域のＳｉＯ₂膜を除去することなくＳｉＯ₂膜
３４のみを除去するために、ＳｉＯ₂膜３４のみを露出
させる様にパターニングしたり流動性を利用して塗布し
たりしたフォトレジスト（図示せず）をマスクにしてい
る。これは、上述の様に素子分離領域のＳｉＯ₂膜が後
退してリーク電流が増加したり、素子分離機能が低下し
たりすることを防止するためである。

【００２６】しかし、ＳｉＯ₂膜３４の幅はゲート電極
の幅に等しいので、ＭＯＳトランジスタの微細化のため
にゲート電極の幅が狭められると、フォトレジストをパ
ターニングするためのリソグラフィにおいて合わせ余裕
や露光余裕を十分に確保することが困難で、ＳｉＯ₂膜
３４のみを露出させる様にフォトレジストをパターニン
グすることが困難である。

【００２７】更に、流動性を利用してフォトレジストを
塗布しても、粘性のためにフォトレジストは完全に平坦
には塗布されず、幅の広いゲート電極上と幅の狭いゲー
ト電極上とでフォトレジストの厚さが異なるのが一般的
である。仮に、ゲート電極上にはフォトレジストを残さ
ずゲート電極上以外の部分のフォトレジストは残す様に
フォトレジストの粘土や塗布条件等を最適化したとして
も、ＳｉＯ₂膜３４の除去中にフォトレジストが剥離し
たりして、ＳｉＯ₂膜３４を安定的に除去することが困
難であった。

【００２８】つまり、図１４に示した第２従来例では、
素子分離領域のＳｉＯ₂膜を除去することなくＳｉＯ₂
膜３４のみを安定的に除去することが困難で、高速、低
消費電力で且つ特性の優れた半導体装置を高い歩留りで
製造することが困難であった。

【００２９】従って、本願の発明は、高速、低消費電力
で且つ特性の優れた半導体装置を高い歩留りで製造する
ことができる方法、及び微細であるにも拘らず高速、低
消費電力の半導体装置を高い歩留りで製造することがで
きる方法を提供することを目的としている。

【００３０】

【課題を解決するための手段】請求項１に係る半導体装
置の製造方法では、ゲート電極である半導体膜の上面を
酸化防止膜が覆っている状態で熱処理を行うので、この
熱処理を行っても半導体膜の上面に酸化膜が形成されに
くく、しかも、酸化防止膜のエッチング速度が酸化膜の
エッチング速度よりも速い。

【００３１】このため、ゲート電極である半導体膜の上
面に接する金属膜の形成に先立って、半導体膜上の酸化
防止膜及び酸化膜を完全に除去するまでエッチングを行
っても、素子分離用の第１の酸化膜及び半導体膜の側壁
スペーサとしての第２の酸化膜の厚さの減少を抑制する
ことができる。

【００３２】請求項２に係る半導体装置の製造方法で
は、ゲート電極である半導体膜の表面を熱処理で酸化す
るが、この熱処理では半導体膜の特に角部が酸化され
て、半導体膜の角部が丸められる。

【００３３】請求項３に係る半導体装置の製造方法で
は、熱処理で形成した第３の酸化膜を介した不純物のイ
オン注入でソース／ドレイン拡散層を形成するので、接
合の浅いソース／ドレイン拡散層を形成することができ
る。

【００３４】請求項４に係る半導体装置の製造方法で
は、半導体膜とオフセット膜と反射防止膜とで積層膜を
形成し、配線のパターンのマスク層をフォトリソグラフ
ィで反射防止膜上に形成するので、フォトリソグラフィ
時のハレーションを反射防止膜で抑制することができ
る。このため、積層膜を配線のパターンに加工するため
のエッチングで用いるマスク層として微細なパターンの
マスク層を形成することができる。

【００３５】しかも、側壁スペーサと層間絶縁膜とでエ
ッチング特性が互いに異なっているので、層間絶縁膜に
開孔する接続孔の一部が側壁スペーサの一部と重畳して
も、接続孔の開孔に伴う絶縁性の側壁スペーサの厚さの
減少を抑制することができる。

【００３６】一方、反射防止膜とオフセット膜とでエッ
チング特性が互いに異なっており、オフセット膜と半導
体膜とでもエッチング特性が互いに異なっている。この
ため、オフセット膜をストッパにしたエッチングで反射
防止膜を容易に除去することができ、半導体膜をストッ
パにしたエッチングでオフセット膜を容易に除去するこ
とができて、配線のパターンの半導体膜の厚さを薄くす
ることなくその上面を完全に露出させることができる。

【００３７】更に、半導体膜の側面のみならずオフセッ
ト膜の側面にも側壁スペーサを形成するので、側壁スペ
ーサの高さが高い。しかも、オフセット膜と側壁スペー
サとでエッチング特性が互いに異なっているので、配線
のパターンの半導体膜の上面が完全に露出するまでオフ
セット膜をエッチングしても、側壁スペーサの厚さの減
少を抑制することができる。従って、半導体基体の表面
と半導体膜の上面との間での側壁スペーサの表面に沿う
距離が長い。

【００３８】請求項５に係る半導体装置の製造方法で
は、積層膜を配線のパターンに加工するためのエッチン
グまたは堆積させた絶縁膜から側壁スペーサを形成する
ためのエッチングによって反射防止膜を除去するが、積
層膜のうちの半導体膜と反射防止膜とはエッチング特性
が互いに異なっている必要がなく、側壁スペーサを形成
するための絶縁膜と反射防止膜ともエッチング特性が互
いに異なっている必要がない。

【００３９】このため、積層膜を配線のパターンに加工
するためのエッチングまたは堆積させた絶縁膜から側壁
スペーサを形成するためのエッチングによって反射防止
膜も同時に除去することができて、反射防止膜を除去す
るための専用の工程が不要である。

【００４０】請求項６に係る半導体装置の製造方法で
は、半導体膜上のオフセット膜のエッチング特性が半導
体膜、素子分離絶縁膜及び側壁スペーサの何れのエッチ
ング特性とも異なっている。このため、半導体膜上のオ
フセット膜のみを安定的に除去することができ、半導体
膜の上面が完全に露出するまでオフセット膜をエッチン
グしても、半導体膜、素子分離絶縁膜及び側壁スペーサ
の何れの厚さの減少をも抑制することができる。

【００４１】請求項７に係る半導体装置の製造方法で
は、側壁スペーサとはエッチング特性の異なる第１の層
間絶縁膜とこの第１の層間絶縁膜とはエッチング特性の
異なる第２の層間絶縁膜とを順次に形成するので、側壁
スペーサと第２の層間絶縁膜とでエッチング特性が互い
に類似していても、接続孔を開孔するための第１の層間
絶縁膜のエッチングに際して側壁スペーサをストッパに
することができる。このため、接続孔の一部が側壁スペ
ーサの一部と平面的に重畳しても、接続孔の開孔に伴う
側壁スペーサの厚さの減少を抑制することができる。

【００４２】請求項８に係る半導体装置の製造方法で
は、側壁スペーサとはエッチング特性の異なる層間絶縁
膜を形成するので、接続孔を開孔するための層間絶縁膜
のエッチングに際して側壁スペーサをストッパにするこ
とができる。このため、接続孔の一部が側壁スペーサの
一部と平面的に重畳しても、接続孔の開孔に伴う側壁ス
ペーサの厚さの減少を抑制することができる。

【００４３】

【発明の実施の形態】以下、本願の発明の第１〜第３実
施形態を、図１〜１１を参照しながら説明する。図１〜
７が、デュアルゲート構造のＣＭＯＳトランジスタの製
造方法に適用した第１実施形態を示している。この第１
実施形態では、図１（ａ）に示す様に、Ｓｉ基板４１の
表面に熱酸化でＳｉＯ₂膜（図示せず）を形成し、更
に、下記の条件の減圧ＣＶＤ法でＳｉ₃Ｎ₄膜（図示せ
ず）を堆積させる。

【００４４】Ｓｉ₃Ｎ₄膜の減圧ＣＶＤ条件ガス：ＳｉＨ₂Ｃｌ₂／ＮＨ₃／Ｎ₂＝５０／２００／
２００ｓｃｃｍ圧力：７０Ｐａ基板温度：７６０℃

【００４５】その後、Ｓｉ₃Ｎ₄膜上でフォトレジスト
（図示せず）を素子活性領域のパターンに加工し、この
フォトレジストをマスクにしてＳｉ₃Ｎ₄膜をドライエ
ッチングする。そして、フォトレジストを除去し、Ｓｉ
₃Ｎ₄膜を酸化防止膜にした熱酸化でＳｉＯ₂膜４２を
選択的に形成して素子分離領域を決定した後、Ｓｉ₃Ｎ
₄膜を除去する。

【００４６】その後、パターニングしたフォトレジスト
（図示せず）をマスクにして、ＮＭＯＳ形成領域４３及
びＰＭＯＳ形成領域４４に夫々Ｂ⁺及びＰｈｏｓ⁺をイ
オン注入してＰウェル４５及びＮウェル４６を形成す
る。そして、ＳｉＯ₂膜４２に囲まれている素子活性領
域の表面にゲート酸化膜としてのＳｉＯ₂膜４７を熱酸
化で形成し、下記の条件の減圧熱ＣＶＤ法で、不純物を
含有しない多結晶Ｓｉ膜４８を堆積させる。

【００４７】多結晶Ｓｉ膜の減圧熱ＣＶＤ条件ガス：ＳｉＨ₄／Ｎｅ／Ｎ₂＝１００／４００／２００
ｓｃｃｍ圧力：７０Ｐａ基板温度：６１０℃

【００４８】次に、図１（ｂ）に示す様に、ＰＭＯＳ形
成領域４４を覆うパターンにフォトレジスト５１を加工
し、このフォトレジスト５１をマスクにして、１〜１０
×１０¹⁵／ｃｍ²のドーズ量及び１０ｋｅＶの加速エネ
ルギーで、多結晶Ｓｉ膜４８にＰｈｏｓ⁺５２をイオン
注入する。なお、多結晶Ｓｉ膜４８に対してドナーとし
て作用するイオン種であれば、Ｐｈｏｓ⁺５２以外のイ
オン種を用いてもよい。

【００４９】次に、図２（ａ）に示す様に、フォトレジ
スト５１を除去した後、ＮＭＯＳ形成領域４３を覆うパ
ターンにフォトレジスト５３を加工し、このフォトレジ
スト５３をマスクにして、１〜１０×１０¹⁵／ｃｍ²の
ドーズ量及び１０ｋｅＶの加速エネルギーで、多結晶Ｓ
ｉ膜４８にＢ⁺５４をイオン注入する。なお、多結晶Ｓ
ｉ膜４８に対してアクセプタとして作用するイオン種で
あれば、Ｂ⁺５４以外のイオン種を用いてもよい。

【００５０】次に、図２（ｂ）に示す様に、フォトレジ
スト５３を除去した後、下記の条件の減圧ＣＶＤ法でＳ
ｉ₃Ｎ₄膜５５を堆積させ、更に、ゲート電極のパター
ンにフォトレジスト５６を加工する。

【００５１】Ｓｉ₃Ｎ₄膜の減圧ＣＶＤ条件ガス：ＳｉＨ₂Ｃｌ₂／ＮＨ₃／Ｎ₂＝５０／２００／
２００ｓｃｃｍ圧力：７０Ｐａ基板温度：７６０℃

【００５２】次に、図３（ａ）に示す様に、フォトレジ
スト５６をマスクにして、平行平板エッチング装置を用
いて、下記の条件で、Ｓｉ₃Ｎ₄膜５５をエッチングす
る。そして、フォトレジスト５６を除去した後、Ｓｉ₃
Ｎ₄膜５５をマスクにして、ＥＣＲエッチング装置を用
いて、下記の条件で、多結晶Ｓｉ膜４８をエッチングす
る。

【００５３】Ｓｉ₃Ｎ₄膜のエッチング条件ガス：ＣＨＦ₃／ＣＦ₄／Ａｒ＝４０／４００／６００
ｓｃｃｍ圧力：２０Ｐａ高周波電力：１２００Ｗ（３８０ｋＨｚ）温度：０℃

【００５４】多結晶Ｓｉ膜のエッチング条件ガス：Ｃ₂Ｃｌ₃Ｆ₃／ＳＦ₆＝６０／１０ｓｃｃｍ圧力：１．３Ｐａマイクロ波電力：８５０Ｗ高周波電力：１５０Ｗ

【００５５】次に、図３（ｂ）に示す様に、ＰＭＯＳ形
成領域４４を覆うパターンにフォトレジスト５７を加工
し、このフォトレジスト５７とＳｉＯ₂膜４２等とをマ
スクにして、６×１０¹³／ｃｍ²のドーズ量、４０ｋｅ
Ｖの加速エネルギー及び３０°の注入角で、Ｓｉ基板４
１にＡｓ⁺５８をイオン注入して、ＬＤＤ構造のソース
／ドレイン拡散層を構成するｎ^-拡散層６１を形成す
る。

【００５６】次に、図４（ａ）に示す様に、フォトレジ
スト５７を除去した後、ＮＭＯＳ形成領域４３を覆うパ
ターンにフォトレジスト６２を加工する。そして、この
フォトレジスト６２とＳｉＯ₂膜４２等とをマスクにし
て、２×１０¹³／ｃｍ²のドーズ量、２０ｋｅＶの加速
エネルギー及び７°程度の通常の注入角で、Ｓｉ基板４
１にＢＦ₂ ⁺６３をイオン注入して、ＬＤＤ構造のソー
ス／ドレイン拡散層を構成するｐ^-拡散層６４を形成す
る。

【００５７】次に、図４（ｂ）に示す様に、フォトレジ
スト６２を除去した後、下記の条件の減圧ＣＶＤ法でＳ
ｉＯ₂膜６５を全面に堆積させ、平行平板エッチング装
置を用いて、下記の条件でＳｉＯ₂膜６５の全面をエッ
チバックして、このＳｉＯ₂膜６５から成る側壁スペー
サを多結晶Ｓｉ膜４８及びＳｉ₃Ｎ₄膜５５の側面に形
成する。

【００５８】ＳｉＯ₂膜の減圧ＣＶＤ条件ガス：ＴＥＯＳ／Ｎ₂＝５０／５ｓｃｃｍ圧力：８０Ｐａ基板温度：７２０℃

【００５９】ＳｉＯ₂膜のエッチング条件ガス：ＣＨＦ₃／ＣＦ₄／Ａｒ＝４０／４００／６００
ｓｃｃｍ圧力：２０Ｐａ高周波電力：１２００Ｗ（３８０ｋＨｚ）温度：０℃

【００６０】次に、図５（ａ）に示す様に、ＰＭＯＳ形
成領域４４を覆うパターンにフォトレジスト６６を加工
し、このフォトレジスト６６とＳｉＯ₂膜４２、６５等
とをマスクにして、３×１０¹⁵／ｃｍ²のドーズ量及び
６０ｋｅＶの加速エネルギーで、Ｓｉ基板４１にＡｓ⁺
６７をイオン注入して、ＬＤＤ構造のソース／ドレイン
拡散層を構成するｎ⁺拡散層６８を形成する。

【００６１】次に、図５（ｂ）に示す様に、フォトレジ
スト６６を除去し、下記の条件の減圧ＣＶＤ法でキャッ
ピング用のＳｉＯ₂膜７１を堆積させる。そして、この
状態でＯ₂雰囲気中における８５０℃、２０分の熱酸化
を行って、図示されてはいないが、多結晶Ｓｉ膜４８の
角部を丸める。

【００６２】この結果、実効的なゲート長が短くなり、
また、ゲート電界の集中が緩和されてＳｉＯ₂膜４７の
絶縁耐圧が向上する。なお、この熱酸化時にＳｉ₃Ｎ₄
膜５５が酸化防止膜になるので、ＮＭＯＳ形成領域４３
の多結晶Ｓｉ膜４８の上面近傍においても増速酸化が抑
制されて、この上面近傍にＳｉＯ₂膜が形成されにく
い。

【００６３】ＳｉＯ₂膜の減圧ＣＶＤ条件ガス：ＴＥＯＳ／Ｎ₂＝５０／５ｓｃｃｍ圧力：８０Ｐａ基板温度：７２０℃

【００６４】その後、ＮＭＯＳ形成領域４３を覆うパタ
ーンにフォトレジスト７２を加工する。そして、このフ
ォトレジスト７２とＳｉＯ₂膜４２、６５等とをマスク
にして、３×１０¹⁵／ｃｍ²のドーズ量及び４０ｋｅＶ
の加速エネルギーで、Ｓｉ基板４１にＢＦ₂ ⁺７３をイ
オン注入して、ＬＤＤ構造のソース／ドレイン拡散層を
構成するｐ⁺拡散層７４を形成する。

【００６５】次に、図６（ａ）に示す様に、フォトレジ
スト７２を除去した後、ＳｉＯ₂膜７１の厚さに対して
３０％程度のオーバエッチング時間で、弗酸によるエッ
チングをＳｉＯ₂膜７１に施す。そして、図６（ｂ）に
示す様に、熱燐酸でＳｉ₃Ｎ₄膜５５を除去する。

【００６６】熱燐酸によるエッチング速度は、Ｓｉ₃Ｎ
₄膜５５では４ｎｍ／分程度であるのに対して、多結晶
Ｓｉ膜４８では０．１ｎｍ／分程度、ＳｉＯ₂膜４２、
６５では０．０４ｎｍ／分程度である。従って、多結晶
Ｓｉ膜４８及びＳｉＯ₂膜４２、６５に対するＳｉ₃Ｎ
₄膜５５のエッチング選択比が夫々４０程度及び１００
程度であり、熱燐酸でＳｉ₃Ｎ₄膜５５を除去しても、
多結晶Ｓｉ膜４８及びＳｉＯ₂膜４２、６５の厚さの減
少は極めて少ない。

【００６７】なお、Ｓｉ₃Ｎ₄膜５５を除去すると、図
６（ｂ）に示した様に多結晶Ｓｉ膜４８よりも高い突起
部がＳｉＯ₂膜６５に生じるが、この突起部は、この第
１実施形態の様にそのまま残してもよく、下記の条件の
化学的機械的研磨で除去してもよい。その後、図７
（ａ）に示す様に、下記の条件のスパッタ法でＴｉ膜７
５を堆積させる。

【００６８】ＳｉＯ₂膜の化学的機械的研磨条件研磨プレート回転数：２０ｒｐｍウェハ保持試料台回転数：２０ｒｐｍ研磨圧力：５００ｇｆ／ｃｍ² 研磨液：シリカ粒子（１４重量％）＋ＫＯＨ水溶液

【００６９】Ｔｉ膜のスパッタ条件ガス：Ａｒ＝１００ｓｃｃｍ圧力：０．４Ｐａ直流電力：５ｋＷ基板加熱温度：１５０℃

【００７０】次に、図７（ｂ）に示す様に、Ｎ₂雰囲気
中における６７５℃、３０秒の第１段階の高速熱処理
で、Ｓｉ基板４１及び多結晶Ｓｉ膜４８の露出部とＴｉ
膜７５とをシリサイド化反応させ、ＳｉＯ₂膜４２、６
５上に残った未反応のＴｉ膜７５をアンモニア過水で除
去して、ｎ⁺拡散層６８及びｐ⁺拡散層７４の表面並び
に多結晶Ｓｉ膜４８の上面に同時に自己整合的にＴｉＳ
ｉ₂膜７６を形成する。

【００７１】その後、Ｎ₂雰囲気中における８００℃、
３０秒の第２段階の高速熱処理で、ＴｉＳｉ₂膜７６を
低抵抗の結晶状態へ相転移させる。そして、更に、従来
公知の工程を実行して、このＣＭＯＳトランジスタを完
成させる。

【００７２】なお、以上の第１実施形態では酸化防止膜
としてのＳｉ₃Ｎ₄膜５５を熱燐酸で除去しているが、
このＳｉ₃Ｎ₄膜５５は化学的ドライエッチングでも多
結晶Ｓｉ膜４８及びＳｉＯ₂膜４２、６５に対して大き
なエッチング選択比で除去することができる。

【００７３】また、上述の第１実施形態では酸化防止膜
としてＳｉ₃Ｎ₄膜５５を用いているが、カーボン膜等
を酸化防止膜として用いることもできる。カーボン膜は
酸素プラズマによるアッシングで多結晶Ｓｉ膜４８及び
ＳｉＯ₂膜４２、６５に対して大きな選択比で除去する
ことができる。

【００７４】図８、９が、ＮＭＯＳトランジスタの製造
方法に適用した第２実施形態を示している。この第２実
施形態では、図８（ａ）に示す様に、Ｓｉ基板８１の表
面に熱酸化で緩衝用のＳｉＯ₂膜（図示せず）を形成
し、このＳｉＯ₂膜上にＳｉ₃Ｎ₄膜（図示せず）を堆
積させる。

【００７５】その後、フォトリソグラフィによってＳｉ
₃Ｎ₄膜上でフォトレジスト（図示せず）を素子活性領
域のパターンに加工し、このフォトレジストをマスクに
してＳｉ₃Ｎ₄膜をドライエッチングする。そして、フ
ォトレジストを除去し、Ｓｉ₃Ｎ₄膜をマスクにして、
チャネルストッパを形成するための不純物をＳｉ基板８
１にイオン注入する。

【００７６】その後、Ｓｉ₃Ｎ₄膜を酸化防止膜にした
熱酸化でＳｉ基板８１の表面にＳｉＯ₂膜（図示せず）
を選択的に形成して素子分離領域を決定した後、Ｓｉ₃
Ｎ₄膜を除去する。なお、以上の様なＬＯＣＯＳ法の他
に、トレンチ法等で素子分離領域を形成してもよい。そ
して、犠牲酸化膜としての厚さ１０ｎｍ程度のＳｉＯ₂
膜（図示せず）を素子活性領域の表面に熱酸化で形成す
る。

【００７７】その後、フォトリソグラフィによってパタ
ーニングしたフォトレジスト（図示せず）をマスクにし
て、ウェルを形成するための不純物や閾値電圧を調整す
るための不純物等をＳｉ基板８１にイオン注入する。そ
して、犠牲酸化膜を除去した後、ゲート酸化膜としての
ＳｉＯ₂膜８２を素子活性領域の表面に熱酸化で形成す
る。

【００７８】その後、厚さ２００ｎｍの多結晶Ｓｉ膜８
３と厚さ１６０ｎｍのＰＳＧ膜８４とをＣＶＤ法で順次
に堆積させ、更に、厚さ３０ｎｍのＳｉＯＮ膜８５をプ
ラズマＣＶＤ法で堆積させる。そして、フォトリソグラ
フィによってフォトレジスト８６をゲート電極のパター
ンに加工する。このフォトリソグラフィ時に、ＳｉＯＮ
膜８５が反射防止膜になってハレーションが抑制され
る。

【００７９】次に、図８（ｂ）に示す様に、フォトレジ
スト８６をマスクにして、ＳｉＯＮ膜８５とＰＳＧ膜８
４とにＲＩＥを施した後、フォトレジスト８６を除去す
る。その後、図８（ｃ）に示す様に、ＳｉＯＮ膜８５及
びＰＳＧ膜８４をマスクにして、多結晶Ｓｉ膜８３をエ
ッチングする。

【００８０】なお、多結晶Ｓｉ膜８３とＳｉＯＮ膜８５
とではエッチング特性が互いに類似しているので、多結
晶Ｓｉ膜８３のエッチング時にＳｉＯＮ膜８５も同時に
除去される。しかも、ＳｉＯＮ膜８５とＰＳＧ膜８４と
ではエッチング特性が互いに異なっていてエッチング選
択比を大きくすることができるので、ＰＳＧ膜８４のエ
ッチングを抑制しつつＳｉＯＮ膜８５を容易に除去する
ことができる。

【００８１】次に、図８（ｄ）に示す様に、ＰＳＧ膜８
４及び多結晶Ｓｉ膜８３と必要なフォトレジスト（図示
せず）等とをマスクにして、２０ｋｅＶの加速エネルギ
ー及び１×１０¹⁴／ｃｍ²のドーズ量でＳｉ基板８１に
Ａｓ⁺をイオン注入して、ＬＤＤ構造のソース／ドレイ
ン拡散層を構成するｎ^-拡散層８７を形成する。

【００８２】そして、厚さ１０ｎｍのＳｉＯ₂膜８８と
厚さ１００ｎｍのＳｉ₃Ｎ₄膜９１とをＣＶＤ法で順次
に堆積させ、Ｓｉ₃Ｎ₄膜９１の全面をエッチバックし
て、このＳｉ₃Ｎ₄膜９１から成る側壁スペーサを多結
晶Ｓｉ膜８３及びＰＳＧ膜８４の側面に形成する。

【００８３】なお、Ｓｉ₃Ｎ₄膜９１とＳｉＯＮ膜８５
とでは材質が類似していてエッチング特性も互いに類似
しているので、多結晶Ｓｉ膜８３のエッチング時にＳｉ
ＯＮ膜８５の総てを除去することができなくても、Ｓｉ
₃Ｎ₄膜９１で側壁スペーサを形成する際のエッチング
によってＳｉＯＮ膜８５を除去することができる。ま
た、ＳｉＯ₂膜８８は、多結晶Ｓｉ膜８３及びＳｉ基板
８１とＳｉ₃Ｎ₄膜９１との間の絶縁耐圧の向上等のた
めに形成する。

【００８４】次に、図９（ａ）に示す様に、希弗酸等に
よるウエットエッチングでＰＳＧ膜８４を除去する。Ｐ
ＳＧ膜８４と多結晶Ｓｉ膜８３とではエッチング特性が
互いに異なっていてエッチング選択比を大きくすること
ができるので、多結晶Ｓｉ膜８３のエッチングを抑制し
つつＰＳＧ膜８４を容易に除去することができる。な
お、希弗酸等で容易に除去することができるＢＰＳＧ膜
等をＰＳＧ膜８４の代わりに用いてよい。

【００８５】その後、多結晶Ｓｉ膜８３とＳｉ₃Ｎ₄膜
９１と必要なフォトレジスト（図示せず）等とをマスク
にして、４０ｋｅＶの加速エネルギー及び１×１０¹⁵／
ｃｍ²のドーズ量でＳｉ基板８１にＡｓ⁺をイオン注入
して、ＬＤＤ構造のソース／ドレイン拡散層を構成する
ｎ⁺拡散層９２を形成する。その後、図９（ｂ）に示す
様に、スパッタ法等でＴｉ膜９３を堆積させる。

【００８６】次に、図９（ｃ）に示す様に、６００℃、
１分の第１段階の熱処理で、Ｓｉ基板８１及び多結晶Ｓ
ｉ膜８３の露出部とＴｉ膜９３とをシリサイド化反応さ
せ、Ｓｉ₃Ｎ₄膜９１や素子分離領域のＳｉＯ₂膜等の
上に残った未反応のＴｉ膜９３をウエットエッチングで
除去して、ｎ⁺拡散層９２の表面及び多結晶Ｓｉ膜８３
の上面に同時に自己整合的にＴｉＳｉ₂膜９４を形成す
る。そして、８００℃、１分の第２段階の熱処理で、Ｔ
ｉＳｉ₂膜９４を低抵抗の結晶状態へ相転移させる。

【００８７】次に、図９（ｄ）に示す様に、層間絶縁膜
として厚さ１μｍのＳｉＯ₂膜９５を堆積させ、化学的
機械的研磨等でＳｉＯ₂膜９５の表面を平坦化する。そ
して、フォトリソグラフィでパターニングしたフォトレ
ジスト（図示せず）をマスクにして、Ｓｉ₃Ｎ₄膜９１
及びＴｉＳｉ₂膜９４に対するＳｉＯ₂膜９５の選択比
が大きい異方性エッチングで、ｎ⁺拡散層９２の表面の
ＴｉＳｉ₂膜９４に対する接続孔９６をＳｉＯ₂膜９５
に開孔する。

【００８８】接続孔９６の開孔に際しては上述の様にＳ
ｉ₃Ｎ₄膜９１に対するＳｉＯ₂膜９５のエッチング選
択比を大きくしているので、図９（ｄ）に示した様に、
接続孔９６の一部がＳｉ₃Ｎ₄膜９１の一部と重畳して
も、Ｓｉ₃Ｎ₄膜９１の厚さの減少を抑制することがで
きて、多結晶Ｓｉ膜８３に対して自己整合的に接続孔９
６を開孔することができる。

【００８９】その後、接続孔９６を介してｎ⁺拡散層９
２の表面のＴｉＳｉ₂膜９４に接続する金属配線（図示
せず）の形成や、パッシベーション膜の形成等の従来公
知の工程を実行して、このＮＭＯＳトランジスタを完成
させる。

【００９０】なお、以上の第２実施形態では、ソース／
ドレイン拡散層を構成するｎ⁺拡散層９２の表面及びゲ
ート電極である多結晶Ｓｉ膜８３の上面にＴｉＳｉ₂膜
９４を形成しているが、配線の取り出し領域としてＳｉ
基板８１に形成されている拡散層の表面やゲート電極以
外の配線の上面にもＴｉＳｉ₂膜９４を形成することが
できる。

【００９１】図１０、１１が、ＭＯＳトランジスタの製
造方法に適用した第３実施形態を示している。この第３
実施形態では、図１０（ａ）に示す様に、Ｓｉ基板１０
１のうちで素子分離領域にすべき部分にトレンチ１０２
を形成し、ＣＶＤ法で堆積させたＳｉＯ₂膜１０３でト
レンチ１０２を埋めて、素子分離領域を決定する。そし
て、必要に応じてウェル（図示せず）を形成した後、ゲ
ート酸化膜としてのＳｉＯ₂膜１０４を素子活性領域の
表面に形成する。

【００９２】その後、ＭＯＳトランジスタの閾値電圧を
所望の値にするためにイオン注入と熱処理とでチャネル
領域の不純物濃度を調整し、多結晶Ｓｉ膜１０５とＳｉ
₃Ｎ₄膜１０６とをＣＶＤ法で順次に堆積させる。な
お、多結晶Ｓｉ膜１０５の電気抵抗を低減させるため
に、ＰｈｏｓやＡｓやＢ等の不純物を、堆積後の多結晶
Ｓｉ膜１０５にイオン注入するか、多結晶Ｓｉ膜１０５
を堆積させるための原料ガスに添加しておく。

【００９３】次に、図１０（ｂ）に示す様に、フォトリ
ソグラフィでゲート電極のパターンに加工したフォトレ
ジスト（図示せず）をマスクにして、Ｓｉ₃Ｎ₄膜１０
６及び多結晶Ｓｉ膜１０５をエッチングする。そして、
Ｓｉ₃Ｎ₄膜１０６及び多結晶Ｓｉ膜１０５とＳｉＯ₂
膜１０３と必要なフォトレジスト（図示せず）等とをマ
スクにして、Ｓｉ基板１０１に不純物を低ドーズ量でイ
オン注入して、ＬＤＤ構造のソース／ドレイン拡散層を
構成する低濃度の拡散層１０７を形成する。

【００９４】次に、図１０（ｃ）に示す様に、厚さ１０
０ｎｍ程度のＳｉＯ₂膜１０８をＣＶＤ法で堆積させ、
ＳｉＯ₂膜１０８の全面をＲＩＥでエッチバックして、
このＳｉＯ₂膜１０８から成る側壁スペーサを多結晶Ｓ
ｉ膜１０５及びＳｉ₃Ｎ₄膜１０６の側面に形成する。

【００９５】次に、図１１（ａ）に示す様に、熱燐酸で
Ｓｉ₃Ｎ₄膜１０６を除去する。素子分離領域のトレン
チ１０２はＳｉＯ₂膜１０３で埋められており、多結晶
Ｓｉ膜１０５等の側壁スペーサもＳｉＯ₂膜１０８で形
成されているので、これらのＳｉＯ₂膜１０３、１０８
等を殆どエッチングすることなく、多結晶Ｓｉ膜１０５
上のＳｉ₃Ｎ₄膜１０６のみを安定的に除去することが
できる。

【００９６】次に、図１１（ｂ）に示す様に、ＳｉＯ₂
膜１０３、１０８と必要なフォトレジスト（図示せず）
等とをマスクにして、Ｓｉ基板１０１及び多結晶Ｓｉ膜
１０５に不純物を高ドーズ量でイオン注入して、ＬＤＤ
構造のソース／ドレイン拡散層を構成する高濃度の拡散
層１１１を形成する。そして、熱処理を行って、拡散層
１０７、１１１及び多結晶Ｓｉ膜１０５中の不純物を活
性化させると共にイオン注入で損傷を受けたＳｉ基板１
０１の結晶性を回復させる。

【００９７】その後、Ｔｉ膜（図示せず）を堆積させ、
第１段階の熱処理でＳｉ基板１０１及び多結晶Ｓｉ膜１
０５の露出部とＴｉ膜とをシリサイド化反応させ、Ｓｉ
Ｏ₂膜１０３、１０８等の上に残った未反応のＴｉ膜を
除去して、拡散層１１１の表面及び多結晶Ｓｉ膜１０５
の上面に同時に自己整合的にＴｉＳｉ₂膜１１２を形成
する。そして、第２段階の熱処理でＴｉＳｉ₂膜１１２
を低抵抗の結晶状態へ相転移させる。

【００９８】次に、図１１（ｃ）に示す様に、層間絶縁
膜としてのＳｉＯ₂膜１１３を堆積させ、必要に応じて
化学的機械的研磨でＳｉＯ₂膜１１３の表面を平坦化す
る。そして、拡散層１１１の表面のＴｉＳｉ₂膜１１２
に対する接続孔１１４をＳｉＯ₂膜１１３に開孔する。

【００９９】その後、Ａｌ膜１１５等の金属膜をスパッ
タ法で堆積させ、Ａｌ膜１１５を配線等のパターンに加
工する。そして、パッシベーション膜としてのＳｉ₃Ｎ
₄膜１１６等を堆積させ、Ｓｉ₃Ｎ₄膜１１６にボンデ
ィング用の開口（図示せず）を形成して、このＭＯＳト
ランジスタを完成させる。

【０１００】なお、ＳｉＯ₂膜１１３を堆積させる前に
厚さ１０ｎｍ程度のＳｉ₃Ｎ₄膜（図示せず）を全面に
堆積させておけば、フォトリソグラフィ工程における合
わせずれのために接続孔１１４がＳｉＯ₂膜１０８と平
面的に重畳しても、接続孔１１４の開孔時にＳｉ₃Ｎ₄
膜でＳｉＯ₂膜１０８のエッチングを防止することがで
きて、多結晶Ｓｉ膜１０５に対して自己整合的に接続孔
１１４を開孔することができる。

【０１０１】また、素子分離領域のトレンチ１０２を埋
めているＳｉＯ₂膜１０３及び多結晶Ｓｉ膜１０５等の
側壁スペーサになっているＳｉＯ₂膜１０８の代わりに
Ｓｉ₃Ｎ₄膜を用い、逆に、多結晶Ｓｉ膜１０５上のＳ
ｉ₃Ｎ₄膜１０６の代わりにＳｉＯ₂膜を用いても、弗
酸系の溶液によって、Ｓｉ₃Ｎ₄膜を殆どエッチングす
ることなく、多結晶Ｓｉ膜１０５上のＳｉＯ₂膜のみを
安定的に除去することができる。

【０１０２】この場合の様に多結晶Ｓｉ膜１０５等の側
壁スペーサをＳｉ₃Ｎ₄膜で形成しておけば、上述の様
にＳｉＯ₂膜１１３を堆積させる前に厚さ１０ｎｍ程度
のＳｉ₃Ｎ₄膜（図示せず）を全面に堆積させておかな
くても、接続孔１１４の開孔時に側壁スペーサのエッチ
ングを防止することができるので、多結晶Ｓｉ膜１０５
に対して自己整合的に接続孔１１４を開孔することがで
きる。

【０１０３】なお、以上の第３実施形態でも、ソース／
ドレイン拡散層を構成する高濃度の拡散層１１１の表面
及びゲート電極である多結晶Ｓｉ膜１０５の上面にＴｉ
Ｓｉ₂膜１１２を形成しているが、配線の取り出し領域
としてＳｉ基板１０１に形成されている拡散層の表面や
ゲート電極以外の配線の上面にもＴｉＳｉ₂膜１１２を
形成することができる。

【０１０４】また、上述の第１〜第３実施形態では半導
体と金属との化合物膜としてＴｉＳｉ₂膜７６、９４、
１１２を形成しているが、ＣｏＳｉ₂膜やＮｉＳｉ₂膜
やその他のシリサイド膜等をＴｉＳｉ₂膜７６、９４、
１１２の代わりに形成してもよい。

【０１０５】また、上述の第１実施形態はデュアルゲー
ト構造のＣＭＯＳトランジスタの製造方法に本願の発明
を適用したものであり、第２実施形態はＮＭＯＳトラン
ジスタの製造方法に本願の発明を適用したものであり、
第３実施形態はＭＯＳトランジスタの製造方法に本願の
発明を適用したものであるが、ＭＯＳトランジスタ以外
の半導体装置の製造方法にも本願の発明を適用すること
ができる。

【０１０６】

【発明の効果】請求項１に係る半導体装置の製造方法で
は、ゲート電極である半導体膜の上面に接する金属膜の
形成に先立って、半導体膜上の酸化防止膜及び酸化膜を
完全に除去するまでエッチングを行っても、素子分離用
の第１の酸化膜及び半導体膜の側壁スペーサとしての第
２の酸化膜の厚さの減少を抑制することができる。

【０１０７】このため、半導体膜と金属膜とを十分に反
応させることができ、十分な厚さの化合物膜をゲート電
極の上面に形成することができて、ゲート電極の抵抗を
十分に低減させることができる。

【０１０８】しかも、素子分離用の第１の酸化膜の厚さ
の減少を抑制することができるので、この第１の酸化膜
の後退による半導体基体の露出等を防止することができ
て、ソース／ドレイン拡散層の表面に形成した化合物膜
を介したソース／ドレイン拡散層と半導体基体との間の
リーク電流を防止することができる。

【０１０９】また、半導体膜の側壁スペーサとしての第
２の酸化膜の厚さの減少を抑制することができるので、
ソース／ドレイン拡散層の表面に形成した化合物膜とゲ
ート電極の上面に形成した化合物膜とが連なることによ
るソース／ドレイン拡散層とゲート電極との短絡を防止
することができる。

【０１１０】従って、高速、低消費電力で且つ特性の優
れた半導体装置を高い歩留りで製造することができる。

【０１１１】請求項２に係る半導体装置の製造方法で
は、ゲート電極である半導体膜の角部が熱処理による酸
化で丸められるので、実効的なゲート長が短くなり、ま
た、ゲート電界の集中が緩和されてゲート絶縁膜の絶縁
耐圧が向上する。従って、更に高速、低消費電力で且つ
特性の更に優れた半導体装置を高い歩留りで製造するこ
とができる。

【０１１２】請求項３に係る半導体装置の製造方法で
は、接合の浅いソース／ドレイン拡散層を形成すること
ができるので、ゲート長を短くしてもソース／ドレイン
拡散層間のパンチスルー耐圧の低下を防止することがで
きる。従って、微細であるにも拘らず高速、低消費電力
で且つ特性の優れた半導体装置を高い歩留りで製造する
ことができる。

【０１１３】請求項４に係る半導体装置の製造方法で
は、積層膜を配線のパターンに加工するためのエッチン
グで用いるマスク層として微細なパターンのマスク層を
形成することができるので、半導体膜で微細なパターン
の配線を形成することができる。しかも、層間絶縁膜に
開孔する接続孔の一部が側壁スペーサの一部と重畳して
も、接続孔の開孔に伴う絶縁性の側壁スペーサの厚さの
減少を抑制することができるので、配線に対して自己整
合的に接続孔を開孔することができる。

【０１１４】一方、配線のパターンの半導体膜の厚さを
薄くすることなくその上面を完全に露出させることがで
きるので、半導体膜と金属膜とを十分に反応させること
ができ、十分な厚さの化合物膜を半導体膜の上面に形成
することができて、配線の抵抗を十分に低減させること
ができる。

【０１１５】更に、半導体基体の表面と半導体膜の上面
との間での側壁スペーサの表面に沿う距離が長いので、
半導体基体の表面に形成した化合物膜と配線の上面に形
成した化合物膜とが連なることによる半導体基体と配線
との短絡を防止することができる。

【０１１６】従って、微細であるにも拘らず高速、低消
費電力の半導体装置を高い歩留りで製造することができ
る。

【０１１７】請求項５に係る半導体装置の製造方法で
は、反射防止膜を除去するための専用の工程が不要であ
るので、微細であるにも拘らず高速、低消費電力の半導
体装置を高い歩留り及び高いスループットで製造するこ
とができる。

【０１１８】請求項６に係る半導体装置の製造方法で
は、半導体膜の上面が完全に露出するまでオフセット膜
をエッチングしても、半導体膜、素子分離絶縁膜及び側
壁スペーサの何れの厚さの減少をも抑制することができ
る。

【０１１９】この様に、半導体膜の上面が完全に露出す
るまでオフセット膜をエッチングしても半導体膜の厚さ
の減少を抑制することができるので、半導体膜と金属膜
とを十分に反応させることができ、十分な厚さの化合物
膜を配線の上面に形成することができて、配線の抵抗を
十分に低減させることができる。

【０１２０】しかも、半導体膜の上面が完全に露出する
までオフセット膜をエッチングしても素子分離絶縁膜の
厚さの減少を抑制することができるので、この素子分離
絶縁膜の後退による半導体基体の露出等を防止すること
ができて、拡散層の表面に形成した化合物膜を介した拡
散層と半導体基体との間のリーク電流を防止することが
できる。また、素子分離機能の低下を防止することもで
きる。

【０１２１】また、半導体膜の上面が完全に露出するま
でオフセット膜をエッチングしても側壁スペーサの厚さ
の減少を抑制することができるので、半導体基体の表面
と配線の上面との間での側壁スペーサの表面に沿う距離
が長くて、半導体基体の表面に形成した化合物膜と配線
の上面に形成した化合物膜とが連なることによる半導体
基体と配線との短絡を防止することができる。

【０１２２】従って、高速、低消費電力で且つ特性の優
れた半導体装置を高い歩留りで製造することができる。

【０１２３】請求項７、８に係る半導体装置の製造方法
では、接続孔の開孔に伴う側壁スペーサの厚さの減少を
抑制することができるので、配線に対して自己整合的に
接続孔を開孔することができて、微細であるにも拘らず
高速、低消費電力で且つ特性の優れた半導体装置を高い
歩留りで製造することができる。

【図面の簡単な説明】

【図１】本願の発明の第１実施形態の最初の工程を順次
に示す側断面図である。

【図２】図１の工程に続く工程を順次に示す側断面図で
ある。

【図３】図２の工程に続く工程を順次に示す側断面図で
ある。

【図４】図３の工程に続く工程を順次に示す側断面図で
ある。

【図５】図４の工程に続く工程を順次に示す側断面図で
ある。

【図６】図５の工程に続く工程を順次に示す側断面図で
ある。

【図７】図６の工程に続く工程を順次に示す側断面図で
ある。

【図８】本願の発明の第２実施形態の前半の工程を順次
に示す側断面図である。

【図９】第２実施形態の後半の工程を順次に示す側断面
図である。

【図１０】本願の発明の第３実施形態の前半の工程を順
次に示す側断面図である。

【図１１】第３実施形態の後半の工程を順次に示す側断
面図である。

【図１２】本願の発明の第１従来例の前半の工程を示す
側断面図である。

【図１３】第１従来例の後半の工程を示す側断面図であ
り、（ａ）は酸化膜を十分にエッチングした場合、
（ｂ）はリーク電流が増加しない程度に酸化膜をエッチ
ングした場合を夫々示している。

【図１４】本願の発明の第２従来例を順次に示す側断面
図である。

【符号の説明】

４１…Ｓｉ基板（半導体基体）、４２…ＳｉＯ₂膜（第
１の酸化膜）、４８…多結晶Ｓｉ膜（半導体膜）、５５
…Ｓｉ₃Ｎ₄膜（酸化防止膜）、６５…ＳｉＯ₂膜（第
２の酸化膜）、６８…ｎ⁺拡散層（ソース／ドレイン拡
散層）、７１…ＳｉＯ₂膜（第３の酸化膜）、７３…Ｂ
Ｆ₂ ⁺（不純物）、７４…ｐ⁺拡散層（ソース／ドレイ
ン拡散層）、７５…Ｔｉ膜（金属膜）、７６…ＴｉＳｉ
₂膜（化合物膜）、８１…Ｓｉ基板（半導体基体）、８
３…多結晶Ｓｉ膜（半導体膜）、８４…ＰＳＧ膜（オフ
セット膜）、８５…ＳｉＯＮ膜（反射防止膜）、８６…
フォトレジスト（マスク層）、９１…Ｓｉ₃Ｎ₄膜（絶
縁膜）、９３…Ｔｉ膜（金属膜）、９４…ＴｉＳｉ₂膜
（化合物膜）、９５…ＳｉＯ₂膜（層間絶縁膜）、９６
…接続孔、１０１…Ｓｉ基板（半導体基体）、１０３…
ＳｉＯ₂膜（素子分離絶縁膜）、１０５…多結晶Ｓｉ膜
（半導体膜）、１０６…Ｓｉ₃Ｎ₄膜（オフセット
膜）、１０８…ＳｉＯ₂膜（側壁スペーサ）、１１２…
ＴｉＳｉ₂膜（化合物膜）、１１３…ＳｉＯ₂膜（第２
の層間絶縁膜）、１１４…接続孔

───────────────────────────────────────────────────── フロントページの続き (72)発明者高橋剛東京都品川区北品川６丁目７番35号ソニー株式会社内

Claims

【特許請求の範囲】

【請求項１】ソース／ドレイン拡散層の表面とゲート
電極の上面とに半導体と金属との化合物膜を同時に自己
整合的に形成する半導体装置の製造方法において、半導体基体に素子分離用の第１の酸化膜を形成する工程
と、前記第１の酸化膜を形成した後に、酸化膜よりもエッチ
ング速度の速い材料から成る酸化防止膜で上面を覆われ
ている半導体膜で前記ゲート電極を形成する工程と、第２の酸化膜から成る側壁スペーサを前記半導体膜の側
面に形成する工程と、前記半導体基体に前記ソース／ドレイン拡散層を形成す
る工程と、前記酸化防止膜が前記上面を覆っている状態で熱処理を
行う工程と、前記熱処理後に前記酸化防止膜を除去する工程と、前記側壁スペーサが前記側面に形成されており前記除去
によって前記上面が露出している状態で、前記表面及び
前記上面に接する金属膜を形成する工程と、前記表面及び前記上面と前記金属膜とを反応させて前記
化合物膜を形成する工程とを具備することを特徴とする
半導体装置の製造方法。
【請求項２】前記熱処理で前記半導体膜の表面を酸化
することを特徴とする請求項１記載の半導体装置の製造
方法。
【請求項３】前記熱処理で前記半導体基体上に第３の
酸化膜を形成し、この第３の酸化膜を介した不純物のイ
オン注入で前記ソース／ドレイン拡散層を形成すること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】半導体基体の表面と配線の上面とに半導
体と金属との化合物膜を同時に自己整合的に形成する半
導体装置の製造方法において、半導体膜とこの半導体膜上に積層されてこの半導体膜と
はエッチング特性の異なるオフセット膜とこのオフセッ
ト膜上に積層されてこのオフセット膜とはエッチング特
性の異なる反射防止膜とから成る積層膜を前記半導体基
体の上層に形成する工程と、前記配線のパターンのマスク層をフォトリソグラフィで
前記反射防止膜上に形成する工程と、前記マスク層を用いたエッチングで前記積層膜を前記配
線のパターンに加工する工程と、前記半導体膜の側面及び前記オフセット膜の側面にこの
オフセット膜とはエッチング特性の異なる絶縁性の側壁
スペーサを形成する工程と、前記半導体膜及び前記側壁スペーサをストッパにしたエ
ッチングで前記オフセット膜を除去する工程と、前記側壁スペーサが前記半導体膜の前記側面に形成され
ており前記除去によって前記半導体膜の上面が露出して
いる状態で、前記表面及び前記上面に接する金属膜を形
成する工程と、前記表面及び前記上面と前記金属膜とを反応させて前記
化合物膜を形成する工程と、前記化合物膜を形成した後に、前記側壁スペーサとはエ
ッチング特性の異なる層間絶縁膜で前記化合物膜及び前
記側壁スペーサを覆う工程と、前記表面の前記化合物膜に対する接続孔を前記層間絶縁
膜に開孔する工程とを具備することを特徴とする半導体
装置の製造方法。
【請求項５】堆積させた絶縁膜をエッチングして前記
側壁スペーサを形成し、前記積層膜を前記配線のパターンに加工するための前記
エッチングまたは前記側壁スペーサを形成するための前
記エッチングによって前記反射防止膜を除去することを
特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】半導体基体の表面と配線の上面とに半導
体と金属との化合物膜を同時に自己整合的に形成する半
導体装置の製造方法において、前記半導体基体に素子分離絶縁膜を形成する工程と、半導体膜とこの半導体膜上に積層されてこの半導体膜及
び前記素子分離絶縁膜とはエッチング特性の異なるオフ
セット膜とを前記配線のパターンに加工する工程と、前記素子分離絶縁膜とエッチング特性の等しい絶縁性の
側壁スペーサを前記配線のパターンの前記半導体膜の側
面及び前記オフセット膜の側面に形成する工程と、前記素子分離絶縁膜及び前記側壁スペーサを形成した後
に前記オフセット膜をエッチングで除去する工程と、前記側壁スペーサが前記半導体膜の前記側面に形成され
ており前記除去によって前記半導体膜の上面が露出して
いる状態で、前記表面及び前記上面に接する金属膜を形
成する工程と、前記表面及び前記上面と前記金属膜とを反応させて前記
化合物膜を形成する工程とを具備することを特徴とする
半導体装置の製造方法。
【請求項７】前記化合物膜を形成した後に、前記側壁
スペーサとはエッチング特性の異なる第１の層間絶縁膜
で前記化合物膜及び前記側壁スペーサを覆う工程と、前記第１の層間絶縁膜とはエッチング特性の異なる第２
の層間絶縁膜を前記第１の層間絶縁膜上に形成する工程
と、前記表面の前記化合物膜に対する接続孔を前記第２及び
第１の層間絶縁膜に開孔する工程とを具備することを特
徴とする請求項６記載の半導体装置の製造方法。
【請求項８】前記化合物膜を形成した後に、前記側壁
スペーサとはエッチング特性の異なる層間絶縁膜で前記
化合物膜及び前記側壁スペーサを覆う工程と、前記表面の前記化合物膜に対する接続孔を前記層間絶縁
膜に開孔する工程とを具備することを特徴とする請求項
６記載の半導体装置の製造方法。