JPH1117173A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1117173A JPH1117173A JP9163696A JP16369697A JPH1117173A JP H1117173 A JPH1117173 A JP H1117173A JP 9163696 A JP9163696 A JP 9163696A JP 16369697 A JP16369697 A JP 16369697A JP H1117173 A JPH1117173 A JP H1117173A
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- film
- semiconductor substrate
- forming
- gate
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Abstract
(57)【要約】
【課題】 ゲート電極−ソース・ドレイン間の短絡を防
止できかつゲート電極の接続抵抗が低いデュアルゲート
ＣＭＯＳをサリサイド技術を適用して製造する。 【解決手段】 シリコンからなる半導体基板１１上にポ
リシリコンからなるゲート電極１６ａ，１６ｂを形成し
た後、ゲート電極１６ａ，１６ｂの側壁に絶縁性材料か
らなるサイドウォール３１を形成する。イオン注入によ
って、ＮＭＯＳ領域１１ａのゲート電極１６ａにＮ型不
純物を導入し、ＰＭＯＳ領域１１ｂのゲート電極１６ｂ
にＰ型不純物を導入する。半導体基板１１上の全面に塗
布膜４１を成膜した後、塗布膜４１の表面側からゲート
電極１６ａ，１６ｂの表面を化学的機械研磨してポリシ
リコンを露出させる。サリサイド技術によって、ゲート
電極１６ａ，１６ｂ及び半導体基板１１の表面層にシリ
サイド層４３を形成する。
止できかつゲート電極の接続抵抗が低いデュアルゲート
ＣＭＯＳをサリサイド技術を適用して製造する。 【解決手段】 シリコンからなる半導体基板１１上にポ
リシリコンからなるゲート電極１６ａ，１６ｂを形成し
た後、ゲート電極１６ａ，１６ｂの側壁に絶縁性材料か
らなるサイドウォール３１を形成する。イオン注入によ
って、ＮＭＯＳ領域１１ａのゲート電極１６ａにＮ型不
純物を導入し、ＰＭＯＳ領域１１ｂのゲート電極１６ｂ
にＰ型不純物を導入する。半導体基板１１上の全面に塗
布膜４１を成膜した後、塗布膜４１の表面側からゲート
電極１６ａ，１６ｂの表面を化学的機械研磨してポリシ
リコンを露出させる。サリサイド技術によって、ゲート
電極１６ａ，１６ｂ及び半導体基板１１の表面層にシリ
サイド層４３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、微細化が進んだメ
モリー素子や高速ロジック等を構成する絶縁ゲート型電
界効果トランジスタとして好適に用いられる半導体装置
の製造方法に関する。
モリー素子や高速ロジック等を構成する絶縁ゲート型電
界効果トランジスタとして好適に用いられる半導体装置
の製造方法に関する。
【０００２】
【従来の技術】近年、電子機器の小型化及び携帯化の要
求が高まるに伴い、これらの電子機器に搭載される半導
体装置の高速化と低消費電力化とが進められている。こ
のため、ＮチャンネルのＭＯＳトランジスタ（以下、Ｎ
ＭＯＳと記す）にはＮ型のゲート電極を設けＰチャンネ
ルのＭＯＳトランジスタ（以下、ＰＭＯＳと記す）には
Ｐ型のゲート電極を設けることによって低しきい値で高
駆動能力が得られるようにしたり、ゲート電極やソース
・ドレインの表面層にシリサイドを形成して配線抵抗の
低減化を図る技術が重要になってきている。
求が高まるに伴い、これらの電子機器に搭載される半導
体装置の高速化と低消費電力化とが進められている。こ
のため、ＮチャンネルのＭＯＳトランジスタ（以下、Ｎ
ＭＯＳと記す）にはＮ型のゲート電極を設けＰチャンネ
ルのＭＯＳトランジスタ（以下、ＰＭＯＳと記す）には
Ｐ型のゲート電極を設けることによって低しきい値で高
駆動能力が得られるようにしたり、ゲート電極やソース
・ドレインの表面層にシリサイドを形成して配線抵抗の
低減化を図る技術が重要になってきている。
【０００３】上記の技術を適用して半導体装置を製造す
る場合には、先ず、図５（１）に示すように、シリコン
からなる半導体基板５１上のＮＭＯＳ領域５１ａ及びＰ
ＭＯＳ領域５１ｂにポリシリコンからなるゲート電極５
２ａ，５２ｂを形成し、これらの側壁に酸化シリコンか
らなるサイドウォール５３を形成する。次に、ＮＭＯＳ
領域５１ａのみにソース・ドレイン５４ａを形成するた
めのイオン注入を行い、ゲート電極５２ａにもＮ型の不
純物を導入する。その後、半導体基板５１上の全面に、
次のＰ型不純物の導入に用いられる２フッ化ホウ素イオ
ン（ＢＦ2 + ）のうちのフッ素（Ｆ）を補足するための
酸化シリコンからなるキャッピング絶縁膜５５を成膜
し、さらに熱酸化によってゲート電極５２ａ，５２ｂ側
に上記キャピング絶縁膜５５を成長させてゲート電極５
２ａ，５２ｂの端部を丸める。次いで、ＰＭＯＳ領域５
１ｂにのみソース・ドレイン５４ｂを形成するためのイ
オン注入（ＢＦ2 + ）を行い、ゲート電極５２ｂにもＰ
型不純物（ホウ素：Ｂ）を導入する。
る場合には、先ず、図５（１）に示すように、シリコン
からなる半導体基板５１上のＮＭＯＳ領域５１ａ及びＰ
ＭＯＳ領域５１ｂにポリシリコンからなるゲート電極５
２ａ，５２ｂを形成し、これらの側壁に酸化シリコンか
らなるサイドウォール５３を形成する。次に、ＮＭＯＳ
領域５１ａのみにソース・ドレイン５４ａを形成するた
めのイオン注入を行い、ゲート電極５２ａにもＮ型の不
純物を導入する。その後、半導体基板５１上の全面に、
次のＰ型不純物の導入に用いられる２フッ化ホウ素イオ
ン（ＢＦ2 + ）のうちのフッ素（Ｆ）を補足するための
酸化シリコンからなるキャッピング絶縁膜５５を成膜
し、さらに熱酸化によってゲート電極５２ａ，５２ｂ側
に上記キャピング絶縁膜５５を成長させてゲート電極５
２ａ，５２ｂの端部を丸める。次いで、ＰＭＯＳ領域５
１ｂにのみソース・ドレイン５４ｂを形成するためのイ
オン注入（ＢＦ2 + ）を行い、ゲート電極５２ｂにもＰ
型不純物（ホウ素：Ｂ）を導入する。
【０００４】次に、図５（２）に示すように、上記キャ
ピング絶縁膜（５５）をエッチングによって除去し、半
導体基板５１上の全面に金属膜（図示省略）を成膜す
る。次いで、熱処理を行うことによってゲート電極５２
ａ，５２ｂ及び半導体基板５１の表面層にシリサイド層
５６を成長させる。その後、未反応の金属膜をエッチン
グによって除去する。
ピング絶縁膜（５５）をエッチングによって除去し、半
導体基板５１上の全面に金属膜（図示省略）を成膜す
る。次いで、熱処理を行うことによってゲート電極５２
ａ，５２ｂ及び半導体基板５１の表面層にシリサイド層
５６を成長させる。その後、未反応の金属膜をエッチン
グによって除去する。
【０００５】
【発明が解決しようとする課題】ところが一般に、イオ
ン注入に直接晒されたポリシリコン表面では、酸化膜が
成長し易くなる。そして、上記半導体装置の製造方法で
は、ＮＭＯＳ領域５１ａのゲート電極の表面を直接イオ
ンに晒した状態で不純物を導入した後、ゲート電極をキ
ャッピング絶縁膜で覆った状態で熱処理を施してこのキ
ャッピング絶縁膜を成長させる。このため、この熱処理
工程では、ＮＭＯＳ領域のゲート電極表面で増速酸化が
生じ、当該部分におけるキャッピング絶縁膜の膜厚が他
の部分よりも厚くなる。
ン注入に直接晒されたポリシリコン表面では、酸化膜が
成長し易くなる。そして、上記半導体装置の製造方法で
は、ＮＭＯＳ領域５１ａのゲート電極の表面を直接イオ
ンに晒した状態で不純物を導入した後、ゲート電極をキ
ャッピング絶縁膜で覆った状態で熱処理を施してこのキ
ャッピング絶縁膜を成長させる。このため、この熱処理
工程では、ＮＭＯＳ領域のゲート電極表面で増速酸化が
生じ、当該部分におけるキャッピング絶縁膜の膜厚が他
の部分よりも厚くなる。
【０００６】したがって、次のキャッピング絶縁膜を除
去する工程で、ＮＭＯＳ領域のゲート電極表面のキャッ
ピング絶縁膜が完全除去されるまでエッチングを行う
と、その他の部分に過剰なオーバーエッチングが加わ
り、サイドウォールが目減りしてゲート電極の側壁が露
出する。そして、次にシリサイド化の工程を行うと、図
５（２）に示したように、ゲート電極の側壁もシリサイ
ド化され、ゲート電極とソース・ドレインが短絡し易く
なる。また、上記過剰なオーバーエッチングによって、
素子分離膜の膜厚も薄くなり、素子分離能力も低下す
る。
去する工程で、ＮＭＯＳ領域のゲート電極表面のキャッ
ピング絶縁膜が完全除去されるまでエッチングを行う
と、その他の部分に過剰なオーバーエッチングが加わ
り、サイドウォールが目減りしてゲート電極の側壁が露
出する。そして、次にシリサイド化の工程を行うと、図
５（２）に示したように、ゲート電極の側壁もシリサイ
ド化され、ゲート電極とソース・ドレインが短絡し易く
なる。また、上記過剰なオーバーエッチングによって、
素子分離膜の膜厚も薄くなり、素子分離能力も低下す
る。
【０００７】一方、キャッピング絶縁膜を除去する工程
で、上記ゲート電極とソース・ドレインとの短絡を防止
できる程度のエッチングを行った場合には、ＮＭＯＳ領
域のゲート電極表面のキャッピング絶縁膜を完全に除去
することができない。このため、図６に示すように、次
のシリサイド化の工程では、ＮＭＯＳ領域５１ａにおけ
るゲート電極５１ａ表面のシリサイド化が困難になり、
シリサイド層５６が凝集して形成される。したがって、
ゲート電極５１ａ表面の全面をシリサイド層５６で覆う
ことができず、ゲート電極５１ａの抵抗上昇を招くこと
になる。
で、上記ゲート電極とソース・ドレインとの短絡を防止
できる程度のエッチングを行った場合には、ＮＭＯＳ領
域のゲート電極表面のキャッピング絶縁膜を完全に除去
することができない。このため、図６に示すように、次
のシリサイド化の工程では、ＮＭＯＳ領域５１ａにおけ
るゲート電極５１ａ表面のシリサイド化が困難になり、
シリサイド層５６が凝集して形成される。したがって、
ゲート電極５１ａ表面の全面をシリサイド層５６で覆う
ことができず、ゲート電極５１ａの抵抗上昇を招くこと
になる。
【０００８】
【課題を解決するための手段】上記課題を解決するため
の本発明の半導体装置の製造方法は、以下の手順で行
う。先ず、シリコンからなる半導体基板上にポリシリコ
ンからなるゲート電極を形成した後、当該ゲート電極の
側壁に絶縁性材料からなるサイドウォールを形成する。
次に、上記ゲート電極の表面を化学的機械研磨する。そ
の後、上記ゲート電極及びサイドウォールを覆う状態で
半導体基板上に金属膜を成膜した後、熱処理を行うこと
によってゲート電極及び半導体基板の表面層をシリサイ
ド化させる。ここで、上記化学的機械研磨を行う前に、
イオン注入によって上記ゲート電極を構成するポリシリ
コンに不純物を導入する工程を行う。また、サイドウォ
ールを形成した後でかつ化学的機械研磨を行う前には、
上記ゲート電極及びサイドウォールを覆う状態で半導体
基板上に塗布膜を成膜し、化学的機械研磨は、この塗布
膜の表面側から行うこととする。
の本発明の半導体装置の製造方法は、以下の手順で行
う。先ず、シリコンからなる半導体基板上にポリシリコ
ンからなるゲート電極を形成した後、当該ゲート電極の
側壁に絶縁性材料からなるサイドウォールを形成する。
次に、上記ゲート電極の表面を化学的機械研磨する。そ
の後、上記ゲート電極及びサイドウォールを覆う状態で
半導体基板上に金属膜を成膜した後、熱処理を行うこと
によってゲート電極及び半導体基板の表面層をシリサイ
ド化させる。ここで、上記化学的機械研磨を行う前に、
イオン注入によって上記ゲート電極を構成するポリシリ
コンに不純物を導入する工程を行う。また、サイドウォ
ールを形成した後でかつ化学的機械研磨を行う前には、
上記ゲート電極及びサイドウォールを覆う状態で半導体
基板上に塗布膜を成膜し、化学的機械研磨は、この塗布
膜の表面側から行うこととする。
【０００９】上記製造方法では、ゲート電極の側壁にサ
イドウォールが形成された後にゲート電極の表面が化学
的機械研磨されることから、注入イオンに直接晒された
ゲート電極で増速酸化が進んでも、ゲート電極の側壁を
露出させることなくゲート電極の表面にゲート電極を構
成する材料が露出される。このため、ゲート電極の側壁
に金属膜が接触することはなく、熱処理を行ってもゲー
ト電極の側壁がシリサイド化されることはない。したが
って、ゲート電極の表面と半導体基板の表面とに形成さ
れるシリサイド層は、サイドウォールによって完全に分
離される。また、塗布膜を成膜して化学的機械研磨が行
われるため、ゲート電極の膜厚は均一に保たれる。
イドウォールが形成された後にゲート電極の表面が化学
的機械研磨されることから、注入イオンに直接晒された
ゲート電極で増速酸化が進んでも、ゲート電極の側壁を
露出させることなくゲート電極の表面にゲート電極を構
成する材料が露出される。このため、ゲート電極の側壁
に金属膜が接触することはなく、熱処理を行ってもゲー
ト電極の側壁がシリサイド化されることはない。したが
って、ゲート電極の表面と半導体基板の表面とに形成さ
れるシリサイド層は、サイドウォールによって完全に分
離される。また、塗布膜を成膜して化学的機械研磨が行
われるため、ゲート電極の膜厚は均一に保たれる。
【００１０】
【発明の実施の形態】以下、本発明を適用した半導体装
置の製造方法の実施形態を図面に基づいて説明する。先
ず、図１（１）に示すように、単結晶シリコンからなる
半導体基板１１の表面層にＬＯＣＯＳ法によって素子分
離膜１２を形成する。この際、例えば先ず、半導体基板
１１の表面に熱酸化膜を成膜し、さらにＬＰ（Low Pres
sure）ＣＶＤ（Chemical Vapor Deposition)法によって
窒化シリコン（Ｓｉ3 Ｎ4 ）からなる酸化防止膜を成膜
する。酸化防止膜の成膜条件の一例としては、成膜ガス
及び流量：ＳｉＨ2 Ｃｌ2 ／ＮＨ3 ／Ｎ2 ＝５０sccm／
２００sccm／２００sccm、成膜雰囲気内ガス圧力：７０
Ｐａ、基板温度：７６０℃に設定する。その後、この酸
化防止膜をパターニングして熱酸化を行い、これによっ
て半導体基板１１の表面層に酸化シリコンからなる素子
分離膜１２を形成する。
置の製造方法の実施形態を図面に基づいて説明する。先
ず、図１（１）に示すように、単結晶シリコンからなる
半導体基板１１の表面層にＬＯＣＯＳ法によって素子分
離膜１２を形成する。この際、例えば先ず、半導体基板
１１の表面に熱酸化膜を成膜し、さらにＬＰ（Low Pres
sure）ＣＶＤ（Chemical Vapor Deposition)法によって
窒化シリコン（Ｓｉ3 Ｎ4 ）からなる酸化防止膜を成膜
する。酸化防止膜の成膜条件の一例としては、成膜ガス
及び流量：ＳｉＨ2 Ｃｌ2 ／ＮＨ3 ／Ｎ2 ＝５０sccm／
２００sccm／２００sccm、成膜雰囲気内ガス圧力：７０
Ｐａ、基板温度：７６０℃に設定する。その後、この酸
化防止膜をパターニングして熱酸化を行い、これによっ
て半導体基板１１の表面層に酸化シリコンからなる素子
分離膜１２を形成する。
【００１１】次に、レジストパターン（図示省略）をマ
スクに用いたイオン注入によって、半導体基板１１の表
面側におけるＮＭＯＳ領域１１ａにＰ型不純物（例えば
ホウ素）を導入してなるＰウェル拡散層１３を形成し、
ＰＭＯＳ領域１１ｂにＮ型不純物（例えばリン）を導入
してなるＮウェル拡散層１４を形成する。
スクに用いたイオン注入によって、半導体基板１１の表
面側におけるＮＭＯＳ領域１１ａにＰ型不純物（例えば
ホウ素）を導入してなるＰウェル拡散層１３を形成し、
ＰＭＯＳ領域１１ｂにＮ型不純物（例えばリン）を導入
してなるＮウェル拡散層１４を形成する。
【００１２】その後、熱酸化法によって半導体基板１１
の表面層にゲート絶縁膜１５を形成する。次いで、ゲー
ト絶縁膜１５上に、ＬＰ熱ＣＶＤ法によってポリシリコ
ン膜１６を成膜する。ポリシリコン膜１６の成膜条件の
一例としては、成膜ガス及び流量：ＳｉＨ4 ／Ｎｅ／Ｎ
2 ＝１００sccm／４００sccm／２００sccm、成膜雰囲気
内ガス圧力：７０Ｐａ、基板温度：６１０℃に設定す
る。
の表面層にゲート絶縁膜１５を形成する。次いで、ゲー
ト絶縁膜１５上に、ＬＰ熱ＣＶＤ法によってポリシリコ
ン膜１６を成膜する。ポリシリコン膜１６の成膜条件の
一例としては、成膜ガス及び流量：ＳｉＨ4 ／Ｎｅ／Ｎ
2 ＝１００sccm／４００sccm／２００sccm、成膜雰囲気
内ガス圧力：７０Ｐａ、基板温度：６１０℃に設定す
る。
【００１３】次に、図１（２）に示すように、ＰＭＯＳ
領域１１ｂ上を覆うレジストパターン１７を形成する。
その後、イオン注入によってＮＭＯＳ領域１１ａのポリ
シリコン膜１６に、空乏化を低減するためのＮ型不純物
を導入する。この際、注入イオンとしては、Ｐ+ （リン
イオン）を１０ｋｅＶ程度のエネルギーで１０15〜１０
16個／ｃｍ2 程度導入する。
領域１１ｂ上を覆うレジストパターン１７を形成する。
その後、イオン注入によってＮＭＯＳ領域１１ａのポリ
シリコン膜１６に、空乏化を低減するためのＮ型不純物
を導入する。この際、注入イオンとしては、Ｐ+ （リン
イオン）を１０ｋｅＶ程度のエネルギーで１０15〜１０
16個／ｃｍ2 程度導入する。
【００１４】次に、図１（３）に示すように、上記レジ
ストパターン（１７）を除去した後、ポリシリコン膜１
６上にゲート電極を形成するためのレジストパターン１
８を形成する。
ストパターン（１７）を除去した後、ポリシリコン膜１
６上にゲート電極を形成するためのレジストパターン１
８を形成する。
【００１５】その後、図２（１）に示すように、レジス
トパターン（１８）をマスクにしてポリシリコン膜１６
をドライエッチングすることによって、ポリシリコン膜
１６をパターニングしてなるゲート電極１６ａ，１６ｂ
を形成する。上記ドライエッチング条件の一例として
は、エッチング装置：ＥＲＣ（Electoron Cyclotron Re
sonance)エッチャー、反応ガス及び流量：Ｃ2 Ｃｌ3 Ｆ
3 ／ＳＦ6 ＝６０sccm／１０sccm、エッチング雰囲気内
ガス圧力：１．３Ｐａ、マイクロ波電力：８５０Ｗ、Ｒ
Ｆ電力：１５０Ｗに設定する。上記ドライエッチングの
後、レジストパターン（１８）を除去する。
トパターン（１８）をマスクにしてポリシリコン膜１６
をドライエッチングすることによって、ポリシリコン膜
１６をパターニングしてなるゲート電極１６ａ，１６ｂ
を形成する。上記ドライエッチング条件の一例として
は、エッチング装置：ＥＲＣ（Electoron Cyclotron Re
sonance)エッチャー、反応ガス及び流量：Ｃ2 Ｃｌ3 Ｆ
3 ／ＳＦ6 ＝６０sccm／１０sccm、エッチング雰囲気内
ガス圧力：１．３Ｐａ、マイクロ波電力：８５０Ｗ、Ｒ
Ｆ電力：１５０Ｗに設定する。上記ドライエッチングの
後、レジストパターン（１８）を除去する。
【００１６】次に、図２（２）に示すように、後、ＰＭ
ＯＳ領域１１ｂを覆う状態でレジストパターン２１を形
成し、ＮＭＯＳ領域１１ａにＬＤＤ拡散層２２ａを形成
するためのイオン注入を行う。ここでは、注入角度を３
０°に保って、Ａｓ+ （ヒ素イオン）を４０ｋｅＶの注
入エネルギーで６×１０13個／ｃｍ2 程度導入する。次
いで、図２（３）に示すように、レジストパターン（２
１）を除去した後、ＮＭＯＳ領域１１ａを覆う状態でレ
ジストパターン２３を形成し、ＰＭＯＳ領域１１ｂにＬ
ＤＤ拡散層２２ｂを形成するためのイオン注入を行う。
ここでは、ＢＦ2 + （２フッ化ホウ素イオン）を２０ｋ
ｅＶ程度の注入エネルギーで２×１０ 13個／ｃｍ2 程度
導入する。
ＯＳ領域１１ｂを覆う状態でレジストパターン２１を形
成し、ＮＭＯＳ領域１１ａにＬＤＤ拡散層２２ａを形成
するためのイオン注入を行う。ここでは、注入角度を３
０°に保って、Ａｓ+ （ヒ素イオン）を４０ｋｅＶの注
入エネルギーで６×１０13個／ｃｍ2 程度導入する。次
いで、図２（３）に示すように、レジストパターン（２
１）を除去した後、ＮＭＯＳ領域１１ａを覆う状態でレ
ジストパターン２３を形成し、ＰＭＯＳ領域１１ｂにＬ
ＤＤ拡散層２２ｂを形成するためのイオン注入を行う。
ここでは、ＢＦ2 + （２フッ化ホウ素イオン）を２０ｋ
ｅＶ程度の注入エネルギーで２×１０ 13個／ｃｍ2 程度
導入する。
【００１７】次に、図３（１）に示すように、レジスト
パターン（２３）を除去した後、ゲート電極１６ａ，１
６ｂの側壁にサイドウォール３１を形成する。この際、
先ず、例えばＬＰＣＶＤ法によって、酸化シリコン膜を
成膜し、この酸化シリコン膜をエッチバックすることに
よって、ゲート電極５２ａ，５２ｂの側壁にのみ上記酸
化シリコン膜からなるサイドウォール３１を形成する。
ここで、上記酸化シリコン膜を成膜する場合の成膜条件
の一例は、成膜ガス及び流量：ＴＥＯＳ／Ｎ2＝５０scc
m／５sccm、成膜雰囲気内ガス圧力：８０Ｐａ、基板温
度：７２０℃に設定する。また、上記酸化シリコン膜を
エッチバックする際のエッチング条件の一例は、エッチ
ング装置：平行平板エッチャー、反応ガス及び流量：Ｃ
ＨＦ3 ／ＣＦ4 ／Ａｒ＝４０sccm／４００sccm／６００
sccm、エッチング雰囲気内ガス圧力：２０Ｐａ、ＲＦ電
力（３８０ｋＨｚ）：１２００Ｗ、基板温度：０℃に設
定する。尚、サイドウォール３１は、窒化シリコンから
なるものでも良く、窒化シリコン膜を成膜する場合に
は、上記図１（１）を用いて説明した酸化防止膜の成膜
と同様に行う。
パターン（２３）を除去した後、ゲート電極１６ａ，１
６ｂの側壁にサイドウォール３１を形成する。この際、
先ず、例えばＬＰＣＶＤ法によって、酸化シリコン膜を
成膜し、この酸化シリコン膜をエッチバックすることに
よって、ゲート電極５２ａ，５２ｂの側壁にのみ上記酸
化シリコン膜からなるサイドウォール３１を形成する。
ここで、上記酸化シリコン膜を成膜する場合の成膜条件
の一例は、成膜ガス及び流量：ＴＥＯＳ／Ｎ2＝５０scc
m／５sccm、成膜雰囲気内ガス圧力：８０Ｐａ、基板温
度：７２０℃に設定する。また、上記酸化シリコン膜を
エッチバックする際のエッチング条件の一例は、エッチ
ング装置：平行平板エッチャー、反応ガス及び流量：Ｃ
ＨＦ3 ／ＣＦ4 ／Ａｒ＝４０sccm／４００sccm／６００
sccm、エッチング雰囲気内ガス圧力：２０Ｐａ、ＲＦ電
力（３８０ｋＨｚ）：１２００Ｗ、基板温度：０℃に設
定する。尚、サイドウォール３１は、窒化シリコンから
なるものでも良く、窒化シリコン膜を成膜する場合に
は、上記図１（１）を用いて説明した酸化防止膜の成膜
と同様に行う。
【００１８】次に、図３（２）に示すように、ＰＭＯＳ
領域１１ｂを覆う状態でレジストパターン３２を形成
し、ＮＭＯＳ領域１１ａにソース・ドレイン３３ａを形
成するためのイオン注入を行う。ここでは、Ａｓ+ を６
０ｋｅＶの注入エネルギーで３×１０15個／ｃｍ2 程度
導入する。
領域１１ｂを覆う状態でレジストパターン３２を形成
し、ＮＭＯＳ領域１１ａにソース・ドレイン３３ａを形
成するためのイオン注入を行う。ここでは、Ａｓ+ を６
０ｋｅＶの注入エネルギーで３×１０15個／ｃｍ2 程度
導入する。
【００１９】その後、図３（３）に示すように、レジス
トパターン（３２）を除去した後、半導体基板１１上に
酸化シリコンからなるキャッピング絶縁膜３４を成膜す
る。このキャッピング絶縁膜３４の成膜は、例えば、上
記図１（７）を用いて説明したサイドウォール３１を形
成するための酸化シリコン膜の成膜と同様に行う。
トパターン（３２）を除去した後、半導体基板１１上に
酸化シリコンからなるキャッピング絶縁膜３４を成膜す
る。このキャッピング絶縁膜３４の成膜は、例えば、上
記図１（７）を用いて説明したサイドウォール３１を形
成するための酸化シリコン膜の成膜と同様に行う。
【００２０】次に、ゲート酸化膜の耐圧向上や実行ゲー
ト長を短くする目的でゲート電極１６ａ，１６ｂの端部
を丸めるために、熱酸化処理（例えばＯ2 雰囲気下で８
５０℃、２０分）を行い、キャッピング絶縁膜３４をゲ
ート電極１６ａ，１６ｂ側に向けて成長させる。ここで
は、特にＮＭＯＳ領域１１ａのゲート電極１６ａ表面層
で増速酸化が生じ、ゲート電極１６ａの表面層のキャッ
ピング絶縁膜３４の膜厚が他の部分の膜厚よりも厚くな
る。しかも、上記増速酸化は、ゲート電極１６ａを構成
するポリシリコンのグレインバウンダリー（結晶粒）に
沿っても進行する。
ト長を短くする目的でゲート電極１６ａ，１６ｂの端部
を丸めるために、熱酸化処理（例えばＯ2 雰囲気下で８
５０℃、２０分）を行い、キャッピング絶縁膜３４をゲ
ート電極１６ａ，１６ｂ側に向けて成長させる。ここで
は、特にＮＭＯＳ領域１１ａのゲート電極１６ａ表面層
で増速酸化が生じ、ゲート電極１６ａの表面層のキャッ
ピング絶縁膜３４の膜厚が他の部分の膜厚よりも厚くな
る。しかも、上記増速酸化は、ゲート電極１６ａを構成
するポリシリコンのグレインバウンダリー（結晶粒）に
沿っても進行する。
【００２１】次に、ＮＭＯＳ領域１１ａを覆う状態でレ
ジストパターン３５を形成し、ＰＭＯＳ領域１１ｂにソ
ース・ドレイン３３ｂを形成するためのイオン注入を行
う。ここでは、ＢＦ2 + を４０ｋｅＶの注入エネルギー
で３×１０15個／ｃｍ2 程度導入する。ここでは、注入
イオンを構成するフッ素（Ｆ）がキャッピング絶縁膜３
４に補足されてホウ素（Ｂ）のみがＰ型不純物として半
導体基板１１の表面層に導入される。
ジストパターン３５を形成し、ＰＭＯＳ領域１１ｂにソ
ース・ドレイン３３ｂを形成するためのイオン注入を行
う。ここでは、ＢＦ2 + を４０ｋｅＶの注入エネルギー
で３×１０15個／ｃｍ2 程度導入する。ここでは、注入
イオンを構成するフッ素（Ｆ）がキャッピング絶縁膜３
４に補足されてホウ素（Ｂ）のみがＰ型不純物として半
導体基板１１の表面層に導入される。
【００２２】その後、図４（１）に示すように、レジス
トパターン（３５）を除去した後、フッ酸をエッチング
溶液に用いて、ソース・ドレイン３３ａ，３３ｂ上のキ
ャッピング絶縁膜（３４）を除去できる程度のウェット
エッチングを行う。このため、ＮＭＯＳ領域１１ａのゲ
ート電極１６ａ表面には、キャッピング絶縁膜３４が残
される。
トパターン（３５）を除去した後、フッ酸をエッチング
溶液に用いて、ソース・ドレイン３３ａ，３３ｂ上のキ
ャッピング絶縁膜（３４）を除去できる程度のウェット
エッチングを行う。このため、ＮＭＯＳ領域１１ａのゲ
ート電極１６ａ表面には、キャッピング絶縁膜３４が残
される。
【００２３】そして、次に説明する工程からが、本発明
に特徴的な工程になる。すなわち、半導体基板１１上の
全面に、塗布膜４１をコーティングする。この塗布膜４
１としては、例えばレジストやその他の有機塗布膜を用
い、表面が平坦になるように成膜することとする。
に特徴的な工程になる。すなわち、半導体基板１１上の
全面に、塗布膜４１をコーティングする。この塗布膜４
１としては、例えばレジストやその他の有機塗布膜を用
い、表面が平坦になるように成膜することとする。
【００２４】次に、図４（２）に示すように、塗布膜４
１の表面側からＣＭＰ（Chemical Mechanical Polishin
g:化学的機械研磨）を行う。研磨条件の一例としては、
研磨プレート回転数２０ｒｐｍ、基板保持試料台回転
数：２０ｒｐｍ、研磨圧力：５００ｇｆ／ｃｍ2 、研磨
液：シリカ粒子（１４ｗｔ％）＋水酸化カリウム（ＫＯ
Ｈ）水溶液とする。ここでは、ゲート電極１６ａ上に残
されたキャッピング絶縁膜（３４）が完全に除去され、
ゲート電極１６ａ，１６ｂを構成するポリシリコンが露
出するまでＣＭＰを行う。
１の表面側からＣＭＰ（Chemical Mechanical Polishin
g:化学的機械研磨）を行う。研磨条件の一例としては、
研磨プレート回転数２０ｒｐｍ、基板保持試料台回転
数：２０ｒｐｍ、研磨圧力：５００ｇｆ／ｃｍ2 、研磨
液：シリカ粒子（１４ｗｔ％）＋水酸化カリウム（ＫＯ
Ｈ）水溶液とする。ここでは、ゲート電極１６ａ上に残
されたキャッピング絶縁膜（３４）が完全に除去され、
ゲート電極１６ａ，１６ｂを構成するポリシリコンが露
出するまでＣＭＰを行う。
【００２５】次に、図４（３）に示すように、ゲート電
極１６ａ，１６ｂ間に残る塗布膜（４１）を除去する。
以上までの工程が、本発明に特徴的な工程になる。
極１６ａ，１６ｂ間に残る塗布膜（４１）を除去する。
以上までの工程が、本発明に特徴的な工程になる。
【００２６】そして、次の工程では、先ず、半導体基板
１１上の全面に金属膜４２を成膜する。ここでは、例え
ばスパッタ法によってチタン（Ｔｉ）からなる金属膜４
２を成膜することとし、成膜条件の一例としては、スパ
ッタリングガス及び流量：Ａｒ＝１００ｓｃｃｍ、成膜
雰囲気内ガス圧力：０．４Ｐａ、ＤＣ電力：５ｋＷ、基
板加熱温度１５０℃に設定することとする。尚、上記金
属膜４２としては、チタン（Ｔｉ）の他にもコバルト
（Ｃｏ）やニッケル（Ｎｉ）等、シリコンと反応してシ
リサイド化される材料を用いることができる。
１１上の全面に金属膜４２を成膜する。ここでは、例え
ばスパッタ法によってチタン（Ｔｉ）からなる金属膜４
２を成膜することとし、成膜条件の一例としては、スパ
ッタリングガス及び流量：Ａｒ＝１００ｓｃｃｍ、成膜
雰囲気内ガス圧力：０．４Ｐａ、ＤＣ電力：５ｋＷ、基
板加熱温度１５０℃に設定することとする。尚、上記金
属膜４２としては、チタン（Ｔｉ）の他にもコバルト
（Ｃｏ）やニッケル（Ｎｉ）等、シリコンと反応してシ
リサイド化される材料を用いることができる。
【００２７】次いで、図４（４）に示す工程では、窒素
雰囲気下で６７５℃、３０秒のＲＴＡ（Rapid Thermal
Annealing)を行い、金属膜（４２）とシリコンとを反応
させ、ゲート電極１６ａ，１６ｂ及び半導体基板１１
（ソース・ドレイン３３ａ，３３ｂ）の表面層をシリサ
イド化させる。これによって、ゲート電極１６ａ，１６
ｂ及び半導体基板１１の表面層にシリサイド層４３（こ
こでは、チタンシリサイド）を形成する。次に、上記反
応に寄与せずに残った金属膜（４２）部分を、例えばＳ
Ｃ１（ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ）溶液を用いた洗
浄で除去する。その後、さらに窒素雰囲気下で８００
℃、３０秒のＲＴＡを行うことによって、シリサイド層
４３をさらに導電性に優れた相に転移させる。以上のフ
ルサリサイド技術によって、ゲート電極１６ａ，１６ｂ
及び半導体基板１１の表面層に自己整合的に導電性に優
れたシリサイド層４３を形成する。
雰囲気下で６７５℃、３０秒のＲＴＡ（Rapid Thermal
Annealing)を行い、金属膜（４２）とシリコンとを反応
させ、ゲート電極１６ａ，１６ｂ及び半導体基板１１
（ソース・ドレイン３３ａ，３３ｂ）の表面層をシリサ
イド化させる。これによって、ゲート電極１６ａ，１６
ｂ及び半導体基板１１の表面層にシリサイド層４３（こ
こでは、チタンシリサイド）を形成する。次に、上記反
応に寄与せずに残った金属膜（４２）部分を、例えばＳ
Ｃ１（ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ）溶液を用いた洗
浄で除去する。その後、さらに窒素雰囲気下で８００
℃、３０秒のＲＴＡを行うことによって、シリサイド層
４３をさらに導電性に優れた相に転移させる。以上のフ
ルサリサイド技術によって、ゲート電極１６ａ，１６ｂ
及び半導体基板１１の表面層に自己整合的に導電性に優
れたシリサイド層４３を形成する。
【００２８】以上によって、ＮＭＯＳ４ａとＰＭＯＳ４
ｂとからなるＣＭＯＳ構成の半導体装置１を得ることが
できる。この半導体装置は、ゲート電極１６ａ，１６
ｂ、ソース・ドレイン２３ａ，２３ｂの表面層にシリサ
イド層４３が設けられており、配線抵抗の低いものにな
る。さらに、ＮＭＯＳ４ａのゲート電極１６ａがＮ型不
純物を含有するポリシリコンからなり、ＰＭＯＳ４ｂの
ゲート電極１６ｂがＰ型不純物を含有するポリシリコン
からなることから、ＮＭＯＳ４ａ、ＰＭＯＳ４ｂともに
低しきい値で駆動能力が高いものになる。
ｂとからなるＣＭＯＳ構成の半導体装置１を得ることが
できる。この半導体装置は、ゲート電極１６ａ，１６
ｂ、ソース・ドレイン２３ａ，２３ｂの表面層にシリサ
イド層４３が設けられており、配線抵抗の低いものにな
る。さらに、ＮＭＯＳ４ａのゲート電極１６ａがＮ型不
純物を含有するポリシリコンからなり、ＰＭＯＳ４ｂの
ゲート電極１６ｂがＰ型不純物を含有するポリシリコン
からなることから、ＮＭＯＳ４ａ、ＰＭＯＳ４ｂともに
低しきい値で駆動能力が高いものになる。
【００２９】そして、上記半導体装置の製造方法では、
ゲート電極１６ａ，１６ｂの側壁にサイドウォール３１
が形成された後にゲート電極１６ａ，１６ｂの表面が化
学的機械研磨されることから、注入イオンに直接晒され
たＮＭＯＳ領域１１ａのゲート電極１６ａで増速酸化が
進んでも、ゲート電極１６ａ，１６ｂの側壁を露出させ
ることなくゲート電極１６ａ，１６ｂの表面にポリシリ
コンが露出される。このため、ゲート電極１６ａ，１６
ｂの側壁に金属膜４２が接触することはなく、熱処理を
行ってもゲート電極１６ａ，１６ｂの側壁がシリサイド
化されることはない。したがって、ゲート電極１６ａ，
１６ｂの表面と半導体基板１１の表面とに形成されるシ
リサイド層４３は、サイドウォール３１によって完全に
分離される。しかも、上記増速酸化の際に、ゲート電極
１６ａを構成するポリシリコンのグレインバウンダリー
（結晶粒）に沿って成長した酸化膜も、ゲート電極１６
ａの側壁に対してサイドウォール３１を目減りさせるこ
となく上記化学的機械研磨によって完全に除去される。
また、塗布膜４１を成膜して化学的機械研磨を行うこと
で、ゲート電極１６ａ，１６ｂを均一に研磨してその膜
厚を均一に保つことができる。
ゲート電極１６ａ，１６ｂの側壁にサイドウォール３１
が形成された後にゲート電極１６ａ，１６ｂの表面が化
学的機械研磨されることから、注入イオンに直接晒され
たＮＭＯＳ領域１１ａのゲート電極１６ａで増速酸化が
進んでも、ゲート電極１６ａ，１６ｂの側壁を露出させ
ることなくゲート電極１６ａ，１６ｂの表面にポリシリ
コンが露出される。このため、ゲート電極１６ａ，１６
ｂの側壁に金属膜４２が接触することはなく、熱処理を
行ってもゲート電極１６ａ，１６ｂの側壁がシリサイド
化されることはない。したがって、ゲート電極１６ａ，
１６ｂの表面と半導体基板１１の表面とに形成されるシ
リサイド層４３は、サイドウォール３１によって完全に
分離される。しかも、上記増速酸化の際に、ゲート電極
１６ａを構成するポリシリコンのグレインバウンダリー
（結晶粒）に沿って成長した酸化膜も、ゲート電極１６
ａの側壁に対してサイドウォール３１を目減りさせるこ
となく上記化学的機械研磨によって完全に除去される。
また、塗布膜４１を成膜して化学的機械研磨を行うこと
で、ゲート電極１６ａ，１６ｂを均一に研磨してその膜
厚を均一に保つことができる。
【００３０】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、サイドウォールが形成されたゲー
ト電極の表面を化学的機械研磨することで、側壁を露出
させることなくゲート電極の表面のみに当該ゲート電極
を構成するポリシリコンを露出させることが可能にな
る。このため、熱処理によってゲート電極の表面と半導
体基板の表面とに形成されるシリサイド層を、サイドウ
ォールによって完全に分離することができる。したがっ
て、ゲート電極とソース・ドレインとの間の短絡を防止
し、かつゲート電極の接続抵抗が低く保たれる半導体装
置を得ることができる。
の製造方法によれば、サイドウォールが形成されたゲー
ト電極の表面を化学的機械研磨することで、側壁を露出
させることなくゲート電極の表面のみに当該ゲート電極
を構成するポリシリコンを露出させることが可能にな
る。このため、熱処理によってゲート電極の表面と半導
体基板の表面とに形成されるシリサイド層を、サイドウ
ォールによって完全に分離することができる。したがっ
て、ゲート電極とソース・ドレインとの間の短絡を防止
し、かつゲート電極の接続抵抗が低く保たれる半導体装
置を得ることができる。
【図１】本発明の実施形態を説明する断面工程図（その
１）である。
１）である。
【図２】本発明の実施形態を説明する断面工程図（その
２）である。
２）である。
【図３】本発明の実施形態を説明する断面工程図（その
３）である。
３）である。
【図４】本発明の実施形態を説明する断面工程図（その
４）である。
４）である。
【図５】従来技術を説明する断面工程図である。
【図６】従来の課題を説明する断面図である。
１…半導体装置、１１…半導体基板、１６ａ，１６ｂ…
ゲート電極、３１…サイドウォール、４１…塗布膜、４
２…金属膜、４３…シリサイド層
ゲート電極、３１…サイドウォール、４１…塗布膜、４
２…金属膜、４３…シリサイド層
Claims (3)
- 【請求項１】 シリコンからなる半導体基板上にポリシ
リコンからなるゲート電極を形成した後、当該ゲート電
極の側壁に絶縁性材料からなるサイドウォールを形成す
る工程と、 前記ゲート電極の表面を化学的機械研磨する工程と、 前記ゲート電極及び前記サイドウォールを覆う状態で前
記半導体基板上に金属膜を成膜した後、熱処理を行うこ
とによって前記ゲート電極及び前記半導体基板と前記金
属膜とを反応させてシリサイド層を形成する工程と、 を行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記化学的機械研磨を行う前に、イオン注入によって前
記ゲート電極を構成するポリシリコン中に不純物を導入
する工程を行うこと、 を特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記サイドウォールを形成した後でかつ前記化学的機械
研磨を行う前に、前記ゲート電極及び前記サイドウォー
ルを覆う状態で前記半導体基板上に塗布膜を成膜する工
程を行い、 前記化学的機械研磨は、前記塗布膜の表面側から行うこ
と、 を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9163696A JPH1117173A (ja) | 1997-06-20 | 1997-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9163696A JPH1117173A (ja) | 1997-06-20 | 1997-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117173A true JPH1117173A (ja) | 1999-01-22 |
Family
ID=15778883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9163696A Pending JPH1117173A (ja) | 1997-06-20 | 1997-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117173A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066122A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법 |
| JP2004311585A (ja) * | 2003-04-03 | 2004-11-04 | Toshiba Corp | 半導体装置の製造方法 |
| CN105374755A (zh) * | 2014-08-08 | 2016-03-02 | 瑞萨电子株式会社 | 制造半导体器件的方法 |
-
1997
- 1997-06-20 JP JP9163696A patent/JPH1117173A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066122A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법 |
| JP2004311585A (ja) * | 2003-04-03 | 2004-11-04 | Toshiba Corp | 半導体装置の製造方法 |
| CN105374755A (zh) * | 2014-08-08 | 2016-03-02 | 瑞萨电子株式会社 | 制造半导体器件的方法 |
| JP2016039329A (ja) * | 2014-08-08 | 2016-03-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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